KR20020028336A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 하부 전극 상에 BST 유전체막을 형성하는 과정에서 하부 전극과 BST 유전체막에 포함된 산소가 반응하여 BST 유전체막 내부에 산소 결핍 현상이 발생하는 것을 방지하기 위하여, BST 유전체막을 수 차례에 걸친 증착 공정으로 형성하되, 증착 공정 사이에 결정화를 위한 열처리 공정을 실시한 후 산소 보충을 위한 플라즈마 처리를 실시하여 Ru 하부 전극과 BST 계면에 RuOx를 형성시킴으로써 누설 전류 문제를 해결하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극 상에 BST 유전체막을 형성하는 과정에서 하부 전극과 BST 유전체막에 포함된 산소가 반응하여 BST 유전체막 내부에 산소 결핍 현상이 발생하는 것을 방지하여 누설 전류 특성을 향상시킴으로써 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
현재 기가 디램(Giga DRAM)용 커패시터의 유전체막 재료로 고유전율을 가지는 BST 박막을 적용하기 위한 연구가 활발히 진행되고 있다. 0.10㎛2이하의 셀 사이즈를 가지는 소자에서는 BST 박막을 유전 재료로 사용하더라도 3차원적 입체 구조의 하부 전극(Storage node)을 형성하거나 오목한 구조(Concave)로 커패시터를 형성하여야 한다. 이때, 하부 전극은 Pt, Ru 또는 Ir 등을 사용하는데, 이러한 물질로 하부 전극을 형성하기 위하여 식각 공정을 실시하면 90도의 형태(Profile)로 식각되지 않으며, 가정 우수하게 식각되는 경우가 약 80정 정도인데, 이렇게 식각될 경우 0.10㎛2이하의 셀에 적용하기가 불가능하다.
결국, 이런 문제를 해결하기 위해서는 오목한 구조로 커패시터를 제조해야 하며, 이때 전극 및 유전체막의 형성은 스텝 커버리지(Step coverage) 특성이 우수한 CVD법을 이용하는 것이 필수적이다. 하지만, 지금 현재 개발되어 있는 Pt CVD용 전구체(Precursor)의 종류가 제한될 뿐만 아니라 고가의 가격대를 형성하고 있어,보다 낮은 가격의 Ru 전구체를 이용하는 것이 경제적이다. 이렇게 하여 제작되는 커패시터는 컴퓨터의 메인 메모리인 DRAM에서 데이터를 저장하는데 주로 사용되며, 기타 용도로 사용되어지고 있다.
종래의 방법은 Ru 하부 전극 위에 BST 유전체막과 상부 전극을 증착하여 커패시터를 제조하였다. 그러나, 이 방법으로 커패시터를 제조하여 전기적 특성을 확인해 본 결과 만족스럽지 못한 결과를 얻었다. 이렇게 전기적 특성이 나쁘게 나타나는 이유를 분석해 보면 다음과 같다.
종래의 반도체 소자의 커패시터를 제조하기 위해서는 먼저 반도체 기판 상에 제 1 층간 절연막을 형성한 후 수직 배선을 위한 콘택홀을 형성한다. 콘택홀 내부에는 TiN/TiSi/Poly Si 구조를 가지는 콘택 플러그를 형성하고, 전체 상부에 Si3N4막 및 제 2 층간 절연막을 형성한다. 하부 전극 마스크를 이용하여 하부 전극이 형성될 영역의 제 2 층간 절연막 및 Si3N4막을 식각하여 콘택 플러그가 노출되도록 한다. 전체 상부에 Ru을 증착하고, 화학적 기계적 연마로 제 2 층간 절연막 상의 Ru를 제거하여 하부 전극을 형성한다. 이후, 전체 상부에 BST 유전체막 및 상부 전극을 순차적으로 증착하여 커패시터를 제조한다.
상기의 공정에서, 하부 전극을 형성하기 위하여 스퍼터링(Sputtering) 방법이나 CVD 방법으로 Ru를 증착한 후 불순물 제거를 위해 질소 분위기에서 열처리를 실시한다. 이러한 상태에서, CVD BST 유전체막을 증착한 후 BST 유전체막의 결정화를 위해 고온 열처리를 실시할 경우 Ru 하부 전극의 표면이 산화되어 BST 유전체막과 Ru 하부 전극 계면에 기생적으로 형성되는 RuOx막에 의해 커패시터의 전기적 특성이 저하된다.
또한, 상기와 같이 Ru 하부 전극 상에 BST 유전체막을 형성한 후 열처리를 실시할 경우, BST 유전체막 내부의 산소가 Ru과 반응하기 때문에 BST 유전체막에서 산소가 빠져나가게 되어 정상적인 BST 유전체막이 보존되지 않게 된다.
결국, BST 유전체막과 Ru 하부 전극의 경계면에서 BST 유전체막의 누설 전류 흐름을 억제할 수 있는 장벽 높이(Barrier height)가 낮아져 누설 전류가 매우 크게 나타난다. 또한, 상부 전극으로 Ru를 사용할 경우 상부 전극과 BST 유전체막의 계면에서도 마찬가지로 산소 부족 현상이 발생한다. 부족한 산소를 공급하기 위해 후속 열처리를 실시하는데, 이때 공급되는 산소가 BST 유전체막의 부족한 산소를 채워주기 보다는 상부 전극인 Ru을 산화시키는데 더 큰 작용을 하게 된다. 결국, 계면에 효과적인 산소 공급이 이루어지지 않아 우수한 누설 전류 특성을 가진 커패시터를 제조하기가 어렵다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 BST 유전체막 증착 단계, 질소 분위기에서 열처리하는 단계 및 플라즈마 처리 단계를 적어도 1회 이상 반복 실시하여 하부 전극 상에 BST 유전체막을 형성함으로써 BST 유전체막의 산소 부족 현상을 방지하여 누설 전류 특성을 향상시키므로 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판12 : 제 1 층간 절연막
13a : 폴리실리콘층13b : TiSi
13c : TiN13 : 콘택 플러그
14 : Si3N415 : 제 2 층간 절연막
16 : 하부 전극16a: RuOx층
17 : BST 유전체막18 : 상부 전극
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 하부 전극이 형성된 반도체 기판이 제공되는 제 1 단계, 하부 전극을 포함한 전체 상부에 MOCVD법으로 BST 유전체막을 증착하는 제 2 단계, 질소 분위기에서 BST 유전체막을 결정화시키기 위하여 열처리를 실시하는 제 3 단계, BST 유전체막에 산소를 공급하기 위하여 플라즈마 처리를 실시하는 제 4 단계 및 2 내지 제 4 단계를 적어도 1회 이상 반복 실시하여 목표 두께로 BST 유전체막을 형성한 후 BST 유전체막 상에 루테늄 상부 전극을 형성하는 제 5 단계를 포함하여 이루어진다.
하부 전극은 Ru, Pt 또는 Ir을 이용하여 CVD법으로 형성한다. 제 2 단계에서 BST 유전체막은 MOCVD법으로 400 내지 450℃의 온도에서 형성하며, BST 유전체막의 형성 두께는 50 내지 500Å이다. 제 3 단계의 열처리는 질소 분위기에서 600 내지 800℃의 온도로 급속 열처리하여 BST 유전체막을 결정화시킨다. 제 3 단계의 열처리는 퍼니스를 이용하여 1mTorr 내지 10mTorr의 진공 분위기에서 600 내지 800℃의 온도로 실시할 수도 있다. 제 4 단계의 플라즈마 처리는 N2O 플라즈마를 이용하며, 플라즈마 처리 온도는 200 내지 500℃이고, RF 전력(Power)은 100 내지 500W이며, 챔버의 압력은 1mTorr 내지 2Torr이다. 제 4 단계의 플라즈마 처리는 O2플라즈마 처리 또는 자외선 오존(UV/O3) 처리로 대신할 수도 있다. BST 유전체막의 최종 목표두께는 150 내지 300Å이다. 상부 전극은 Ru, RuOx, Pt, Ir 또는 IrOx를 이용하여 CVD법으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성하고, 수직 배선을 위하여 콘택홀을 형성한다. 콘택홀 내부에는 TiN(13c)/TiSi(13b)/Poly Si(13a) 구조를 가지는 콘택 플러그(13)를 형성하고, 화학적 기계적 연마로 제 1 층간 절연막(12) 표면을 평탄화 한다. 이후, 전체 상부에 Si3N4막(14) 및 제 2 층간 절연막(15)을 형성하고, 하부 전극 마스크를 이용하여 하부 전극이 형성될 영역의 제 2 층간 절연막(15) 및 Si3N4막(14)을 식각하여 콘택 플러그(13)가 노출되도록 한다.
TiN(13a)은 폴리실리콘층(13a)과 상부 요소(후속 공정에서 형성될 하부 전극)와의 반응을 방지하기 위한 반응 방지막으로, TiN 대신에 질소를 포함하는 2원계 나이트라이드(Nitride) 계열의 물질이나, 내산화성을 높이기 위하여 TiSiN 또는 TiAlN 등과 같은 삼원계 나이트라이드 물질을 사용할 수도 있다.
Si3N4막(14)은 480 내지 520Å의 두께로 형성하며, 제 2 층간 절연막(15)을식각하는 과정에서 제 1 층간 절연막(12)이 식각되는 것을 방지하기 위한 식각 차단막의 역할을 한다.
제 2 층간 절연막(15)은 5000Å 이상의 두께로 형성하며, 이는 후속 공정에서 형성될 하부 전극의 높이를 높게 형성하여 커패시터의 정전 용량을 확보하기 위함이다.
도 1b를 참조하면, 콘택홀을 포함한 전체 상에 Ru층을 CVD법으로 증착한 후 화학적 기계적 연마나 에치 백(Etch back) 공정으로 제 2 층간 절연막(15) 상의 Ru층을 제거하여 각각으로 분리된 하부 전극(16)을 형성한다.
하부 전극(16)은 Ru 대신에 Pt 또는 Ir을 이용하여 형성할 수도 있다.
도 1c를 참조하면, 하부 전극(16)을 포함한 제 2 층간 절연막(15) 상에 BST 유전체막(17)을 형성한다.
BST 유전체막(17)을 형성하는 과정은 BST 유전체막 1차 증착 단계, 질소 분위기에서 열처리하는 단계 및 플라즈마 처리 단계로 이루어지며, 상기 단계들을 1회 이상 반복 실시함으로써 BST 유전체막(17)이 형성된다.
BST 유전체막 1차 증착 단계는 MOCVD 법으로 400 내지 450℃의 온도에서 BST 유전체막을 하부 전극(16) 상에 50 내지 500Å의 두께로 증착한다. 열처리 단계는 질소 분위기에서 600 내지 800℃의 온도로 급속 열처리(RTP)하여 BST 유전체막을 결정화시킨다. 열처리 단계는 급속 열처리 대신에 퍼니스(Furnace)를 이용하여 10mTorr 이하의 진공 분위기에서 600 내지 800℃의 온도로 실시할 수도 있다. 플라즈마 처리 단계는 BST 유전체막과 하부 전극인 Ru의 계면 및 BST 유전체막 내의 부족한 산소를 공급하기 위해 N2O 플라즈마 처리를 실시한다. 이때, 플라즈마 처리 온도는 200 내지 500℃이며, RF 전력(Power)은 100 내지 500W이며, 챔버의 압력은 1mTorr 내지 2Torr이다. 플라즈마 처리는 N2O 플라즈마 처리 대신에 O2플라즈마 또는 자외선 오존(UV/O3) 처리로 대신할 수도 있다.
상기의 공정을 실시하여 BST 유전체막(17) 및 하부 전극(16)의 계면에 약 100Å 이하의 RuOx막(16a)이 형성되도록 한다. 이때, 하부 전극(16)인 Ru이 산화되어 RuO2층이 형성되지 않고 Ru와 산소가 결합만 하고 있는 얇은 RuOx층(16a)이 형성되도록 N2O 플라즈마 조건을 잘 설정해야 한다.
BST 유전체막(17)은 상기 공정의 반복 실시 횟수에 따라 BST 유전체막의 증착 두께를 조절하여 최종 형성 두께가 150 내지 300Å이 되도록 한다.
도 1d를 참조하면, BST 유전체막(17) 상에 상부 전극(18)을 형성한다.
상부 전극(18)은 Ru, RuOx, Pt, Ir 또는 IrOx를 이용하여 CVD법으로 형성한다.
상기의 공정에서, BST 유전체막(17)을 형성하는 공정은 최종적으로 N2O 플라즈마 처리를 실시하는 것으로 이루어진다. 이러한 N2O 플라즈마 처리는 상부 전극(18)과 BST 유전체막(17)의 계면에서 발생할 수 있는 산소 결핍 현상까지도 해결해 줄 수 있다. 즉, 플라즈마 이온 형태로 BST 유전체막(17)에 산소를 공급하기때문에 분자 형태로 산소를 공급하는 급속 열처리(RTP)나 퍼니스(Furnace)에 비해 효과적으로 산소를 채워줄 뿐만 아니라 BST 유전체막(17)과 결합력이 매우 강하다. 그러므로, 하부 전극(16) 형성시 받는 손상과 식각에 의한 손상 문제를 해결할 수 있다. 그 결과 상부 전극(18) 및 BST 유전체막(17) 계면의 부족한 산소를 공급하기 위해 상부 전극(18) 형성 후 실시하는 후속 열처리시 상부 전극(18)에 막혀 산소가 공급되지 못해 발생하는 높은 누설 전류 문제를 해결할 수 있다.
상술한 바와 같이, 본 발명은 BST 유전체막을 수 차례에 걸친 증착 공정으로 형성하되, 증착 공정 사이에 결정화를 위한 열처리 공정 및 산소 보충을 위한 플라즈마 처리를 실시함으로써 누설 전류 문제를 해결하여 커패시터의 전기적 특성을 향상시키는 효과가 있다.
Claims (10)
- 하부 전극이 형성된 반도체 기판이 제공되는 제 1 단계;상기 하부 전극을 포함한 전체 상부에 MOCVD법으로 BST 유전체막을 증착하는 제 2 단계;질소 분위기에서 상기 BST 유전체막을 결정화시키기 위하여 열처리를 실시하는 제 3 단계;상기 BST 유전체막에 산소를 공급하기 위하여 플라즈마 처리를 실시하는 제 4 단계; 및상기 2 내지 제 4 단계를 적어도 1회 이상 반복 실시하여 목표 두께로 BST 유전체막을 형성한 후 상기 BST 유전체막 상에 루테늄 상부 전극을 형성하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 Ru, Pt 또는 Ir을 이용하여 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서 상기 BST 유전체막은 MOCVD법으로 400 내지 450℃의 온도에서 형성하며, 상기 BST 유전체막의 형성 두께는 50 내지 500Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 열처리는 질소 분위기에서 600 내지 800℃의 온도로 급속 열처리하여 상기 BST 유전체막을 결정화시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 열처리는 퍼니스를 이용하여 1mTorr 내지 10mTorr의 진공 분위기에서 600 내지 800℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계의 플라즈마 처리는 N2O 플라즈마를 이용하여, 플라즈마 처리온도는 200 내지 500℃이고, RF 전력(Power)은 100 내지 500W이며, 챔버의 압력은 1mTorr 내지 2Torr인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계의 플라즈마 처리는 O2플라즈마 처리 또는 자외선 오존(UV/O3) 처리로 대신할 수 있는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계의 플라즈마 처리를 통하여 Ru 하부 전극과 BST 계면에서 100Å 이하의 RuOx가 형성되도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 BST 유전체막의 최종 목표 두께는 150 내지 300Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 Ru, RuOx, Pt, Ir 또는 IrOx를 이용하여 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443362B1 (ko) * | 2002-04-26 | 2004-08-09 | 주식회사 하이닉스반도체 | 2단계 열처리를 적용한 반도체 소자의 캐패시터 제조방법 |
-
2000
- 2000-10-09 KR KR1020000059270A patent/KR20020028336A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100443362B1 (ko) * | 2002-04-26 | 2004-08-09 | 주식회사 하이닉스반도체 | 2단계 열처리를 적용한 반도체 소자의 캐패시터 제조방법 |
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