KR100329733B1 - 반도체소자의캐패시터형성방법 - Google Patents
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Abstract
본 발명은 MOCVD법으로 상부전극을 증착하여 단차 피복 특성을 향상시키며, 유전막과 상부전극의 계면에 불순물이 잔류하는 것을 방지하여 소자 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 하부전극 및 유전막을 형성하고, 상기 유전막 상에, MOCVD(metal organic chemical vapor deposition)법으로 유기 금속원료의 공급과 중단을 반복하여 상부전극을 형성하는 것을 특징으로 한다. 이에 의해 유기 금속원료의 공급을 중단하는 동안에 박막 표면에 흡착된 원자들의 표면 반응과 이동이 촉진되어 결정성이 향상되고, 박막 표면에서 유기 금속원료들의 화학반응에 의해 생성되는 반응 부산물의 탈착이 촉진되어 상부전극과 유전막 계면에서 C, F 등의 불순물이 감소한다. 이에 따라서, 상부전극과 유전막 계면의 트랩(trap) 밀도와 유전막 내의 결함밀도가 감소되어 누설전류, 절연파괴 강도와 분포 등의 특성을 향상시킬 수 있다. 또한, 유기 금속원료의 공급이 중단되는 동안에 유기 금속원료의 수송가스가 반응기 내부로 유입되지 않으므로 산소분압이 증가되어 상부전극 계면의 산화가 촉진된다. 상부전극을 이루는 Pt막 등의 계면이 산화되면 표면 에너지를 감소시키므로 후속 열처리 공정에서 결정립(grain) 성장을 억제할 수 있으며, Pt 박막의 급격한 결정립 성장에 의한 소자의 단락 현상을 방지할 수 있어 소자의 신뢰도 및 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 상부전극의 단차 피복 특성과 유전막과 상부전극의 계면 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
기가 비트(Giga bit) DRAM(dynamic random access memory)을 이루는 캐패시터의 정전용량(capacitance)을 향상시키기 위하여 높은 유전율을 갖는 (Ba,Sr)TiO3막을 유전막으로 형성한다. 기가 급 디램과 같이 셀 면적이 작은 소자에서는 하부전극(bottom electrode)을 저장노드(storage node) 형태로 형성하는 단순 적층(stack) 구조로 제조하기 때문에 단차 피복 특성이 우수한 MOCVD(metal organic chemical vapor deposition)으로 (Ba, Sr)TiO3막을 증착한다.
또한, 100 Å 내지 1000 Å 두께의 (Ba, Sr)TiO3막을 증착할 경우 이웃하는 저장노드 사이의 간격은 0.12 ㎛ 이하가 되고 종횡비(aspect ratio)는 2 이상이 되므로, 유전막 상에 형성되는 상부전극의 단차 피복 특성이 매우 중요하다. 상부전극을 형성하기 위하여 스퍼터링(sputtering)법으로 Pt막으로 형성하는 기술은 미세 패턴에서의 단차피복 특성이 좋지 못하여 이웃하는 저장노드 사이를 전극물질로 채우기가 힘들며, 스퍼터링 증착에 의해 유전막이 손상되는 단점이 있다.
따라서, 기가급 메모리 소자에서는 단차피복 특성이 우수한 MOCVD법으로 상부전극을 형성하는 기술이 개발되어야 한다. 현재 Pt막을 증착하기 위하여 이용 가능한 유기 금속원료로는 Pt(C5H7O2)2, (C5H5)Pt(CH3)3, (CH3C5H4)Pt(CH3)3,Pt(C5HF6O2)2등이 있으나, Pt 박막을 증착과정에서 유기 금속원료에 포함되어 있는 탄소(C), 불소(F) 등의 불순물이 Pt막과 (Ba, Sr)TiO3막 사이의 계면에 잔류하여 누설전류 밀도를 증가시킬 뿐만 아니라, 절연파괴 강도와 분포를 저하시켜서 반도체 소자의 신뢰성을 저하시키는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 MOCVD법으로 상부전극을 증착하여 단차 피복 특성을 향상시키며, 유전막과 상부전극의 계면에 불순물이 잔류하는 것을 방지하여 소자 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1 내지 도6은 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11: 층간절연막
12: 폴리실리콘 플러그 13: Ti막
14: TiN막 15: 금속확산방지 패턴
16: Pt막 16A: 하부전극
17: (Ba, Sr)TiO3
상기 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 형성 방법에 있어서, 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 유전막을 형성하는 제2 단계; 및 상기 유전막 상에, MOCVD(metal organic chemical vapor deposition)법으로 유기 금속원료의 공급과 중단을 반복하여 상부전극을 형성하는 제3 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.
Pt막을 증착하기 위하여 이용되는 Pt(C5H7O2)2, (C5H5)Pt(CH3)3, (CH3C5H4)Pt(CH3)3,Pt(C5HF6O2)2등의 유기 금속원료 중에서, Pt(C5H7O2)2는 증착 온도가 500 ℃ 이상이고 증착 속도가 낮고, (C5H5)Pt(CH3)3와 (CH3C5H4)Pt(CH3)3는 안정성이 취약하여 실제 공정에 적용하기 어려운 단점이 있다. 따라서, 증기압이 높을 뿐만 아니라 열적 안정성을 갖고 있는 Pt(C5HF6O2)2가 주로 이용되고 있는 실정이다.
이하, 첨부된 도면 도1 내지 도6을 참조하여 본 발명의 바람직한 일실시예에 따른 반도체 소자의 캐패시터 형성 방법을 설명한다.
먼저, 도1에 도시한 바와 같이 반도체 기판(10) 상에 형성된 층간절연막(11)을 선택적으로 제거하여 상기 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 화학기상증착법으로 3000 Å 두께의 폴리실리콘막을 형성하고 전면식각하여 상기 콘택홀 내에 폴리실리콘 플러그(12)를 형성하고, 100 Å 내지 1000 Å 두께의 Ti막(13) 및 200 Å 내지 2000 Å 두께의 TiN막(14)을 증착한다.
다음으로, 도2에 도시한 바와 같이 TiN막(14) 및 Ti막(13)을 선택적으로 제거하여 금속확산방지 패턴(15)을 형성한다. 상기 Ti막(13)을 대신하여 Ta막, W막 또는 Zr막을 형성할 수도 있으며, 상기 TiN막(14)을 대신하여 TaN막, WN막, TiSiN, TaSiN 등을 형성될 수도 있다.
다음으로, 도3에 도시한 바와 같이 하부전극을 형성하기 위하여 전체 구조 상에 500 Å 내지 5000 Å 두께의 Pt막(16)을 형성한다.
다음으로, 도4에 도시한 바와 같이 Pt막(16)을 선택적으로 제거하여 하부전극(16A)을 형성한다. 상기 하부전극(16A)은 TiN막(14) 및 Ti막(13)으로 이루어진 확산방지 패턴(15)의 측벽을 감싸도록 형성된다. 상기 하부전극(16A)은 Ir막으로 형성될 수도 있다.
다음으로, 도5에 도시한 바와 같이 하부전극(16A) 형성이 완료된 반도체 기판 상에 350 ℃ 내지 500 ℃의 온도에서 50 Å 내지 500 Å 두께의 (Ba, Sr)TiO3막(17)을 형성한다.
다음으로, 도6에 도시한 바와 같이 (Ba, Sr)TiO3막(17) 상에 상부전극을 이룰 Pt막(18)을 500 Å 내지 2000 Å 두께로 형성한다. 상기 Pt막(18)은 250 ℃ 내지 400 ℃의 기판 온도와 0.5 Torr 내지 10 Torr의 압력 조건에서 MOCVD 방법으로 형성하며, 유기 금속원료인 Pt(C5HF6O2)2를 공급하고 중단하는 일련의 과정을 주기적으로 반복하여 형성한다. 이때, Pt(C5HF6O2)2공급시간은 5초 내지 60초로하고, 공급 중단 시간은 5초 내지 30초로 한다.
이어서, 질소, 산소, N2O 또는 혼합가스 분위기에서 400 ℃ 내지 1000 ℃ 온도로 1분 내지 60분 동안 급속열처리(rapid thermal process) 또는 관상열처리(furnace anneal) 공정을 실시한다.
본 발명의 다른 실시예에서는 상기 상부전극을 이루는 Pt막을 Pt(C5H7O2)2, (C5H5)Pt(CH3)3또는(CH3C5H4)Pt(CH3)3를 원료로 사용하여 형성할 수도 있다. 또한, 상부전극을 Ir막으로 형성할 경우에는 Ir(C3H5)3, Ir(C5H5CH3)(C8H12), Ir(C5H5)(C8H12)를 원료로 사용하고, 상부전극을 Ru막으로 형성할 경우에는 Ru3(CO)12또는 Ru(C11H19O2)3를 원료로 사용한다.
이와 같이 본 발명은 MOCVD법으로 증착하는 과정에서 유기 금속원료를 공급하는 단계와 공급하지 않는 단계를 반복하여 상부전극을 형성하는데 그 특징이 있다.
유기 금속원료의 공급을 중단하는 동안에 박막 표면에 흡착된 원자들의 표면 반응과 이동이 촉진되어 결정성이 향상되고, 박막 표면에서 유기 금속원료들의 화학반응에 의해 생성되는 반응 부산물의 탈착이 촉진되어 상부전극과 유전막 계면에서 C, F 등의 불순물이 감소한다. 이에 따라서, 상부전극과 유전막 계면의 트랩(trap) 밀도와 유전막 내의 결함밀도가 감소되어 누설전류, 절연파괴 강도와 분포 등의 특성을 향상시킬 수 있다. 또한, 유기 금속원료의 공급이 중단되는 동안에 유기 금속원료의 수송가스가 반응기 내부로 유입되지 않으므로 산소분압이 증가되어 상부전극 계면의 산화가 촉진된다. 상부전극을 이루는 Pt막 등의 계면이 산화되면 표면 에너지를 감소시키므로 후속 열처리 공정에서 결정립(grain) 성장을 억제할 수 있으며, Pt 박막의 급격한 결정립성장에 의한 소자의 단락 현상을 방지할 수 있어 소자의 신뢰도 및 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 상부전극을 형성하는 과정에서 불순물의 탈착을 촉진시켜 상부전극과 유전막 계면의 트랩밀도와 유전막의 결함밀도를 감소시키므로 누설전류, 절연파괴 강도와 분포 등의 특성을 향상시킬 수 있을 뿐만 아니라 계면의 산화를 통해 결정립 성장을 억제할 수 있으므로 소자의 신뢰도 및 수율을 향상시킬 수 있다.
Claims (11)
- 반도체 소자의 캐패시터 형성 방법에 있어서,하부전극을 형성하는 제1 단계;상기 하부전극 상에 유전막을 형성하는 제2 단계; 및상기 유전막 상에, MOCVD(metal organic chemical vapor deposition)법으로 유기 금속원료의 공급과 중단을 반복하여 상부전극을 형성하는 제3 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 상부전극은,Pt, Ru 또는 Ir 중 어느 하나로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 2 항에 있어서,상기 제3 단계에서 공급되는 유기 금속원료는,Pt(C5HF6O2)2, Pt막을 Pt(C5H7O2)2, (C5H5)Pt(CH3)3,(CH3C5H4)Pt(CH3)3,Ir(C3H5)3, Ir(C3H5)3, Ir(C5H5CH3)(C8H12), Ir(C5H5)(C8H12), Ru3(CO)12또는 Ru(C11H19O2)3인 반도체 소자의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 제2 단계에서,상기 유전막을 (Ba, Sr)TiO3막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제3 단계에서,상기 상부전극을 500 Å 내지 2000 Å 두께의 Pt막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제3 단계는,250 ℃ 내지 400 ℃의 기판 온도와 0.5 Torr 내지 10 Torr의 압력 조건에서,5초 내지 60초 동안 Pt(C5HF6O2)2를 공급하는 제4 단계; 및5초 내지 30초 동안 Pt(C5HF6O2)2의 공급을 중단하는 제5 단계를 실시하되, 상기 제4 단계 및 상기 제5 단계를 적어도 한 번 실시하는 반도체 소자의 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 제3 단계 후,질소, 산소 또는 N2O가 혼합된 가스 분위기에서 400 ℃ 내지 1000 ℃ 온도로 1분 내지 60분 동안 열처리하는 제6 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제1 단계는,상기 반도체 기판 상에 형성된 콘택홀을 통하여 상기 반도체 기판과 연결되는 폴리실리콘 플러그 상에 확산방지막을 형성하는 제7 단계; 및상기 확산방지막 상에 상기 하부전극을 형성하는 제8 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 8 항에 있어서,상기 제7 단계는,Ti막, Ta막, W막 또는 Zr막 중 어느 하나를 형성하는 단계; 및상기 Ti막, Ta막, W막 또는 Zr막 상에 TiN막, TaN막, WN막, TiSiN, TaSiN 중 어느 하나를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 하부전극을 Pt막 또는 Ir막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 4 항에 있어서,상기 (Ba, Sr)TiO3막을 350 ℃ 내지 500 ℃의 온도에서 50 Å 내지 500 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
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