KR100503961B1 - 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터 제조 방법에 관한 것으로, 하부 전극 및 유전체막을 형성한 후 후속 열처리과정에서 하부 전극을 통해 확산하는 O2에 의해 확산 방지막이 산화되는 것을 방지하기 위하여, 하부 전극 상에 O2의 확산 계수가 매우 낮아서 하부 전극을 쉽게 산화시키지 않는 Ta2O5를 얇게 증착한 후 BST 유전체막을 증착하여 이중 구조의 유전체막을 형성함으로써 하부 전극과 확산 방지막의 산화를 방지하면서 후속 열처리의 온도를 증가시킬 수 있어 유효 산화막 두께를 낮추고 전기적 특성을 향상시킬 수 있는 커패시터 제조 방법이 개시된다.
Description
본 발명은 커패시터 제조 방법에 관한 것으로, 특히 하부 전극을 통해 확산하는 O2에 의해 확산 방지막이 산화되는 것을 방지하여 전기적 특성을 향상시킬 수 있는 커패시터 제조 방법에 관한 것이다.
최근 들어, 디자인 룰이 0.10um 이하인 고집적 DRAM의 캐패시터 구조는 컵 타입(Cup type) 구조의 하부 전극인 저장 전극(Storage node)으로 CVD-Ru막을 사용한다. 이때, CVD-Ru막으로 이용 가능한 막두께(Thickness)가 300Å 이하이므로, BST 증착과 후속 열처리 공정에서, CVD-Ru막을 통하여 확산해 들어가는 O2에 의해 확산 방지막(Diffusion barrier)이 산화될 가능성이 커진다. 따라서, 확산 방지막이 산화되지 않도록 하기 위하여, 후속 열처리 온도를 낮추면 유효 산화막 두께(Tox)가 증가하게 되므로 하부 전극의 높이를 증가시켜야 한다. 그렇게 되면, 공정의 난이도가 증가하게 된다.
도 1a 및 도 1b를 참조하면, 하부 전극 상에 BST 유전체막을 형성한 후 XRD 회절 패턴으로 열처리 온도에 따른 Ru 하부 전극의 산화 여부를 나타내는 특성 그래프이다. Ru 하부 전극 위에 BST 유전체막을 CVD법으로 증착하고 N2에 1 내지 5%의 O2가 첨가된 분위기의 퍼니스(Furnace)에서 열처리를 실시하면 550℃에서부터 Ru 하부 전극이 산화되어 RuO2가 생성된다. 이는, 외부의 O2가 BST 유전막을 통과하여 Ru 하부 전극을 산화시키 때문이다. 따라서, Ru 하부 전극 상에 BST 유전막을 증착한 후 후속 열처리 온도를 증가시키는 것이 힘들어진다. 또한, Ru 하부 전극 상에 증착된 BST 유전막의 누설 전류 특성을 향상시키기 위해서는 Ru 하부 전극 또는 BST 유전막의 N2O 또는 N2+O 플라즈마 처리(Plasma treatment)가 필요하며, 후속 공정의 윈도우(Window)가 매우 작아서 안정적인 전기적 특성을 확보하는 것이 어렵다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극 상에 O2의 확산 계수가 매우 낮아서 하부 전극을 쉽게 산화시키지 않는 Ta2O5를 얇게 증착한 후 BST 유전체막을 증착하여 이중 구조의 유전체막을 형성함으로써 하부 전극과 확산 방지막의 산화를 방지하면서 후속 열처리의 온도를 증가시킬 수 있어 유효 산화막 두께를 낮추고 전기적 특성을 향상시킬 수 있는 커패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 커패시터 제조 방법은 콘택홀이 형성된 반도체 기판이 제공되는 단계, 콘택홀에 폴리실리콘, 오믹 콘택층 및 확산 방지막이 순차적으로 매립하여 콘택 플러그를 형성하는 단계, 전체 상부에 제 2 층간 절연막을 형성한 후 소정 영역을 식각하여 콘택 플러그를 노출시키는 단계, 콘택 플러그를 포함한 전체 상부에 하부 전극층을 형성한 후 제 2 층간 절연막 상의 하부 전극층을 제거하여 서로 분리된 하부 전극을 형성하는 단계, 전체 상부에 산소 확산 계수가 낮은 유전물질을 증착하여 제 1 유전체막을 형성하는 단계, 제 1 유전체막의 표면 플라즈마 처리 및 열처리를 실시하여 제 1 유전체막을 졀정화시키는 단계, 제 1 유전체막 상에 제 2 유전체막을 형성한 후 열처리로 제 2 유전체막을 결정화시켜 제 1 및 제 2 유전체막으로 이루어진 이중 구조의 유전체막을 형성하는 단계 및 이중 구조의 유전체막 상에 상부 전극을 형성하는 단계로 이루어진다.
폴리실리콘은 전체 상부에 화학기상증착법으로 500 내지 3000Å의 두께로 증착한 후 제 1 층간 절연막 상부에서 500 내지 2000Å 아래에 위치하도록 전면 식각을 실시하여 형성한다. 오믹 콘택층은 전체 상부에 티타늄막을 100 내지 1000Å의 두께로 증착한 후 급속 열처리를 실시하여 폴리실리콘과 반응시키고, 반응하지 않은 티타늄막은 제거하여 폴리실리콘의 계면에 TiSix막으로 형성한다. 확산 방지막은 TiCl4, SiCl4와 NH3 가스를 동시에 공급하여 CVD법으로 전체 상부에 500 내지 5000Å 두께의 TiSiN막을 증착한 후 화학적 기계적 연마를 실시하여 제 1 층간 절연막 상부의 TiSiN을 제거하고 콘택홀에만 잔류하는 TiSiN막으로 형성한다.
제 2 층간 절연막은 2000 내지 10000Å의 두께로 형성한다.
하부 전극층은 Ru막, Pt막, SrRuO3막, (Ba, Sr)RuO3막 또는 Ir막을 증착하여 형성한다. 이때, Ru막은 Ru(OD)3 또는 Ru(EtCp)2를 소오스로하여 CVD법으로 200 내지 350℃ 범위의 온도에서 증착한다. 하부 전극을 형성한 후 300 내지 400℃의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 N2+O2, O2 또는 N2O 플라즈마 분위기에서 30 내지 180초 동안 하부 전극 플라즈마 표면 처리를 실시한다.
제 1 유전체막은 Ta2O5막으로 형성하는데, Ta2O5막은 전구체로 Ta(OC2H5)2를 사용하고, 산화가스로는 O2, N2O 또는 O2+N2O를 사용하여 MOCVD법으로 300 내지 450℃ 범위의 온도에서 20 내지 80Å의 두께로 형성한다. 제 1 유전체막의 표면 플라즈마 처리는 300 내지 450℃ 범위의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 N2+O2, O2 또는 N2O 플라즈마 분위기에서 30 내지 180초 동안 실시한다. 제 1 유전체막 열처리는 N2 분위기에서 600 내지 800℃ 범위의 온도로 1 내지 10분 동안 급속 열처리로 실시한다. 제 1 유전체막의 열처리는 퍼니스(Furnace)를 이용하여 N2 분위기에서 600 내지 800℃ 범위의 온도로 실시할 수도 있다.
제 2 유전체막은 BST 유전체막으로 형성하는데, BST 유전체막은 전구체로 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THD)2,를 사용하고, 산화가스로는 O2
, N2O 또는 O2+N2O를 사용하여, MOCVD법으로 350 내지 420℃ 범위의 온도에서 50 내지 300Å의 두께로 형성한다. BST 유전체막은 Ba 소오스로는 Ba(METHD)2 [Ba(O4C14H
25)2], Ba(THD)2-trien [Ba(C11H19O2)2-(NH2(C
2H4)NH(C2H4))2] 또는 Ba(THD)2-pmdt [Ba(C11H19O2)2-C9H23N3] 등을 사용하고, Sr 소오스로는 Sr(METHD)2 [Sr(O4C14H25)2
], Sr(THD)2-trien[Sr(C11H19O2)2-(NH2(C
2H4))2] 또는 Sr(THD)2-C9H23N3
]를 사용하며, Ti 소오스로는 Ti(O-i-Pr)4 [Ti(OC3H7)]4, Ti(MPD)(THD)2 [Ti(O2C6H12)(C11H9O2)2], Ti(O-i-Pr)2(THD)2 [Ti(OC3H7)2(C11H9
O2)2] 또는 Ti(O-t-Bu)2(THD)2[Ti(OC4H9
)2(C11H19O2)2]를 사용하여, (Ba,Sr)O막과 TiO2막을 단원자층으로 반복 증착하는 ALD법으로 형성할 수도 있다. 제 2 유전체막을 형성한 후에 질소 분위기에서 500 내지 750℃ 범위의 온도로 1 내지 10분 동안 급속 열처리를 실시한다.
상부 전극은 200 내지 350℃의 온도에서 Ru막을 증착하여 형성하며, 상부 전극을 형성한 후에는 1 내지 5%의 산소가 포함된 질소 분위기에서 350 내지 600℃ 범위의 온도로 10 내지 60분 동안 열처리를 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 제 1 층간 절연막(2)을 형성한 후 소정 영역을 식각하여 반도체 기판(1)의 접합면이 노출되도록 콘택홀을 한다. 이후 콘택홀 내부에 콘택 플러그용 폴리실리콘(3a)을 매립한 후 폴리실리콘(3a) 상부의 일부분을 제거하여 콘택홀의 일부분을 콘택 플러그용 폴리실리콘(3a)으로 매립한다.
콘택 플러그용 폴리실리콘(3a)은 콘택홀이 형성된 반도체 기판(1) 상부에 화학기상증착법으로 500 내지 3000Å 두께의 폴리실리콘(3a)을 증착한 후 제 1 층간 절연막(2) 상부에서 500 내지 2000Å 아래에 폴리실리콘(3a)이 위치하도록 전면 식각을 실시하여 형성한다.
도 2b를 참조하면, 폴리실리콘막(3a) 상에는 후속 공정에서 형성될 확산 방지막과의 접착 특성 및 오믹 콘택 형성을 이루기 위하여 TiSix막(3b)을 형성한다.
TiSix막(3b)은 폴리실리콘(3a)을 포함한 전체 상부에 티타늄막을 100 내지 1000Å의 두께로 증착한 후 급속 열처리(RTP)를 실시하여 폴리실리콘(3a)과 반응시켜 폴리실리콘(3a)의 계면에 형성한다. 이후 반응하지 않은 티타늄막이나 제 1 층간 절연막(2) 상의 TiN막을 습식식각으로 제거한다.
도 2c를 참조하면, TiSix막(3b) 상에는 확산 방지막으로 TiSiN막(3c)을 형성한다.
TiSiN(3c)은 TiCl4, SiCl4와 NH3 가스를 동시에 공급하여 CVD법으로 반도체 기판(1) 상부 전체에 500 내지 5000Å 두께의 TiSiN(3c)을 증착한 후 화학적 기계적 연마(CMP)를 실시하여 제 1 층간 절연막(2) 상부의 TiSiN을 제거하여 콘택홀에만 존재하도록 형성한다. 이로써, 콘택홀 내부가 완전히 매립되면서, 폴리실리콘층(3a), TiSix막(3b) 및 TiSiN막(3c)으로 이루어진 콘택 플러그(3)가 형성된다.
도 2d를 참조하면, 반도체 기판(1) 상부 전체에 캡 절연막으로 제 2 층간 절연막(4)을 형성한 후 후속 공정에서 형성될 하부 전극의 형태를 정의하기 위하여 소정 영역을 건식 식각으로 제거해 콘택 플러그(3)가 노출되도록 한다. 이때, 제 1 절연막(2) 상부에는 미리 식각 방지막(도시되지 않음)을 형성하여 제 2 층간 절연막(4)을 식각할 때 제 1 층간 절연막(2)이 식각되지 않도록 한다.
제 2 층간 절연막(4)은 2000 내지 10000Å의 두께로 형성한다. 서, 제 2 층간 절연막(4)의 식각 형태에 따라 하부 전극의 형태가 결정되며, 이로 인해 커패시터의 구조가 컵(Cup) 구조인지, 실린더 구조인지, 단순한 적층 구조인지가 결정된다. 본 발명의 기술 내용은 모든 구조의 커패시터에 적용되며, 본 발명에서는 컵 구조의 커패시터를 예로 설명한다.
도 2e를 참조하면, 콘택 플러그(3)를 포함한 전체 상부에 하부 전극용 금속막을 CVD법으로 증착한 후 화학적 기계적 연마나 에치-백(Etch-back) 공정으로 제 2 층간 절연막(4) 상의 하부 전극용 금속막을 제거하여 분리된 하부 전극(5)을 형성한다. 이후 N2+O2, O2 또는 N2O 플라즈마 분위기에서 하부 전극(5)의 표면을 플라즈마 처리하여 막질을 개선시킨다.
하부 전극(5)으로는 Ru, Pt, SrRuO3, (Ba, Sr)RuO3 또는 Ir을 증착하여 형성한다. 하부 전극(5)을 Ru막으로 형성할 경우에는 Ru(OD)3 또는 Ru(EtCp)2를 소오스로하여 CVD법으로 200 내지 350℃ 범위의 온도에서 Ru막을 증착한다.
하부 전극 플라즈마 표면 처리는 300 내지 400℃의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 30 내지 180초 동안 실시한다.
도 2f를 참조하면, 하부 전극(5)을 포함한 전체 상부에 Ta2O5막(6)을 형성한다. 이후 플라즈마 처리 및 열처리를 실시하여 Ta2O5막(6)을 결정화시킨다.
Ta2O5막(6)은 전구체로 Ta(OC2H5)2를 사용하고, 산화가스로는 O2 또는 N2O를 사용하여 MOCVD법으로 300 내지 450℃ 범위의 온도에서 20 내지 80Å 두께로 형성한다. Ta2O5막 플라즈마 처리는 N2+O2, O2 또는 N2O 플라즈마 분위기에서 실시하는데, 300 내지 450℃의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 30 내지 180초 동안 실시한다.
Ta2O5막(6) 열처리는 N2 분위기에서 600 내지 800℃ 범위의 온도로 1 내지 10분 동안 급속 열처리로 실시한다. 또는, Ta2O5막(6) 열처리는 퍼니스(Furnace)를 이용하여 N2 분위기에서 600 내지 800℃ 범위의 온도로 열처리를 실시해 Ta2O5막(6)을 결정화시킨다.
도 2g를 참조하면, Ta2O5막(6)을 포함한 전체 상부에 BST막(7)을 형성하여 Ta2O5막(6)과 BST막(7)으로 이루어진 이중 구조의 유전체막(67)을 형성한다. 이후 급속 열처리를 실시하여 BST막(7)을 유전 특성을 향상시킨다.
BST막(7)은 전구체(Precursor)로는 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THD)2,를 사용하고, 산화가스로는 O2 또는 N2O를 사용하여, MOCVD법으로 350 내지 420℃ 범위의 온도에서 50 내지 300Å의 두께로 형성한다. BST막 급속 열처리는 질소 분위기에서 500 내지 750℃ 범위의 온도로 1 내지 10분 동안 실시한다.
BST막(7)을 MOCVD법 대신에 (Ba,Sr)O막과 TiO2막을 단원자층으로 반복 증착하는 ALD법으로 형성할 수도 있다. 또한, Ba 소오스로는 Ba(METHD)2 [Ba(O4C14
H25)2], Ba(THD)2-trien [Ba(C11H19O2)2-(NH2(C
2H4)NH(C2H4))2] 또는 Ba(THD)2-pmdt [Ba(C11H19O2)2-C9H23N3] 등을 사용하고, Sr 소오스로는 Sr(METHD)2 [Sr(O4C14H25)2
], Sr(THD)2-trien[Sr(C11H19O2)2-(NH2(C
2H4))2] 또는 Sr(THD)2-C9H23N3
]를 사용하며, Ti 소오스로는 Ti(O-i-Pr)4 [Ti(OC3H7)]4, Ti(MPD)(THD)2 [Ti(O2C6H12)(C11H9O2)2], Ti(O-i-Pr)2(THD)2 [Ti(OC3H7)2(C11H9
O2)2] 또는 Ti(O-t-Bu)2(THD)2[Ti(OC4H9
)2(C11H19O2)2]를 사용할 수 있다.
도 2h를 참조하면, BST막(7)을 포함한 전체 상부에 상부 전극(8)을 형성하여 커패시터를 제조한다. 이후 열처리를 실시하여 커패시터의 전기적 특성을 향상시킨다.
상부 전극(8)은 200 내지 350℃의 온도에서 Ru막을 증착하여 형성한다. 커패시터 열처리는 수%의 산소가 포함된 질소 분위기에서 350 내지 600℃ 범위의 온도로 10 내지 60분 동안 실시한다.
도 3은 하부 전극 상에 Ta2O5막을 형성한 후 각종 열처리에 따른 하부 전극 산화 특성을 도시한 특성 그래프이다.
도 3을 참조하면, PVD-Ru 하부 전극 상에 Ta2O5막을 100Å의 두께로 증착한 후 급속 열처리(RTP)와 퍼니스(Furnace)를 이용하여 800℃에서 열처리한 후의 XRD 결과를 도시한 특성 그래프로써, N2 분위기의 급속 열처리와 N2에 1 내지 5%의 O2
분위기의 퍼니스 열처리에서는 Ru 하부 전극에 산화가 발생하지 않고, O2 분위기의 퍼니스 열처리에서는 Ru 하부 전극이 산화된다.
도 4는 하부 전극 상에 Ta2O5막을 형성한 후 O2 분위기의 퍼니스 열처리 시 온도에 따른 하부 전극 산화 특성을 도시한 특성 그래프이다.
도 4를 참조하면, O2 분위기의 퍼니스 열처리 온도에 따른 XRD 결과로써 Ta2O5/Ru 구조는 650 내지 750℃까지는 O2 분위기에서도 Ru 하부 전극이 산화되지 않는다. 이는 도 1의 BST/Ru의 결과와 비교해 보면, Ta2O5에서 O2의 확산 계수가 BST에 비하여 매우 낮아서 750℃까지는 Ru 하부 전극쪽으로 O2가 확산하지 못하므로 Ru 하부 전극이 산화되지 않는다.
Ru와 같은 귀금속류(Noble metal) 상에서 Ta2O5의 유전상수는 70정도이고, 두께 의존성이 나타나지 않으므로, BST/Ru 계면에 존재하는 저유전 상수의 계면층(Interfacial layer)을 Ta2O5가 대체하게 되면 동일한 후속 열처리 조건에서 BST 단일층에 비하여 BST/Ta2O5 이중층의 유전상수는 감소하지 않는다. 오히려. 우수한 O2 확산 방지 특성으로 후속 열처리 온도를 증가시킬 수 있으므로 BST/Ta2O5
이중층의 유전상수를 증가시킬 수 있다.
또한, BST는 비선형(Non-linear) 유전물질(Dielectric)로써 커패시턴스(Capacitance)가 바이어스 전압(Bias voltage)에 대한 의존성(Dependence)을 가지고 있으나, Ta2O5는 선형(Linear) 유전물질로써 바이어스 전압에 대한 의존성을 가지고 있지 않다. 따라서, BST/Ta2O5구조의 이중 유전체막을 사용하면, BST 단일층을 사용하는 경우보다 바이어스 전압 의존성이 감소하므로 실제 DRAM 동작 전압인 ±1.0V에서의 커패시턴스는 오히려 증가한다.
상술한 바와 같이, 본 발명은 Ta2O5막의 우수한 산소 확산 방지 특성을 이용하여 후속 열처리 온도를 증가시킬 수 있고, Ta2O5/Ru 계면의 안정된 누설전류 특성을 이용할 수 있으므로 BST/Ru 또는 Ta2O5/Ru 구조보다 높은 유전상수와 낮은 누설전류 특성을 확보할 수 있어 공정의 안정성과 소자의 전기적 특성을 향상시키는 효과가 있다.
도 1a 및 도 1b를 참조하면, 하부 전극 상에 BST 유전체막을 형성한 후 XRD 회절 패턴으로 열처리 온도에 따른 Ru 하부 전극의 산화 여부를 나타내는 특성 그래프.
도 2a 내지 도 2i는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 3은 하부 전극 상에 Ta2O5막을 형성한 후 각종 열처리에 따른 하부 전극 산화 특성을 도시한 특성 그래프.
도 4는 하부 전극 상에 Ta2O5막을 형성한 후 O2 분위기의 퍼니스 열처리 시 온도에 따른 하부 전극 산화 특성을 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 제 1 층간 절연막
3a : 폴리실리콘 3b : TiSix막
3c : TiSiN막 3 : 콘택 플러그
4 : 제 2 층간 절연막 5 : 하부 전극
6 : Ta2O5막 7 : BST막
67 : 유전체막 8 : 상부 전극
Claims (19)
- 콘택홀이 형성된 반도체 기판이 제공되는 단계;상기 콘택홀에 폴리실리콘, 오믹 콘택층 및 확산 방지막이 순차적으로 매립하여 콘택 플러그를 형성하는 단계;전체 상부에 제 2 층간 절연막을 형성한 후 소정 영역을 식각하여 상기 콘택 플러그를 노출시키는 단계;상기 콘택 플러그를 포함한 전체 상부에 하부 전극층을 형성한 후 상기 제 2 층간 절연막 상의 상기 하부 전극층을 제거하여 서로 분리된 하부 전극을 형성하는 단계;상기 하부 전극의 표면을 플라즈마 처리하여 막질을 개선시키는 단계;전체 상부에 산소 확산 계수가 낮은 Ta2O5막을 형성하는 단계;상기 Ta2O5막의 표면을 플라즈마 처리 및 열처리하여 상기 Ta2O5막을 결정화시키는 단계;상기 Ta2O5막 상에 BST막을 형성한 후 열처리하여 상기 BST막을 결정화시켜 상기 Ta2O5막 및 BST막으로 이루어진 이중 구조의 유전체막을 형성하는 단계; 및상기 이중 구조의 유전체막 상에 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘은 전체 상부에 화학기상증착법으로 500 내지 3000Å의 두께로 증착한 후 상기 제 1 층간 절연막 상부에서 500 내지 2000Å 아래에 위치하도록 전면 식각을 실시하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 오믹 콘택층은 전체 상부에 티타늄막을 100 내지 1000Å의 두께로 증착한 후 급속 열처리를 실시하여 상기 폴리실리콘과 반응시키고, 반응하지 않은 티타늄막은 제거하여 상기 폴리실리콘의 계면에 TiSix막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 확산 방지막은 TiCl4, SiCl4와 NH3 가스를 동시에 공급하여 CVD법으로 전체 상부에 500 내지 5000Å 두께의 TiSiN막을 증착한 후 화학적 기계적 연마를 실시하여 상기 제 1 층간 절연막 상부의 TiSiN을 제거하고 상기 콘택홀에만 잔류하는 TiSiN막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 2000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극층은 Ru막, Pt막, SrRuO3막, (Ba, Sr)RuO3막 또는 Ir막을 증착하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 6 항에 있어서,상기 Ru막은 Ru(OD)3 또는 Ru(EtCp)2를 소오스로하여 CVD법으로 200 내지 350℃ 범위의 온도에서 증착하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극의 표면 플라즈마 처리는 300 내지 400℃의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 N2+O2, O2 또는 N2O 플라즈마 분위기에서 30 내지 180초 동안 실시하는 커패시터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 Ta2O5막은 전구체로 Ta(OC2H5)2를 사용하고, 산화가스로는 O2, N2O 또는 O2+N2O를 사용하여 MOCVD법으로 300 내지 450℃ 범위의 온도에서 20 내지 80Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 Ta2O5막의 표면 플라즈마 처리는 300 내지 450℃ 범위의 온도와 0.2 내지 2.5 Torr의 압력에서 플라즈마 발생 전력을 50 내지 300W로 인가하여 N2+O2, O2 또는 N2O 플라즈마 분위기에서 30 내지 180초 동안 실시하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 Ta2O5막의 열처리는 N2 분위기에서 600 내지 800℃ 범위의 온도로 1 내지 10분 동안 급속 열처리로 실시하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 Ta2O5막의 열처리는 퍼니스(Furnace)를 이용하여 N2 분위기에서 600 내지 800℃ 범위의 온도로 실시하는 것을 특징으로 하는 커패시터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 BST막은 전구체로 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THD)2,를 사용하고, 산화가스로는 O2, N2O 또는 O2+N2O를 사용하여, MOCVD법으로 350 내지 420℃ 범위의 온도에서 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 BST막은 Ba 소오스로는 Ba(METHD)2 [Ba(O4C14H25)2], Ba(THD)2-trien [Ba(C11H19O2)2-(NH2(C2H4)NH(C2H4))2] 또는 Ba(THD)2-pmdt [Ba(C11H19O2)2-C9H23N3] 등을 사용하고, Sr 소오스로는 Sr(METHD)2 [Sr(O4C14H25)2], Sr(THD)2-trien[Sr(C11H19O2)2-(NH2(C2H4))2] 또는 Sr(THD)2-C9H23N3]를 사용하며, Ti 소오스로는 Ti(O-i-Pr)4 [Ti(OC3H7)]4, Ti(MPD)(THD)2 [Ti(O2C6H12)(C11H9O2)2], Ti(O-i-Pr)2(THD)2 [Ti(OC3H7)2(C11H9O2)2] 또는 Ti(O-t-Bu)2(THD)2[Ti(OC4H9)2(C11H19O2)2]를 사용하여, (Ba,Sr)O막과 TiO2막을 단원자층으로 반복 증착하는 ALD법으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 BST막을 형성한 후에 질소 분위기에서 500 내지 750℃ 범위의 온도로 1 내지 10분 동안 급속 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 200 내지 350℃의 온도에서 Ru막을 증착하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극을 형성한 후 1 내지 5%의 산소가 포함된 질소 분위기에서 350 내지 600℃ 범위의 온도로 10 내지 60분 동안 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
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