KR20020002722A - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 커패시터 형성 시 콘택홀 안에 금속/산소 확산 방지막을 증착하고 평탄화 한 다음 리세스(Recess)시키고, 산화막을 일정 높이 이상 증착한 후 패터닝하여 RuO2또는 Ru을 증착하고 산화막을 제거하여 RuO2또는 Ru 하부전극을 형성한 다음 화학기상 증착법 또는 ALD법으로 SrO 막을 증착한 뒤 열처리하여 하부 전극을 SrRuO3막으로 변화시킴으로써, 하부전극의 누설 전류 특성 및 BST 박막 특성을 향상시키고 하부 전극 식각 시 발생할 수 있는 콘택홀과 하부 전극의 정렬오차에 따른 BST 유전체막 증착시 산소확산을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 화학 기상 증착법 또는 ALD법으로 에피-라이크(Epi-like) BST 유전체막을 형성하여 유전체막의 특성을 향상시키고, 금속/산화 확산 방지막과 유전체막의 접촉을 방지하여 누설 전류특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 소자의 제조기술은 트랜지스터와 캐패시터의 성능향상을 위한 연구가 필수적이다. 특히 DRAM에서 소프트 에러를 방지하고 안정된 동작을 유지하기 위해서는, 단위 셀당 25 fF 이상의 정전용량이 필요하고 아울러 누설전류도 충분히 낮아야 한다. 그러나 기존의 Si3N4/SiO2(NO)나 Ta2O5와 같은 유전체는 유전율이 충분하지 않아, 기가 (Giga) DRAM시대의 고유전상수 캐패시터로서 SrTiO3과 (Ba, Sr)TiO3와 같은 고유전체의 연구가 활발히 진행되고 있고, 이와 병행하여 저장 전극에 대한 하부전극의 연구도 활발히 진행되고 있다.
이하에서는, 높은 유전율 값을 가지는 SrTiO3및 (Ba, Sr)TiO3등과 같은 유전체막을 사용한 캐패시터 제조방법을 설명한다.
도 1 및 도 2는 종래의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1)과 캐패시터가 위치할 제 1 절연막(2) 소정 영역 상에 반도체 기판(1)과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 후, 콘택홀 내부를 폴리실리콘층(3)으로 매립한 다음 스퍼터링 방법을 사용하여 접촉막(4)과 금속/산소 확산 방지막(5)을 증착한 후에 스퍼퍼링 방법으로 하부 전극(7)을 증착하고 원하는 소정부위 만큼 제거하여 하부 전극(9)을 형성한다. 이후, 유전체막(8) 및 상부 전극(9)을 순차적으로 형성하여 커패시터를 제조한다.
일반적으로, 하부 전극(7)으로서 Pt, RuO2과 같은 귀금속들이 많이 사용되고 있으나, Pt을 이용하여 하부 전극(7)을 형성할 경우, 형성된 하부 전극(7)은 일정 높이에서 80도 이상의 식각 각도를 유지해야 하나 디자인 룰이 작아짐에 따라, 식각의 어려움으로 인하여 일정높이 이상 사용하기 어렵고, BST 유전체막 증착시 하부 전극 측면에 접촉막(4)과 금속/산소 확산방지막(5)이 노출될 수 있는 문제점을 가지고 있다.
도 2를 참조하면, 금속/산화 확산방지막(25)이 콘택홀 내부에만 위치하도록 플러그 형태로 형성시키는 시도가 이루어지고 있으나, 하부전극 마스크와 콘택홀 마스크간의 정렬오차를 피할 수 없어, 금속/산소 확산방지막(25) 플러그가 노출되어 BST 유전체막(28) 증착 후 누설전류특성이 크게 열화된다. 또한 이산화 루테늄(RuO2)을 이용하여 형성한 하부 전극(27)은 Pt를 이용하여 형성한 하부 전극에 비해 누설전류 특성이 열화되는 현상을 보이고 있다. 이러한 이유는 고유전체 박막의 결정화에 필수적인 후속 열처리가 높은 온도 (500℃이상)와 산소 분위기에서 이루어지므로, RuO2하부 전극(27)이 산소와 반응하여 RuO4의 독성 기체상태로 산화되거나, RuO2하부 전극(27)의 표면이 거칠어지기 때문이다.
따라서, 본 발명은 SrRuO3을 이용하여 하부 전극을 형성하므로써 하부전극의 누설 전류 특성 및 BST 박막 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1 및 도 2는 종래의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 21, 41 : 반도체 기판 2, 22, 42 : 제 1 절연막
3, 23, 43 : 폴리실리콘층 4, 24 : 접촉막
44 : 오믹 콘택층 5, 25, 45 : 금속/산소 확산 방지막
46 : 제 2 절연막 47a : 제 1 하부 전극
47b : 제 2 하부 전극 7, 27, 47 : 하부 전극
8, 28, 48 : 유전체막 9, 29 49 : 상부 전극
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계, 제 1 콘택홀 내부의 일부를 폴리실리콘층으로 매립하는 단계, 제 1 콘택홀 내부의 나머지 부분을 오믹 콘택층 및 금속/산소 확산 방지막으로 매립하는 단계, 전체 상부에 제 2 절연막을 형성한 후 금속/산소 확산 방지막이 노출되도록 제 2 콘택홀을 형성하는 단계, 제 2 콘택홀의 측벽 및 저면에 제 1 하부 전극을 형성하는 단계, 제 1 하부 전극 상에 제 2 하부 전극을 형성하는 단계, 열처리를 실시하여 제 1 및 제 2 하부 전극을 하나의 전극으로 혼합하여 하부 전극을 형성하는 단계, 하부 전극 상에 유전체막을 형성한 후 열처리하는 단계 및 유전체막 상부에 상부 전극을 형성한 후 관상 열처리를 하는 단계를 포함하여 이루어진다.
상기의 단계에서, 폴리실리콘층은 500 내지 5000Å의 두께로 형성한 뒤, 상기 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 제거하여 형성한다.
오믹 콘택층은 티타늄 실리사이드막으로 형성한다.
금속/산소 확산 방지막은 티타늄 알루미늄 실리사이드막을 200 내지 2000Å의 두께로 형성한 후, 550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN처리하여 형성한다. 금속/산화 확산 방지막은 티타늄 알루미늄 나이트라이드막 대신에 탄탈늄질화막, 티타늄 질화막, 탄탈늄 질화막, 티타늄 실리라이트라이드막으로 대신 형성할 수도 있다.
오믹 콘택층 및 금속/산소 확산 방지막은 티타늄 대신에 탄탈륨을 사용하여 형성할 수도 있다.
제 2 절연막은 더미 산화막으로 PSG 또는 USG막을 이용하여 3000 내지 10000Å의 두께로 형성한다.
제 1 하부 전극은 CVD법 또는 PVD법을 이용해 50 내지 1000Å 두께의 Ru 또는 RuO2막으로 형성한다. Ru 또는 RuO2막은 Ru(EtCP2<EisEthyl-Cyclopentadienyl-Ru : Ru(C2H5C5H4)2>, Ru(DPM)3 <Ru-tridepivaloymethane : Ru(C11H19O2)3> 또는 Ru-3 <Tris(2,4Octanedionato)-Ru : Ru(C8H13O2)3>를 이용하여 형성한다.
제 2 하부 전극은 50 내지 1000Å 두께의 SrO막 또는 (Ba,Sr)O 막으로 형성한다. SrO막은 Sr(thd)2-tetraglyme [Sr(C11H19O2)2(C10H22O5)] 또는 Sr(thd)2-pmdt[Sr(C11H19O2)2-C9H23N3]을 반응 소오스로 사용하여 ALD법 또는 CVD법으로 형성한다.
하부 전극은 반도체 기판 전체를 O2분위기로 급속 열처리, 관상열처리 또는 N2O 플라즈마 분위기에서 열처리하여 상기 제 1 및 제 2 하부 전극을 SrRuO3막 또는 (Ba,Sr)RuO3막으로 반응시켜 형성한다.
유전체막은 CVD법 또는 ALD법을 이용해 300 내지 750℃의 온도범위에서 100 내지 1000Å 두께로 증착한 BST막 또는 SrTiO3막으로 형성한다.
ALD법을 이용한 BST막은 Ba, Sr 및 Ti 반응 원료를 이용하여 형성하거나, (Ba,Sr) 및 Ti 반응 원료를 이용하여 형성하거나 또는 (Ba,Sr,Ti) 반응 원료를 이용하여 형성한다.
Ba, Sr 및 Ti 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 Ba 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 Ba 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Sr 반응 원료를 반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Sr 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계, Ti 반응 원료를 반도체 기판 표면에 흡착시키는 제 9 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 10 단계, O2베이퍼를 공급하는 제 11단계 및 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 12 단계로 이루어지며, 제 1 내지 제 12 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
(Ba,Sr) 및 Ti 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 (Ba,Sr) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Ti 반응 원료를 반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계로 이루어지며, 제 1 내지 제 8 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
(Ba,Sr,Ti) 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 (Ba,Sr,Ti) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr,Ti) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계로 이루어지며, 제 1 내지 제 4 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
BST막을 형성하기 위한 반응 원료는 Ba(thd)2-pmdt [Ba(C11H19O2)2-C9H23N3] 또는 Ba(thd)2-tetraglyme[Ba(C11H19O2)2(C10H22O5)], Sr(thd)2-pmdt [Sr(C11H19O2)2-C9H23N3]또는 Sr(thd)2-tetraglyme[Sr(C11H19O2)2(C10H22O5)], Ti(O-iPr)2(thd)2[Ti(C11H19O2)2(OC3H7)2]를 이용한다.
유전체막은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 1 차 증착하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 2 차 증착하는 2중막으로 형성할 수도 있다.
유전체막의 후속 열처리는 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시한다.
상부 전극은 RuO2, Pt, Ir 또는 IrO2등과 귀금속 물질로 형성한다. 상부 전극 형성 후 관상 열처리는 300 내지 750℃ 범위의 온도에서 질소 분위기로 10 내지 60분 동안 실시한다. 상부 전극 형성 후 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(41) 상에 제 1 절연막(42)을 형성한 후, 접합부가 노출되도록 제 1 콘택홀을 형성한다. 이후, 제 1 콘택홀 내부에 콘택 플러그용 폴리실리콘층(43)을 500 내지5000Å의 두께로 형성한 뒤, 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 콘택 플러그용 폴리실리콘층(43)을 제거한다.
도 3b를 참조하면, 제 1 콘택홀 안쪽의 콘택 플러그용 폴리실리콘층 상부에 스퍼터링 또는 화학 기상 증착법으로 오믹 콘택층(44) 및 금속/산소 확산 방지막(45)을 형성한 후 전면 식각공정이나 화학적 기계적 연마공정으로 평탄화 한다.
오믹 콘택층(44)은 티타늄 실리사이드(TiSix)막으로 형성되는데, 티타늄 실리사이드막은 티타늄을 이용하여 200 내지 2000Å의 두께로 형성한 후, 550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN(Rapid Thermal Nitiridation) 처리하여 형성한다. 이때, 반응하지 않은 티타늄은 제거된다. 금속/산소 확산 방지막(45)은 티타늄 알루미늄 나이트라이드(TiAlN)막을 1000 내지 7000Å의 두께로 형성한다.
오믹 콘택층(44) 및 금속/산소 확산 방지막(45)은 티타늄 대신에 탄탈륨을 사용하여 형성할 수 있다. 또한, 금속/산소 확산 방지막(45)은 티타늄 알루미늄 나이트라이드막 대신에 탄탈륨 질화막, 티타늄 질화막막 및 티타늄 실리나이트라이드막 등을 이용하여 형성할 수 있다.
오믹 콘택층(44)은 폴리실리콘층(43)과 금속/산화 확산 방지막(45)의 접촉저항을 낮춰주는 역할을 한다.
도 3c를 참조하면, 전체 구조 상부에 제 2 절연막(46)을 형성한 뒤 건식식각으로 하부 전극이 형성될 부분을 식각하여 제 2 콘택홀을 형성한다. 다시 전체 상부에 CVD법 또는 PVD 법으로 Ru 또는 RuO2막을 증착하여 제 1 하부 전극(47a)을 형성한 후, 전면식각 또는 화학적 기계적 연마로 제 2 절연막(46) 상부의 Ru 또는 RuO2막을 제거하여 제 1 하부 전극(47a)을 분리한다.
제 2 절연막(46)은 더미 산화막(Dummy oxide)으로 PSG 또는 USG막을 이용하여 3000 내지 10000Å의 두께로 형성한다. 제 1 하부 전극(47a)은 50 내지 1000Å 범위의 두께로 형성한다. Ru 또는 RuO2막은 Ru(EtCP2<EisEthyl-Cyclopentadienyl-Ru : Ru(C2H5C5H4)2>, Ru(DPM)3 <Ru-tridepivaloymethane : Ru(C11H19O2)3> 또는 Ru-3 <Tris(2,4Octanedionato)-Ru : Ru(C8H13O2)3>를 이용하여 증착한다.
도 3d를 참조하면, 제 1 하부 전극(47a)이 형성되고, 전체 상부에 CVD법 또는 단원자 증착법(ALD)으로 제 2 하부 전극(47b)을 형성한다.
제 2 하부 전극(47b)은 SrO막으로 형성하며 50 내지 1000Å 범위의 두께로 형성한다. SrO막은 Sr(thd)2-tetraglyme [Sr(C11H19O2)2(C10H22O5)] 또는 Sr(thd)2-pmdt [Sr(C11H19O2)2-C9H23N3]을 반응 소오스로 사용하여 증착한다. 제 2 하부 전극(47b)은 Ba,Sr)O 막으로도 형성할 수 있다.
도 3e를 참조하면, 반도체 기판(41) 전체를 O2분위기에서 급속 열처리, 관상열처리 또는 N2O 플라즈마 분위기에서 열처리하여 제 1 및 제 2 하부 전극(47a 및 47b)을 SrRuO3막으로 바꾸어 하부 전극(47)을 형성한다.
이때, 제 2 하부 전극(47b)을 (Ba,Sr)O막으로 형성하였을 경우에는, 하부 전극(47)이 (Ba,Sr)RuO3막으로 형성된다.
도 3f를 참조하면, 전체구조 상에 CVD법 또는 ALD법을 이용해 100 내지 1000Å 범위의 두께로 유전체막(48)을 형성한 후 후속 열처리하여 유전체막(48)을 결정화시킨다.
유전체막(50)은 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성되며, BST 고유전율 박막이나 SrTiO3막 등을 이용하여 형성한다. 후속 열처리는 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시한다. 유전체막(48)은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 증착하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 증착하는 2중막으로 구성할 수도 있다.
ALD법으로 BST 유전체막(48)을 형성하는 방법은 Ba, Sr 및 Ti 반응 원료를 이용하여 형성하는 첫 번째 방법, (Ba,Sr) 및 Ti 반응 원료를 이용하여 형성하는 두 번째 방법 및 (Ba,Sr,Ti) 반응 원료를 이용하여 형성하는 세 번째 방법이 있다.
Ba, Sr 및 Ti 반응 원료를 이용하여 형성하는 첫 번째 방법은 Ba 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 Ba 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Sr 반응 원료를 반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Sr 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계, Ti 반응 원료를 반도체 기판 표면에 흡착시키는 제 9 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 10 단계, O2베이퍼를 공급하는 제 11 단계 및 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 12 단계로 이루어지며, 제 1 내지 제 12 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
(Ba,Sr) 및 Ti 반응 원료를 이용하여 형성하는 두 번째 방법은 (Ba,Sr) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Ti 반응 원료를 반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계로 이루어지며, 제 1 내지 제 8 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
(Ba,Sr,Ti) 반응 원료를 이용하여 형성하는 세 번째 방법은 (Ba,Sr,Ti) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr,Ti) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계로 이루어지며, 제 1 내지 제 4 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성한다.
상기의 세 가지 단계에서, BST 반응 원로로는 Ba(thd)2-pmdt [Ba(C11H19O2)2-C9H23N3] 또는 Ba(thd)2-tetraglyme[Ba(C11H19O2)2(C10H22O5)], Sr(thd)2-pmdt [Sr(C11H19O2)2-C9H23N3] 또는 Sr(thd)2-tetraglyme[Sr(C11H19O2)2(C10H22O5)], Ti(O-iPr)2(thd)2[Ti(C11H19O2)2(OC3H7)2]를 이용한다.
도 3g를 참조하면, 유전체막(48) 상부에 상부 전극(49)을 형성한 후 관상 열처리를 실시한다.
상부 전극(49)은 RuO2막을 100 내지 1000Å범위의 두께로 형성하며, Pt막 또는 Ir막을 CVD법으로 형성할 수도 있다. 관상 열처리는 300 내지 750℃ 범위의 온도에서 질소 분위기로 10 내지 60분 동안 실시한다. 상부 전극(49) 형성후에는 후속 열처리는 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시할 수도 있다.
본 발명은 화학기상 증착법으로 Ru 또는 RuO2하부전극(47)을 형성하고, 전면 식각 또는 화학적 기계적 연마로 평탄화 한 다음, 단원자 박막증착 (Atomic Layer Deposition; ALD)또는 화학기상 증착법에 의해 SrO 박막을 증착하고, 열처리하여 Ru계 전극표면을 스트론티움 루테늄 산화막(SrRuO3)으로 바꾸어 하부전극(47)을 화학적, 열적으로 안정화시켜 고유전성박막의 누설전류 특성을 개선시킨다.
또한, ALD 또는 화학기상증착법에 의한 에피 라이크(Epi-like) BST유전체막(48)을 증착함으로써 유전특성을 개선키고, 적층 구조의 커패시터 형성시 발생하는 식각 공정의 어려움을 제거하여 하부 전극(47) 높이를 원하는 높이까지 형성하므로써 하부 전극(47)의 유효면적을 증대시킬 수 있고, 하부전극 식각시 발생할 수 있는 콘택홀과 하부전극과의 정렬 오차(Misalign)를 피할 수 있다. 즉, 금속/산소확산 방지막(45)과 BST 유전체막(48) 증착시 직접적인 접촉을 방지함으로써 산소분위기에 노출을 피하여 BST 유전체막(48) 증착시 산소확산을 방지하여 커패시터의 전기적 특성을 개선시킬 수 있다.
상술한 바와 같이, 본 발명은 하부전극을 SrRuO3막으로 형성하고, 유전체막을 ALD 또는 화학기상증착법에 의한 에피 라이크(Epi-like) BST 유전체막으로 형성하므로써 커패시터의 전기적 특성을 향상시키는 효과가 있다.

Claims (23)

  1. 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 제 1 콘택홀 내부의 일부를 폴리실리콘층으로 매립하는 단계;
    상기 제 1 콘택홀 내부의 나머지 부분을 오믹 콘택층 및 금속/산소 확산 방지막으로 매립하는 단계;
    전체 상부에 제 2 절연막을 형성한 후 상기 금속/산소 확산 방지막이 노출되도록 제 2 콘택홀을 형성하는 단계;
    상기 제 2 콘택홀의 측벽 및 저면에 제 1 하부 전극을 형성하는 단계;
    상기 제 1 하부 전극 상에 제 2 하부 전극을 형성하는 단계;
    열처리를 실시하여 상기 제 1 및 제 2 하부 전극의 화학 작용을 이용해 하나의 전극으로 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전체막을 형성한 후 열처리하는 단계; 및
    상기 유전체막 상부에 상부 전극을 형성한 후 관상 열처리를 하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘층은 500 내지 5000Å의 두께로 형성한 뒤, 상기 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 오믹 콘택층은 티타늄 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속/산소 확산 방지막은 티타늄 알루미늄 실리사이드막을 200 내지 2000Å의 두께로 형성한 후, 550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN처리하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속/산화 확산 방지막은 티타늄 알루미늄 나이트라이드막 대신에 탄탈늄질화막, 티타늄 질화막, 탄탈늄 질화막, 티타늄 실리라이트라이드막으로 대신 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 오믹 콘택층 및 금속/산소 확산 방지막은 티타늄 대신에 탄탈륨을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 절연막은 더미 산화막으로 PSG 또는 USG막을 이용하여 3000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 하부 전극은 CVD법 또는 PVD법을 이용해 50 내지 1000Å 두께의 Ru 또는 RuO2막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제 8 항에 있어서,
    상기 Ru 또는 RuO2막은 Ru(EtCP2<EisEthyl-Cyclopentadienyl-Ru : Ru(C2H5C5H4)2>, Ru(DPM)3 <Ru-tridepivaloymethane : Ru(C11H19O2)3> 또는 Ru-3 <Tris(2,4Octanedionato)-Ru : Ru(C8H13O2)3>를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 하부 전극은 50 내지 1000Å 두께의 SrO막 또는 (Ba,Sr)O 막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 제 10 항에 있어서,
    상기 SrO막은 Sr(thd)2-tetraglyme [Sr(C11H19O2)2(C10H22O5)] 또는 Sr(thd)2-pmdt [Sr(C11H19O2)2-C9H23N3]을 반응 소오스로 사용하여 ALD법 또는 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 하부 전극은 상기 반도체 기판 전체를 O2분위기로 급속 열처리, 관상열처리 또는 N2O 플라즈마 분위기에서 열처리하여 상기 제 1 및 제 2 하부 전극을 SrRuO3막 또는 (Ba,Sr)RuO3막으로 반응시켜 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  13. 제 1 항에 있어서,
    상기 유전체막은 CVD법 또는 ALD법을 이용해 300 내지 750℃의 온도범위에서 100 내지 1000Å 두께로 증착한 BST막 또는 SrTiO3막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 제 13 항에 있어서,
    상기 ALD법을 이용한 BST막은 Ba, Sr 및 Ti 반응 원료를 이용하여 형성하거나, (Ba,Sr) 및 Ti 반응 원료를 이용하여 형성하거나 또는 (Ba,Sr,Ti) 반응 원료를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  15. 제 14 항에 있어서,
    상기 Ba, Sr 및 Ti 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 Ba 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 Ba 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Sr 반응 원료를 반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Sr 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계, Ti 반응 원료를 반도체 기판 표면에 흡착시키는 제 9 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 10 단계, O2베이퍼를 공급하는 제 11 단계 및 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 12 단계로 이루어지며, 제 1 내지 제 12 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  16. 제 14 항에 있어서,
    상기 (Ba,Sr) 및 Ti 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 (Ba,Sr) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계, Ti 반응 원료를반도체 기판 표면에 흡착시키는 제 5 단계, 미반응 Ti 반응 원료 및 반응 부산물을 제거하는 제 6 단계, O2베이퍼를 공급하는 제 7 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 8 단계로 이루어지며, 제 1 내지 제 8 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  17. 제 14 항에 있어서,
    상기 (Ba,Sr,Ti) 반응 원료를 이용하여 ALD법으로 상기 BST막을 형성하는 방법은 (Ba,Sr,Ti) 반응 원료를 반도체 기판 표면에 흡착시키는 제 1 단계, 미반응 (Ba,Sr,Ti) 반응 원료 및 반응 부산물을 제거하는 제 2 단계, O2베이퍼를 공급하는 제 3 단계, 미반응 O2베이퍼 및 반응 부산물을 제거하는 제 4 단계로 이루어지며, 제 1 내지 제 4 단계를 반복 실시하여 목표 두께의 BST 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  18. 제 14 항에 있어서,
    상기 BST막을 형성하기 위한 반응 원료는 Ba(thd)2-pmdt [Ba(C11H19O2)2-C9H23N3] 또는 Ba(thd)2-tetraglyme[Ba(C11H19O2)2(C10H22O5)], Sr(thd)2-pmdt [Sr(C11H19O2)2-C9H23N3] 또는 Sr(thd)2-tetraglyme[Sr(C11H19O2)2(C10H22O5)], Ti(O-iPr)2(thd)2[Ti(C11H19O2)2(OC3H7)2]를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  19. 제 1 항에 있어서,
    상기 유전체막은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 1 차 증착하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 2 차 증착하는 2중막으로 형성하는 경우를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  20. 제 1 항에 있어서,
    상기 유전체막의 후속 열처리는 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  21. 제 1 항에 있어서,
    상기 상부 전극은 RuO2, Pt, Ir 또는 IrO2등과 귀금속 물질로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  22. 제 1 항에 있어서,
    상기 관상 열처리는 300 내지 750℃ 범위의 온도에서 질소 분위기로 10 내지 60분 동안 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  23. 제 1 항에 있어서,
    상기 상부 전극 형성 후 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시하는 경우를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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