KR20020049875A - 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법 - Google Patents

반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20020049875A
KR20020049875A KR1020000079189A KR20000079189A KR20020049875A KR 20020049875 A KR20020049875 A KR 20020049875A KR 1020000079189 A KR1020000079189 A KR 1020000079189A KR 20000079189 A KR20000079189 A KR 20000079189A KR 20020049875 A KR20020049875 A KR 20020049875A
Authority
KR
South Korea
Prior art keywords
film
pattern
ferroelectric
electrode
layer
Prior art date
Application number
KR1020000079189A
Other languages
English (en)
Inventor
이규만
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000079189A priority Critical patent/KR20020049875A/ko
Priority to US09/900,269 priority patent/US6603169B2/en
Priority to TW090119490A priority patent/TWI273675B/zh
Priority to JP2001300294A priority patent/JP2002203949A/ja
Publication of KR20020049875A publication Critical patent/KR20020049875A/ko
Priority to US10/455,132 priority patent/US7045416B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명의 반도체 메모리 소자의 강유전체 커패시터는, 반도체 기판의 불순물 영역과 연결되도록 형성된 제1 전극막 패턴 위에 강유전체막 패턴, 제2 전극막 패턴, 보호막 및 층간 절연막이 순차적으로 배치되는데, 상기 보호막은 제1 전극막 패턴, 강유전체막 패턴 및 제2 전극막 패턴을 덮도록 형성되어 수소 성분이 강유전체막 패턴으로 침투하지 못하도록 하는 절연성의 막이다.

Description

반도체 메모리 소자의 강유전체 커패시터 및 그 제조 방법{Ferroelectric capacitor in semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 메모리 소자의 강유전체 커패시터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자 내에 집적되는 강유전체 커패시터의 유전체막 재료로서 사용되는 강유전체는, 임의의 온도 영역에서 외부 전기장이 없어도 자발적인 분극을 나타내며, 일정한 방향으로 분극된 상태에서 역방향 전기장을 걸어주게 되면 분극이 역방향으로 반전되는 특성을 갖는다. 이러한 결과 전기장의 방향과 크기에 따라서 일정한 히스테리시스hysteresis) 특성을 나타내며, 특히 에프램(FRAM ; Ferroelectric RAM)은 이러한 강유전체의 히스테리시스 특성을 이용하여 정보를 입력(write) 및 판독(read)하는 소자이다.
현재 강유전체 커패시터를 실현하는데 있어서 가장 장애가 되는 요소는 각종 식각 공정들과 절연막 형성 공정에서 강유전체 내에 수소(hydrogen)가 침투하여 히스테리시스 특성이 저하되거나 없어지게 된다는 점이다. 이를 도면을 참조하면서 보다 상세히 설명하기로 한다.
도 1 및 도 2는 종래의 반도체 메모리 소자의 강유전체 커패시터를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(10) 위의 하부 층간 절연막(20) 위에 강유전체 커패시터의 하부 전극막을 위한 제1 금속막(40)을 형성한다. 이 제1 금속막(40)은 하부 층간 절연막(20)을 관통하는 컨택 플러그(30)를 통해 반도체 기판(10)의 불순물 영역과 연결된다. 다음에 제1 금속막(40) 위에 강유전체막 및 제2 금속막을 순차적으로 형성한다. 제2 금속막은 강유전체 커패시터의 상부 전극막을 형성하기 위한 것이다. 다음에 제2 금속막 및 강유전체막을 순차적으로 패터닝하여 제2 금속막 패턴(60) 및 강유전체막 패턴(50)을 각각 형성한다. 이어서 제1 금속막(40)을 패터닝하기 위한 식각 마스크로 사용할 금속 산화막(70)을 형성한다. 통상적으로 금속 산화막(70)으로서 PSG(PhosphoSilicate Glass)막을 사용하며, 경우에 따라서는 TiN이 포함될 수도 있다.
다음에 도 2를 참조하면, 금속 산화막(70)을 식각 마스크로 제1 금속막(40)의 일부를 제거하여 제1 금속막 패턴(45)을 형성한다. 다음에 제1 금속막 패턴(450) 및 금속 산화막(70)을 덮는 장벽막(80)을 형성한다. 장벽막(80)으로는 TiO2막(81)과 Al2O3막(82)을 사용한다. 경우에 따라서는 TiO2막(81)만을 사용할 수도 있다. 다음에 장벽막(80) 위에 상부 층간 절연막(90)을 형성하고 이후에는 통상의 메탈 공정이 적용된다.
이와 같은 종래의 강유전체 커패시터의 제조 방법에 있어서, 제1 금속막 식각을 위한 식각 마스크로서 수소 함유량이 상대적으로 적은 금속 산화막(70)을 사용하고, 상부 층간 절연막(90) 형성 전에 TiO2막(81)/Al2O3막(82)과 같은 장벽막(80)을 형성함으로써, 수소 침투에 의한 강유전체막 패턴(50)의 특성 저하를 억제시킬 수 있다. 그러나 금속 산화막(70)도 수소를 함유하고 있으므로 여전히수소가 강유전체막 패턴(50)으로 침투되며, 또한 장벽막(80) 형성에 따른 다른 문제점들이 나타난다. 즉 TiO2막(81)만을 사용할 경우 절연 특성을 강화하기 위하여 고온의 열처리 공정이 필요한데, 이 열처리 공정 동안에 제1 금속막 패턴(40)과 컨택 플러그(30) 사이의 금속 장벽층(미도시)이 산화되어 계면 저항이 크게 증가된다는 문제가 있다. 이를 방지하기 위해서는 장벽막(80)으로서 TiO2막(81)과Al2O3막(82)의 이중막 구조를 사용하여야 하는데, 이 경우 TiO2막(81)을 형성한 후에 저온의 열처리 공정만을 수행하면 된다. 그러나 이 경우에는, 강유전체 커패시터를 형성한 후에 수행되는 주변 회로 영역의 메탈 컨택을 위한 비아 홀 형성 단계에서, 장벽막(80)과 절연막과의 식각 선택비로 인하여 비아 홀의 크기가 감소되고, 이로 인하여 컨택 저항이 증가된다는 문제가 발생한다. 이 문제를 해결하기 위해서는 비아 홀 형성 이전에 주변 회로 영역 내의 장벽막(80), 특히 TiO2막(81)을 제거하는 별도의 공정이 수반되어야 한다.
본 발명이 이루고자 하는 기술적 과제는, 수소 침투로 인한 강유전체막 패턴의 특성 저하가 억제된 반도체 메모리 소자의 강유전체 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자의 강유전체 커패시터를 제조하는 방법을 제공하는 것이다.
도 1 및 도 2는 종래의 반도체 메모리 소자의 강유전체 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터를 나타내 보인 단면도이다.
도 4 내지 도 7은 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판110...하부 층간 절연막
120...도전성의 컨택 플러그130...제1 전극막 패턴
140...강유전체막 패턴150...제2 전극막 패턴
160...보호막패턴170...식각 마스크막 패턴
180...상부 층간 절연막130'...제1 전극막
140'...강유전체막150'...제2 전극막
160'...보호막170'...식각 마스크막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터는, 반도체 기판의 불순물 영역과 연결되도록 형성된 제1 전극막 패턴 위에 강유전체막 패턴, 제2 전극막 패턴, 보호막 및 층간 절연막이 순차적으로 배치되는데, 상기 보호막은 상기 제1 전극막 패턴, 강유전체막 패턴 및 제2 전극막 패턴을 덮도록 형성되어 수소 성분이 상기 강유전체막 패턴으로 침투하지 못하도록 하는 절연성의 막이다.
상기 보호막은 50Å 이상의 두께를 갖는 것이 바람직하다. 그리고 상기 보호막은 수소를 함유하지 않는 금속 산화막인 것이 바람직한데, 상기 금속 산화막은 Al2O3막, TiO2막, SiO2막, ZrO2막 및 CeO2막 중에서 선택된 어느 하나일 수 있다. 또한 상기 금속 산화막은 원자층 단위로 증착된 것이 바람직하다.
상기 유전체막 패턴은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 및 Bi4Ti3O12막 중에서 선택된 어느 하나인 것이 바람직하다.
상기 제1 금속막 패턴 및 제2 금속막 패턴은 백금족 금속막, 백금족 금속 산화물막 혹은 상기 백금족 금속막과 백금족 금속 산화물막의 혼합물막인 것이 바람직하다. 상기 제1 금속막 패턴 및 제2 금속막 패턴이 백금족 산화막인 경우, 그 백금족 금속막은 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 및 팔라듐(Pd)막 중에서 선택된 어느 하나인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리소자의 강유전체 커패시터의 제조 방법은, 반도체 기판의 불순물 영역과 연결되도록 제1 전극막을 형성하는 단계와, 상기 제1 절연막 위에 강유전체막을 형성하는 단계와, 상기 강유전체막 위에 제2 전극막을 형성하는 단계와, 상기 제2 전극막을 패터닝하여 제2 전극막 패턴을 형성하는 단계와, 상기 강유전체막을 패터닝하여 강유전체막 패턴을 형성하는 단계와, 수소 성분이 상기 강유전체막 패턴으로 침투하지 못하도록 하는 절연성의 보호막으로 상기 제1 전극막, 강유전체막 패턴 및 제2 전극막 패턴을 덮는 단계와, 상기 보호막 위에 마스크막을 형성하는 단계와, 상기 마스크막 및 보호막을 패터닝하여 상기 제1 전극막의 일부 표면을 노출시키는 마스크막 패턴 및 보호막 패턴을 형성하는 단계와, 상기 마스크막 패턴 및 보호막 패턴을 식각 마스크로 상기 제1 전극막의 노출 부분을 제거하는 단계, 및 상기 마스크막 패턴 위에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 400-500℃의 온도에서 열처리를 수행하는 단계를 더 포함하는 것이 바람직하다. 이 경우 상기 열처리 수행은 상기 강유전체막 패턴을 형성한 후 또는 제1 전극막을 식각한 후에 수행할 수 있다.
상기 보호막은 50Å 이상의 두께를 갖도록 하는 것이 바람직하다. 그리고 상기 보호막은 수소를 함유하지 않는 금속 산화막으로 형성하는 것이 바람직하다. 상기 금속 산화막은 Al2O3막, TiO2막, SiO2막, ZrO2막 및 CeO2막 중에서 선택된 어느 하나일 수 있다. 또한 상기 금속 산화막은 화학 기상 증착 방법을 사용하여 형성하는 것이 바람직하며, 특히 원자층 단위로 증착하는 것이 바람직하다.
상기 유전체막 패턴은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 및 Bi4Ti3O12막 중에서 선택된 어느 하나로 이루어진 것이 바람직하다.
상기 제1 금속막 패턴 및 제2 금속막 패턴은 백금족 금속막, 백금족 금속 산화물막 혹은 상기 백금족 금속막과 백금족 금속 산화물막의 혼합물막으로 형성하는 것이 바람직하다. 상기 백금족 금속막은 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 및 팔라듐(Pd)막 중에서 선택된 어느 하나로 형성할 수 있다.
상기 유전체막은 스핀 코팅을 이용한 솔-겔 방법, 스퍼터링 방법 혹은 화학 기상 증착법을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 3은 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터를 나타내 보인 단면도이다.
도 3에 도시된 바와 같이, 상기 강유전체 커패시터는, 반도체 기판(100)의 불순물 영역과 연결되도록 형성된 제1 전극막 패턴(130) 위에 강유전체막 패턴(140), 제2 전극막 패턴(150), 보호막 패턴(160) 및 층간 절연막(180)이 순차적으로 배치된 구조를 포함한다.
제1 전극막 패턴(130)은 반도체 기판(100) 위의 하부 층간 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역과 컨택하는 도전성의 컨택 플러그(120)와 연결된다. 도면에 나타내지는 않았지만, 제1 전극막 패턴(130)과 컨택 플러그(120) 사이에는 Ti층과 같은 금속 장벽층이 배치될 수 있다. 제1 전극막 패턴(130)으로는 고 전도성이면서도 내 산화성의 도전 물질막인 백금족 금속막을 사용한다. 즉 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 또는 팔라듐(Pd)막을 사용하여 제1 전극막 패턴(130)을 형성한다. 경우에 따라서는 백금족 산화물막 또는 백금족 금속막과 백금족 금속 산화물막의 혼합물막을 사용하여 제1 전극막 패턴(130)을 형성할 수도 있다.
강유전체막 패턴(140)은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 또는 Bi4Ti3O12막이다.
제2 전극막 패턴(150)은, 제1 전극막 패턴(130)과 마찬가지로, 고 전도성이면서도 내 산화성의 도전 물질막인 백금족 금속막을 사용하여 형성한다. 즉백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 또는 팔라듐(Pd)막을 사용하여 제2 전극막 패턴(150)을 형성한다. 또한 경우에 따라서는 백금족 산화물막 또는 백금족 금속막과 백금족 금속 산화물막의 혼합물막을 사용하여 제2 전극막 패턴(150)을 형성할 수도 있다.
보호막 패턴(160)은 제1 전극막 패턴(130), 강유전체막 패턴(140) 및 제2 전극막 패턴(150)을 덮도록 형성된다. 즉 강유전체막 패턴(140)은 보호막 패턴(160)에 의해 완전히 밀폐된다. 경우에 따라서는 보호막 패턴(160)이 제1 전극막 패턴(130) 표면을 노출시킬 수도 있다. 이 보호막 패턴(160)은, 수소(hydrogen) 성분이 강유전체막 패턴(140)으로 침투하지 못하도록 하는 절연성의 막으로서, 수소 성분이 강유전체막 패턴(140)으로 침투하지 못하도록 하기 위해서는 적어도 50Å 이상의 두께를 갖도록 한다. 또한 보호막 패턴(160)은 수소를 함유하지 않는 금속 산화막, 예컨대 Al2O3막, TiO2막, SiO2막, ZrO2막 또는 CeO2막이며, 원자층 단위로 증착된 것이 바람직하다. 상기 보호막 패턴(160) 위에는 제1 전극막 패턴(130) 형성을 위한 식각 마스크막 패턴(170)이 배치되며, 그 위에 상부 층간 절연막(180)이 배치된다. 상기 식각 마스크막 패턴(170)으로는 PSG막의 단일막 또는 PSG막/TiN막의 이중막을 사용할 수 있다.
상기 강유전체 커패시터는 강유전체막 패턴(140)이 보호막 패턴(160)으로부터 완전히 밀폐되어 있으므로 외부의 수소 성분이 강유전체막 패턴(140)으로 침투하는 것을 억제시키며, 이로 인하여 우수한 강유전체 특성을 유지시킨다.
도 4 내지 도 7은 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 소자 분리막에 의해 액티브 영역이 한정된 반도체 기판(100)의 불순물 영역과 연결되도록 제1 전극막(130')을 형성한다. 즉 반도체 기판(100) 위의 하부 층간 절연막(110)을 관통하여 상기 불순물 영역과 컨택된 도전성의 컨택 플러그(120)와 연결되도록 제1 전극막(130')을 형성한다. 컨택 플러그(120)와 제1 전극막(130') 사이에 Ti층과 같은 금속 장벽층(미도시)을 먼저 형성할 수도 있다. 제1 금속막(130')은 고 전도성이면서도 내 산화성의 도전 물질막인 백금족 금속막을 사용하여 형성한다. 상기 백금족 금속막으로는 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 또는 팔라듐(Pd)막을 사용할 수 있다. 경우에 따라서는 백금족 산화물막 또는 백금족 금속막과 백금족 금속 산화물막의 혼합물막을 사용하여 제1 전극막(130')을 형성할 수도 있다. 다음에 제1 전극막(130') 위에 강유전체막(140')을 형성한다. 상기 강유전체막(140')은 스핀 코팅을 이용한 솔-겔(sol-gel) 방법을 사용하여 형성하지만, 스퍼터링(sputtering) 방법 혹은 화학 기상 증착(CVD ; Chemical Vapor Deposition) 방법을 사용해서 형성해도 무방하다. 상기 강유전체막(140')은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 또는 Bi4Ti3O12막을 사용하여 형성한다. 다음에 강유전체막(140') 위에 제2 전극막(150')을 형성한다. 이 제2 전극막(150')은, 제1 전극막(130')과 마찬가지로 고 전도성이면서도 내 산화성의 도전 물질막인 백금족 금속막을 사용하여 형성한다. 상기 백금족 금속막으로는 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 또는 팔라듐(Pd)막을 사용할 수 있다. 경우에 따라서는 백금족 산화물막 또는 백금족 금속막과 백금족 금속 산화물막의 혼합물막을 사용하여 제2 전극막(150')을 형성할 수도 있다는 것은 당연하다.
다음에 도 5를 참조하면, 소정의 마스크막 패턴, 예컨대 포토레지스트막 패턴과 TiN막 패턴을 식각 마스크로 사용한 제2 전극막(150') 식각 공정을 수행하여 강유전체막(140') 위에서 패터닝된 제2 전극막 패턴(150)을 형성한다. 상기 식각은 스퍼터링법을 사용하여 수행할 수 있다. 제2 전극막 패턴(150)을 형성한 후에는 상기 마스크막 패턴을 제거한다. 그리고 다시 포토레지스트막 패턴을 형성한 후에, 상기 포토레지스트막 패턴을 식각 마스크로 사용한 유전체막(140') 식각 공정을 수행하여 제1 전극막(130) 위에서 패터닝된 강유전체막 패턴(140)을 형성한다. 상기 식각도 역시 스퍼터링법을 사용하여 수행할 수 있다. 강유전체막 패턴(140)을 형성한 후에는 상기 포토레지스트막 패턴을 제거한다. 그리고 대략 400-500℃의 온도, 바람직하게는 450℃의 온도에서의 열처리 공정을 수행하여 상기 식각 공정들 중에 손상된 강유전체막 패턴(140')의 강유전체 특성을 회복시킨다. 경우에 따라서 상기 열처리 공정은 후에 수행할 수도 있다.
다음에 도 6을 참조하면, 제1 전극막(130'), 강유전체막 패턴(140) 및 제2 전극막 패턴(150)을 덮도록 보호막(160')을 형성한다. 상기 보호막(160')은 수소를 함유하지 않는 절연성의 금속 산화막을 형성한다. 금속 산화막으로는 Al2O3막,TiO2막, SiO2막, ZrO2막 또는 CeO2막을 사용할 수 있지만, 이에 한정되는 것은 아니다. 상기 보호막(160')은 대략 50Å 이상의 두께를 갖도록 형성하며, 화학 기상 증착법을 사용하되, 보다 바람직하게는 원자층 단위로 증착하는 원자층 증착(ALD ; Atomic Layer Deposition) 방법을 사용하여 형성한다. 다음에 상기 보호막(160') 위에 식각 마스크막(170')을 형성한다. 상기 식각 마스크막(170')으로는 PSG막을 사용할 수 있다. 이때 화학 기상 증착법을 사용하여 상기 PSG막을 형성하더라도, 보호막(160')으로 인하여 강유전체막 패턴(140)으로의 수소 침투가 방지되어 강유전체막 패턴(140)의 강유전체 특성을 열화시키지 않고 양호한 상태로 유지시킬 수 있다.
다음에 도 7을 참조하면, 소정의 마스크막 패턴, 예컨대 포토레지스트막 패턴을 식각 마스크로 상기 식각 마스크막(170') 및 보호막(160')을 패터닝하여 식각 마스크막 패턴(170) 및 보호막 패턴(160)을 형성한다. 다음에 상기 식각 마스크막 패턴(170) 및 보호막 패턴(160)을 식각 마스크로 제1 전극막(130')을 패터닝하여, 도 3에 도시된 바와 같이, 제1 전극막 패턴(130)을 형성한다. 제1 전극막 패턴(130)을 형성한 후에는 대략 400-500℃의 온도, 바람직하게는 450℃의 온도에서 열처리 공정을 수행한다. 강유전체막 패턴(140)을 형성한 후에 열처리를 수행한 경우 본 열처리 공정은 생략할 수도 있다. 다음에 전면에 층간 절연막(도 3의 180)을 형성한다. 상기 층간 절연막(180)을 형성하는 동안에도 상기 보호막 패턴(160)에 의해 강유전체막 패턴(140)으로의 수소 침투가 방지되어 강유전체막 패턴(140)의 강유전체 특성을 열화시키지 않고 양호한 상태로 유지시킬 수 있다.이후 통상의 메탈 컨택 공정을 진행한다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 메모리 소자의 강유전체 커패시터 및 그 제조 방법에 의하면, 하부 전극으로 사용되는 제1 전극막을 패터닝하기 위한 식각 마스크막을 형성하기 전에 수소를 함유하지 않는 절연성의 금속 산화막으로 이루어진 보호막으로 강유전체막을 덮으므로 식각 마스크막을 형성하는 동안에 수소가 강유전체막으로 침투하는 것을 억제할 수 있다. 마찬가지로 후속 층간 절연막 형성 공정 동안에도 수소가 강유전체막으로 침투하는 것을 억제할 수 있다. 또한 종래의 장벽막을 형성함으로써 발생되는 공정의 복잡성을 피할 수 있다는 이점도 있다. 즉 상기 보호막을 형성함으로써 종래의 TiN 또는 TiN/Al2O3막의 장벽막을 형성할 필요가 없으므로, 주변 회로 영역에서의 메탈 컨택 공정에서의 비아 홀 형성 공정에서 장벽층을 제거해야 하는 공정이 불필요하며, 이에 따라 전체 공정이 간단해지는 이점이 있다.

Claims (20)

  1. 반도체 기판의 불순물 영역과 연결되도록 형성된 제1 전극막 패턴;
    상기 제1 전극막 패턴 위에 형성된 강유전체막 패턴;
    상기 강유전체막 패턴 위에 형성된 제2 전극막 패턴;
    상기 제1 전극막 패턴, 강유전체막 패턴 및 제2 전극막 패턴을 덮도록 형성되어 수소 성분이 상기 강유전체막 패턴으로 침투하지 못하도록 하는 절연성의 보호막; 및
    상기 보호막 위에 형성된 층간 절연막을 구비하는 것을 특징으로 하는 강유전체 커패시터.
  2. 제1항에 있어서,
    상기 보호막은 50Å 이상의 두께를 갖는 것을 특징으로 하는 강유전체 커패시터.
  3. 제1항에 있어서,
    상기 보호막은 수소를 함유하지 않는 금속 산화막인 것을 특징으로 하는 강유전체 커패시터.
  4. 제3항에 있어서,
    상기 금속 산화막은 Al2O3막, TiO2막, SiO2막, ZrO2막 및 CeO2막 중에서 선택된 어느 하나인 것을 특징으로 하는 강유전체 커패시터.
  5. 제3항에 있어서,
    상기 금속 산화막은 원자층 단위로 증착된 것을 특징으로 하는 강유전체 커패시터.
  6. 제1항에 있어서,
    상기 유전체막 패턴은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 및 Bi4Ti3O12막 중에서 선택된 어느 하나인 것을 특징으로 하는 강유전체 커패시터.
  7. 제1항에 있어서,
    상기 제1 금속막 패턴 및 제2 금속막 패턴은 백금족 금속막, 백금족 금속 산화물막 혹은 상기 백금족 금속막과 백금족 금속 산화물막의 혼합물막인 것을 특징으로 하는 강유전체 커패시터.
  8. 제7항에 있어서,
    상기 백금족 금속막은 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 및 팔라듐(Pd)막 중에서 선택된 어느 하나인 것을 특징으로 하는 강유전체 커패시터.
  9. 반도체 기판의 불순물 영역과 연결되도록 제1 전극막을 형성하는 단계;
    상기 제1 절연막 위에 강유전체막을 형성하는 단계;
    상기 강유전체막 위에 제2 전극막을 형성하는 단계;
    상기 제2 전극막을 패터닝하여 제2 전극막 패턴을 형성하는 단계;
    상기 강유전체막을 패터닝하여 강유전체막 패턴을 형성하는 단계;
    수소 성분이 상기 강유전체막 패턴으로 침투하지 못하도록 하는 절연성의 보호막으로 상기 제1 전극막, 강유전체막 패턴 및 제2 전극막 패턴을 덮는 단계;
    상기 보호막 위에 마스크막을 형성하는 단계;
    상기 마스크막 및 보호막을 패터닝하여 상기 제1 전극막의 일부 표면을 노출시키는 마스크막 패턴 및 보호막 패턴을 형성하는 단계;
    상기 마스크막 패턴 및 보호막 패턴을 식각 마스크로 상기 제1 전극막의 노출 부분을 제거하는 단계: 및
    상기 마스크막 패턴 위에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  10. 제9항에 있어서,
    400-500℃의 온도에서 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 열처리 수행은 상기 강유전체막 패턴을 형성한 후 또는 제1 전극막을 식각한 후에 수행하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  12. 제9항에 있어서,
    상기 보호막은 50Å 이상의 두께를 갖도록 하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  13. 제9항에 있어서,
    상기 보호막은 수소를 함유하지 않는 금속 산화막으로 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 금속 산화막은 Al2O3막, TiO2막, SiO2막, ZrO2막 및 CeO2막 중에서 선택된 어느 하나인 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  15. 제13항에 있어서,
    상기 금속 산화막은 화학 기상 증착 방법을 사용하여 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  16. 제15항에 있어서,
    상기 금속 산화막은 원자층 단위로 증착하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  17. 제9항에 있어서,
    상기 유전체막 패턴은 SrTiO3막, BaTiO3막, (Ba, Sr)TiO3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막, (Pb, La)(Zr, Ti)O3막 및 Bi4Ti3O12막 중에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  18. 제9항에 있어서,
    상기 제1 금속막 패턴 및 제2 금속막 패턴은 백금족 금속막, 백금족 금속 산화물막 혹은 상기 백금족 금속막과 백금족 금속 산화물막의 혼합물막으로 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  19. 제18항에 있어서,
    상기 백금족 금속막은 백금(Pt)막, 류테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막 및 팔라듐(Pd)막 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
  20. 제9항에 있어서,
    상기 유전체막은 스핀 코팅을 이용한 솔-겔 방법, 스퍼터링 방법 혹은 화학 기상 증착법을 사용하여 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
KR1020000079189A 2000-12-20 2000-12-20 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법 KR20020049875A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020000079189A KR20020049875A (ko) 2000-12-20 2000-12-20 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
US09/900,269 US6603169B2 (en) 2000-12-20 2001-07-06 Ferroelectric capacitors for integrated circuit memory devices and methods of manufacturing same
TW090119490A TWI273675B (en) 2000-12-20 2001-08-09 Ferroelectric capacitors for integrated circuit memory devices and methods of manufacturing same
JP2001300294A JP2002203949A (ja) 2000-12-20 2001-09-28 強誘電体キャパシタ及びその製造方法
US10/455,132 US7045416B2 (en) 2000-12-20 2003-06-05 Methods of manufacturing ferroelectric capacitors for integrated circuit memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000079189A KR20020049875A (ko) 2000-12-20 2000-12-20 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20020049875A true KR20020049875A (ko) 2002-06-26

Family

ID=19703327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000079189A KR20020049875A (ko) 2000-12-20 2000-12-20 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법

Country Status (4)

Country Link
US (2) US6603169B2 (ko)
JP (1) JP2002203949A (ko)
KR (1) KR20020049875A (ko)
TW (1) TWI273675B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414871B1 (ko) * 2001-06-30 2004-01-13 주식회사 하이닉스반도체 원자층증착법에 의한 9족 금속막의 형성 방법
KR100846365B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 노블계 하드마스크를 이용한 강유전체 메모리소자의캐패시터 제조 방법

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US6936538B2 (en) * 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US20020036780A1 (en) * 2000-09-27 2002-03-28 Hiroaki Nakamura Image processing apparatus
KR20020049875A (ko) * 2000-12-20 2002-06-26 윤종용 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
US6596643B2 (en) * 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
US20030198754A1 (en) * 2001-07-16 2003-10-23 Ming Xi Aluminum oxide chamber and process
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
JP2003068987A (ja) 2001-08-28 2003-03-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6773507B2 (en) * 2001-12-06 2004-08-10 Applied Materials, Inc. Apparatus and method for fast-cycle atomic layer deposition
US7081271B2 (en) * 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
WO2003065424A2 (en) 2002-01-25 2003-08-07 Applied Materials, Inc. Apparatus for cyclical deposition of thin films
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6998014B2 (en) 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6825134B2 (en) * 2002-03-26 2004-11-30 Applied Materials, Inc. Deposition of film layers by alternately pulsing a precursor and high frequency power in a continuous gas flow
US6720027B2 (en) * 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US7279432B2 (en) * 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US20030235961A1 (en) * 2002-04-17 2003-12-25 Applied Materials, Inc. Cyclical sequential deposition of multicomponent films
US6573587B1 (en) * 2002-05-28 2003-06-03 Oki Electric Industry Co., Ltd. Metal oxide capacitor with hydrogen diffusion blocking covering
US7041335B2 (en) * 2002-06-04 2006-05-09 Applied Materials, Inc. Titanium tantalum nitride silicide layer
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US20030232501A1 (en) * 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6838125B2 (en) * 2002-07-10 2005-01-04 Applied Materials, Inc. Method of film deposition using activated precursor gases
US6821563B2 (en) 2002-10-02 2004-11-23 Applied Materials, Inc. Gas distribution system for cyclical layer deposition
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US7045071B2 (en) * 2002-12-30 2006-05-16 Hynix Semiconductor Inc. Method for fabricating ferroelectric random access memory device
WO2004064147A2 (en) * 2003-01-07 2004-07-29 Applied Materials, Inc. Integration of ald/cvd barriers with porous low k materials
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
US7045837B2 (en) * 2003-01-31 2006-05-16 Infineon Technologies Ag Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US7211508B2 (en) * 2003-06-18 2007-05-01 Applied Materials, Inc. Atomic layer deposition of tantalum based barrier materials
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7429402B2 (en) * 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
JP2006261328A (ja) * 2005-03-16 2006-09-28 Fujitsu Ltd 容量素子、半導体装置、及び容量素子の製造方法
EP2267758B1 (en) * 2005-06-02 2015-09-09 Fujitsu Semiconductor Limited Method for manufacturing a ferroelectric memory
US7651955B2 (en) * 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US20060286774A1 (en) * 2005-06-21 2006-12-21 Applied Materials. Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7648927B2 (en) * 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US20070119370A1 (en) 2005-11-04 2007-05-31 Paul Ma Apparatus and process for plasma-enhanced atomic layer deposition
KR100670747B1 (ko) * 2005-11-28 2007-01-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
US7534693B2 (en) * 2006-01-04 2009-05-19 Freescale Semiconductor, Inc. Thin-film capacitor with a field modification layer and methods for forming the same
US7674337B2 (en) * 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
CN103981568A (zh) * 2006-07-31 2014-08-13 应用材料公司 形成含碳外延硅层的方法
KR101369355B1 (ko) * 2006-07-31 2014-03-04 어플라이드 머티어리얼스, 인코포레이티드 에피택셜 층 형성 동안에 형태를 제어하는 방법
US7521379B2 (en) * 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
KR20100089522A (ko) * 2009-02-04 2010-08-12 삼성전자주식회사 커패시터 및 그 제조 방법.
CN101913860B (zh) * 2010-08-19 2012-11-21 西北工业大学 一种钛酸铋基高居里温度压电陶瓷及其制备方法
EP2434529B1 (en) * 2010-09-28 2020-02-12 IMEC vzw Metal-insulator-metal capacitor for use in semiconductor devices and manufacuring method therfor
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US8969170B2 (en) * 2013-03-14 2015-03-03 Globalfoundries Inc. Method of forming a semiconductor structure including a metal-insulator-metal capacitor
CN103441203B (zh) * 2013-07-24 2017-01-18 重庆四联光电科技有限公司 一种半导体器件的封装方法及封装结构
TWI746455B (zh) * 2016-08-08 2021-11-21 聯華電子股份有限公司 電容元件及其製作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6018948A (ja) * 1983-07-12 1985-01-31 Nec Corp 半導体集積回路装置
US5302843A (en) * 1990-07-26 1994-04-12 Semiconductor Energy Laboratory Co., Ltd. Improved vertical channel transistor
US5212620A (en) * 1992-03-03 1993-05-18 Radiant Technologies Method for isolating SiO2 layers from PZT, PLZT, and platinum layers
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5464786A (en) * 1994-10-24 1995-11-07 Micron Technology, Inc. Method for forming a capacitor having recessed lateral reaction barrier layer edges
JP3587004B2 (ja) * 1996-11-05 2004-11-10 ソニー株式会社 半導体メモリセルのキャパシタ構造及びその作製方法
KR100190111B1 (ko) 1996-11-13 1999-06-01 윤종용 반도체장치의 커패시터 제조방법
US6130124A (en) * 1996-12-04 2000-10-10 Samsung Electronics Co., Ltd. Methods of forming capacitor electrodes having reduced susceptibility to oxidation
KR100243285B1 (ko) * 1997-02-27 2000-02-01 윤종용 고유전 커패시터 및 그 제조방법
KR100215845B1 (ko) * 1997-03-17 1999-08-16 구본준 반도체소자 제조방법
JPH118355A (ja) * 1997-06-16 1999-01-12 Nec Corp 強誘電体メモリ
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JPH1164718A (ja) 1997-08-18 1999-03-05 Konica Corp ズームレンズ付きカメラ
JPH11121704A (ja) * 1997-10-21 1999-04-30 Sony Corp 誘電体キャパシタおよびその製造方法
JPH11126881A (ja) * 1997-10-23 1999-05-11 Hitachi Ltd 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法
KR100280206B1 (ko) * 1997-12-06 2001-03-02 윤종용 고유전체 캐패시터 및 그의 제조 방법
JP2000223666A (ja) * 1999-01-28 2000-08-11 Sharp Corp 半導体メモリ素子の製造方法
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
KR20000001945A (ko) * 1998-06-15 2000-01-15 윤종용 디램 셀 캐패시터의 제조 방법
KR100276389B1 (ko) * 1998-07-03 2000-12-15 윤종용 커패시터 및 그 제조방법
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
KR100304285B1 (ko) * 1998-08-27 2001-11-02 박종섭 확산장벽이 구비된 적층 캐패시터
KR100329733B1 (ko) * 1998-10-09 2002-05-09 박종섭 반도체소자의캐패시터형성방법
KR100327328B1 (ko) * 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
JP3166746B2 (ja) * 1998-12-28 2001-05-14 日本電気株式会社 キャパシタ及びその製造方法
KR100321714B1 (ko) * 1998-12-30 2002-05-09 박종섭 반도체메모리소자의캐패시터제조방법
JP4011219B2 (ja) * 1999-01-20 2007-11-21 株式会社東芝 半導体装置及びその製造方法
KR100310824B1 (ko) * 1999-01-29 2001-10-17 김영환 반도체장치의 캐패시터 및 그 제조방법
GB9912583D0 (en) * 1999-05-28 1999-07-28 Arima Optoelectronics Corp A light emitting diode having a two well system with asymmetric tunneling
JP3496576B2 (ja) * 1999-06-04 2004-02-16 日本電気株式会社 半導体装置
KR20020049875A (ko) * 2000-12-20 2002-06-26 윤종용 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
US6773930B2 (en) * 2001-12-31 2004-08-10 Texas Instruments Incorporated Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier
US6713342B2 (en) * 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US6767750B2 (en) * 2001-12-31 2004-07-27 Texas Instruments Incorporated Detection of AIOx ears for process control in FeRAM processing
US6656748B2 (en) * 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414871B1 (ko) * 2001-06-30 2004-01-13 주식회사 하이닉스반도체 원자층증착법에 의한 9족 금속막의 형성 방법
KR100846365B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 노블계 하드마스크를 이용한 강유전체 메모리소자의캐패시터 제조 방법

Also Published As

Publication number Publication date
JP2002203949A (ja) 2002-07-19
US7045416B2 (en) 2006-05-16
US6603169B2 (en) 2003-08-05
US20030211687A1 (en) 2003-11-13
US20020074588A1 (en) 2002-06-20
TWI273675B (en) 2007-02-11

Similar Documents

Publication Publication Date Title
KR20020049875A (ko) 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
US5337207A (en) High-permittivity dielectric capacitor for use in a semiconductor device and process for making the same
KR100396879B1 (ko) 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법
KR100395766B1 (ko) 강유전체 기억 소자 및 그 형성 방법
US5656852A (en) High-dielectric-constant material electrodes comprising sidewall spacers
JP3636846B2 (ja) 高誘電体キャパシタの製造方法
KR19990061803A (ko) 강유전체 메모리 장치 및 그 제조 방법
JP2002141478A (ja) 半導体装置及びその製造方法
KR20030013587A (ko) 강유전성 메모리 장치 및 그 제조방법
KR20030025497A (ko) 강유전성 메모리 장치 및 그 제조방법
KR100481853B1 (ko) 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법
KR19990057828A (ko) 강유전체 캐패시터 형성 방법
KR100506513B1 (ko) 강유전체 캐패시터 형성 방법
KR100333667B1 (ko) 강유전체 메모리 소자의 캐패시터 제조 방법
KR100425827B1 (ko) 반도체소자의캐패시터제조방법
KR20030028044A (ko) 강유전체 메모리 소자 및 그 제조방법
KR20030028045A (ko) 강유전성 메모리 장치 및 그 형성 방법
KR100284077B1 (ko) 강유전체막을 구비하는 반도체소자 및 그 제조방법
KR100321691B1 (ko) 백금전극을가진반도체소자의캐패시터형성방법
KR100400290B1 (ko) 반도체 소자의 캐패시터 제조방법
JP2002094000A (ja) 半導体装置およびその製造方法
KR19990081296A (ko) 반도체 소자의 커패시터 형성방법
KR20010046108A (ko) 반도체 메모리 소자의 커패시터
KR20020042310A (ko) 점착성을 개선할 수 있는 강유전체 커패시터 및 그 형성방법
JP2001250922A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030626

Effective date: 20050526