KR100310824B1 - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 스토리지 전극을 형성한 다음 돌출 부위에 선택적으로 도전층을 형성하여 소집적 메모리 소자의 정전용량 확보에 유리하고 또한 셀부와 페리부의 단차를 감소시키도록한 반도체장치 캐패시터의 스토리지전극 및 그 형성방법에 관한 것이다.
본 발명에 따른 반도체장치의 캐패시터는 반도체기판과, 반도체기판의 소정 부위에 형성된 불순물영역과, 불순물영역을 노출시키는 접촉구를 가지며 반도체기판상에 형성된 절연층과, 접촉구를 매립하는 도전성 플러그와, 플러그와 접촉하며 절연층 위에 형성된 불규칙한 형태를 갖는 하부전극과, 하부전극을 덮는 금속층과, 금속층 표면에 형성된 유전막과, 유전막 위에 형성된 상부전극을 포함하여 이루어진다. 반도체장치의 캐패시터 제조방법은 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장되고 불규칙한 표면을 갖는 하부전극을 형성하는 단계와, 하부전극을 덮는 도전막을 형성하는 단계와, 도전막 위에 유전막을 형성하는 단계와,유전막 위에 상부전극을 형성하는 단게를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 스토리지 전극을 형성한 다음 돌출 부위에 선택적으로 도전층을 형성하여 소집적 메모리 소자의 정전용량 확보에 유리하고 또한 셀부와 페리부의 단차를 감소시키도록한 반도체장치 캐패시터의 스토리지전극 및 그 형성방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 캐패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 캐패시터는 하부전극인 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.
디램제조공정에서 셀부를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 다결정실리콘층으로 스토리지전극 및 플레이트전극을 형성하고 유전막을 그 사이에 개재시켜 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.
상술한 바와 같이 메모리 소자의 셀이 갖는 제한된 영역에서 캐패시터의 정전용량을 확보하기 위한 유효면적을 증대시키기 위하여 다음과 같은 종래 기술이 있다.
첫째, 캐패시터의 하부전극인 스토리지전극의 표면을 불규칙하게(rugged morphology) 형성하여 디자인 룰(design rule)과 구조학상 제한될 수 밖에 없는 캐패시터의 면적을 증가시킨다. 대표적인 예로, 일차적으로 박스형태의 스토리지전극을 형성한 다음 그 표면에 다수개의 반구형 실리콘 그레인(Hemispherical Silcon Grain, HSG)를 형성하여 결과적으로 스토리지전극의 표면적을 증가시키는 기술이다.
둘째, 유전상수가 큰 물질로 유전막을 형성하여 캐패시터의 정전용량(capacitance)을 증가시키는 기술이다. 이때, 유전막으로 사용되는 물질로는 Ta2O5, BST(Ba1Sr1-xTiO3) 등이 있다.
따라서, 첫째 기술과 둘째 기술을 결합하여 캐패시터의 정전용량을 확보하는 기술이 가장 바람직하다.
그러나, Ta2O5를 유전체로 사용하고, 스토리지전극을 실리콘으로 형성하고, 상부전극인 플레이트전극을 TiN 등의 금속으로 형성하는 MIS(metal-insulator-semiconductor)구조에서 Ta2O5증착 및 후처리시 Ta2O5막과 실리콘 계면에 Si-O-N 구조의 계면층이 형성되어 결과적으로 유전막의 두께가 증가되어 캐패시터의 정전용량을 감소시키게 된다. 왜냐하면, 캐패시터의 정전용량은 유전막의 두께에 반비례하고 그 표면적에 비례하기 때문이다.
따라서, 캐패시터의 스토리지전극을 반구형 돌출부를 갖는 실리콘으로 형성하고 유전막으로 Ta2O5를 사용할 경우 후처리공정에서 형성되는 산화막 등의 절연막으로 인하여 Ta2O5박막 고유의 유전상수를 얻기 곤란하다.
그러므로, 스토리지전극을 금속으로 형성하는 MIM(metal-insulator-metal)구조를 이용하여 캐패시터 정전용량의 극대화를 도모한다. 이때 사용하는 스토리지전극 형성 물질로 W, WN, RuO2등의 금속을 사용한다.
그러나, MIM 구조 역시 256M DRAM 이상의 3 세대급 이상의 소자 제조시 셀 싸이즈의 감소에 기인한 캐패시터 면적의 감소때문에 종래의 크라운 형태나 단순 적층 구조에 편평한 표면을 갖는 스토리지전극을 사용하는 캐패시터는 스토리지 전극의 높이가 높아지므로 셀부와 페리부의 단차를 높여 이후 공정수행을 어렵게 할 것이다.
도 1 내지 도 3은 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1을 참조하면, P형의 반도체기판인 실리콘기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있다.
그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 텅스텐을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.
그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 불순물이
도핑된 다결정실리콘층을 CVD 방법으로 증착한 다음 다결정실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극(14)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.
도 2를 참조하면, 노출된 스토리지전극(14)의 표면에 선택적 SiH4기체를 이용한HSG 공정을 실시하여 반구형 돌출부(15)를 형성하여 스토리지전극(14)의 표면적을 증가시킨다. 결국, 스토리지전극(14)과 돌출부(15)가 최종 스토리지전극(14,15)이 된다. 이때, 반구형 돌출부(15)는 기판을 1.0E(-7) - 5.0E(-8) Torr 정도의 진공상태에서 노출된 스토리지전극(14)의 표면에 SiH4기체를 흘려 다결정실리콘이 반구형으로 증착되게 하여 형성한다.
그리고, 실리콘 표면의 표면특성을 좋게 하기 위하여 NH3분위기에서 최종 스토리지전극(14, 15)의 표면을 RTN(Rapid Thermal Nitrization) 처리한다. 이때, 도면에 도시되지는 않았으나 실리콘층 표면에 10Å 정도의 누설전류 등을 방지하는 얇은 질화박막(도시안함)이 생긴다.
질화박막(도시안됨)이 표면에 형성된 최종 스토리지전극(14,15) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막(16)을 형성한 다음, 산소 분위기에서 유전막(16)에 후처리공정을 실시하여 유전막(16)의 특성을 좋게한다. 이는, 유전막(16)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
이때, 전술한 바와 같이 실리콘과 의 Ta2O5층 계면에 30-50 Å 두께의 Si-O-N 층이 생기게 되어 결국 유전막의 특성을 저하시킨다.
도 3을 참조하면, 유전막(16)의 표면을 포함하는 층간절연층(12) 위에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법은 256M DRAM 급 이상에서는 셀 크기가 0.25㎛ 이하로 되므로 이와 같이 작은 셀에 Ta2O5유전막을 사용하여 캐패시터를 형성할 경우 디멘션(dimension)의 한계 때문에 크라운 구조의 스토리지전극 형성이 곤란하고, 실리콘층과 Ta2O5층 사이에 계면층이 형성되어 유전막의 특성을 저하시키며, 또한, 박스형 캐패시터 형성시 HSG를 갖는 MIS 구조를 사용하거나 표면이 균일한 MIM구조 사용시 스토리지전극의 높이가 1.3㎛ 이상되어 디램의 셀부와 로직부의 단차가 심화되어 사진공정 등이 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 Ta2O5와 같은 고유전막을 메모리 소자의 캐패시터에 적용하기 위하여 스토리지전극 표면과 유전막 사이에 텅스텐 등의 금속막을 선택적으로 개재시키므로서 유전막의 고유 유전상수값을 유지하면서 캐패시터의 실효면적을 증가시키는 반도체장치의 캐패시터 및 그 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터는 반도체기판과, 반도체기판의 소정 부위에 형성된 불순물영역과, 불순물영역을 노출시키는 접촉구를 가지며 반도체기판상에 형성된 절연층과, 접촉구를 매립하는 도전성 플러그와, 플러그와 접촉하며 절연층 위에 형성된 불규칙한 형태를 갖는 하부전극과, 하부전극을 덮는 금속층과, 금속층 표면에 형성된 유전막과, 유전막 위에 형성된 상부전극을 포함하여 이루어진다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장되고 불규칙한 표면을 갖는 하부전극을 형성하는 단계와, 하부전극을 덮는 도전막을 형성하는 단계와, 도전막 위에 유전막을 형성하는 단계와,유전막 위에 상부전극을 형성하는 단게를 포함하여 이루어진다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터는 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장되고 불규칙한 표면을 갖는 박스형 하부전극을 형성하는 단계와, 하부전극위에 금속막을 형성하는 단계와, 금속막 위에 Ta2O5로 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단게를 더 포함하여 이루어진다.
도 1 내지 도 3은 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 4 내지 도 6은 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
도 7은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도
본 발명은 반도체 메모리소자의 캐패시터 및 그 제조방법에 관한 것으로서 Ta2O5와 같은 고유전막을 메모리 소자의 캐패시터에 적용하기 위하여 Ta2O5의 하부전극으로 텅스텐 또는 WN 등을 이용한 MIM구조 형성시, 비정질 실리콘으로 캐패시터 스토리지전극의 틀을 형성한 다음, 그 위에 반구형 실리콘 그레인(HSG)을 형성하고, 다시 그 위에 선택적 텅스텐층 형성공정(selective-W)이나 텅스텐 치환공정(substituted-W)을 실시하여 최종 스토리지전극을 형성한다.
256M DRAM급 이상의 반도체 메모리에서 사용되는 캐패시터의 유전막으로 Ta2O5나 BST(Ba1Sr1-xTiO3)가 유리한 것으로 알려져 있다. 그러나, BST를 유전막으로 형성할 경우 캐패시터 전극형성 식각공정에서의 어려움과 BST막 증착용 CVD장비의 개발이 미흡함에 따라 BST는 유전막으로 사용하기 곤란할 것으로 예상된다. 한편, 상대적으로 장비 및 공정개발의 완성도가 높은 Ta2O5가 차세대 유전막으로 적용하는데 있어서 유리한 고지를 점령하고 있다.
Ta2O5는 일반적으로 Ta2O5-x형태의 분자식으로 이루어진다. 일반적으로 스토리지전극을 실리콘으로 형성하고 누설전류 등을 방지하기 위하여 그 표면을 질화처리한 다음 그 위에 유전막으로 Ta2O5를 증착한 경우, 이후 산소 분위기에서 균질한 유전막층 형성을 위한 처리공정에서 산소가 실리콘으로 이동하여 SiOx형태의 산화막을 형성하게 된다. 따라서, 이와 같은 원리로 실리콘층과 Ta2O5층의 계면에 새로운 산화막 절연층이 형성되어 결국 최종 유전막의 두께가 증가하여 캐패시터의 정전용량이 감소하게 된다.
그래서, 본 발명에서는 스토리지전극 표면과 유전막 사이에 텅스텐 등의 금속막을 선택적으로 개재시키므로서 산소의 실리콘층으로의 침투를 막고 캐패시터의 정전용량을 확보하면서 캐패시터의 실효면적을 증가시키는 것이다.
도 4 내지 도 6은 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 4를 참조하면, 제 1 도전형인 P형의 반도체기판인 실리콘기판(20) 상에 게이트산화막(도시안함)과 게이트(도시안함)를 형성하고 이를 이용하여 기판(20)의 소정 부위에 아세닉(As) 또는 인(P) 등의 제 2 도전형인 N형 불순물을 고농도로 도핑하여 트랜지스터의 소오스 및 드레인영역으로 이용되는 불순물영역(21)을 형성한다.
그리고, 실리콘기판(20) 상에 층간절연층(ILD, Inter Layer Dielectric,22)으로 산화막(22)을 화학기상증착법(Chemical Vapor Deposition, 이하 CVD라 한다)으로 증착하여 형성한다.
그다음, 층간절연층(22) 위에 포토레지스트를 도포한 다음 노광 및 현상하여 불순물영역(21)의 상부에 위치한 층간절연층(22) 표면을 노출하는 포토레지스트패턴(도시안함)을 정의한다. 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 층간절연층(22)에 실시하여 불순물영역(21)의 일부 표면을 노출시키는 접촉구를 형성한 다음 표토레지스트패턴을 제거한다.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(22) 위에 텅스텐을 CVD법으로 증착하여 형성한 다음 층간절연층(22)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(21)과 전기적으로 콘택된 플러그(23)를 형성한다.
그 다음, 도시되지 않았으나, 콘택플러그(23)와 금속으로 이루어진 하부전극인 스토리지전극 형성물질과의 확산반응 등이 발생하는 것을 방지하기 위하여 콘택플러그(23) 위에 배리어층(도시안함)을 형성할 수 있다. 이때, 배리어층으로 TiN, Ti-Si-N, Ti-Al-N 등을 사용하며, 이러한 배리어층이 콘택홀내에 리세스(recess)된 구조로 형성할 수 있다.
그 다음, 노출된 플러그(23) 표면을 포함하는 층간절연층(22) 위에 불순물이
도핑된 비정질실리콘층을 CVD 방법으로 증착한 다음 비정질실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 스토리지전극(24)을 패터닝한다. 이때, 형성되는 스토리지전극의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있으나 디자인룰 때문에 박스형이 주류를 이룬다.
도 5를 참조하면, 노출된 스토리지전극(24)의 표면에 선택적 SiH4기체를 이용한 HSG 공정을 실시하여 반구형 돌출부(25)를 형성하여 스토리지전극(24)의 표면적을 증가시킨다. 결국, 스토리지전극(24)과 반구형 돌출부(25)가 최종 스토리지전극(24,25)이 된다. 이때, 반구형 돌출부(25)는 기판(20)을 1.0E(-7) - 5.0E(-8) Torr 정도의 진공상태에서 노출된 스토리지전극(24)의 표면에 SiH4기체를 흘려 실리콘이 반구형으로 증착되게 하여 형성한다.
반구형 돌출부(25) 표면을 포함하는 비정질실리콘층으로 이루어진 최종 스토리지전극(24,25)의 표면에 WF6기체를 흘려 실리콘과 산화막의 인큐베이션 타임(incubation time)을 이용한 선택적 텅스텐층(selective-W,26)으로 금속층(26)을 증착하여 형성한다. 선택적 텅스텐층(26) 형성조건은 250-500℃에서 인큐베이션 타임을 3-10분간 주어 50-200Å 정도의 두께로 형성한다.
이때, 금속층(26)은 WF6기체를 이용한 선택치환법(selective-substituted W)으로 형성할 수도 있고, 또한, WF6기체와 NH3를 이용하여 WN층(26)으로 형성할 수 있다.
이와 같은 금속층(26)은 스토리지전극의 일부가 되며, 이후 유전막인 Ta2O5층의 특성을 개선하기 위한 산소 분위기에서의 열처리시 산소가 실리콘층으로 침투하는 것을 방지하여 스토리지전극의 표면하부에 위치하는 실리콘이 산화되는 것을 방지하는 역할을 한다.
도 6을 참조하면, 스토리지전극(24,25)의 최상부 표면에 형성된 금속층(26)인 텅스텐층(26) 표면에 Ta2O5를 증착하여 유전막(27)을 형성한 다음, 산소 분위기에서 유전막(27)에 후처리공정을 실시하여 유전막(27)의 특성을 좋게한다. 이는, 유전막(27)이 일반적으로 Ta2O5-x형태로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 포화상태(saturated)의 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
이때, 전술한 바와 같이 텅스텐층(26)이 실리콘과 Ta2O5층 계면에 30-50 Å 두께의 SiOx층이 생기는 것을 방지하여 유전막의 두께증가를 막아 결국 정전용량의 감소를 방지한다. 왜냐하면, 캐패시터의 정전용량은 그 유전막의 두께에 반비례하고 넓이에 비례하기 때문이다.
그리고, 유전막(27)의 표면을 포함하는 층간절연층(22) 위에 TiN층(28)을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 MIS(Metal InsulatorSemiconductor) 구조의 캐패시터를 제조한다.
도 7은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도이다.
도 7을 참조하면, 제 1 도전형 반도체기판(20)인 실리콘기판(20)과, 반도체기판(20)의 소정 부위에 형성된 불순물영역(21)과, 불순물영역(21)을 노출시키는 접촉구를 가지며 반도체기판(20)상에 산화막으로 형성된 층간절연층(22)과, 접촉구를 매립하는 도전성 플러그(23)인 텅스텐 플러그(23)와, 플러그(23)와 접촉하며 상기 절연층 위에 형성된 불규칙한 형태를 갖는 반구형 돌출부로 이루어진 제 1, 제 2 하부전극(24,25)과, 제 2 하부전극(25)을 덮는 텅스텐층의 금속층(26)으로 이루어진 제 3 하부전극(26)과, 금속층(26) 표면에 형성된 Ta2O5층으로 이루어진 유전막(27)과, 유전막 위에 형성된 TiN층(28)으로 이루어진 상부전극이 형성되어 있다.
즉, 제 3 하부전극(26)인 텅스텐 금속층이 그 하부에 위치한 실리콘으로 이루어진 제 2 하부전극(25)을 산소의 침투로 부터 보호하여 그 계면에 산화막이 형성되는 것을 방지하므로서 전체 유전막의 두께증가를 방지하므로서 Ta2O5층의 고유 유전상수값을 확보하는 역할을 한다.
따라서, 본 발명에 따라 제조된 캐패시터는 256M DRAM급 이상의 차세대 메모리 소자에서 하부전극을 다수개의 돌출부를 갖는 스토리지전극의 패턴을 구현하고 캐패시터의 유전막으로 장비 및 공정 개발도가 유리하고 유전상수값이 큰 Ta2O5층을 형성하므로 우수한 캐패시터의 정전용량을 확보하며 MIS구조로 형성하므로 셀부와 페리부의 단차문제를 해결하는 장점이 있다.
Claims (17)
- 반도체기판과,접촉구를 가지며 상기 반도체기판상에 형성된 절연층과,상기 접촉구를 매립하는 도전성 플러그와,상기 플러그와 접촉하며 상기 절연층 위에 형성된 제 1 하부전극과,상기 제 1 하부전극 표면에 형성된 실리콘으로 이루어진 다수개의 반구형 제 2 하부전극과,상기 제 2 하부전극 위에 형성된 금속막으로 이루어진 제 3 하부전극과,상기 제 3 하부전극상에 형성된 유전막과,상기 유전막 위에 형성된 상부전극으로 이루어진 반도체장치의 캐패시터.
- 청구항 1에 있어서, 상기 제 1 하부전극은 비정질실리콘으로 부터 형성된 폴리실리콘으로 형성하고 상기 제 2 하부전극은 반구형 실리콘 그레인으로 형성하며 상기 제 3 하부전극은 W 또는 WN으로 이루어진 것이 특징인 반도체장치의 캐패시터.
- 청구항 1에 있어서, 상기 반도체기판은 불순물 확산영역을 포함하고 상기 플러그는 상기 불순물 확산영역에 전기적으로 접촉하도록 형성된 것이 특징인 반도체장치의 캐패시터.
- 청구항 1에 있어서, 상기 유전막은 Ta2O5로 이루어진 것이 특징인 반도체장치의 캐패시터.
- 청구항 1에 있어서, 상기 플러그와 상기 제 1 하부전극의 계면에 배리어층이 개재된 것을 더 포함하는 것이 특징인 반도체장치의 캐패시터.
- 청구항 6에 있어서, 상기 배리어층은 TiN, Ti-Si-N 또는 Ti-Al-N 등으로 이루어진 것이 특징인 반도체장치의 캐패시터.
- 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 상기 층간절연층의 소정 부위를 제거하여 상기 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와,상기 확산영역과 전기적으로 연결되고 상기 접촉구를 매립하는 도전성 플러그를 형성하는 단계와,상기 플러그 상부표면으로 부터 상기 층간절연층의 일부 표면으로 연장되고 불규칙한 표면을 갖는 하부전극을 형성하는 단계와,상기 하부전극을 덮는 도전막을 형성하는 단계와,상기 도전막 위에 유전막을 형성하는 단계와,상기 유전막 위에 상부전극을 형성하는 단게로 이루어진 반도체장치의 캐패시터 제조방법.
- 청구항 8에 있어서, 상기 불규칙한 표면을 갖는 하부전극을 형성하는 단계는,상기 플러그 상부 표면과 접촉하면서 상기 층간절연층의 상부표면으로 일부 연장된 제 1 하부전극을 형성하는 단계와,노출된 상기 제 1 하부전극 표면에 다수개의 돌출부로 이루어진 제 2 하부전극을 형성하는 단계를 더 포함하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 9에 있어서, 상기 제 1 하부전극은 도핑된 실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 10에 있어서, 상기 돌출부는 반구형 실리콘 그레인으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 8에 있어서, 상기 도전막은 산화방지막인 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 8에 있어서, 상기 도전막은 금속으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 13에 있어서, 상기 금속은 WF6기체를 이용한 선택치환법으로 W층을 형성하거나 WF6기체와 NH3를 이용하여 WN층으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 8에 있어서, 상기 유전막은 Ta2O5로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 8에 있어서, 상기 상부전극은 TiN으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 8과 청구항 9에 있어서, 상기 플러그를 텅스텐등의 금속으로 형성하고 상기 제 1 하부전극과 상기 플러그사이에 배리어층을 개재시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 17에 있어서, 상기 플러그는 상기 층간절연층에 리세스된 형태로 형성하고 상기 리세스된 부위에 상기 배리어층을 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
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