KR100517908B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

반도체 메모리 소자 및 그 제조방법 Download PDF

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KR100517908B1 KR10-2003-0043140A KR20030043140A KR100517908B1 KR 100517908 B1 KR100517908 B1 KR 100517908B1 KR 20030043140 A KR20030043140 A KR 20030043140A KR 100517908 B1 KR100517908 B1 KR 100517908B1
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Abstract

MPS층을 갖는 스토리지 노드 전극 형성시, 캐패시터간을 절연시키는 절연막의 유실을 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판상에 형성되며, 소정 부분에 콘택 플러그가 형성된 제 1 층간 절연막, 상기 제 1 층간 절연막 상부에 형성되며, 상기 콘택 플러그를 노출시키는 캐패시터 영역이 한정된 제 2 층간 절연막, 상기 제 2 층간 절연막의 캐패시터 영역에 형성되며, 표면에 MPS(meta stable polysilicon)이 형성되어 있는 스토리지 노드 전극, 및 상기 스토리지 노드 전극과 제 2 층간 절연막 사이에 개재되며, 상기 제 2 층간 절연막과 식각 선택비가 상이한 식각 베리어를 포함한다. 상기 식각 베리어는 알루미나막일 수 있으며, 예를 들어, 30 내지 60Å의 두께로 형성된다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 MPS(meta stable polysilicon)층이 형성된 스토리지 노드 전극을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적은 감소되고 있는 한편 캐패시터의 용량은 보다 증가된 값을 요구하거나, 최소한의 용량을 확보할 것이 요구되고 있다.
이에 따라, 캐패시터의 스토리지 노드 전극을 실린더(cylinder)형, 콘케이브(concave)형, 핀(fin)형 등으로 3차원 형태로 형성하는 방안, 스토리지 노드 전극의 표면에 MPS층과 같이 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
현재의 0.15㎛ 이하 디자인 룰에서, 최소한의 용량, 약 25fF을 확보하기 위하여, 스토리지 노드 전극의 내표면에 표면적을 증대시키기 위한 MPS층을 피복하고 있으며, 이러한 스토리지 노드 전극의 제조 방법에 대해 도 1a 및 도 1b를 참조하여 설명하도록 한다.
도 1a를 참조하여, 반도체 기판(10), 예를 들어, 모스 트랜지스터(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성되어 있는 실리콘 기판상에 제 1 층간 절연막(20)을 형성한다. 제 1 층간 절연막(20)의 소정 부분, 예를 들어 모스 트랜지스터의 소오스 영역과 전기적으로 연통될 수 있도록 콘택홀을 형성한다음, 콘택홀이 충분히 충진될 수 있도록 도핑된 폴리실리콘막을 증착한다. 이어서, 도핑된 폴리실리콘막을 전면 식각하여, 제 1 층간 절연막(20)내에 스토리지 노드 콘택 플러그(30)를 형성한다. 그후, 스토리지 노드 콘택 플러그(30)가 형성된 제 1 층간 절연막(20) 상부에 식각 저지막(도시되지 않음) 및 제 2 층간 절연막(40)을 순차적으로 적층한다. 스토리지 노드 콘택 플러그(25) 및 그 인접 영역이 노출되도록, 제 2 층간 절연막(40) 및 식각 저지막의 소정 부분을 식각하여, 캐패시터 영역(50)을 한정한다.
그후, 캐패시터 영역(50) 및 제 2 층간 절연막(40) 상부에 도핑된 실리콘막(60) 및 비도핑 실리콘막(70)을 순차적으로 적층한다. 다음, 제 2 층간 절연막(40)이 노출되도록 비도핑 실리콘막(70) 및 도핑된 실리콘막(60)을 평탄화한다. 이때, 비도핑 실리콘막(70)은 이후 MPS 그레인이 성장될 층이고, 도핑된 실리콘막(60)은 스토리지 노드 전극의 형상을 유지하면서 MPS 그레인 성장을 멈추게하는 베리어층으로 작용한다.
그후, 도 1b에 도시된 바와 같이, 비도핑 실리콘막(70)을 그레인 형태로 성장시켜, MPS층(80)을 형성한다.
그 다음, MPS층(80) 표면에 발생될 수 있는 자연 산화막(도시되지 않음)을 클리닝(cleaning) 용액에 의하여 제거한다음, MPS층(80)에 도전형 불순물을 주입한다. 그후, 도면에는 도시되지 않았지만, 유전막 및 플레이트 전극을 공지의 방식으로 형성한다.
여기서, 종래에는 반도체 메모리 소자의 집적도가 증가됨에 따라, 베리어 역할을 하는 도핑된 실리콘막(60)의 두께는 스토리지 노드 전극의 형태를 유지할 수 있는 최소한의 두께로만 형성하고, 비도핑 실리콘막(70)의 두께를 증대시켜, MPS층(80)의 그레인을 크게 유지시키고 있다.
그러나, 상기와 같이 도핑된 실리콘막(60)의 두께가 매우 얇게 구성하면, MPS층(80) 형성시, 상기 도핑된 실리콘막(60)이 반응에 참여하게 되어, 도 2a에서와 같이 MPS층(80)의 그레인 사이의 제 2 층간 절연막(40)이 노출될 수 있다.
이때, 제 2 층간 절연막(40)은 공지된 바와 같이 실리콘 산화막 성분으로 구성되므로, 상기와 같이 제 2 층간 절연막(40)이 노출되면, 자연 산화막을 제거하기 위한 클리닝 공정시 클리닝 공정에 의하여 제 2 층간 절연막(40)이 유실되어, 도 2b와 같이, 제 2 층간 절연막(40)내에 관통홀(90)이 형성될 수 있다.
이와같이 제 2 층간 절연막(40)내에 관통홀이 형성되면, 후속 진행되는 유전막 및 플레이트 전극 형성시, 상기 관통홀(90)내에 유전막 및 플레이트 전극이 일부 증착될 수 있다. 이로 인하여, 인접하는 캐패시터와 신호를 공유하게 되어 크로스토그(crosstalk)와 같은 노이즈가 발생되고, 정상적인 캐패시터 동작을 하지 못하게 된다.
따라서, 본 발명의 목적은 인접 캐패시터와의 노이즈 발생을 줄일 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 MPS층을 갖는 스토리지 노드 전극 형성시, 캐패시터간을 절연시키는 절연막의 유실을 방지하는 것을 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판상에 형성되며, 소정 부분에 콘택 플러그가 형성된 제 1 층간 절연막, 상기 제 1 층간 절연막 상부에 형성되며, 상기 콘택 플러그를 노출시키는 캐패시터 영역이 한정된 제 2 층간 절연막, 상기 제 2 층간 절연막의 캐패시터 영역에 형성되며, 표면에 MPS(meta stable polysilicon)이 형성되어 있는 스토리지 노드 전극, 및 상기 스토리지 노드 전극과 제 2 층간 절연막 사이에 개재되며, 상기 제 2 층간 절연막과 식각 선택비가 상이한 식각 베리어를 포함한다.
상기 식각 베리어는 알루미나막일 수 있으며, 예를 들어, 30 내지 60Å의 두께로 형성된다.
상기 스토리지 노드 전극은 도핑된 실리콘층 및 도핑된 실리콘층 표면에 형성되는 MPS층을 포함할 수 있으며, 상기 스토리지 노드 전극은 300 내지 600Å 두께를 갖는 것이 바람직하다.
한편, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 먼저 반도체 기판상에 소정 영역에 콘택 플러그가 형성된 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 상부에 상기 콘택 플러그를 노출시키는 캐패시터 영역이 한정된 제 2 층간 절연막을 형성한다. 그후에, 상기 캐패시터 영역에 식각 베리어를 형성한다음, 상기 식각 베리어 표면에 MPS층이 형성된 스토리지 노드 전극을 형성한다.
이때, 상기 캐패시터 영역에 식각 베리어를 형성하는 단계 및 스토리지 노드 전극을 형성하는 단계는, 상기 캐패시터 영역 및 제 2 층간 절연막 상부에 식각 베리어를 형성하는 단계, 상기 식각 베리어 상부에 도핑된 실리콘층을 증착하는 단계, 상기 도핑된 실리콘막 상부에 비도핑 실리콘막을 증착하는 단계, 상기 비도핑 실리콘막, 도핑된 실리콘막 및 식각 베리어를 상기 제 2 층간 절연막 표면이 노출되도록 평탄화하는 단계, 및 상기 비도핑 실리콘막을 열처리하여 MPS층을 형성하는 단계를 포함한다.
이때, 상기 식각 베리어는 알루미나막으로 형성할 수 있으며, 상기 알루미나는 350 내지 450℃의 온도에서 ALD(atomic layer deposition) 방식으로 형성할 수 있다. ALD 증착시, 알루미늄 소스로 TMA(Al(CH3)3) 소스를 공급하고, 산소 소스로 O2 또는 O3 소스를 공급하여 알루미나막을 형성할 수 있다.
상기 MPS층을 형성하는 단계 이후에, 상기 MPS층 표면의 자연 산화막을 제거하기 위하여 클리닝 공정을 진행하는 단계, 및 상기 MPS층 표면에 불순물을 도핑시키는 단계를 포함할 수 있다.
또한, 상기 도핑된 실리콘막을 증착하는 단계와, 상기 비도핑 실리콘막을 증착하는 단계는 인시튜로 진행할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3a를 참조하여, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음), 비트 라인(도시되지 않음) 및 절연막(도시되지 않음)이 형성되어 있는 반도체 기판(100) 상부에 제 1 층간 절연막(105)을 형성한다. 제 1 층간 절연막(105)의 소정 부분을 식각하여 콘택홀을 형성한다음, 콘택홀 내부에 도전층, 예를 들어 도핑된 폴리실리콘막을 충전하여 스토리지 노드 콘택 플러그(110)를 형성한다.
제 1 층간 절연막(105) 상부에 식각 저지막(115) 및 제 2 층간 절연막(120)을 순차적으로 적층한다. 이때, 제 1 및 제 2 층간 절연막(105,120)은 예를 들어 실리콘 산화막 물질을 포함할 수 있고, 식각 저지막(115)은 제 2 층간 절연막(120)과 식각 선택비가 상이한 막, 예를 들어 실리콘 질화막으로 형성할 수 있다.
그 다음, 스토리지 노드 콘택 플러그(110) 및 그 인접 영역이 노출되도록, 제 2 층간 절연막(120) 및 식각 저지막(115)의 소정 부분을 식각하여, 캐패시터 영역(125)을 한정한다.
제 2 층간 절연막(120) 및 캐패시터 영역(125) 상부에 제 2 층간 절연막(120)의 클리닝 용액에 의하여 식각됨을 방지할 수 있도록 식각 베리어(130)를 증착한다. 식각 베리어(130)는 캐패시터 영역(125)이 좁아지지 않도록 박막, 예를 들어 30 내지 60Å의 두께로 형성될 수 있으며 제 2 층간 절연막(120)과 식각 선택비가 상이한 막, 예를 들어 알루미나(Al2O3)막이 이용될 수 있다. 이러한 알루미나막은 알루미늄 소스(TMA:Al(CH3)3)와 산소 소스(O2 소스 또는 O 3 소스)를 사용하여, 350 내지 450℃의 온도에서 ALD(atomic layer deposition) 방식으로 형성한다. 이때, 알루미나의 박막은 알루미늄 소스를 공급하는 단계, 퍼지(purge)하는 단계, 산소 소스를 공급하는 단계, 및 퍼지하는 단계로 구성되는 사이클을 적어도 한번 반복 실시하여 형성된다. 아울러, 알루미나 박막은 사이클 횟수에 따라 그 두께를 조절할 수 있다.
도 3b에 도시된 바와 같이, 식각 베리어(130) 상부에 스토리지 노드 전극용 도전층으로 도핑된 실리콘막(135) 및 비도핑 실리콘막(140)을 순차적으로 증착한다. 상기 도핑된 실리콘막(135)은 알려진 바와 같이, 스토리지 노드 전극의 형상을 유지하며, MPS 베리어로 작용하며, 비도핑 실리콘막(140)은 MPS층을 형성하는데 제공된다.
이때, 이들 도핑된 실리콘막(135) 및 비도핑 실리콘막(140)은 SiH4 가스를 반응 가스로 하여 형성될 수 있고, 500 내지 530℃의 온도에서 인시튜(in-situ)로 형성될 수 있으며, 이들의 총두께는 300 내지 600Å 정도가 적당하다. 아울러, 도핑된 실리콘막(135) 및 비도핑 실리콘막(140) 각각은 예를 들어 100 내지 300Å 두께로 형성될 수 있으며, 도핑된 실리콘막(135)은 약 1020 내지 3×1021ions/㎤의 불순물을 포함할 수 있다.
그후, 비도핑 실리콘막(140), 도핑된 실리콘막(135) 및 식각 베리어(130)는 제 2 층간 절연막(120) 표면이 노출되도록 화학적 기계적 연마 또는 에치백과 같은 평탄화가 진행된다. 이에따라, 비도핑 실리콘막(140), 도핑된 실리콘막(135) 및 식각 베리어(130)는 각각의 캐패시터 영역(125)에만 각각 존재하게 된다.
다음, 도 3c에 도시된 바와 같이, 비도핑 실리콘막(140)을 600 내지 650℃의 온도에서 그레인 성장시켜, MPS층(145)을 형성한다. 이때, MPS층(145)을 형성하기 위한 그레인 성장시, 상기 비도핑 실리콘막(140) 모두가 반응에 참여하게 되고, 그 하부 표면에 있는 도핑된 실리콘막(135) 역시 일부 또는 전체가 반응에 참여할 수 있다. 이에따라, 스토리지 노드 전극(150)이 형성되고, MPS층(145)의 그레인 사이에 식각 베리어(130), 즉 알루미나막이 일부 노출될 수도 있다.
그후, MPS층(145)에 발생될 수 있는 자연 산화막을 제거하기 위하여, HF용액 또는 BOE(buffered oxide etchant) 용액을 이용하여, MPS층(145) 표면을 클리닝한다. 이, 비록 MPS층(145)의 그레인 사이에 식각 베리어(130)가 노출되어 있더라도, 식각 베리어(130)는 상기 클리닝 용액에 제거되지 않으므로, 그 하부의 제 2 층간 절연막(120)을 보호할 수 있다.
클리닝 공정에 의하여 MPS층(145) 표면의 자연 산화막을 제거한다음, MPS층(145) 표면에 P형 불순물(155), 예를 들어 PH3 가스를 도핑한다.
그 다음, 도 3d에 도시된 바와 같이, 스토리지 노드 전극(150) 및 제 2 층간 절연막(120) 상부에 유전막(160), 예를 들어 탄탈륨 산화막, 하프늄 산화막 또는 알루미나막을 증착한다음, 유전막 상부에 플레이트 전극(165)을 형성하여, 캐패시터(170)를 완성한다. 이때, 플레이트 전극(165)은 예를 들어 도핑된 폴리실리콘막, 또는 도핑된 폴리실리콘막/티타늄 질화막의 적층막으로 형성될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, MPS층이 형성된 스토리지 노드 전극과, 스토리지 노드 전극간을 절연시키는 층간 절연막 사이에 층간 절연막과 식각 선택비가 상이한 식각 베리어를 형성한다.
이에따라, MPS층의 그레인이 과도 성장되어 식각 베리어가 노출되더라도, 후속 클리닝 공정시 층간 절연막의 관통 현상을 방지할 수 있다.
따라서, 이웃하는 캐패시터간의 신호 공유로 인한 노이즈 현상이 발생되지 않는다.
기타, 본 발명의 요지를 변경하지 않는 범위에서 다양하게 변경, 실시할 수 있다.
도 1a 및 도 1b는 종래의 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
도 2a 및 도 2b는 도 1b의 "A" 부분을 확대하여 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
-도면의 주요 부분에 대한 부호의 설명-
100 : 반도체 기판 120 : 제 2 층간 절연막
130 : 식각 베리어 135 : 도핑된 실리콘막
140 : 비도핑 실리콘막 145 : MPS층
150: 스토리지 노드 전극

Claims (12)

  1. 삭제
  2. 반도체 기판;
    상기 반도체 기판상에 형성되며, 소정 부분에 콘택 플러그가 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 형성되며, 상기 콘택 플러그를 노출시키는 캐패시터 영역이 한정된 제 2 층간 절연막;
    상기 캐패시터 영역 내에서 상기 제 2 층간절연막 측벽 및 상기 플러그 상에 형성되며, 상기 제 2 층간 절연막과 식각 선택비가 상이한 알루미나막; 및
    상기 캐패시터 영역 내에서 상기 알루미나막 상에 형성되며, 표면에 MPS(meta stable polysilicon)을 갖는 스토리지 노드 전극
    을 포함하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 알루미나막은 30 내지 60Å의 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 스토리지 노드 전극은 도핑된 실리콘막 및 도핑된 실리콘막 표면에 형성되는 MPS층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서, 상기 스토리지 노드 전극은 300 내지 600Å 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체 기판상에 소정 영역에 콘택 플러그가 형성된 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 상기 콘택 플러그를 노출시키는 캐패시터 영역이 한정된 제 2 층간 절연막을 형성하는 단계;
    상기 캐패시터 영역 내에서 상기 제1층간절연막 측벽과 상기 플러그 상에 알루미나막을 형성하는 단계; 및
    상기 캐패시터영역 내의 상기 알루미나막 상에 표면에 MPS층을 갖는 스토리지 노드 전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 캐패시터 영역에 알루미나막을 형성하는 단계 및 스토리지 노드 전극을 형성하는 단계는,
    상기 캐패시터 영역 및 제 2 층간 절연막 상부에 알루미나막을 형성하는 단계;
    상기 알루니마막 상부에 도핑된 실리콘막을 증착하는 단계;
    상기 도핑된 실리콘막 상부에 비도핑 실리콘막을 증착하는 단계;
    상기 비도핑 실리콘막, 도핑된 실리콘막 및 알루미나막을 상기 제 2 층간 절연막 표면이 노출되도록 평탄화하는 단계; 및
    상기 비도핑 실리콘막을 열처리하여 MPS층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  8. 삭제
  9. 제 7 항에 있어서, 상기 알루미나막은 350 내지 450℃의 온도에서 ALD(atomic layer deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 7 항에 있어서, 상기 알루미나막은 TMA(Al(CH3)3) 소스 및 O2 또는 O3 소스를 공급하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 7 항에 있어서, 상기 MPS층을 형성하는 단계 이후에,
    상기 MPS층 표면의 자연 산화막을 제거하기 위하여 클리닝 공정을 진행하는 단계; 및
    상기 MPS층 표면에 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 7 항에 있어서, 상기 도핑된 실리콘막을 증착하는 단계와, 상기 비도핑 실리콘막을 증착하는 단계는 인시튜로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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