KR20020084934A - 강유전체 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000011229 interlayer Substances 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 87
- 239000010409 thin film Substances 0.000 claims description 33
- 239000010410 layer Substances 0.000 claims description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910004491 TaAlN Inorganic materials 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 229910008482 TiSiN Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 2
- 229910052718 tin Inorganic materials 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010936 titanium Substances 0.000 description 10
- 229910021341 titanium silicide Inorganic materials 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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Abstract
본 발명은 정렬키가 형성되는 스크라이브레인 영역에서 고단차로 인해 강유전체박막이 크랙되는 것을 개선시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것으로, 워드라인과 소스/드레인을 포함하는 트랜지스터 상부에 제 1 층간절연막을 형성하고, 제 1 층간절연막을 선택적으로 식각하여 소스/드레인을 노출시키는 제 1 콘택홀을 형성한 후 제 1 콘택홀을 통해 상기 소스/드레인에 접속되는 제 1 전도막패드를 형성하고, 제 1 전도막패드를 포함한 전면에 제 2 층간절연막을 형성한 후 제 2 층간절연막을 선택적으로 식각하여 제 1 전도막패드를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브레인영역상에 정렬키영역을 형성하고, 제 2 콘택홀을 포함한 전면에 제 2 전도막을 형성한 후 제 2 전도막을 선택적으로 식각하여 제 2 콘택홀을 통해 제 1 전도막패드에 접속되는 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 강유전체 메모리 소자의 제조 방법에 관한 것으로, 특히 스핀온법으로 증착된 강유전체박막을 구비하는 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 (Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 유전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN), (Bi4-x,Lax)Ti3O12(이하 'BLT')등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
최근에 강유전체 박막의 증착 방법으로 스핀온(Spin-On)법을 주로 적용하고 있으며, 물리적기상증착(Physical Vapor Deposition; PVD) 및 화학적기상증착 (Chemical Vapor Deposition; CVD) 등도 연구가 활발하게 진행되고 있지만 상용화 단계에는 이르지 못하고 있는 실정이다.
스핀온법은 기판의 토폴로지(Topology)에 대한 부합성(Conformality)이 매우 불량하기 때문에 고밀도 FeRAM 제조시 산화막의 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정이 반드시 필요하게 된다.
도 1은 종래기술에 따른 FeRAM의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)의 소정 부분에 필드산화막(Field Oxide; FOX)(12)을 형성한 후, 반도체기판(11)상에 제 1 폴리실리콘(P1)을 증착 및 패터닝하여 다수의 워드라인(13)을 형성한다.
워드라인(13)을 마스크로 이용한 고농도 n형 불순물의 이온주입으로 반도체기판(11)에 다수의 n+ 소스/드레인(14)을 형성하고, 워드라인(13)을 포함한 반도체기판(11)의 전면에 제 1 층간절연막(15)을 형성한다.
계속해서, 제 1 층간절연막(15)을 선택적으로 패터닝하여 다수의 n+ 소스/드레인(14) 중 어느 한 부분을 노출시키는 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀을 포함한 전면에 제 2 폴리실리콘(P2)을 증착 및 패터닝하여 비트라인 콘택홀을 통해 n+ 소스/드레인(14)에 전기적으로 접속되는 비트라인(16)을 형성한다.
그리고, 비트라인(16)을 포함한 제 1 층간절연막(15)상에 제 2 층간절연막(17)을 형성한 후, 제 2 층간절연막(17)을 선택적으로 패터닝하여 비트라인(16)에 접속된 부분을 제외한 n+소스/드레인(14)을 노출시키는 플러그 콘택홀을 형성한다.
계속해서, 플러그 콘택홀을 포함한 제 2 층간절연막(17)상에 제 3 폴리실리콘(P3)을 증착하고 리세스 에치백(Recess etchback)하여 플러그 콘택홀의 소정 깊이까지 매립되는 폴리실리콘플러그(18)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착한 후 열처리하여 폴리실리콘 플러그(18)의 실리콘(Si)과 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(18)상에 티타늄실리사이드(Ti-silicide)(19)를 형성한다. 이 때, 티타늄실리사이드(19)는 폴리실리콘플러그(17)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
그리고, 티타늄실리사이드(19)상에 티타늄나이트라이드(TiN)(20)를 형성한후, 제 2 층간절연막(17)의 표면이 드러날때까지 티타늄나이트라이드(20)를 화학적기계적연마(CMP)하여 플러그 콘택홀에 완전히 매립되며 폴리실리콘플러그(18)의 상부에 티타늄실리사이드/티타늄나이트라이드(Ti-silicide/TiN)(19/20)의 적층 구조를 갖는 배리어메탈(Barrier metal)을 형성한다.
계속해서, 배리어메탈 및 제 2 층간절연막(17)상에 하부전극(21), 강유전체 박막(22)을 순차적으로 증착한다.
상술한 종래기술과 같이, COB(Capacitor On Bitline) 구조를 사용하는 고밀도 강유전체 메모리 소자의 경우에는 폴리실리콘 플러그(18) 상에 캐패시터가 형성되며, 셀영역(Ⅰ)에 폴리실리콘 플러그(18)를 형성하기 위한 콘택 식각시, 스크라이브레인(Scribe lane) 영역(Ⅱ)에 정렬키 영역이 동시에 형성된다.
특히, 화학적기계적연마를 적용하는 경우, 폴리실리콘 플러그(18)를 하나의 단계로 형성하려면 적어도 10000Å 정도 깊이의 콘택홀이 형성되고, 또한, 플러그용 콘택홀 식각시 스크라이브레인 영역(Ⅱ)에 정렬키(Align key) 및 오버레이 버니어(Overlay vernier) 등이 동시에 형성된다. 즉, 일반적으로 스크라이브레인 지역에 깊이가 10000Å이고 넓이가 100㎛×100㎛인 콘택홀이 형성된다.
따라서, 스크라이브레인 영역(Ⅱ)은 폴리실리콘플러그(18) 형성시에 채워지지 않으며 이러한 상태에서 전면에 캐패시터 형성을 위한 하부전극(21)과 강유전체 박막(22)을 증착하게 된다.
그러나, 하부전극(21)은 일반적으로 물리적기상증착법(PVD)으로 증착하기 때문에 큰 문제는 없으나, 강유전체 박막(22)은 스핀온법으로 증착하기 때문에 스크라이브레인 영역(Ⅱ)에서는 매우 두꺼운 강유전체박막(22)이 도포되게 된다. 이러한 두께의 강유전체박막(22)은 후속 결정화 열처리시에 심각한 크랙(23)이 발생하기 때문에 정렬 및 오버레이 체크가 불가능하여 소자 제조 자체가 어려운 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 정렬키 및 오버레이 버니어가 형성되는 스크라이브레인 영역에서 후속 열공정으로 인한 강유전체 박막의 크랙을 억제하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 강유전체 메모리 소자의 구조 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 워드라인 34 : n+소스/드레인
35 : 제 1 층간절연막 36a : 비트라인
36b : 랜딩패드 37 : 제 2 층간절연막
38 : 폴리실리콘플러그 39 : 티타늄실리사이드
40 : 티타늄나이트라이드 41 : 감광막
43a : 하부전극 44a : 강유전체박막
45a : 상부전극
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 셀영역과 스크라이브레인 영역을 구비하는 반도체기판 중 상기 셀영역에 소스/드레인을 포함하는 트랜지스터를 형성하는 단계, 상기 트랜지스터 상부에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막을 선택적으로 식각하여 상기 소스/드레인을 노출시키는 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀을 포함한 전면에 제 1 전도막을 형성하는 단계, 상기 제 1 전도막을 선택적으로 식각하여 상기 제 1 콘택홀을 통해 상기 소스/드레인에 접속되는 제 1 전도막패드를 형성하는 단계, 상기 제 1 전도막패드를 포함한 전면에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막을 선택적으로 식각하여 상기 제 1 전도막패드를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브레인영역상에 정렬키영역을 형성하는 단계, 상기 제 2 콘택홀을 포함한 전면에 제 2 전도막을 형성하는 단계, 상기 제 2 전도막을 선택적으로 식각하여 상기 제 2 콘택홀을 통해 상기 제1전도막패드에 접속되는 플러그를 형성하는 단계, 및 상기 플러그를 포함한 제 2 층간절연막상에 하부전극, 강유전체 박막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 강유전체 메모리 소자의 제조 방법은 셀영역과 스크라이브레인 영역을 구비하는 반도체기판 중 상기 셀영역에 워드라인과 소스/드레인을 포함하는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 층간절연막을 형성하는 단계, 상기 셀영역상의 상기 제 1 층간절연막을 선택적으로 식각하여 상기 불순물접합층들이 노출되는 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀을 통해 각각 상기 불순물접합층에 접속되는 비트라인 및 랜딩패드를 동시에 형성하는 단계, 상기 비트라인 및 랜딩패드를 포함한 전면에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막을 선택적으로 식각하여 상기 랜딩패드를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브레인 영역에 정렬키영역을 형성하는 단계, 상기 제 2 콘택홀에 플러그와 배리어막의 적층막을 매립시키는 단계, 및 상기 배리어막을 포함한 전면에 하부전극, 강유전체박막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31)의 소정 부분에 셀영역(Ⅰ)과 스크라이브레인영역(Ⅱ)간 분리를 위한 필드산화막(FOX)(32)을 형성한 후, 반도체기판(31)상에 제 1 폴리실리콘(P1)을 증착 및 패터닝하여 다수의 워드라인(33)을 형성한다.
그리고, 워드라인(33)을 마스크로 이용한 고농도 n형 불순물의 이온주입으로 반도체기판(31)에 다수의 n+소스/드레인(34)을 형성하고, 반도체기판(31)의 전면에 제 1 층간절연막(35)을 형성한다.
제 1 층간절연막(35)을 선택적으로 패터닝하여 다수의 n+소스/드레인(34)을 노출시키는 콘택홀을 형성한 후, 콘택홀을 포함한 제 1 층간절연막(35)상에 제 2 폴리실리콘(P2)을 증착한다.
그리고, 제 2 폴리실리콘(P2)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 제 2 폴리실리콘(P2)을 식각하여 n+ 소스/드레인(34)에 전기적으로 접속되는 비트라인(36a)과 후속 하부전극에 접속되는 랜딩패드(36b)를 형성한다.
이처럼, 비트라인 콘택홀 형성시 비트라인(36a)을 접속하기 위한 콘택홀과후속 캐패시터와의 접속을 위한 플러그 콘택홀의 하부 구조를 동시에 형성한다.
한편, 비트라인(36a) 및 랜딩패드(36b)의 물질로 제 2 폴리실리콘(P2)를 이용할 경우, 인(Phosphorous; P)이나 아세닉(Asenic; As)이 도핑된 폴리실리콘을 이용하며, 또한, 비트라인(36a) 및 랜딩패드(36b)의 물질로 텅스텐(W) 또는 텅스텐실리사이드(W-silicide)를 이용할 수 있다.
도 2b에 도시된 바와 같이, 비트라인(36a) 및 랜딩패드(36b)를 포함한 전면에 제 2 층간절연막(37)을 형성한 후, 제 2 층간절연막(37)을 선택적으로 패터닝하여 랜딩패드(36b)의 소정 부분을 노출시키는 플러그 콘택홀을 형성한다.
계속해서, 플러그 콘택홀을 포함한 제 2 층간절연막(37)상에 제 3 폴리실리콘(P3)을 증착한 후 리세스 에치백하여 플러그 콘택홀의 소정 깊이까지 매립되는 폴리실리콘플러그(38)를 형성한다.
이 때, 플러그 콘택홀 식각시, 스크라이브레인 영역(Ⅱ)의 정렬키 및 오버레이 버니어가 형성될 부분(42)을 동시에 형성하며, 플러그 콘택홀 과 정렬키 및 오버레이 버니어가 형성될 부분(42)은 동일하게 1000Å∼5000Å의 깊이(d)로 식각된다.
한편, 폴리실리콘플러그(38)로 제 3 폴리실리콘(P3)을 이용할 경우, 인(P)이나 아세닉(As)이 도핑된 폴리실리콘을 이용하며, 또한, 폴리실리콘플러그(38)외에 플러그 물질로 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 또는 TaSi 중 어느 하나를 이용할 수 있다.
이러한 플러그 물질들은 화학적기상증착법(CVD), 물리적기상증착법(PVD), 원자층증착법(ALD) 중 어느 하나를 이용하여 증착된다.
그리고, 플러그 물질로서 제 3 폴리실리콘(P3)을 이용할 경우, 500Å∼5000Å의 깊이로 리세스시키며, 폴리실리콘외의 물질을 이용할 경우에는 화학적기계적연마 또는 에치백 중 어느 한 방법을 이용하되, 리세스 에치백 공정은 실시하지 않는다.
계속해서, 전면에 티타늄(Ti)을 증착하고 열처리하므로써 폴리실리콘 플러그(38)의 실리콘(Si)과 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(38)상에 티타늄실리사이드(39)를 형성한다. 이 때, 티타늄실리사이드(39)는 폴리실리콘플러그(38)와 후속 하부전극과의 오믹 콘택을 형성해 준다.
그리고, 티타늄실리사이드(39)상에 티타늄나이트라이드(TiN)(40)를 형성한 후, 플러그 콘택홀에 완전히 매립되도록 티타늄나이트라이드(40)를 화학적기계적연마(CMP)하여 폴리실리콘플러그(38)의 상부에 티타늄실리사이드/티타늄나이트라이드 (39/40)의 적층 구조를 갖는 배리어막을 형성한다.
계속해서, 제 2 층간절연막(37)상에 감광막(41)을 도포하고 노광 및 현상으로 패터닝하여 스크라이브레인 영역(Ⅱ)을 오픈시키는 마스크를 형성하고, 마스크를 이용하여 배리어막인 티타늄나이트라이드(40)의 화학적기계적연마후 스크라이브레인 영역(Ⅱ)에 잔류하는 티타늄나이트라이드를 제거한다.
이 때, 티타늄나이트라이드 제거시 습식식각 또는 건식 식각법을 이용한다.
이와 같이, 스크라이브레인 영역(Ⅱ)에 잔류하는 티타늄나이트라이드를 제거하면 후속 공정에서 티타늄나이트라이드에 의해 발생할 수 있는 문제점(티타늄나이트라이드 버블)을 원천적으로 제거할 수 있다.
계속해서, 전면에 하부전극(43), 강유전체 박막(44), 상부전극(45)을 순차적으로 증착한다. 이 때, 하부전극(43) 및 상부전극(45)은 통상의 전극박막을 물리적기상증착법(PVD), 화학적기상증착법(CVD), 원자층증착법(ALD) 중 어느 한 방법을 이용하여 증착하며, 강유전체박막(44)은 스핀온법을 이용한다.
이 때, 스크라이브레인 영역(Ⅱ)에 형성된 정렬키 및 오버레이 버니어 영역의 깊이가 얕기 때문에 강유전체 박막(44)이 얇게 증착된다.
도 2d에 도시된 바와 같이, 상부전극(45)을 먼저 식각하고, 강유전체박막 (44)과 하부전극(43)을 순차적으로 식각하여 하부전극(43a)/강유전체박막(44a)/상부전극(45a)의 캐패시터를 완성한다.
이 때, 상부전극(45a)을 식각한 후 강유전체박막/하부전극(44a/43a)을 동시에 식각하는 2 단계 공정을 적용하거나, 또는 상부전극(45a), 강유전체박막(44a), 하부전극(43a)을 한 번에 식각하는 공정을 적용할 수 있다.
그리고, 강유전체 박막(44a)은 SBT, PZT, BLT 또는 SBTN 중 어느 하나를 이용한다.
상술한 것처럼, 폴리실리콘플러그 형성시 정렬키 및 오버레이 버니어 영역을 동시에 형성할 때 랜딩패드의 높이만큼 정렬키 및 오버레이 버니어 영역의 깊이가 얕아지므로, 강유전체박막의 증착 두께가 얇아지고 후속 열공정에 따른 강유전체 박막의 크랙을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 강유전체 메모리 소자의 제조 방법은 폴리실리콘플러그 형성전에 랜딩패드를 형성하므로써 후속 플러그 콘택홀 식각시 동시에 형성되는 정렬키 및 오버레이 버니어 영역의 깊이를 얕게 하여 후속 열공정에 따른 강유전체 박막의 크랙을 방지할 수 있는 효과가 있다.
Claims (19)
- 셀영역과 스크라이브레인 영역을 구비하는 반도체기판 중 상기 셀영역에 소스/드레인을 포함하는 트랜지스터를 형성하는 단계;상기 트랜지스터 상부에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 선택적으로 식각하여 상기 소스/드레인을 노출시키는 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀을 포함한 전면에 제 1 전도막을 형성하는 단계;상기 제 1 전도막을 선택적으로 식각하여 상기 제 1 콘택홀을 통해 상기 소스/드레인에 접속되는 제 1 전도막패드를 형성하는 단계;상기 제 1 전도막패드를 포함한 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 선택적으로 식각하여 상기 제 1 전도막패드를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브레인영역상에 정렬키영역을 형성하는 단계;상기 제 2 콘택홀을 포함한 전면에 제 2 전도막을 형성하는 단계;상기 제 2 전도막을 선택적으로 식각하여 상기 제 2 콘택홀을 통해 상기 제1전도막패드에 접속되는 플러그를 형성하는 단계; 및상기 플러그를 포함한 제 2 층간절연막상에 하부전극, 강유전체 박막, 상부2전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 정렬키 영역은 상기 제 2 콘택홀과 동일한 깊이로 식각되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 콘택홀과 상기 정렬키 영역은 1000Å∼5000Å의 깊이로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도막은 인 도핑 폴리실리콘, 아세닉 도핑 폴리실리콘, 텅스텐 또는 텅스텐실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도막은 인이나 아세닉이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 또는 TaSi 중 어느 하나를이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플러그를 형성하는 단계는,상기 제 2 콘택홀에 상기 플러그를 부분 매립시키는 단계;상기 플러그를 포함한 상기 제 2 층간절연막상에 제 3 전도막을 형성하는 단계;상기 제 2 층간절연막이 드러날때까지 상기 제 3 전도막을 화학적기계적연마하는 단계; 및상기 제 3 전도막의 화학적기계적연마후 상기 스크라이브레인영역에 잔류하는 상기 제 3 전도막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 3 전도막은 티타늄나이트라이드를 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 3 전도막을 제거하는 단계는,상기 제 3 전도막의 화학적기계적연마후, 상기 제 2 층간절연막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 스크라이브레인 영역을 노출시키는 마스크를 형성하는 단계; 및상기 마스크를 이용하여 상기 스크라이브레인 영역 상부에 잔류하는 상기 제 3 전도막을 습식식각 또는 건식식각 중 어느 한 방법을 이용하여 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 박막을 형성하는 단계는 스핀온법으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 강유전체 메모리 소자의 제조 방법에 있어서,셀영역과 스크라이브레인 영역을 구비하는 반도체기판 중 상기 셀영역에 워드라인과 소스/드레인을 포함하는 트랜지스터를 형성하는 단계;상기 트랜지스터를 포함한 전면에 제 1 층간절연막을 형성하는 단계;상기 셀영역상의 상기 제 1 층간절연막을 선택적으로 식각하여 상기 불순물접합층들이 노출되는 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀을 통해 각각 상기 불순물접합층에 접속되는 비트라인 및 랜딩패드를 동시에 형성하는 단계;상기 비트라인 및 랜딩패드를 포함한 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 선택적으로 식각하여 상기 랜딩패드를 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 스크라이브레인 영역에 정렬키영역을 형성하는 단계;상기 제 2 콘택홀에 플러그와 배리어막의 적층막을 매립시키는 단계; 및상기 배리어막을 포함한 전면에 하부전극, 강유전체박막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 정렬키 영역은 상기 제 2 콘택홀과 동일한 깊이로 식각되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 제 2 콘택홀과 상기 정렬키 영역은 1000Å∼5000Å의 깊이로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 플러그와 배리어막의 적층막을 형성하는 단계는,상기 제 2 콘택홀을 포함한 제 2 층간절연막상에 제 1 전도막을 증착하는 단계;상기 제 1 전도막을 선택적으로 식각하여 상기 제 2 콘택홀에 소정 깊이로 매립되는 플러그를 형성하는 단계;상기 플러그를 포함한 전면에 제 2 전도막을 형성하는 단계;상기 제 2 층간절연막이 드러날때까지 상기 제 2 전도막을 화학적기계적연마하는 단계; 및상기 화학적기계적연마후, 상기 스크라이브레인 영역 상부에 잔류하는 상기 제 2 전도막을 제거하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 제 1 전도막은 인이나 아세닉이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 또는 TaSi 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 13 항 또는 제 14 항에 있어서,상기 플러그를 형성하는 단계는,상기 제 1 전도막으로 상기 폴리실리콘을 이용할 경우, 에치백 공정을 통해 500Å∼5000Å으로 리세스시키는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 13 항 또는 제 14 항에 있어서,상기 플러그를 형성하는 단계는,상기 제 1 전도막으로 상기 폴리실리콘을 제외한 나머지 막들을 이용할 경우, 화학적기계적연마 또는 에치백 공정으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 제 2 전도막을 제거하는 단계는,상기 제 2 전도막의 화학적기계적연마후, 상기 제 2 층간절연막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 제 2 영역을 노출시키는 마스크를 형성하는 단계; 및상기 마스크를 이용하여 상기 제 2 영역 상부에 잔류하는 상기 제 2 전도막을 습식식각 또는 건식식각 중 어느 한 방법을 이용하여 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 강유전체 박막을 형성하는 단계는 스핀온법으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 비트라인 및 랜딩패드는 인 도핑 폴리실리콘, 아세닉 도핑 폴리실리콘, 텅스텐 또는 텅스텐실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0024068A KR100399072B1 (ko) | 2001-05-03 | 2001-05-03 | 강유전체 메모리 소자의 제조 방법 |
| JP2002129716A JP4061618B2 (ja) | 2001-05-03 | 2002-05-01 | 強誘電体メモリ素子およびその製造方法 |
| US10/136,439 US6656821B2 (en) | 2001-05-03 | 2002-05-02 | Fabricating ferroelectric memory device with photoresist and capping layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0024068A KR100399072B1 (ko) | 2001-05-03 | 2001-05-03 | 강유전체 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020084934A true KR20020084934A (ko) | 2002-11-16 |
| KR100399072B1 KR100399072B1 (ko) | 2003-09-26 |
Family
ID=19709010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0024068A KR100399072B1 (ko) | 2001-05-03 | 2001-05-03 | 강유전체 메모리 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6656821B2 (ko) |
| JP (1) | JP4061618B2 (ko) |
| KR (1) | KR100399072B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220151137A (ko) * | 2013-08-30 | 2022-11-14 | 엘지디스플레이 주식회사 | 전계 발광 표시 장치 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
| JP3519721B2 (ja) * | 2002-07-01 | 2004-04-19 | 沖電気工業株式会社 | 半導体装置の合わせマーク |
| US7396750B2 (en) * | 2005-09-28 | 2008-07-08 | Northern Lights Semiconductor Corp. | Method and structure for contacting two adjacent GMR memory bit |
| DE102005051973B3 (de) * | 2005-10-31 | 2007-06-28 | Infineon Technologies Ag | Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren |
| JP4240044B2 (ja) | 2006-03-22 | 2009-03-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100816243B1 (ko) * | 2006-08-29 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP4875118B2 (ja) * | 2009-03-24 | 2012-02-15 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| JP2010225934A (ja) * | 2009-03-24 | 2010-10-07 | Mitsumi Electric Co Ltd | ウエハの製造方法 |
| CN102290330B (zh) * | 2011-08-29 | 2016-03-02 | 上海华虹宏力半导体制造有限公司 | 一种电容结构的形成方法 |
| US9972775B2 (en) | 2015-03-12 | 2018-05-15 | Globalfoundries Singapore Pte. Ltd. | Integrated magnetic random access memory with logic device having low-k interconnects |
| US10199572B2 (en) * | 2015-05-27 | 2019-02-05 | Globalfoundries Singapore Pte. Ltd. | Integrated magnetic random access memory with logic device |
| US10446607B2 (en) | 2016-12-28 | 2019-10-15 | GLOBALFOUNDARIES Singapore Pte. Ltd. | Integrated two-terminal device with logic device for embedded application |
| JP6762897B2 (ja) * | 2017-03-22 | 2020-09-30 | キオクシア株式会社 | 半導体記憶装置及びその製造方法 |
| KR20190008048A (ko) * | 2017-07-14 | 2019-01-23 | 에스케이하이닉스 주식회사 | 강유전성 메모리 소자 |
| US10923502B2 (en) | 2019-01-16 | 2021-02-16 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same |
| JP2021150626A (ja) * | 2020-03-24 | 2021-09-27 | キオクシア株式会社 | メモリデバイス及びメモリデバイスの製造方法 |
| US11894304B2 (en) * | 2021-07-13 | 2024-02-06 | Nanya Technology Corporation | Semiconductor device with air gap below landing pad and method for forming the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514622A (en) | 1994-08-29 | 1996-05-07 | Cypress Semiconductor Corporation | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole |
| US5686761A (en) | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
| US5858865A (en) | 1995-12-07 | 1999-01-12 | Micron Technology, Inc. | Method of forming contact plugs |
| KR100195214B1 (ko) * | 1996-05-22 | 1999-06-15 | 윤종용 | 반도체 메모리장치 및 그 제조방법 |
| US5854127A (en) | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
| TW346672B (en) * | 1997-04-29 | 1998-12-01 | Vanguard Int Semiconduct Corp | Method for fabricating a semiconductor memory cell in a DRAM |
| US5780339A (en) | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| US6171898B1 (en) * | 1997-12-17 | 2001-01-09 | Texas Instruments Incorporated | Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K-DRAMS using a disposable-oxide processing |
| KR100295637B1 (ko) * | 1997-12-29 | 2001-10-24 | 김영환 | 반도체웨이퍼의구조및반도체칩의제조방법 |
| US6232228B1 (en) * | 1998-06-25 | 2001-05-15 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method |
| JP2000077312A (ja) * | 1998-09-02 | 2000-03-14 | Mitsubishi Electric Corp | 半導体装置 |
| KR100333686B1 (ko) * | 1998-10-28 | 2002-06-20 | 박종섭 | 에프알에이엠 소자의 캐패시터 제조방법 |
| US6153517A (en) | 1999-03-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Low resistance poly landing pad |
| KR20010026933A (ko) * | 1999-09-09 | 2001-04-06 | 박종섭 | 반도체 메모리장치의 제조방법 |
| KR20020016337A (ko) * | 2000-08-25 | 2002-03-04 | 윤종용 | 신뢰성 있는 고집적 강유전체 커패시터 제조 방법 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
-
2001
- 2001-05-03 KR KR10-2001-0024068A patent/KR100399072B1/ko not_active IP Right Cessation
-
2002
- 2002-05-01 JP JP2002129716A patent/JP4061618B2/ja not_active Expired - Fee Related
- 2002-05-02 US US10/136,439 patent/US6656821B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002373974A (ja) | 2002-12-26 |
| US20020173139A1 (en) | 2002-11-21 |
| KR100399072B1 (ko) | 2003-09-26 |
| US6656821B2 (en) | 2003-12-02 |
| JP4061618B2 (ja) | 2008-03-19 |
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