KR100537203B1 - 강유전체 메모리 소자의 캐패시터 및 그 제조방법 - Google Patents

강유전체 메모리 소자의 캐패시터 및 그 제조방법 Download PDF

Info

Publication number
KR100537203B1
KR100537203B1 KR10-2003-0051745A KR20030051745A KR100537203B1 KR 100537203 B1 KR100537203 B1 KR 100537203B1 KR 20030051745 A KR20030051745 A KR 20030051745A KR 100537203 B1 KR100537203 B1 KR 100537203B1
Authority
KR
South Korea
Prior art keywords
film
capacitor
memory device
forming
ferroelectric memory
Prior art date
Application number
KR10-2003-0051745A
Other languages
English (en)
Other versions
KR20050012612A (ko
Inventor
권순용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0051745A priority Critical patent/KR100537203B1/ko
Publication of KR20050012612A publication Critical patent/KR20050012612A/ko
Application granted granted Critical
Publication of KR100537203B1 publication Critical patent/KR100537203B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 강유전체 메모리 소자의 캐패시터에서 열적 안정성이 떨어지는 제 3 티타늄질화막을 생략하고 접착층과 이리듐 하부전극을 텅스텐 플러그 상에 곧 바로 형성하여 안정성이 뛰어난 강유전체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은, 반도체 기판 상에 형성된 층간절연막을 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀; 상기 콘택홀 내에 리세스되어 매립된 텅스텐플러그 및 상기 텅스텐플러그를 둘러싼 배리어막으로 이루어진 플러그 구조; 상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 증착된 접착층; 상기 접착층 상에 형성되되, 상기 리세스된 플러그 구조를 매립하며 형성된 이리듐 하부전극; 상기 이리듐 하부전극 상에 형성된 강유전체 박막; 및 상기 강유전체 박막 상에 형성된 상부전극을 포함하여 이루어진다.

Description

강유전체 메모리 소자의 캐패시터 및 그 제조방법{CAPACITOR IN FERROELECTRIC MEMORY DEVICE AND FABRICATING METHOD FOR THEREOF}
본 발명은 강유전체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것으로 특히, 강유전체 캐패시터의 콘택 플러그와 하부전극을 개선한 발명이다.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터의 유전체에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작속도도 DRAM에 필적하여 차세대 메모리소자로 각광받고 있다.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조 또는 Bi-layered Perovskite 구조를 갖는 (Bi,La)4Ti3O12 (이하 BLT), SrBi 2Ta2O9 (이하 SBT), SrBi2(Ta1-xNbx)2O9 (이하 SBTN), Pb(Zr,Ti)O 3 (이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
한편, FeRAM 소자의 고밀도화를 위해서는 플러그(plug)를 통해 기판(트랜지스터의 접합)에 콘택하여야 하며, 종래에는 플러그 물질로 폴리실리콘을 주로 사용하여 왔다.
하지만 폴리실리콘 플러그의 경우에는 실리콘 기판에 형성되는 자연산화막에 의해서 트랜지스터와 하부전극 사이에 완전한 오믹(ohmic) 접촉을 얻기 어렵다는 단점이 있었다. 따라서, 이러한 단점을 극복하기 위한 대안으로 텅스텐 플러그가 많이 연구되고 있다.
텅스텐 플러그 상에는 백금/이리듐산화막/이리듐 (Pt/IrOx/Ir)의 적층구조로 이루어진 캐패시터의 하부전극이 통상적으로 적용되고 있는 바, 이는 누설전류를 감소시키고 산소 또는 수소의 확산을 방지하며 상/하부 층간의 물질의 상호확산을 막기 위해서이다.
FeRAM 소자에서는 유전체의 성능을 향상시켜 주기 위하여, 고온의 산소분위기에서 수행되는 열처리가 필수적이다. 이러한 고온 열처리시에 전술한 적층구조를 갖는 하부전극의 안정을 유지하며, 플러그의 산화를 방지하는 것이 FeRAM 소자의 신뢰성을 확보하는데 필요한 핵심기술이다.
이하에서는 도1a 내지 도1f를 참조하여 텅스텐을 플러그로 사용하는 종래기술에 따른 강유전체 메모리 소자의 캐패시터 제조공정을 설명한다.
먼저, 도1a에 도시된 바와 같이 기판(10)에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성하고, 활성영역에 접합영역(12)을 형성한다. 도1a에는 워드라인과 비트라인으로 사용되는 게이트 전극은 도시되어 있지 않다.
이후에 전체 구조상에 제 1 층간절연막(13) 및 제 2 층간절연막(14)을 적층하여 형성하고, 적절한 마스크공정 및 식각공정을 수행하여 소정의 기판표면이 노출되는 캐패시터 콘택홀을 형성한다.
이때, 노출되는 기판 표면은 임플란트가 진행된 실리콘 기판, 도핑된 다결정실리콘 또는 에피택시 방법으로 형성된 실리콘이 된다.
다음으로 캐패시터 콘택홀과 제 2 층간절연막(14)을 포함하는 전체구조 상에 Ti(15), 제 1 TiN 막(16)을 적층형성하고, 이를 급속열처리하여 반도체 기판의 실리콘 원자와 티타늄(Ti)의 반응을 유발시켜 티타늄실리사이드(미도시)를 형성한다.
티타늄실리사이드는 오믹콘택(ohmic contact)의 역할을 하게 되며, 이러한 급속열처리 후에 티타늄 실리사이드의 형성을 안정화하기 위하여 제 2 TiN 막(17)을 제 1 TiN 막(16) 상에 추가로 형성한다.
다음으로, 콘택홀을 완전히 채우면서 상기 제 2 TiN(17) 상에 텅스텐 플러그(18)을 증착한다. 텅스텐 플러그를 사용하게 되면 폴리실리콘 플러그를 사용할 때와 같은 자연산화막이 형성되지 않으므로 플러그 특성이 향상됨은 전술한 바 있다.
다음으로, 전면 에치벡 공정을 진행한다. 이러한 전면 에치벡 공정에 의해 텅스텐 플러그(18)는 캐패시터 콘택홀 내부로 소정깊이 만큼 리세스되며 한편, 제 2 층간절연막(14) 상에 형성된 Ti(15), 제 1 TiN 막(16), 제 2 TiN 막(17) 및 텅스텐은 제거된다.
다음으로 리세스된 텅스텐 플러그(18)를 포함하는 제 2 층간절연막(14) 상에 제 3 TiN 막(19)을 형성한 후, 제 2 층간절연막(14)이 노출될 때까지 화학기계연마 (Chemical Mechanical Polishing : CMP)를 수행하여 표면을 평탄화하면, 텅스텐 플러그(18)가 리세스된 부분에 제 3 TiN 막(19)이 형성되는데, 이 방법이 일반적인 매몰 방지막 구조(buried barrier structure)를 형성하는 방법이다.
여기서, 제 3 TiN 막(19)은 상/하부 물질간의 상호확산을 방지하는 확산방지막의 역할을 하는데, 이와같이 매몰 방지막 구조의 확산방지막을 형성하는 이유는 다음과 같다.
종래에는 캐패시터의 하부전극으로 Pt/IrOx/Ir 이 적층된 구조를 사용하고, 플러그 물질로 텅스텐을 사용하였다. 이 경우에는, 텅스텐 플러그(18)와 이리듐(Ir) 사이에는 상호확산이 발생하기 때문에 고온의 열공정에서는 취약한 단점이 있다.
이러한 단점을 보강하기 위해서 TiN, TiAlN 등의 확산방지막(도1a에서 제 3 TiN 막에 해당)을 이리듐과 텅스텐 플러그 사이에 사용하는데, TiN, TiAlN 등의 확산방지막은 열적안정성이 매우 열악하다.
따라서, 이러한 확산방지막들을 콘택 플러그 구조 내에 삽입시키는 매립형 확산 방지막(buried barrier structure) 형성방법이 가장 일반적인 플러그 제작방법이다.
매몰 방지막으로 사용된 제 3 TiN 막(19)은 열적 안정성이 나쁘기 때문에, 플러그 구조의 안정을 도모하고자 이와같이 콘택홀 내부에 티타늄질화막을 형성한다.
이와같이 제 3 TiN 막(19)까지 형성한 다음, 접착층(20)을 제 2 층간절연막(14) 상에 형성하고 마스크/식각 공정을 통해 캐패시터 콘택홀 부분에 형성된 접착층을 제거하여 캐패시터 콘택홀을 오픈시킨다.
접착층(20)은 제 2 층간절연막(14)과 후속 이리듐막(21)과의 접착력을 향상시키기 위한 것이나, Al2O3 막이 주로 사용되는 접착층(20)은 전기가 통하지 않는 절연막이다. 따라서, 콘택홀 부위를 노출시키기 위한 식각공정이 필요하다.
다음으로, 콘택홀과 접착층을 포함하는 전체구조 상에 Pt(23)/IrOx(22)/Ir(21) 적층구조의 하부전극을 형성한다. 여기서, 제일 하부에 위치한 이리듐막(21)은 제 2 층간절연막(14)과 접착력이 약하므로, 이를 보강하기 위하여 Al2O3 접착층(20)을 형성함은 전술한 바와 같다.
Pt/IrOx/Ir 적층구조의 하부전극에서 제일 하부에 위치한 Ir 막(21)은 산소의 확산을 방지하는 역할을 하며, IrOx 막(22)은 상/하부 물질간의 상호 확산을 억제하는 확산방지막(Diffusion Barrier)의 역할을 한다.
다음으로 도1b에 도시된 바와같이 , Pt/IrOx/Ir 적층구조의 하부전극 상에 티타늄질화막 등의 하드마스크(24)를 형성하고, 이를 이용하여 하부전극을 격리시키기 위해 한 비트(bit)씩 분리식각한다.
이러한 분리식각공정 이후에 하드마스크(24)는 제거되며, 하부전극이 한 비트씩 분리식각된 모습을 도1b에 도시하였다.
다음으로 도1c 내지 도1d에 도시된 바와같이 하부전극을 포함하는 전체 구조상에 제 3 층간절연막(25)을 형성한다. 이후에, 제 3 층간절연막(25)에 대한 화학기계연마 (CMP) 및 에치벡(Etch Back) 공정을 적용하여 백금막(23)을 노출시킨다. 도1d를 참조하면, 백금막(23)이 제 3 층간절연막 (25)속에 매립되어 있는 형태와 유사하므로 이를 하부전극 매립공정이라고도 한다.
다음으로 도1e에 도시된 바와같이 제 3 층간절연막(25) 및 노출된 백금막(23) 상에 BLT 막(26)과 같은 강유전체 박막을 스핀온(Spin On) 법을 이용하여 형성한다.
이때, 제 3 층간절연막(25)과 노출된 백금막(23) 사이에는 단차가 존재하므로, 스피온 법으로 증착된 강유전체 박막(26)에는 균열이 생길 수 있는 문제가 있었다.
다음으로 강유전체 박막(26) 상에 백금 상부전극(27)을 형성하고 이를 일정한 모양으로 패터닝하면 MTP(Merged Top-electrode and Plate-line)구조의 강유전체 캐패시터가 완성된다.
MTP 구조는 상부전극을 셀(cell) 단위로 분리하지 않고 라인(line)형태로 패터닝하여 상부전극이 플레이트 라인의 역할을 동시에 수행하도록 한 구조로서 상세한 형태는 도3을 참조하면 알 수 있다.
도3을 참조하면, 상부전극이 단순한 전극역할 이외에, 플레이트 라인의 역할도 겸하고 있으므로, 그 끝 단에만, 금속배선과 연결되는 콘택이 형성되어 있다.
이러한 구조를 사용하게 되면, 각각의 상부전극과 플레이트 라인과의 콘택이 필요없기 때문에 식각데미지 및 금속배선의 확산등을 방지할 수 있는 효과가 크기때문에 소자특성향상에 유리하다.
그런데 이상과 같은 캐패시터 구조에서, 도1d에 도시된 하부전극 형태는 강유전체 박막을 스핀온(spin on) 방법으로 증착하기 위한 형태이다.
즉, 물리기상증착법(Physical Vapor Deposition : PVD), 화학기상증착법 (Chemical Vapor Deposition : CVD), 원자층 증착법(Atomic Layer Deposition : ALD) 등과 같이 단차피복성(step coverage)이 좀 더 양호한 방법을 이용하여 강유전체 박막을 증착할 경우에는, 도1c에 도시된 하부전극 매립공정이 필요없다.
또한, BLT 박막 등에 대한 후속 열처리 조건이 완하되면(low thermal budget), 캐패시터의 하부전극으로 이리듐막만을 단독으로 사용하게 되더라도, 캐패시터의 전기적인 특성확보가 가능해 진다. 즉, Pt/IrOx/Ir 와 같이 복잡한 적층구조의 하부전극을 사용하지 않더라도, 이리듐막 만으로도 전기적 특성확보가 가능해진다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 복잡한 구조의 하부전극을 간단한 구조로 대치하여, 간단하면서도 안정성이 뛰어난 강유전체 메모리 소자의 캐패시터 및 그 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 층간절연막을 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀; 상기 콘택홀 내에 리세스되어 매립된 텅스텐플러그 및 상기 텅스텐플러그를 둘러싼 배리어막으로 이루어진 플러그 구조; 상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 증착된 접착층; 상기 접착층 상에 형성되되, 상기 리세스된 플러그 구조를 매립하며 형성된 이리듐 하부전극; 상기 이리듐 하부전극 상에 형성된 강유전체 박막; 및 상기 강유전체 박막 상에 형성된 상부전극을 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상에 층간절연막을 형성하고 이를 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀을 형성하는 단계; 상기 층간절연막 및 상기 콘택홀의 표면을 따라 배리어막을 형성하는 단계; 상기 배리어막 상에 텅스텐을 증착하여 상기 콘택홀을 매립한 후, 상기 배리어막 및 상기 텅스텐을 상기 콘택홀 내부로 일정깊이 리세스 시킨 플러그 구조를 형성하는 단계; 상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 접착층을 형성하는 단계; 상기 리세스된 플러그 구조를 매립하여 평탄화된 표면을 갖는 이리듐 하부전극을 상기 접착층 상에 형성하는 단계; 상기 이리듐 하부전극을 분리하는 패터닝 공정을 수행하는 단계; 상기 패터닝된 이리듐 하부전극 상에 강유전체 박막을 형성하는 단계: 및 상기 강유전체 박막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명의 일실시예에서는 캐패시터 하부전극 및 플러그 형성공정을 단순화하여 매우 안정적인 고밀도 FeRAM 소자의 캐패시터 및 이를 제조할 수 있는 제조방법을 제시한다.
즉, 본 발명의 일실시예에서는 열적 안정성이 떨어지는 제 3 TiN 막을 생략하고, 곧바로 Al2O3 접착막과 하부전극으로 사용되는 Ir 막을 형성하여 제조공정의 마진(margin)을 크게 향상시켰다.
본 발명의 일실시예에서 사용되는 Al2O3 접착막의 경우, 그 두께를 충분히 얇게 증착하여 텅스텐 플러그를 통해 전기가 충분히 잘 통하도록 하였으며 또한, Al2O3 접착막 및 Ir 막은 CVD 법 또는 ALD 법으로 증착하여 플러그 내부에 빈공간이 생기지 않도록 형성하여 주었다.
또한, Ir 막의 경우는 그 두께를 충분히 두껍게 형성함으로써, Ir 막 단독으로 고온공정의 산화방지막 및 하부전극의 역할을 겸하도록 하였다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2g는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 캐패시터 제조공정을 도시한 단면도이고, 도3은 본 발명의 일실시예에 따른 강유전체 메모리 소자를 위에서 바라본 평면도이다.
먼저, 도2a 내지 도2b에 도시된 바와 같이 기판(30)에 활성영역과 필드영역을 정의하는 소자분리막(31)을 형성하고, 활성영역에 접합영역(32)을 형성한다. 도2a에는 워드라인과 비트라인으로 사용되는 게이트 전극은 도시되어 있지 않다.
이후에 전체 구조상에 제 1 층간절연막(33) 및 제 2 층간절연막(34)을 적층하여 형성하고, 적절한 마스크공정 및 식각공정을 수행하여 소정의 기판표면이 노출되는 캐패시터 콘택홀을 형성한다. 이때, 노출되는 기판 표면은 임플란트가 진행된 실리콘 기판, 도핑된 다결정실리콘 또는 에피택시 방법으로 형성된 실리콘이 된다.
제 2 층간절연막(34)으로는 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, MTO(Medium Temperature deposition of Oxide)막, HTO(High Temperature deposition of Oxide)막, TEOS(Tetra Ethyl Ortho Silicate)막 등이 다양하게 적용될 수 있으며, 제 2 층간절연막(34)을 증착한 후에 평탄화를 목적으로 화학기계연마를 적용할 수도 있다,
또한, 제 2 층간절연막(34)을 증착한 후에 평탄화 및 치밀화를 목적으로 400 ∼ 800℃ 의 온도에서 N2, O2, Ar, He, Ne, Kr, 오존 분위기에서 1초 ∼ 2 시간 동안 열처리가 수행될 수도 있다.
다음으로, 캐패시터 콘택홀과 제 2 층간절연막(34)을 포함하는 전체구조 상에 Ti(35), 제 1 TiN 막(36)을 적층 형성한다. 이때, Ti(35) 막의 두께는 10 ∼ 500Å 정도로 하고, 제 1 TiN 막(36)의 두께는 50 ∼ 3000Å 정도로 함이 바람직하다, 그리고 Ti(35), 제 1 TiN 막(36)은 일반적인 PVD 법(IMP, collimator 등), CVD 법 또는 ALD 법 등을 적용하여 형성된다.
CVD 법을 이용하여 Ti(35), 제 1 TiN 막(36)을 형성하는 경우에는, 증착공정중에 티타늄실리사이드(TiSi2)가 형성되므로, 후술한 별도의 열처리가 필요없으며 또한 제 2 TiN 막(37) 증착공정도 생략할 수 있는 장점이 있다.
CVD 법 이외의 방법으로 Ti(35), 제 1 TiN 막(36)을 형성한 경우에는, 이후에 이를 열처리하여 반도체 기판의 실리콘 원자와 티타늄(Ti)의 반응을 유발시켜 오믹콘택(ohmic contact)의 역할을 하는 티타늄실리사이드(TiSi2)를 형성한다.
이러한, 티타늄실리사이드를 형성하기 위한 열처리는 N2, NH3, He, Ar, Ne, Kr 등의 불활성 분위기에서 수행되며, 열처리 온도는 600 ∼ 1000℃ 정도로 한다.
전술한 티타늄실리사이드를 형성하기 위한 열처리는 확산로(diffusion furnace)에서 수행되거나, 급속 열처리 공정(Rapid Thermal Process : RTP)을 이용할 수도 있는데, 확산로에서 수행되는 경우는 10분 내지 1시간 동안 수행되며, RTP 공정의 경우는 1초 내지 10분 정도 수행된다.
이와같이 티타늄 실리사이드를 형성한 후에, 티타늄 실리사이드의 형성을 안정화하기 위하여 100 ∼ 500Å 정도 두께의 제 2 TiN 막(37)을 제 1 TiN 막(36) 상에 추가로 형성한다. CVD 법으로 Ti(35), 제 1 TiN 막(36)을 형성한 경우에는 제 2 TiN 막(37) 형성공정이 생략됨은 전술한 바와같다.
본 발명의 일실시예에서는 실리사이드를 형성하기 위한 막으로 TiN/Ti 적층을 이용하였으나 이외에도, TaN/Ta, TiAlN/Ti, TaSiN/Ta, TiSiN/Ti, TaAlN/Ta, RuTiN/Ti, RuTaN/Ta 적층구조를 이용할 수도 있다.
다음으로, 콘택홀을 완전히 채우면서 상기 제 2 TiN(37) 상에 플러그로 사용될 텅스텐(38)을 증착한다. 텅스텐 플러그를 사용하게 되면 폴리실리콘 플러그를 사용할 때와 같은 자연산화막이 형성되지 않으므로 플러그 특성이 향상된다.
증착되는 텅스텐의 두께는 플러그의 크기에 따라서 결정되는데, 플러그의 반경 0.30㎛인 경우라면 텅스텐을 약 3000Å 정도 증착하는 것이 바람직하며, 반경이 0.25㎛ 인 경우에는 1500 ∼ 3000Å 정도로 한다.
다음으로, 도2c에 도시된 바와같이 텅스텐(38), 제 2 TiN 막(37), 제 1 TiN 막(36) 및 Ti 막(35)에 대한 전면 에치벡 공정을 진행한다. 이러한 전면 에치벡 공정에 의해 텅스텐(38), 제 2 TiN 막(37), 제 1 TiN 막(36) 및 Ti 막(35)은 캐패시터 콘택홀 내부로 소정깊이 만큼 리세스되며 한편, 제 2 층간절연막(34) 상에 형성된 Ti(35), 제 1 TiN 막(36), 제 2 TiN 막(37) 및 텅스텐(38)은 제거된다.
리세스 되는 깊이는 후속 공정을 고려하여 결정되는데, 500 ∼ 1500Å 정도면 적당하다.
다음으로 도2d에 도시된 바와같이, 제 2 층간절연막 및 리세스된 플러그 구조상에 접착층(39)과 이리듐 막(40)을 적층하여 형성한다.
접착층(39)으로는 Al2O3 막이 사용되며, CVD 법 또는 ALD 법 을 이용하여 증착된다. 이러한 접착층(39)은 이리듐 막(40)에 대한 접착층의 역할과 이리듐막(40)/텅스텐 플러그(38)간의 상호확산을 방지하는 역할을 동시에 수행한다.
또한, 접착층은 5 ∼ 50Å 정도로 충분히 얇은 두께를 갖게하여 텅스텐 플러그(38)와의 전기적 연결이 이루어지도록 한다.
상기 접착층은 부도체이나, 충분히 얇게 증착하면 텅스텐 플러그와 전기적 연결이 이루어 지는 것이 확인되고 있다. 이러한 동작에 대한 확실한 설명은 현재로서는 불가능하나, 대략적으로 2가지 관점에서 이러한 전기전도가 가능한 것으로 판단된다.
첫 번째는, 접착층(Al2O3)을 충분히 얇게 (10Å 이하) 사용하는 경우, 터널링(tunneling) 현상에 의해 전기전도가 가능한 것으로 판단된다. 터널링 현상이란, 전기적 연결에 있어서는 energy barrier 가 있어서, 그 자체로는 전기적 연결이 불가능한 것처럼 보이나, 이러한 부도체를 충분히 얇게 사용하면 그 사이의 전계(electric field)가 상당히 커지기 때문에 상기 barrier를 관통하여 전기가 통한다는 이론이다.
두 번째 관점으로는, 접착층(Al2O3)이 충분히 얇기 때문에, 후속 열 공정에서 접착층에 미소 크랙(crack) 들이 다수개 발생하고, 이러한 미소 크랙들을 통하여 전기가 통하리라고 판단된다.
현재, FeRAM 제조공정에서는 두 번째 관점에 기초하여 공정을 진행하고 있다. 즉, 접착층(Al2O3)을 얇게 증착한 후, 열 공정을 이용하여 접착층에 미세한 크랙을 유발시킨다.
이후에, 그 상부에 이리듐막을 증착하면 전기적 연결이 아주 잘 이루어 지고 있다. 또한, 이러한 열공정을 접착층 증착후 곧 바로 수행하지 않아도, 다른 후속 열공정에 의해서도 전기적 전도가 이루어지고 있다.
이와같은 점을 참조하여, 접착층을 증착한 후에 플러그와의 전기적 연결특성을 향상시키기 위하여 급속열처리를 수행한다.
이와같은 급속열처리는 N2, NH3, Ar 등의 비산화 분위기에서 수행되며, 공정온도는 600 ∼ 1000℃ 로 하고 공정시간은 1초 내지 5분으로 한다.
다음으로 접착층(39) 상에 하부전극 및 배리어막의 역할을 동시에 수행하는 이리듐막(40)을 증착한다. 이때, 이리듐막(40)은 두껍게 증착되는데, 이는 리세스된 플러그 구조를 완전히 매립하여 표면이 평탄화하고, 또한 산소에 대한 방지막의 역할도 수행할 수 있도록 하기 위해서이다.
이리듐막의 두께는 500 ∼ 5000Å 정도로 두껍게 설정하며, 이리듐막의 증착방법으로는 단차피복성이 양호한 CVD법 또는 ALD 법을 적용한다.
이와같이 두꺼운 이리듐 막(40)은 하부전극의 역할과, 후속 고온 산화분위기에서 수행되는 강유전체 박막에 대한 열처리 공정에서 산소의 침투를 방지하여 플러그의 산화를 방지하는 산소배리어막(oxygen barrier)의 역할도 동시에 수행한다.
이와같이 이리듐막을 증착한 이후에, 도2e에 도시된 바와같이 적절한 패터닝 공정을 수행하여 이리듐 하부전극을 셀 단위로 1 bit 씩 분리한다.
이러한 패터닝 공정은 하드마스크 또는 포토레지스트를 이용하여 수행되며, 이러한 패터닝 공정 이후에 이리듐 막에 대한 열처리를 수행하여 막질을 개선할 수 도 있다.
이리듐 막의 막질을 개선하기 위한 열처리는 2 단계로 진행된다. 제 1 단계 열처리는 하부전극의 미세구조를 치밀화시키기 위한 목적으로 수행되며, 제 2 단계 열처리는 후속 열 공정에서 강유전체 박막/ 이리듐막 사이의 불균일 산화를 방지하기 위한 목적으로, 미리 이리듐막 표면에 얇은 이리듐산화막(IrOx)을 형성시키기 위해 수행된다.
제 1 단계 열처리는 N2, NH3, Ar 등의 비산화 분위기에서 수행되며, 급속열처리, 확산로등을 이용할 수 있다. 이러한 열처리의 공정온도는 400 ∼ 600℃ 의 비교적 저온에서 1분 내지 2 시간 동안 수행된다.
제 2 단계 열처리는 O2, O3, N2O 등의 산화분위기에서 수행되며, 급속열처리, 확산로, 플라즈마 열처리 등을 이용할 수 있다. 제 2 단계 열처리의 공정온도는 400 ∼ 700℃ 의 온도에서 1초 내지 1 시간 동안 수행된다.
이와같이 하부전극(40)을 패터닝한 이후에 도2f에 도시된 바와같이, 하부전극(40) 상에 BLT 막 등의 강유전체 박막(41)과 상부전극(42)을 차례로 증착한다.
본 발명의 일실시예에서 사용가능한 강유전체 박막으로는 BLT, SBT, SBTN, PZT 막 등이 적용가능하며, 강유전체 박막의 두께는 50 ∼ 2000Å 으로 한다. 또한, 강유전체 박막은 PVD 법, CVD 법, ALD 법 등을 이용하여 증착된다.
그리고, 강유전체 박막(41)에 대한 열처리는 상부전극 증착 전에 수행할 수도 있고 상부전극을 증착하고 나서 수행될 수도 있다.
강유전체 박막에 대한 열처리는 확산로 또는 급속열처리를 적용할 수 있으며, 또는 이 두가지 형태의 열처리 방법을 서로 혼합하여 여러 번 수행될 수도 있다.
이러한, 강유전체 박막에 대한 열처리는 O2, N2, Ar, 오존, He, Ne, Ar 분위기에서 400 ∼ 800℃ 의 온도에서 10분 내지 5 시간 동안 수행된다.
강유전체 박막(41) 상에 증착되는 상부전극(42)은 PVD 법, CVD 법, ALD 법 등으로 증착되며, 사용물질로는 백금이 주로 사용된다. 또는 백금 외에도 Pt/IrOx, IrOx, Ir/IrOx, Ru/RuOx, RuOx 등이 다양하게 사용될 수 있으며, 증착되는 상부전극의 두께는 100 ∼ 2000Å 으로 설정한다.
본 발명의 일실시예에 따른 강유전체 캐패시터는 MTP(Merged Top-electrode and Plate-line) 구조를 사용하며, 따라서 도3에 도시된 바와같이 상부전극(42)이 라인 타입으로 패터닝되어 플레이트 라인 역할을 겸비하며, 플레이트 라인의 끝단에만 후속 금속배선과 연결되는 콘택(50)이 형성된다.
전술한 바와같은 본 발명을 적용하여 MTP 구조의 강유전체 캐패시터를 제조하면, 하부전극 형성공정이 단순화 되므로, 공정마진이 크게 증가되어 열 안정성이 뛰어나고 전기적 특성이 우수한 고밀도 FeRAM 소자 제작이 가능해진다.
또한, 캐패시터의 전기적 특성 uniformity가 매우 뛰어나기 때문에 소자의 수율향상 및 원가절감에도 크게 기여할 것이라 예상된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 기술적 사상에 따라 하부전극 형성을 단순화한 강유전체 캐패시터를 적용하면, 고온의 산화분위기에서 열처리가 필수인 강유전체 메모리 소자 제조시 열 안정성과 전기적 특성이 우수한 고밀도 강유전체 소자의 제조가 가능해지며 또한, 캐패시터의 전기적 특성 uniformity가 매우 뛰어나기 때문에 소자의 수율향상 및 원가를 절감시키는 효과가 있다.
도1a 내지 도1f는 종래기술에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도,
도2a 내지 도2g는 본 발명의 일실시예에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도,
도3은 본 발명의 일실시예에 따라 형성된 FeRAM의 캐패시터의 평면도.
*도면의 주요부분에 대한 부호의 설명*
30 : 기판 31 : 소자분리막
32 : 접합영역 33 : 제 1 층간절연막
34 : 제 2 층간절연막 35 : 티타늄막
36 : 제 1 티타늄 질화막 37 : 제 2 티타늄질화막
38 : 텅스텐막 39 : 접착층
40 : 이리듐막 41 : 강유전체
42 : 상부전극

Claims (21)

  1. 반도체 기판 상에 형성된 층간절연막을 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀;
    상기 콘택홀 내에 리세스되어 매립된 텅스텐플러그 및 상기 텅스텐플러그를둘러싼 배리어막으로 이루어진 플러그 구조;
    상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 증착된 접착층;
    상기 접착층 상에 형성되되, 상기 리세스된 플러그 구조를 매립하며 형성된 이리듐 하부전극;
    상기 이리듐 하부전극 상에 형성된 강유전체 박막; 및
    상기 강유전체 박막 상에 형성된 상부전극
    을 포함하는 강유전체 메모리 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 접착층은 Al2O3 막으로 5 ∼ 50Å 의 두께를 갖으며, 상기 이리듐 하부전극은 500 ∼ 5000Å 의 두께를 갖는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.
  3. 제 1 항에 있어서,
    상기 배리어막은
    TiN/Ti 적층구조 또는 TaN/Ta, TiAlN/Ti, TaSiN/Ta, TiSiN/Ti, TaAlN/Ta, RuTiN/Ti, RuTaN/Ta 중 어느 하나로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.
  4. 제 1 항에 있어서,
    상기 배리어막은
    TiN/TiN/Ti 적층구조로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.
  5. 제 1 항에 있어서,
    상기 상부전극은 MTP 구조를 갖는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.
  6. 반도체 기판 상에 층간절연막을 형성하고 이를 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀을 형성하는 단계;
    상기 층간절연막 및 상기 콘택홀의 표면을 따라 배리어막을 형성하는 단계;
    상기 배리어막 상에 텅스텐을 증착하여 상기 콘택홀을 매립한 후, 상기 배리어막 및 상기 텅스텐을 상기 콘택홀 내부로 일정깊이 리세스 시킨 플러그 구조를 형성하는 단계;
    상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 접착층을 형성하는 단계;
    상기 리세스된 플러그 구조를 매립하여 평탄화된 표면을 갖는 이리듐 하부전극을 상기 접착층 상에 형성하는 단계;
    상기 이리듐 하부전극을 분리하는 패터닝 공정을 수행하는 단계;
    상기 패터닝된 이리듐 하부전극 상에 강유전체 박막을 형성하는 단계: 및
    상기 강유전체 박막상에 상부전극을 형성하는 단계
    를 포함하는 강유전체 메모리 소자의 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 접착층을 형성하는 단계는
    CVD 법 또는 ALD 법을 이용하여 Al2O3 막을 5 ∼ 50 Å 정도 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  8. 제 6 항에 있어서,
    상기 접착층을 형성하는 단계는
    접착층 형성후 급속열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 급속열처리는
    N2, NH3, Ar 분위기와 600 ∼ 1000℃ 에서 1초 내지 5분 동안 수행되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  10. 제 6 항에 있어서,
    상기 이리듐 하부전극을 형성하는 단계는,
    CVD 법 또는 ALD 법을 이용하여 500 ∼ 5000 Å 정도 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 이리듐 하부전극을 분리하는 패터닝 공정을 수행하는 단계는
    상기 이리듐 하부전극에 대한 2 단계의 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 2 단계 열처리 중 제 1 단계 열처리는,
    N2, NH3, Ar 분위기와 400 ∼ 600℃ 의 온도에서 1분 내지 2 시간 동안 수행되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  13. 제 11 항에 있어서,
    상기 2 단계 열처리 중 제 2 단계 열처리는,
    O2, O3, N2O 의 산화분위기와, 400 ∼ 700℃ 의 온도에서 1초 내지 1 시간 동안 수행되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  14. 제 6 항에 있어서,
    상기 배리어막을 형성하는 단계는,
    상기 콘택홀과 상기 층간절연막의 표면을 따라 PVD 법 또는 ALD 법을 이용하여 Ti막과 제 1 TiN 막을 적층 형성하는 단계; 및
    실리사이드 형성을 위한 급속열처리를 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  15. 제 14 항에 있어서,
    상기 배리어막을 형성하는 단계는,
    상기 실리사이드 형성을 위한 급속열처리 공정이후에 제 2 TiN 막을 상기 제 1 TiN 막 상에 형성하는 공정을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  16. 제 6 항에 있어서,
    상기 배리어막을 형성하는 단계는,
    상기 콘택홀과 상기 층간절연막의 표면을 따라 CVD 법을 이용하여 Ti 막과 제 1 TiN 막을 적층 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  17. 제 6 항에 있어서,
    상기 배리어막 및 상기 텅스텐을 상기 콘택홀 내부로 일정깊이 리세스 시키는 단계는,
    전면 에치벡 공정을 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  18. 제 6 항에 있어서,
    상기 패터닝된 이리듐 하부전극 상에 강유전체 박막을 형성하는 단계는,
    상기 강유전체 박막에 대한 열처리 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  19. 제 6 항에 있어서,
    상기 강유전체 박막상에 상부전극을 형성하는 단계는,
    상기 강유전체 박막에 대한 열처리 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  20. 제 6 항에 있어서,
    상기 강유전체 박막상에 상부전극을 형성하는 단계는,
    상기 상부전극을 라인형태로 패터닝하여 MTP 구조를 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 상부전극은 백금, Pt/IrOx, IrOx, Ir/IrOx, Ru/RuOx, RuOx 중 어느 하나를 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
KR10-2003-0051745A 2003-07-26 2003-07-26 강유전체 메모리 소자의 캐패시터 및 그 제조방법 KR100537203B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0051745A KR100537203B1 (ko) 2003-07-26 2003-07-26 강유전체 메모리 소자의 캐패시터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0051745A KR100537203B1 (ko) 2003-07-26 2003-07-26 강유전체 메모리 소자의 캐패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050012612A KR20050012612A (ko) 2005-02-02
KR100537203B1 true KR100537203B1 (ko) 2005-12-16

Family

ID=37224556

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0051745A KR100537203B1 (ko) 2003-07-26 2003-07-26 강유전체 메모리 소자의 캐패시터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100537203B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935387B1 (ko) 2009-07-10 2010-01-06 주식회사 엘에스텍 레이저를 이용한 패턴형성장치
KR100952201B1 (ko) 2009-07-10 2010-04-09 주식회사 엘에스텍 레이저를 이용한 패턴형성장치
KR100952202B1 (ko) 2009-09-11 2010-04-09 주식회사 엘에스텍 도광판용 패턴형성장치

Also Published As

Publication number Publication date
KR20050012612A (ko) 2005-02-02

Similar Documents

Publication Publication Date Title
KR100578212B1 (ko) 엠티피 구조의 강유전체 캐패시터 및 그 제조 방법
KR100449949B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
KR100450669B1 (ko) 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법
KR100399072B1 (ko) 강유전체 메모리 소자의 제조 방법
KR20030023143A (ko) 반도체 소자 및 그 제조 방법
KR100504693B1 (ko) 강유전체 메모리 소자 및 그 제조방법
US7052951B2 (en) Ferroelectric memory devices with enhanced ferroelectric properties and methods for fabricating such memory devices
KR100537203B1 (ko) 강유전체 메모리 소자의 캐패시터 및 그 제조방법
KR100355777B1 (ko) 집적회로 구조물 및 그 제조방법
KR100846366B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100418570B1 (ko) 강유전체 메모리 소자 제조방법
KR100531462B1 (ko) 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법
KR100883136B1 (ko) 오픈형 확산배리어막 구조를 갖는 강유전체 메모리 소자및 그 제조 방법
KR100465832B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100463240B1 (ko) 강유전체 메모리 소자의 제조 방법
KR20040008899A (ko) 강유전체 메모리 소자 및 그 제조 방법
KR20050002028A (ko) 배리어메탈의 산화를 방지하기 위한 하부전극을 구비한강유전체 캐패시터 및 그 제조 방법
KR100470159B1 (ko) 이리듐 플러그를 구비한 강유전체 메모리 소자 및 그 제조방법
KR100448235B1 (ko) 강유전체 캐패시터의 제조방법
KR20020002613A (ko) 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수있는 반도체 메모리 소자 및 그 제조 방법
KR20030023142A (ko) 반도체 소자 제조 방법
KR20050041185A (ko) 하부전극이 절연막에 의해 분리된 구조를 갖는강유전체메모리소자의 제조 방법
KR20040001869A (ko) 강유전체 메모리 소자의 제조 방법
KR20040008638A (ko) 하부전극이 절연막에 고립된 구조를 갖는 강유전체 메모리소자의 제조방법
KR20040008627A (ko) 강유전체 메모리소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee