KR100333686B1 - 에프알에이엠 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 FRAM(ferroelectric random access memory) 기억 소자의 캐패시터 제조 방법을 제공하고, 캐패시터의 신뢰성 있는 패터닝을 위해서 웨이퍼의 스크라이브 래인에 정렬키가 완만한 단차를 갖도록 형성하는 방법을 제공하고자 하는 것으로, 이를 위해서 본 발명은 상기 기억 소자를 위한 트랜지스터가 형성된 반도체 기판상에 평탄화된 절연층을 형성하는 단계; 상기 절연층 내에 상기 소자 형성 영역 이외의 다른 영역에 정렬키를 형성하는 단계; 상기 정렬키의 단차가 완만하게 되도록 열처리 하는 단계; 상기 완만한 단차 형상의 정렬키를 갖는 절연층 상에 정렬키 형상 유지를 위한 보호층을 형성하는 단계; 및 상기 소자 형성영역에 상기 평탄화된 절연층 상에 강유전층을 갖는 캐패시터를 형성하고, 상기 정렬키를 이용하여 캐패시터를 패터닝하여 강유전층을 갖는 기억 소자를 형성하는 단계를 포함한다.

Description

에프알에이엠 소자의 캐패시터 제조방법{Ferroelectirc random access memory}

본 발명은 FRAM(Ferroelectric Random Access Memory) 소자의 캐패시터 형성 방법에 관한 것이다. 특히, FRAM 소자에서 캐패시터의 신뢰성 있는 패터닝을 위한 개선된 정렬키의 형성 방법에 의해 캐패시터를 형성하는 FRAM 소자의 캐패시터 제조방법에 관한 것이다.

일반적으로, FRAM은 통상의 DRAM과 유사한 구조와 동작원리를 가진 반도체 기억 소자로서, DRAM과 상이한 점은 강유전체라는 재료를 캐패시터의 유전체 재료로 사용하여 전원이 없어도 데이터를 유지할 수 있는 비휘발성 기억 소자라는 점이다. 따라서, 이러한 특징 때문에 DRAM 수준의 고속성을 가지면서도 하드디스크와 같은 비휘발성을 겸비하고 있어, 모든 기억 소자를 대체할 만한 유망한 소자로 간주되고 있다.

도 1은 이러한 FRAM에 사용되는 강유전체의 특성을 나타내는 전기장-분극의 이력곡선을 도시한 것이다. 이러한 FRAM은 도 1에 도시한 바와 같이, 전기장을 제거하여도 잔류분극이 존재하여 그 방향이 역전될 수 있는 강유전체의 성질을 이용하여, 그 방향에 따라 각각 "0"과 "1"을 정의하여, 정보를 기억하는 소자이다.

다음에, 종래의 FRAM 소자를 제조하는 방법에 대해 개략적으로 기술한다. 도 2는 평탄화를 위한 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 수행한 후의 FRAM 소자 하부의 셀의 단면을 도시한 단면도이다. 도 2의 상태에서 강유전체를 사용한 캐패시터가 형성될 것이다. 이러한 구조를 준비하는 과정은 잘알려진 바와 같이 반도체기판에 트랜지스터(T)를 형성하고 정보를 읽어내기 위한비트라인(BT)을 형성한 후, 나중에 형성될 캐패시터와 격리되게 상기 CMP를 적용하여 평탄화시킨 절연층(1)이 그 위에 형성된다.

한편, FRAM은 비휘발성 특성을 갖도록 하는 정보저장용으로써의 캐패시터를 구성하는 강유전층, 이를테면 Pb(Zr, Ti)O₃(PZT), SrBi₂Ta₂O₉(SBT) 등의 강유전체 물질을 사용한다. 캐패시터의 전극으로는 Pt, Ru, Ir 등의 금속과 RuO₂, IrO₂등 금속산화물이 이용된다.

이들 강유전체 물질을 증착함에 있어서 여러 가지 방법에 있지만, 현재 가장 안정적으로 사용되고 있는 방법은 스핀 코팅을 이용하는 방법이다. 스핀 코팅을 이용하여 강유전체 박막을 증착하는 경우, 증착하기 전에 하부층에 단차가 존재하면 단차에 따라 강유전체의 두께가 다르게 증착되어, 물성이 불균일하게 되는 문제점을 낳는다. 이러한 문제점을 해결하기 위해서 저집적 FRAM 소자의 경우 셀 지역에 하부층이 없는 지역을 형성하여, 이 위에 캐패시터를 형성함으로써, 물성이 균일한 지역만 선택적으로 사용하는 방법을 사용할 수 있다. 그러나, 이 경우 캐패시터가 별도의 영역에 형성되기 때문에 단위 셀의 면적이 커지게 되어, 소자 전체의 면적도 동시에 넓어지는 문제점을 갖는다. 고집적 FRAM의 경우에 있어서는 존재하게 된 하부층 상에 캐패시터를 형성해야 하는데, 단차의 문제점이 발생하므로 언급한 바와 같이 CMP 공정을 캐패시터 형성전에 수행하게 되는 것이다.

도 2와 같이 CMP를 수행하여 하부층의 단차를 제거한 후 캐패시터를 제조하게 되는데, 개략적으로 살펴보면, 하부전극 증착, 스핀 코팅에 의한 강유전체 증착, 상부전극 증착, 및 캐패시터 패터닝의 순서로 진행된다.

캐패시터를 패터닝하기 위해서는 포토레지스트를 코팅하여 패터닝을 위한 식각용 마스크를 형성하여야 한다. 그러나, 패터닝하기 전에 상기 캐패시터는 단차를 갖고 있지 않을 뿐만아니라, 전극물질 및 강유전 물질이 광학적으로 불투명하여 하부지역과 정렬이 불가능하여서 올바른 패터닝이 불가능하다는 문제점이 있다.

이러한 문제점을 해결하기 위해서 도 3에 도시한 바와 같이, 도 2에서 CMP 공정을 수행한 후의 캐패시터 형성 공정을 진행하기에 앞서, 차후 웨이퍼에 형성되는 스크라이브 레인(scribe lane) 지역에 정렬키를 형성함으로써 해결할 수 있다. 여기서, 스크라이브 레인이라고 하는 것을 웨이퍼 상에 필요한 소자들을 모두 형성한 후 각각의 절단하여 개별적으로 분리하게 되는데 이러한 분리를 위해 절단하기에 적합하도록 마련되는 영역이며, 이러한 지역은 소자에 영향을 미치는 영역이 아니므로 소자 공정중에 필요에 따라 이용할 수 있으므로, 상기한 바와 같이 캐패시터 형성을 위해서 사진식각시 사용되는 레티클(reticle)의 정렬을 위해 정렬키의 형성을 위한 영역으로 이용된다. 도 3은 웨이퍼의 스크라이브 레인으로 할당된 영역에 정렬키를 형성한 것을 화살표로 표시하여 도시한 것이다.

그럼에도 불구하고, 이와 같은 정렬키를 형성하여도 이후 캐패시터 형성을 위한 하부전극 증착 및 스핀 코팅에 의해 강유전층을 증착할 경우 정렬키가 형성된 영역의 스텝 커버리지(단차 피복성)가 비 대칭적이다. 이것을 도 4에 도시하였다. 도 4에서 K는 웨이퍼에 선정된 스크라이브 레인에 형성된 정렬키, 2는 이 정렬키 상에 형성되어진 캐패시터의 하부전극, 3은 강유전체층을 지칭한다. 도 4에 도시한 바와 같이, 스텝 커버리지가 비대칭적이기 때문에 정렬키가 파손되는 문제가 발생한다.

그러므로, 스크라이브 레인 지역에 정렬키를 형성하는 방법은 개선될 필요성이 있다. 즉 불투명한 물질을 스핀 코팅에 의해 증착할 경우 후속 층의 레티클 정렬이 가능한 것이다.

본 발명은 FRAM 기억 소자의 캐패시터 패터닝에 있어서, 올바른 패터닝을 수행하기 위해서 웨이퍼의 선정된 스크라이브 레인 지역에 형성되는 정렬키에 대해 원할한 후속 층 레티클 정렬공정을 수행할 수 있도록 하는 개선된 정렬키 형성방법을 제공하며, 이를 본 발명의 목적으로 한다.

도 1은 강유전체의 특성을 나타내는 전기장-분극의 이력곡선을 보인 그래프.

도 2는 CMP를 수행한 강유전체 기억 소자 하부의 셀 단면도.

도 3은 스크라이브 래인에 정렬키가 형성된 것을 나타낸 단면도.

도 4는 강유전체 적층에 의한 정렬키의 파손을 도시한 단면도.

도 5a 내지 도 5c는 본 발명의 정렬키 형성단계를 도시한 공정 흐름도.

도 6은 본 발명에 따라 강유전체를 포함하는 캐패시터 소자가 형성된 상태의 정렬키의 단면을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 절연층 2 : 하부전극

3 : 강유전체층 4 : MTO층

K : 정렬키

상기한 본 발명의 목적을 달성하기 위해, 본 발명에서는 FRAM(ferroelectric random access memory) 기억 소자의 캐패시터 제조 방법에 있어서, 상기 기억 소자를 위한 트랜지스터가 형성된 반도체 기판상에 평탄화된 절연층을 형성하는 단계; 상기 절연층 내에 상기 소자 형성 영역 이외의 다른 영역에 정렬키를 형성하는 단계; 상기 정렬키의 단차가 완만하게 되도록 열처리 하는 단계; 상기 완만한 단차 형상의 정렬키를 갖는 절연층 상에 정렬키 형상 유지를 위한 보호층을 형성하는 단계; 및 상기 소자 형성영역에 상기 평탄화된 절연층 상에 강유전층을 갖는 캐패시터를 형성하고, 상기 정렬키를 이용하여 캐패시터를 패터닝하여 강유전층을 갖는 기억 소자를 형성하는 단계를 포함하는 FRAM의 캐패시터 형성 방법을 제공한다.

바람직하게, 본 발명에 따라 상기 정렬키는 소자 절단을 위한 선정된 스크라이브 래인 영역에 형성되도록 한다. 이 영역은 웨이퍼로부터 소자를 절단할 때에 사용되는 영역이므로 레티클 정렬을 위한 기준으로서 효과적으로 사용될 수 있다.

바람직하게, 본 발명에 따라, 상기 정렬키를 형성하기 위한 식각 마스크는 상기 스크라이브 래인을 형성하기 위해 준비된 식각 마스크를 사용하여 형성될 수 있다. 따라서, 별도의 마스크가 필요없이 효과적이다.

또한, 본 발명에 따라, 바람직하게, 상기 절연층은 고온에서 유동성이 있는 BPSG로 형성될 수 있다. 그러므로, 정렬키의 단차가 완만한 형상을 용이하게 획득할 수 있다.

본 발명에 따라, 특정 캐패시터의 패터닝을 정렬키를 기준으로 확실하고 신뢰성있게 형성할 수 있으며, 이러한 공정을 사용하여 FRAM 기억 소자를 제조할 수 있다.

다음에, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 기술한다. 도면 전체를 통해 동일 참조부호는 동일 구성요소를 지칭한다.

본 발명에 따른 FRAM의 캐패시터 제조방법에 따라서, 캐패시터의 패터닝은 웨이퍼에 마련된 정렬키를 기준으로 레티클 정렬이 보다 정확하게 되어 원활하게 수행될 수 있다. 본 발명에 따른 FRAM 기억 소자는 고집적화를 도모한 것이므로 캐패시터는 셀 영역 상에 형성되고, 캐패시터를 형성하기 이전의 공정은 여러 가지방법으로 수행될 수 있다. 앞에서도 언급한 바와 같이, 본 발명의 따른 FRAM 기억 소자의 캐패시터는 평탄화된 하지층 상에 형성된다. 평탄화는 본 발명이 이것으로 한정되는 것은 아니나 바람직하게 CMP로 행해진다.

FRAM 기억 소자를 구성하는 능동소자로서의 트랜지스터(T) 및 이위에 형성된 층들은 도 2에 도시한 구조를 갖도록 형성될 수 있다. 상기한 바와 같은 CMP 공정이 적용된 평탄화된 절연층(1)은 본 발명의 실시예에 따라 BPSG가 사용될 수 있다. 이 BPSG로 된 절연층(1)은 도 2에 도시한 바와 같이 단차가 있는 표면 상에 형성되므로 이 절연층(1) 역시 단차를 갖게 되므로 CMP 공정의 적용으로 평탄화되었다.

본 발명에 따라, 평탄화된 절연층(1) 상에 소망하는 캐패시터를 형성하기에 앞서, 웨이퍼 상에 선정된 스크라이브 레인 지역에 정렬키를 형성하기 위한 식각 공정이 수반된다. 도 5a는 스크라이브 레인 지역에 식각공정에 의해서 형성한 정렬키(K)가 형성된 웨이퍼의 일부 단면을 도시한 단면도이다.

이와 같은 스크라이브 래인을 형성시 사용되는 식각용 마스크를 사용하여 정렬키를 형성할 수 있다. 식각은 잘알려진 바와 같이 습식, 건식, 혹은 이들의 조합으로 형성할 수 있다.

그러나, 단차 피복성의 악화를 고려하여 본 발명에서는 어닐링 공정을 통하여 절연층(1)을 구성하는 BPSG를 플로우시킴으로써, 도 5b와 같이 단면이 완만한 단차를 갖도록 절연층(1a)를 형성한다. 따라서, 본 발명에 따른 정렬키의 단면은 완만한 단차를 갖는 것이 특징이다. 고온에서 BPSG는 유동성이 있어 단차를 완만하게 하되 소자영역에서 절연층(1)으로서의 BPSG막은 이미 평탄화되어 있으므로 평탄화는 그대로 유지된다.

이어서, 도 5c와 같이 BPSG막 상에 MTO(medium temperature oxide)층(4)이 더 형성되는데, 이것은 단차가 완만하게 된 형상을 이후의 열처리 공정에서도 그대로 유지하기 위한 것이다.

이와 같이 본 발명에 따른 정렬키를 형성한 후에 FRAM 기억 소자를 위한 캐패시터 형성 공정이 진행된다. 도 6과 같이 캐패시터 하부전극(2) 및 강유전체층(3)이 도 5c의 단계 후에 형성되는 것이다. 도 6에서 알 수 있듯이, 강유전체가 스핀 코팅에 의해서 증착되었을 때, 정렬키의 단면 형상의 완만한 단차구조이므로 단차를 갖는 정렬키 형상을 그대로 유지할 수 있기 때문에 다음 공정에서 이와 같이 그대로 유지된 정렬키를 기준으로 하여 레티클 정렬을 정확하게 배치할 수 있다.

본 발명은 이와 같이 고집적 FRAM 기억 소자의 캐패시터 패터닝 공정에 효과적으로 사용될 수 있다. 그러나, 이에 국한되지 않고, 정렬키를 이용한 다른 패터닝 공정에도 적용할 수 있음은 당업자에게 자명할 것이다.

이상에서 설명되어진 바와 같이, 본 발명에 의하면, 고집적 강유전체 메모리 소자의 제조공정에 있어서, 이를테면 하부의 트랜지스터 혹은 CMOS층에 대한 상부 캐패시터 구성요소의 패터닝을 위한 레티클 정렬을 신뢰성 있고 안정적으로 수행할 수 있으므로 소자제작을 안정하게 진행하여 수율이 향상될 수 있다. 더욱이, 디자인 룰 여유가 충분히 확보될 수 있고, 고집적화를 적용할 수 있어 칩사이즈의 최소화를 적용할 수 있다.

Claims (3)

1. FRAM 소자의 캐패시터 형성방법에 있어서,

   상기 소자를 위한 트랜지스터가 형성된 반도체기판상에 평탄화된 BPSG층을 형성하는 단계;

   상기 소자 형성 영역 이외의 다른 영역에서상기 BPSG층을 일부두께 선택적으로 식각하여 정렬키를 형성하는 단계;

   상기 정렬키의 단차가 완만하게 되도록 상기 BPSG층을 플로우시키는 단계;

   상기 완만한 단차 형상의 정렬키를 갖는 상기 BPSG층 상에 정렬키 형상 유지를 위한 보호층을 형성하는 단계; 및

   상기 소자 형성영역의 상기 보호층 상에 강유전층을 갖는 캐패시터를 형성하고, 상기 정렬키를 이용하여 상기 캐패시터를 패터닝하는 단계

   를 포함하는 것을 특징으로 하는 FRAM의 캐패시터 형성방법.
2. 제1항에서,

   상기 보호층은 MTO층인 것을 특징으로 하는 FRAM의 캐패시터 형성 방법.
3. 제 1 항에 있어서,

   상기 평탄화된 BPSG층을 형성하는 단계는, 상기 BPSG층을 증착한 후 CMP를 싱시하는 단계를 포함하는 것을 특징으로 하는 FRAM의 캐패시터 형성 방법.