WO2005104198A1 - 半導体基板およびその製造方法 - Google Patents

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WO2005104198A1
WO2005104198A1 PCT/JP2004/005794 JP2004005794W WO2005104198A1 WO 2005104198 A1 WO2005104198 A1 WO 2005104198A1 JP 2004005794 W JP2004005794 W JP 2004005794W WO 2005104198 A1 WO2005104198 A1 WO 2005104198A1
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insulating film
interlayer insulating
pattern
film
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PCT/JP2004/005794
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Tetsuo Yaegashi
Kouichi Nagai
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Fujitsu Limited
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a semiconductor device having a ferroelectric film.
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • non-volatile magnetic disk devices have been used as large-capacity auxiliary storage devices for storing programs and data.
  • magnetic disk drives have the disadvantages of being large and mechanically fragile, consuming large amounts of power, and having low access speeds when reading and writing information.
  • an EEPROM or a flash memory that stores information in the form of electric charges in a floating gate electrode has been increasingly used as a nonvolatile auxiliary storage device.
  • a flash memory has a cell configuration similar to that of a DRAM, so it can be easily formed at a large integration density, and is expected to be a large-capacity storage device comparable to a magnetic disk device.
  • FeRAM ferroelectric memory device
  • each memory cell transistor is composed of a single MOS FET as in the case of DRAM, and the dielectric film in the memory cell capacitor is formed of PZT (Pb (Zr, Ti) Os) or PL ZT (Pb (Z r, T i , La) 0 3), further SBT (S r B i 2 T a 2 0 3), SB TN (S r B i 2 (Ta, Nb) 2O3) ferroelectric such as With a configuration that replaces the body Therefore, integration at high density and integration density is possible.
  • the FeRAM controls the spontaneous polarization of the ferroelectric capacitor by applying an electric field
  • the writing speed is 1000 times or more faster than that of EE PROM or flash memory where writing is performed by injection of a hot electron. It also has the advantageous feature that power consumption is reduced to about 1 Z10.
  • the lifetime is long and it is thought that the number of times of rewriting can be 100,000 times that of flash memory. Background art.
  • FIG. 1 shows a configuration of a conventional Fe RAM 20.
  • a Fe RAM 20 is formed on a p-type or n-type Si substrate 21 having a p-type well 21 A and an n-type well 21 B defined by a field insulating film 22. Yes, said! )
  • a gate electrode 24A having a polycide structure is formed via a gate insulating film 23A.
  • a gate electrode 24B having a polycide structure is formed on the n-type well 21B via a gate insulating film 23B.
  • n-type diffusion regions 21a, 21 are formed on both sides of the gate electrode 24A, and in the n-type well 21B, on both sides of the good electrode 24B.
  • P-type diffusion regions 21c and 21d are formed.
  • the gate electrode 24A extends on the field oxide film 22 outside the active region, and forms a part of the word line (WL) of FeRAM.
  • Each of the gate electrodes 24A and 24B has a sidewall insulating film, and a SiON cover film having a thickness of about 200 nm formed by a CVD method on the Si substrate 21 so as to cover the field insulating film 22. Covered by 25.
  • the cover film 25 is further covered with a SiO 2 interlayer insulating film 26 having a thickness of about 1 ⁇ m formed by a CVD method using TEOS gas as a raw material, and a surface of the interlayer insulating film 26. Has been planarized by the CMP method.
  • a Ti film having a thickness of 10 to 30 nm, preferably about 20 nm, and a Pt film having a thickness of 100 to 300 nm, preferably about 175 nm are formed on the planarized surface of the interlayer insulating film 26.
  • a lower electrode 27 stacked sequentially a membrane, 100 a thickness 300n m, or preferably about 240 nm of PZT ((P b (Z r , T i) 0 3) PZLT ((Pb, La) (Zr, Ti) O3) ferroelectric capacitor insulating film 28, and the thickness formed on the ferroelectric capacitor insulating film 28 is 100 to 300 nm, preferably about A ferroelectric capacitor having a configuration in which an upper electrode 29 made of 200 nm IrOx is sequentially laminated is formed.
  • the Ti film and the Pt film are typically formed by sputtering, while the ferroelectric capacitor insulating film 28 is typically formed by sputtering at 725 ° C.
  • the ferroelectric film 28 is preferably added with Ca and Sr, and formed by a spin-on method, a sol-gel method, a MOD (metal organic deposition) method, or a MOC VD method other than sputtering.
  • ferroelectric capacitor insulation film 28 PZT Oh Rui Besides PL ZT film, SBT (S r B 12 ( T a, Nb) 2O9) film, BTO (B i 4 T i 2O12) film It is possible to use Further, by using a high dielectric film such as a BST ((Ba, Sr) TiO3) film or an STO (SrTiO3) film instead of the ferroelectric capacitor insulating film 28, It is also possible to form The IrOx film constituting the upper electrode 29 is typically formed by sputtering. Incidentally, as the upper electrode 29, a PtH- ⁇ SRO (SrRuOa) film can be used instead of the IrOx film.
  • SrRuOa PtH- ⁇ SRO
  • the ferroelectric capacitor is covered with an encapsulation layer 330A made of 1203 having a thickness of about 5011111 formed by a sputtering method at room temperature, and the encapsulation layer 330A is and we covered by a separate a 1 2 ⁇ 3 Enkiyappu layer 330 formed on the more a thickness of about 20 nm to sputtering on the film 26.
  • the A12O3 encapsulation layer 330 is considered as a barrier film that PUt the entry of hydrogen.
  • S i 0 2 interlayer insulation film 30 is S i H4, there have the S i 2 F 6, S i 3 F 8, polysilane compounds such as S i 2 F 3 C 1, or S iF4 or TEOS as a raw material, preferably by plasma CVD It is formed so as to have a thickness of about 400 m above the upper electrode 29, and a contact horn 3OA, which exposes the upper electrode 29 and the lower electrode 27 in the interlayer insulating film 30, respectively.
  • contact horns 30 C, 30 D, 30 E and 30 F are formed which extend into the interlayer insulating film 26 and expose the diffusion regions 21 a, 21 b, 21 c and 21 d, respectively. Have been.
  • a contact hole 30G exposing the word line pattern WL formed on the element isolation film 22 is formed.
  • the exposed surface of the upper electrode 29 or the lower electrode 27 is directly contacted with the inner wall surface of the contact hole.
  • the contact film 31A or 318 made of a conductive nitride such as TIN is formed to a thickness of about 5011111 so as to be in direct contact with the TIN contact film 31A.
  • the conductor plugs 32 a made of W is also said to have you to contact Ho Honoré 30B on the T i N contact layer 31 on the B, and conductor plugs 32 B made of W, WF 6, a r Oyopi It is formed by a CVD method using a gas mixture of H2.
  • Ti / TiN adhesion layers 31C to 31G are formed on the inner wall surfaces of the contact holes 30C to 30G, respectively.
  • W plugs 32C to 32G are formed so as to fill the respective contact holes.
  • interlayer insulating film 30 wiring patterns 33A to 33F made of A1 are formed corresponding to the W plugs 32A to 32G, respectively, and the wiring patterns 33A to 33F are Then, it is covered with a next interlayer insulating film made of a SiO 2 film formed by a plasma CVD method.
  • the interlayer insulating film 34 is formed using 31114, or a polysilane compound made of Si 2 F 6 , Si 3 F 8 , Si 2 F 3 C 1, or the like, or TEOS as a raw material. Can be.
  • a protective insulating film 35 made of SiO 2 is formed on the interlayer insulating film 34 to a thickness of 100 nm or more by a plasma CVD method.
  • the protective insulating film 35 thus formed covers the slit (cavity) exposed in the planarization step (CMP) following the formation of the interlayer insulating film 34.
  • contact holes 35A and 35B are formed in the protective insulating film 35 so as to penetrate through the interlayer insulating film 34 and expose the horizontal lines 33A and 33F, respectively.
  • W plugs 37A and 37B are formed on the inner wall surfaces of the T and N contact layers 36A and 36B, respectively.
  • wiring patterns 38A and 38B made of A1 or A1 alloy are formed to be in contact with the tiflBW plugs 37A and 37B.
  • TiN adhesion films 36A and 36B that cover inner wall surfaces of the contact holes 35A and 35B extend.
  • wiring patterns 38A and 38B are covered with an interlayer insulating film 39 formed in the same manner as the interlayer insulating film 30 or 34, and further covered with a protective insulating film 40 similar to the protective insulating film 35. After that, wiring patterns 41A to 41E including a bit line (BL) pattern are formed on the protective insulating film 40.
  • BL bit line
  • the FeRAM 20 of FIG. 1 is manufactured by the steps of FIGS. 2A to 2F.
  • S is formed so as to cover the gate electrodes 24A and 24B.
  • An iO2 interlayer insulating film 26 is formed to a thickness of about 1 / ⁇ m by a plasma CVD method using TEOS as a raw material. Further, after the interlayer insulating film 26 is flattened by the CMP method, a Ti film and a Pt film are sequentially deposited to a thickness of 20 nm or 175 nm, respectively.
  • a ferroelectric film such as PLZT to which Ca and Sr are preferably added is formed to a thickness of 24 Onm.
  • the PL ZT film thus formed is 125 seconds at 725 ° C. for 20 seconds in an oxygen atmosphere. It is crystallized by a rapid heat treatment process with a heating rate of CZ seconds.
  • an IrOx film is formed on the ferroelectric film to a thickness of 200 nm by a sputtering method.
  • the upper electrode 29 is formed.
  • the ferroelectric film is again heat-treated at 650 ° C. for 60 minutes in an oxygen atmosphere, Defects introduced into the ferroelectric film during the film sputtering step and the patterning step are compensated.
  • a resist pattern is formed so as to include the upper electrode 29, and the ferroelectric film is patterned using the resist pattern as a mask to form the ferroelectric capacitor insulating film 28.
  • the interlayer insulating film 26 is dehydrated by performing a heat treatment in a nitrogen atmosphere.
  • a resist pattern is formed on the encapsulation layer 33OA formed in this manner, and the Pt / Ti layer is patterned using the resist pattern as a mask to form a lower electrode 27.
  • the second encapsulation layer 330 is formed such that the encapsulation layer 330 covers the underlying encapsulation layer 33OA.
  • an interlayer insulating film 30 is formed on the encapsulation layer 330 by using a polysilane such as SiH 4 , Si 2 F 6 , Si 3 F 8 Si 2 FsC 1 as described above. It is formed to a thickness of about 1200 nm by a plasma CVD method using a compound or SiF4 as a raw material.
  • the interlayer insulating film 30 can be formed using TEOS as a raw material.
  • the interlayer insulating film 30 is polished by a CMP method until the thickness measured from the surface of the upper electrode 29 becomes about 400 nm, and flattened. Then dehydrated in FIG 2 the interlayer insulating film 30 in the step of B, after the N2 plasma ⁇ Rui N 2 0 using a plasma connexion KoTsuta, by a resist process using mixed gas of CHFs and CF4 and Ar, wherein Contact holes 3OA and 30B are formed in the interlayer insulating film 30 so as to penetrate the encapsulation layers 330 and 33OA so as to expose the upper electrode 29 and the lower electrode 27, respectively.
  • the structure formed in this manner is subjected to a heat treatment at 550 ° C. for 60 minutes in an oxygen atmosphere to form a ferroelectric capacitor insulating film 28 accompanying the formation of the contact holes 3OA and 30B. To restore the film quality inferiority.
  • a resist pattern R having openings corresponding to the contact horns 30C to 3OF is formed on the structure of FIG. 2B, and the interlayer insulating films 30 and 26 are formed using the resist pattern R as a mask.
  • contact holes 30C to 30F exposing the diffusion regions 21a to 21d, respectively.
  • FIG. 2C and the following description the formation of the contact hole 30G shown in FIG. 1 is omitted for simplicity.
  • a TiN film 31 is sputtered on the interlayer insulating film 30 to a thickness of about 50 nm.
  • the TiN film 31 is formed so as to continuously cover the inner wall surface and the bottom surface of the contact hole 31A and the inner wall surface and the bottom surface of the contact hole 31B.
  • the TiN film 31 thus formed contacts the exposed portion of the upper electrode 29 on the bottom surface of the contact hole 31A, and exposes the lower electrode 27 on the bottom surface of the contact hole 3IB. Contact the department.
  • the TiN film 31 still makes contact with the exposed diffusion regions 2 la to 21 d in the contact holes 30 C to 3 OF.
  • a W layer 32 is formed on the TN film 31 by a CVD method using WFs, Ar and ⁇ 2 on the structure of FIG. Deposit to fill each of the 30 F.
  • H2 is used in the CVD process of the W layer.
  • the entire ferroelectric capacitor including the ferroelectric film 28 includes the encapsulation layers 330 and 33 OA and the TiN film 31.
  • H 2 invites because it is continuously covered by The problem does not reach the electric conductor film 28, and the problem of inferior characteristics of the ferroelectric capacitor due to reduction is avoided.
  • the W layer 32 on the interlayer insulating film 30 is polished and removed by a CMP method, and as a result, the W layer portion remaining in the contact holes 30A to 30F causes W plugs 32A to 32F are formed respectively. Further, as a result of the CMP step, the TiN film 31 is also flattened, and TiN patterns 31A to 31F are formed corresponding to the respective contact holes 3OA to 30F. You.
  • the W plug 32A is in contact with the upper electrode 29 made of IrO via the Tin pattern 31A. 1A does not react with conductive oxides such as IrOx, and therefore does not increase contact resistance.
  • the Fe RAM 20 shown in FIG. 1 can be obtained by forming a multilayer 33 ⁇ 4 structure on the structure shown in FIG. 2F by an ordinary process.
  • Patent Document 1 Japanese Patent Application Laid-Open No. H11-2199222 Disclosure of the Invention
  • the lower electrode 27 and the ferroelectric capacitor insulating film 28 typically have a thickness of about 200 nm, and the upper electrode 29 has a thickness of 25 O nm.
  • the ferroelectric capacitor has a height of about 650 nm on the interlayer insulating film 26.
  • the interlayer insulating film 30 is very thin so that the surface of the interlayer insulating film 30 is as flat as possible. Large, typically around 2.6 / m, thicknesses are being formed.
  • the above-described chemical mechanical polishing step is performed in a state where the Fe RAM 20 is formed in the semiconductor wafer 200.
  • various Fe RAM chips 2 ⁇ 2 ON
  • each including the above-mentioned Fe RAM 20 are formed.
  • dicing C 200 into individual chips along a scribe line a desired FeRAM is manufactured.
  • the integration density of Fe RAM 20 may be different for each chip even on the same wafer. For example, as shown in FIG. A chip of 30%, a chip of 50%, a chip of 80% and a force are formed close to each other on the semiconductor wafer 200, for example, in a region corresponding to an exposure range by the same reticle.
  • the density of the ferroelectric capacitors C is low as shown in FIG.
  • the interlayer insulating film 30 is deposited so as to cover the ferroelectric capacitor C, the interlayer insulating film 30 fills the space between the protruding ferroelectric capacitors C and becomes thin.
  • the interlayer insulating film 30 is formed thick because the space between the ferroelectric capacitors C is small.
  • the ferroelectric capacitor C has the same configuration as that of FIG.
  • the thickness of the interlayer insulating film 30 is originally controlled even if the llff of the interlayer insulating film 30 is controlled to a predetermined value. In the region where the value is large, the thickness of the interlayer insulating film 30 is larger than the predetermined value even when the CMP process is performed. Therefore, for example, in the process of FIG. When the exposed dry etching is performed, the openings 30A and 30B to be formed may not reach these electrodes.
  • the film thickness monitor pattern is formed in the vicinity of a chip having a large film thickness of the interlayer insulating film 30, the interlayer insulating film 30 after the CMP process is formed by such a film thickness monitor pattern. If HJ ⁇ is controlled, polishing may be excessive in a region where the thickness of the interlayer insulating film 30 is small.
  • Such a problem is caused by the fact that the formation density, that is, the area ratio of ferroelectric capacitors is different. This is due to the fact that the polishing of the substrate including the area is managed by a single ⁇ ? Monitor pattern, which can be supported by providing multiple thickness monitor patterns with different heights according to the shape of the ferroelectric capacitor. Although it is thought that it is possible, it is generally difficult to form such monitor patterns with different heights, and the ⁇ ? Monitor pattern is automatically placed in an appropriate area on the scribe line when designing the semiconductor integrated circuit device. Therefore, it is difficult to form a ferroelectric capacitor at a desired location corresponding to the formation density of the ferroelectric capacitor.
  • the measurement is performed using the ferroelectric capacitor itself without using a monitor pattern.However, such an optical measurement requires a certain level of plane, and the actual ferroelectric capacitor needs to be monitored using a film thickness monitor. It is difficult to use as a pattern. According to one aspect of the invention,
  • a first step structure including a plurality of step portions formed on the surface of the wafer at a first area ratio
  • a second step structure comprising a plurality of step portions formed on the surface with a second, different area ratio
  • a semiconductor substrate comprising an interlayer insulating film formed on the surface so as to cover the first and second step structures and having a planarized surface
  • a first pattern group including a plurality of patterns is formed on the surface so as to surround the first film thickness monitor pattern
  • a second pattern group consisting of another plurality of patterns is formed on the surface so as to surround the second thickness monitor pattern
  • the first film thickness monitor pattern and the first pattern group have a third area ratio
  • the second film thickness monitor pattern and the second pattern group have a fourth area ratio
  • a semiconductor substrate having a different area ratio from the third area ratio to the fourth area ratio is used.
  • a first step structure including a wafer, a plurality of steps formed on the surface of the wafer at a first area ratio, and a plurality of steps formed at the surface with a second larger area ratio
  • a method of manufacturing a semiconductor device comprising: a second step structure comprising: a second step structure; and an interlayer insulating film formed on the surface so as to cover the first and second step structures.
  • the polishing step includes, on the surface, a first film thickness monitor pattern surrounded by a plurality of patterns and formed at a third area ratio substantially equal to the first area ratio; and A semiconductor device manufacturing method executed using a second film thickness monitor pattern surrounded by another plurality of patterns and formed at a fourth area ratio substantially equal to the second area ratio. Is provided.
  • At least two monitors having different area ratios are polished by a CMP method when polishing an interlayer insulating film covering a strong step structure.
  • a CMP method when polishing an interlayer insulating film covering a strong step structure.
  • an interlayer insulating film is deposited on each film thickness monitor pattern with the same thickness as that actually deposited on the plurality of step structures.
  • Jgff after polishing of the interlayer insulating film can be controlled to a desired value.
  • a first step structure including a plurality of step portions formed on the surface of the wafer at a first area ratio
  • a second step structure comprising a plurality of step portions formed on the surface with a second, different area ratio
  • a semiconductor substrate comprising an interlayer insulating film formed on the surface so as to cover the first and second step structures and having a planarized surface
  • At least one film thickness monitor pattern covered by the interlayer insulating film On a disgusting surface, at least one film thickness monitor pattern covered by the interlayer insulating film;
  • the tiff's own surface consists of a plurality of patterns surrounding the film thickness monitor pattern.
  • a semiconductor substrate having a turn group formed thereon is provided.
  • a first step structure including a wafer, a plurality of steps formed on the surface of the wafer at a first area ratio, and a plurality of steps formed on the surface at a second, larger area ratio.
  • a second step structure comprising: a second step structure; and an interlayer insulating film formed on the surface so as to cover the first and second step structures.
  • the HJ ⁇ monitor pattern is formed together with other patterns at an area ratio substantially equal to the second area ratio,
  • the method for manufacturing a semiconductor device includes a step of polishing the interlayer insulating film by a chemical mechanical polishing method
  • the method of manufacturing a semiconductor device wherein the polishing step is performed using the enzyme monitor pattern so that the film thickness of the interlayer insulating film determined by the customer monitor pattern is equal to or less than an allowable film thickness upper limit.
  • a first step structure including a wafer, a plurality of steps formed on the surface of the wafer at a first area ratio, and a plurality of steps formed at the surface with a second larger area ratio
  • a second step structure comprising: a second step structure; and an interlayer insulating film formed on the surface so as to cover the first and second step structures.
  • a thickness monitor pattern is formed at an area ratio substantially equal to the first area ratio together with other patterns, and
  • the method for manufacturing a semiconductor device includes a step of polishing the interlayer insulating film by a chemical mechanical polishing method
  • the polishing step is performed by using the ⁇ ? Monitor pattern so that the film thickness of the interlayer insulating film obtained by the JJIff monitor pattern does not fall below an allowable film thickness lower limit. Will be «
  • the area ratio of the region including the monitor pattern can be reduced by using an interlayer insulating film of the step structure. It is possible to correspond to the area ratio of the critical part in J ⁇ ⁇ management.
  • the thickness of the insulating film By controlling the thickness of the insulating film by the Hff monitor pattern, it becomes possible to keep the thickness of the interlayer insulating film within a desired range.
  • FIG. 1 is a cross-sectional view showing the structure of a conventional Fe RAM
  • FIG. 2A to 2F are diagrams showing the manufacturing process of the FeRAM of FIG. 1;
  • FIG. 3 is a plan view showing a semiconductor wafer including a chip region of Fe RAM
  • FIG. 5 is another diagram illustrating the problem of the present invention.
  • FIG. 6 is a diagram illustrating a first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view illustrating the ⁇ ? Monitor pattern in FIG. 6;
  • FIG. 8A and 8B are plan views illustrating the thickness monitor pattern in FIG. 6;
  • FIG. 9 is a diagram illustrating optimization of the CMP process according to the first embodiment of the present invention. Flow chart showing nine optimization processes;
  • FIG. 11 is a cross-sectional view illustrating a configuration of an Fe RAM according to a second embodiment of the present invention
  • FIGS. 12A to 12J are diagrams illustrating manufacturing processes of the Fe RAM according to the second embodiment of the present invention. It is. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 6 is a plan view showing a 100-part of a semiconductor wafer according to one embodiment of the present invention.
  • a plurality of chip regions 100 A, 100 B, 100 C are formed on the semiconductor substrate 100 by scribe lines 101.
  • Each chip area contains a memory-ceno Vfg area in which a large number of Fe RAMs similar to that described in FIG. 1 are formed.
  • Chip regions having different area ratios of the electric capacitors are included.
  • the surface A chip area with a moment of 30%, a chip area with 50% and a chip area with 80% are formed.
  • the area ratio of the ferroelectric capacitor is defined as an area occupied by a plurality of ferroelectric capacitors formed in the chip region defined by the scribe line 101.
  • the present invention controls the thickness of the polished interlayer insulating film.
  • at least two types of film thickness monitor patterns A and B are arranged on the scribe line 101.
  • FIG. 7 is a cross-sectional view showing the principle of the film thickness monitor patterns A and B.
  • the film thickness monitor patterns A and B are preferably made of a metal pattern having a flat surface and preferably high reflectivity.
  • the reflected light reflected by the film thickness monitor patterns A and B and the interlayer insulating film 3 Due to the interference of the light reflected on the surface of No. 0, the value of the interlayer insulating film 30 remaining on the motor pattern is measured.
  • the film thickness monitor patterns A and B have a rectangular shape in a plan view.
  • the monitor patterns A and B are forces that are automatically arranged in appropriate empty areas on the scribe line 101 when designing the semiconductor device.
  • a large number of dummy patterns D are arranged around the film thickness monitor patterns A and B.
  • the area ratios of the patterns A and B including the dummy patterns in the periphery are changed.
  • the area ratio is set to 30% as shown in FIG. 8A
  • the area ratio is set to 80% as shown in FIG. 8B.
  • Each of the dummy patterns D has a smaller area than the film thickness monitor pattern A or B, and can be freely arranged on the scribing line 101 in order to realize a desired area ratio.
  • by forming the pattern D with a larger area it is possible to add a function to the pattern D if necessary.
  • the semiconductor substrate having such two types of film thickness monitor patterns having different area ratios was polished by the CMP method; ⁇ , on the film thickness monitor pattern A, a residual interlayer insulating film corresponding to an area ratio of 30% was formed. On the other hand, a thick interlayer insulating film corresponding to an area ratio of 80% remains on the pattern B having a large film thickness. Therefore, when the minimum value of the area ratio of the ferroelectric capacitors formed on the wafer 100 is 30% and the maximum value is 80%, the film thickness monitor patterns A, By measuring the Mff of the interlayer insulating film 30 using B, as shown in FIG.
  • FIG. 10 shows a flowchart of the CMP process corresponding to FIG.
  • the interlayer insulating film 30 is polished in Step 1, and then, in Step 2, the thickness t i of the interlayer insulating film 30 is measured using the film thickness monitor pattern A.
  • the film thickness t 2 (t 2 > ti) of the interlayer insulating film 30 is measured using the film thickness monitor pattern B, and in the step 4, the film thickness ti is set to a predetermined upper limit film thickness t upper limit. Is determined.
  • Step 4 If the determination result in Step 4 is YES, the thickness of the interlayer insulating film 30 does not reach the desired upper limit film thickness even in the thinnest portion, and additional polishing is performed in Step S5. After additional polishing in step 5, the process returns to step 2 again.
  • the film thickness of the interlayer insulating film 30 is at least the desired upper limit film thickness at least in the thinnest part. It is determined whether or not 2 exceeds the desired upper limit film thickness.
  • step 6 If the determination result in step 6 is YES, additional polishing in step 5 is performed, and the process returns to step 2. On the other hand, if the determination result in step 6 is NO, ⁇ ? : Is the desired upper limit ⁇ ? Next, in step 7, the film thickness 11 is equal to or larger than the desired lower limit film thickness t lower limit. Is confirmed. If the determination in step 7 is YES, the polishing process for that wafer ends.
  • step 7 determines whether the polishing has failed.
  • the range of the area ratio of the ferroelectric capacitor is set at the time of designing the semiconductor device in accordance with the allowable range of FIG. By setting it properly, the polishing failure in step 7 can be practically avoided.
  • the polishing failure such as the state I that occurs when the polishing is optimized using only the expansion pattern A in Fig. 9 or only the thickness monitor pattern B in Fig. 9
  • the failure of polishing such as the state ⁇ ⁇ ⁇ that occurs when the polishing is performed optimally, and to improve the production yield of the semiconductor device.
  • FIG. 11 is a cross-sectional view showing the configuration of the FeRAM on the element region 401A according to the second embodiment of the present invention.
  • the Fe RAM of FIG. 11 has the same configuration as the Fe RAM 20 of FIG. 1, and is defined by the finolode insulating film 122! It is formed on a p-type or n-type Si substrate 121 having a 1-type A-type hologram 1 21 A and an n-type type 1-type hologram 1 2 1 B, and a polycide structure is formed on the p-type 1-type hologram 1 21 A.
  • the gate electrode 124A is formed via the gate insulating film 123A.
  • a gate electrode 124B having a polysilicon structure is formed on the n-type well 121B via a gate insulating film 123B.
  • n-type diffusion regions 1 2 1 a and 1 2 1 b are formed on both sides of the gate electrode 1 2 4 A, and the n-type well 1 2 1 In B, p-type diffusion regions 121c and 121d are formed on both sides of the gate electrode 124B.
  • the gate electrode 124A extends on the field oxide film 122 outside the active region, and forms a part of the word line (WL) of the FeRAM.
  • Each of the gate electrodes 124A and 124B has a sidewall insulating film, and is formed on the Si substrate 121 by a CVD method so as to cover the field insulating film 122. It is covered by a SiON cover film 125 of about 200 nm. The cover film 125 is further covered with a SiO 2 interlayer insulating film 126 having a thickness of about 1 ⁇ m formed by a CVD method using TEOS gas as a raw material. It is planarized by the CMP method.
  • a Ti film having a thickness of 10 to 30 nm, preferably about 20 nm, and a Pt film having a thickness of 100 to 300 nm, preferably about 175 nm are formed on the planarized surface of the interlayer insulating film 126.
  • DOO successively a lower electrode 127 of the laminated structure is 100 to 300 nm thick, preferably about 240 nm of PZT ((P b (Z r , T i) 0 3) or P ZLT ((Pb, La) (Z r, T i) and 0 3) ferroelectric capacitor insulation film 1 28 of the ferroelectric capacitor thickness formed on the insulating film 128 is from 100 to 3 00 nm, preferably about 200 nm
  • a ferroelectric capacitor having a configuration in which an upper electrode 129 made of IrOx is sequentially laminated is formed.
  • the Ti film and the Pt film are typically formed by sputtering.
  • the capacitor insulating film 128 is typically crystallized by performing a rapid heat treatment at 725 ° C. for 20 seconds in an oxygen atmosphere after sputtering.
  • the ferroelectric film 128 is preferably doped with Ca and Sr, and is formed by a spin-on method, a sol-gel method, a MOD (metal organic deposition) method, or an MO CV D method other than sputtering.
  • the ferroelectric capacitor insulating film 128 there are two layers 21: SBT (SrB i 2 (Ta, Nb) 2O9) film, BTO (B i 4T i 2 i ⁇ 2 ) film, etc.
  • the IrOx film constituting the upper electrode 129 is typically formed by sputtering.
  • P t film or SRO (S r R u 0 3 ) film in place of I r Ox film.
  • the ferroelectric capacitor insulating film 128 easily undergoes reduction when exposed to a reducing atmosphere associated with the semiconductor process, particularly hydrogen, and the electrical characteristics are reduced. Remarkably inferior.
  • the ferroelectric capacitor is covered with an encapsulation layer 43 OA made of Al 2 O 3 having a thickness of about 50 nm formed by a sputtering method at room temperature, Further, the encapsulation layer 430 A is more covered with another A L2_rei 3 Enkiyappu layer 430 formed in said thickness of about 100 nm by sputtering link on the interlayer insulating film 126.
  • the ⁇ 2 ⁇ 3 encapsulation layers 430, 430 ⁇ function as barrier films for PJjh entry of hydrogen.
  • S i 0 2 interlayer insulating film 130 is S i H4, S i 2 F 6 is had, S i 3 Fs, polysilane compounds such as S i 2F3C 1, or S i F 4 or
  • the upper electrode 129 is formed to have a thickness of about 400 nm above the upper electrode 129 by a CVD method using TEOS as a raw material, preferably a plasma CVD method.
  • the contact holes 13 OA and 130 B expose the 129 and the lower electrode 127, respectively, and extend into the interlayer insulating film 126 to expose the diffusion regions 121 a, 121, 121 c and 121 d, respectively. Holes 130C, 130D, 130E and 13OF are formed. Further, in the interlayer insulating film 130, a contact hole 130G exposing the word line pattern WL formed on the element isolation film 122 is formed.
  • the contact horns 13 OA and 130 B are directly contacted with the inner wall surfaces of the respective contact holes, and directly with the exposed surface of the upper electrode 129 or the lower electrode 127.
  • An adhesion film 131A or 131B made of a conductive nitride such as TIN is formed to a thickness of about 50 nm so as to be in contact with the TIN adhesion film 131A.
  • a mixed gas of the conductor plug 132B made of W, WFe, Ar and H2 was used on the TiN adhesion film 131B. It is formed by the CVD method.
  • Ti / TiN adhesion layers 131C to 131G are formed on the inner wall surfaces of the contact holes 130C to 130G, respectively.
  • W plugs 132C to 132G are formed on top of each of 131C to 131G so as to fill the respective contact holes.
  • Each of the W plugs 132A to 32G is further formed on the eyebrow insulating film 130.
  • wiring patterns 133 A to 133 F made of A 1 are formed, and the wiring patterns 133 A to 133 F are made of the next interlayer insulating film made of a SiO 2 film formed by a plasma CVD method. Covered by 134.
  • the interlayer insulating film 134 may be formed S i H or S i 2 Fe and S i 3 F 8, S i 2 FsC 1 Porishirani ⁇ product so forth, or TEOS as a raw material.
  • a protective insulating film 135 made of SiO 2 is formed on the interlayer insulating film 134 to a thickness of 100 nm or more by a plasma CVD method.
  • the protective insulating film 35 thus formed covers the slit (cavity) exposed in the planarization step (CMP) following the formation of the interlayer insulating film 134.
  • contact holes 135A and 135B are formed in the protective insulating film 135 to penetrate the interlayer insulating film 134 and expose the wiring patterns 133A and 133F, respectively.
  • W plugs 137A and 137B are formed on the inner wall surface of 135B via the TiN adhesion layers 136A and 136B, respectively.
  • the wiring patterns 138A and 138B are covered by an interlayer insulating film 139 formed in the same manner as the interlayer insulating film 130 or 134, and furthermore, by a protective insulating film 140 similar to the protective insulating film 135. After being covered, the protective insulating film 1
  • Rooster B / ⁇ patterns 141 A to 141 E including bit line (B L) patterns are formed on 40.
  • an interlayer insulating film 126 is formed on a silicon substrate 121.
  • a conductive film 127 A for forming the lower electrode 127 and a ferroelectric film for forming the ferroelectric capacitor insulating film 128 are formed on the interlayer insulating film 126. It is formed uniformly so as to cover 128 A, the conductive film 127 A forming the upper electrode, and the element region 401 A and the scribe region 410 B.
  • the conductive film 12 9 A and the ferroelectric film 1 28 A thereunder are sequentially patterned to thereby form the conductive film 1 27 in the element region 401 A.
  • a large number of ferroelectric capacitor insulating films 128 and upper electrodes 129 are formed on A at a predetermined area ratio.
  • a plurality of memory cell arrays having different area ratios are formed on the substrate 121 by being separated by the scribe regions 401B.
  • the patterning of the ferroelectric film 129A and the upper electrode 129 simultaneously with the high-reflectivity conductive pattern 129B are performed. Force The same thread and the same thickness as the upper electrode 12 9 are formed in the same thickness, and the ferroelectric film 12 28 A is patterned to form a ferroelectric under the conductor pattern 12 9 B. A pattern 128B is formed simultaneously with the tflt self-ferroelectric capacitor insulating film 128. The structure of FIG. 12B is further heat-treated in an oxygen atmosphere to compensate for oxygen vacancies introduced into the ferroelectric capacitor insulating film 128. In the step of FIG. 12B, the patterning of the upper electrode 12 9 and the conductive pattern 12 9 B, and the patterning of the ferroelectric capacitor insulating film 1 28 and the conductive pattern 1 This is done using the same mask.
  • the body pattern is formed such that the area ratio including the conductor pattern (129B) is the same as the area ratio of the upper electrode (129).
  • two types of Hff monitor patterns having different area ratios are formed on the scribe region 401B.
  • FIG. 1 2 C steps, FIG. 1 2 A 1 2 0 3 film N forming the Enkiyappu layer 4 3 0 A on the structure of B is knitted yourself element regions 4 0 1 A and a scribe region 4 0 1 B is formed so as to cover 50 nm in thickness, for example, evenly.
  • the Enkiyappu layer 43 OA is formed.
  • the conductive film 127A is patterned to form the lower electrode layer 127, whereby a ferroelectric capacitor FC having the lower electrode layer 127 is formed in the element region 401A.
  • a conductive pattern 127A is formed in the scribe area 401B. Form. The patterning of the lower electrode 127 and the conductive pattern 127B is performed using the same mask. As described above, in the vicinity of the expansion monitor pattern 127M, a large number of dummy patterns are formed at an area ratio corresponding to the area ratio of the ferroelectric capacitor FC, as in FIGS. 8A and 8B. Have been. These dummy patterns are preferably formed at the same time as the formation of the ferroelectric capacitor FC. In this case, each dummy pattern has the same layer structure as the ferroelectric capacitor FC.
  • the next interlayer insulating film 130 is formed on the interlayer insulating film 126 to have a thickness of, for example, 1.6 ⁇ m, and the film thickness of the interlayer insulating film 130 is By polishing, the thickness is reduced to a desired thickness range of 0.9 ⁇ 0, 1 / im.
  • the CMP process of FIG. 12H is performed by using two types of the film thickness monitor patterns 127 M having different area ratios and performing optimization according to the flowchart of FIG.
  • the thickness after polishing of 130 is That is, the range is set to 0.9 ⁇ 0. 0 ⁇ over the entire wafer.
  • the A 1 2 Omicron 3 Enkiyappu Contact holes 130A and 13OB are formed to penetrate the layers 43O and 43OA to expose the upper electrode 127 and the lower electrode 127, respectively.
  • the present invention has been described with respect to the method of manufacturing the FeRAM including the step of flattening the interlayer insulating film covering the ferroelectric capacitor by the CMP method.
  • the present invention is not limited to these, and the present invention is not limited thereto.
  • the present invention can be applied to general manufacturing of semiconductor devices or electronic devices including semiconductor devices. That is, the present invention can be variously modified and changed within the scope of the claims.
  • the thickness of the interlayer insulating film obtained using the film thickness monitor pattern B and the HJ? Of the interlayer insulating film obtained using the film thickness monitor pattern A are determined empirically or theoretically. If it is known in advance, it is possible to make the film thickness of the interlayer insulating film within a desired range using only the film thickness monitor pattern B in state ⁇ , and the present invention includes such a case. In this case, it is necessary to form a dummy pattern around the film thickness pattern B in accordance with the area ratio of the region where the ferroelectric capacitors are formed most densely on the substrate.
  • the CMP process is stopped when the film thickness of the interlayer insulating film obtained by the film thickness monitor pattern B reaches the upper limit of the allowable film thickness, so that the thickness of the interlayer insulating film in the entire substrate falls within the allowable range. It becomes possible.
  • the present invention includes such a case.
  • a dummy pattern is formed around the film thickness monitor pattern A in accordance with the area ratio of the region on the substrate where the ferroelectric capacitors are sparsely formed. Then, by stopping the CMP process immediately before the film thickness of the interlayer insulating film determined by the monitor pattern A reaches the allowable lower limit of Hi, the thickness of the interlayer insulating film in the entire substrate can be kept within the allowable range. It will be possible. Industrial applicability ''
  • the present invention in the manufacture of a semiconductor device having a plurality of step structures having different area ratios, when polishing an interlayer insulating film covering such step structures by a CMP method, at least two film thicknesses having different area ratios are used. By performing the film thickness measurement using the monitor pattern, it becomes possible to control lff of the interlayer insulating film after polishing to a desired value.

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Abstract

半導体基板はウェハと、前記ウェハ上の表面上に第１の面積率で形成された複数の段差部よりなる第１の段差構造と、前記表面上に第２の、異なった面積率で形成された複数の段差部よりなる第２の段差構造と、前記表面上に、前記第１および第２の段差構造を覆うように形成され、平坦化表面を有する層間絶縁膜とよりなり、前記表面上に、前記層間絶縁膜により覆われて少なくとも第１および第２の膜厚モニタパターンを有し、前記表面上には前記第１の膜厚モニタパターンを囲むように別の複数のパターンよりなる第１のパターン群が形成され、前記表面上には前記第２の膜厚モニタパターンを囲むように別の複数のパターンよりなる第２のパターン群が形成され、前記表面上において前記第１の膜厚モニタパターンおよび前記第１のパターン群は第３の面積率を有し、前記第２の膜厚モニタパターンおよび前記第２のパターン群は第４の面積率を有し、前記第３の面積率と前記第４の面積率とは互いに異なる。

Description

明細書 .
半導体基板およびその製造方法 技術分野
本発明は一般に半導体装置に係り、 特に強誘電体膜を有する半導体装置に関す る。
いわゆる DR AMあるいは SR AM等の半導体記憶装置はコンピュータを始め とする情報処理装置において高速主記憶装置として広く使われているが、 これら は揮発性の記憶装置であり、翁源をオフにすると記憶された情報は失われてしま う。 これに対し、 従来よりプログラムやデータを格納する大容量補助記憶装置と して不揮発性の磁気ディスク装置が使われてレ、る。
し力 し、 磁気ディスク装置は大型で機械的に脆弱であり、 消費電力も大きく、 さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。 これに対 し、 最近では不揮発性補助記憶装置として、 フローティングゲート電極に情報を 電荷の形で蓄積する E E P ROMあるいはフラッシュメモリが使われていること が多くなつている。 特にフラッシュメモリは DRAMと同様なセル構成を有する ため大きな集積密度に形成しやすく、 磁気ディスク装置に匹敵する大容量記憶装 置として期待されている。
一方、 E E P R OMゃフラッシュメモリでは、 情報の書き込みがトンネル絶縁 膜を介してのフローティングゲート電極へのホットエレクトロンの注入によって なされるため、 必然的に書き込みに時間がかかり、 また情報の書き込みおよぴ消 去を繰り返すとトンネル絶縁膜が劣ィ匕してしまう問題が生じていた。 トンネル絶 縁膜が劣ィ匕してしまうと書き込みあるいは消去動作が不安定になってしまう。 これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置 (以 下 Fe RAMと記す） が提案されている。 かかる F e RAMでは個々のメモリセ ルトランジスタが D R AMの場合と同様に単一の MO SFETよりなり、 メモリ セルキャパシタ中の誘電体膜を PZT (Pb (Z r， T i) Os) あるいは PL Z T (Pb (Z r， T i， La) 03)、 さらには SBT (S r B i 2T a203)、 SB TN (S r B i2 (Ta, Nb) 2O3) 等の強誘電体に置き換えた構成を有してお り、 高レ、集積密度での集積が可能である。 また、 F e RAMは電界の印加により 強誘電体キャパシタの自発分極を制御するため、 書き込みをホットエレク トロン の注入によって行なう EE PROMやフラッシュメモリに比べて書き込み速度が 1000倍あるいはそれ以上速くなり、 また消費電力が約 1 Z 10に低減される 有利な特徴を有している。 さらにトンネル酸化膜を使う必要がないため寿命も長 く、 フラッシュメモリの 10万倍の書き換え回数を確保できると考えられる。 背景技術 .
図 1は、 従来の F e RAM 20の構成を示す。
図 1を参照するに、 F e RAM20はフィールド絶縁膜 22により画成された p型ゥエル 21 Aと n型ゥエル 21 Bとを有する p型あるいは n型の S i基板 2 1上に形成されており、 前記！)型ゥエル 21 A上にはポリサイド構造のゲート電 極 24Aが、 ゲート絶縁膜 23 Aを介して形成されている。 また前記 n型ゥエル 21 B上には、 ポリサイド構造のゲート電極 24 Bがゲート絶縁膜 23 Bを介し て形成されている。 さらに前記 p型ゥエル 21 A中には、 前記ゲート電極 24 A の両側に n型拡散領域 21 a, 21 が形成されており、 前記 n型ゥエル 21 B 中には前記グート電極 24 Bの両側に p型拡散領域 21 c, 21 dが形成されて いる。 前記ゲート電極 24 Aは活性領域の外ではフィールド酸化膜 22上を延在 し、 Fe RAMのワード線 (WL) の一部を構成する。
前記ゲート電極 24A, 24Bの各々は側壁絶縁膜を有し、 前記 S i基板 21 上に前記フィールド絶縁膜 22を覆うように C V D法により形成された厚さが約 200 nmの S i ONカバー膜 25により覆われている。
前記カバー膜 25は、 さらに TEOSガスを原料とした CVD法により形成さ れた厚さが約 1 μ mの S i 02層間絶縁膜 26により覆われており、 前記層間絶 縁膜 26の表面は CMP法により平坦化されている。
さらに前記層間絶縁膜 26の平坦化表面上には厚さが 10〜 30 n m、 好まし くは約 20 nmの T i膜と、 厚さが 100〜300 nm、 好ましくは約 175 n mの P t膜とを順次積層した構造の下部電極 27と、厚さが 100〜 300n m、 好ましくは約 240 nmの PZT ((P b (Z r， T i) 03) あるいは PZLT ((Pb, La) (Z r, T i) O3) りなる強誘電体キャパシタ絶縁膜 28と、 前記強誘電体キャパシタ絶縁膜 28上に形成された厚さが 100〜300 nm、 好ましくは約 200 n mの I r Oxよりなる上部電極 29とを順次積層した構成 の強誘電体キャパシタが形成されている。 前記 T i膜おょぴ P t膜は、 典型的に はスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜 28は、 典型的にはスパッタリングの後、 酸素雰囲気中、 725° Cで 20秒間、 急速熱 処理を行うことにより結晶化される。 前記強誘電体膜 28は、 C aと S rとを添 加されているのが好ましく、 スパッタリング以外にも、 スピンオン法、 ゾルゲル 法、 MOD (metal organic deposition) 法、 あるいは MOC VD法により开成す ることができる。 また、 前記強誘電体キャパシタ絶縁膜 28としては、 PZTあ るいは PL ZT膜以外にも、 SBT (S r B 12 (T a , Nb) 2O9) 膜， BTO (B i 4T i 2O12)膜などを使うことが可能である。 また、前記強誘電体キャパシ タ絶縁膜 28の代わりに BST ((B a, S r) T i O3) 膜や STO (S r T i O3)膜などの高誘電体膜を使うことにより、 DRAMを形成することも可能であ る。 また、 前記上部電極 29を構成する I r Ox膜は、 典型的にはスパッタリン グにより形成される。 なお、 前記上部電極 29としては、 I r Ox膜の代わりに P tH-^SRO (S rRuOa) 膜を使うことも可能である。
ところで、 このようにして形成された強誘電体キャパシタでは、 半導体プロセ スに伴う還元性雰囲気、 特に水素に暴露されると前記強誘電体キャパシタ絶縁膜 28に容易に還元が生じてしまい、 電気特性が著しく劣化する。 このため前記強 誘電体キャパシタは、 常温下におけるスパッタリング法により形成された厚さが 約 5011111の 1203よりなるエンキヤップ層 330Aにより覆われており、 さ らに前記エンキャップ層 330 Aは、 前記層間絶縁膜 26上にスパッタリングに より約 20 nmの厚さに形成された別の A 12〇3エンキヤップ層 330により覆 われている。 ここで前記 A 12O3エンキャップ層 330は、 水素の進入を PUtす るパリア膜として機肯する。
前記エンキヤップ層 330上には、 S i 02層間絶縁膜 30が S i H4、 あるい は S i2F6， S i3F8, S i2F3C 1などのポリシラン化合物、 あるいは S i F4 あるいは TEOSを原料とした CVD法、 好ましくはプラズマ CVD法により、 前記上部電極 29から上で約 400 mの厚さになるように形成されており、 前 記層間絶縁膜 30中には前記上部電極 29および下部電極 27をそれぞれ露出す るコンタクトホーノレ 3 OA, 3 OB力 また前記層間絶縁膜 26中に延在し、 そ れぞれ前記拡散領域 21 a， 21 b， 21 cおよび 21 dを露出するコンタタト ホーノレ 30 C, 30D, 30 Eおよび 30 Fが形成されている。 また、 前記層間 絶縁膜 30中には、 前記素子分離膜 22上に形成されたワード線パターン WLを 露出するコンタクトホール 30Gが形成されている。
図 1の従来の F e RAM 20では、 前記コンタクトホール 3 OAおよび 30 B の各々において、 それぞれのコンタクトホール内壁面に直接に接するように、 ま た露出された上部電極 29あるいは下部電極 27の表面と直接に接するように、 T i Nなどの導電性窒化物よりなる密着膜 31 Aあるいは 318が約5011111の 厚さに形成され、 前記コンタクトホーノレ 3 OAにおいては前記 T i N密着膜 31 A上に、 Wよりなる導体プラグ 32 Aが、 また前記コンタクトホーノレ 30Bにお いては前記 T i N密着膜 31 B上に、 Wよりなる導体プラグ 32 Bが、 WF6， A rおよぴ H2の混合ガスを使った C V D法により形成されている。
また前記 F e RAM20では同様に、 前記コンタクトホール 30C〜30Gの それぞれの内壁面上に T i /T i N密着層 31 C〜 31 Gが形成されており、 前 記 T i/T i N密着層 31 C〜31 Gの各々の上には、 それぞれのコンタクトホ ールを充填するように、 Wプラグ 32C〜32 Gが形成されている。
さらに前記層間絶縁膜 30上には、 前記 Wブラグ 32 A〜 32 Gの各々に対応 して、 A 1よりなる配線パターン 33 A〜 33 Fが形成されており、 前記配線パ ターン 33A〜33Fは、 プラズマ CVD法により形成された S i O2膜よりな る次の層間絶縁膜 34により覆われている。 前記層間絶縁膜 30と同様に、 層間 絶縁膜 34は31114、 あるいは S i2F6や S i3F8、 S i 2F3C 1などよりなる ポリシラン化合物、 あるいは TEOSを原料として形成することができる。 さらに前記層間絶縁膜 34上には S i 02よりなる保護絶縁膜 35を、 プラズ マ CVD法により、 100 nm以上の厚さに形成する。 このようにして形成され た保護絶縁膜 35は、 層間絶縁膜 34の形成に続く平坦化工程 (CMP) により 露出されたスリット （空洞） を覆う。 さらに前記保護絶縁膜 35中には前記層間絶縁膜 34を貫通して、 前記酉線パ ターン 33 Aおよび 33 Fを露出するコンタクトホール 35 A, 35 Bがそれぞ れ形成され、 前記コンタクトホール 35A, 35 Bの内壁面上には、 T i N密着 層 36A, 36 Bをそれぞれ介して Wプラグ 37 A， 37Bが形成されている。 さらに前記保護絶縁膜 35上には、 tiflBWプラグ 37A, 37Bとコンタクト する A 1あるいは A 1合金よりなる配線パターン 38 A， 38 Bが形成される。 その際、 前記配線パターン 38 Aあるいは 38 Bと前記保護絶縁膜 35との間に は、 前記コンタクトホール 35 A， 35Bの内壁面を覆う T i N密着膜 36 A， 36 Bが延在する。
さらに前記配線パターン 38 A， 38 Bは、 前記層間絶縁膜 30あるいは 34 と同様にして形成された層間絶縁膜 39により覆われ、 さらに前記保護絶縁膜 3 5と同様な保護絶縁膜 40により覆われた後、 前記保護絶縁膜 40上にビット線 (BL) パターンを含む配線パターン 41 A〜41 Eが形成される。
図 1の F eRAM20は、 図 2 A〜図 2 Fの工程により製造される。
図 2Aを参照するに、 前記拡散領域 21 a〜21 dを形成され前記ポリサイド ゲート電極 24 A, 24Bを担持する S i基板 21上には、 前記ゲート電極 24 A， 24 Bを覆うように S i O2層間絶縁膜 26が T E O Sを原料としたプラズ マ CVD法により約 1 /^mの厚さに形成されている。 さらに前記層間絶縁膜 26 を CM P法により平坦化した後、 T i膜と P t膜とを順次、 それぞれ 20 nmお ょぴ 175 nmの厚さに堆積し、 その上にスパッタリングにより、 先にも説明し たように好ましくは C aと S rとを添加された P L Z Tなどの強誘電体膜を 24 Onmの厚さに形成する。 このようにして形成された PL ZT膜は、 酸素雰囲気 中、 725° Cにて 20秒、間、 125。 CZ秒の昇温速度の急速熱処理工程によ り結晶化される。
さらに強誘電体膜の結晶化の後、 前記強誘電体膜上に I r Ox膜をスパッタリ ング法により、 200 nmの厚さに形成する。
このようにして形成された I rOxをレジストプロセスによりパターニングす ることにより、 前記上部電極 29が形成される。 前記レジストプロセスの後、 前 記強誘電体膜は、 再び酸素雰囲気中、 650° Cで 60分間熱処理され、 I rO 膜のスパッタリング工程およびパター-ング工程の際に強誘電体膜中に導入さ れた欠陥が補償される。
次に、 前記上部電極 2 9を含むようにレジストパターンを形成し、 かかるレジ ストパターンをマスクに前記強誘電体膜をパターユングし、 前記強誘電体キャパ シタ絶縁膜 2 8を形成する。 前記強誘電体キャパシタ絶縁膜 2 8の形成の後、 さ らに窒素雰囲気中において熱処理を行うことにより、 前記層間絶縁膜 2 6中の脱 水を行う。
さらに前記 P t /T i層上に、 前記強誘電体キャパシタ絶縁膜 2 8および上部 電極 2 9を覆うように A 1 2〇3膜を常温でスパッタリングすることにより、 前記 強誘電体キャパシタ絶縁膜 2 8を H2から保護するエンキャップ層 3 3 0 Aを形 成する。 前記エンキヤップ層 3 3 O Aの形成後、 酸素雰囲気中、 5 5 0° Cで 6 0分間の熱処理を行い、 エンキヤップ層 3 3 O Aの膜質を向上させる。
さらにこのようにして形成されたエンキヤップ層 3 3 O A上にレジストパター ンを形成し、 かかるレジストパターンをマスクに前記 P t /T i層をパターニン グし、 下部電極 2 7を形成する。
さらに前記下部電極 2 7のパターエングの際に使ったレジストパターンを除去 し、 3 5 0 ° Cにて 3 0分間熱処理し、 さらに前記層間絶縁膜 2 6上に A 1 2〇3 膜をスパッタリングすることにより、 第 2のエンキヤップ層 3 3 0を、 エンキャ ップ層 3 3 0がその下のエンキヤップ層 3 3 O Aを覆うように形成する。
さらに図 2 Aの工程では、 前記エンキャップ層 3 3 0の形成の後、.酸素雰囲気 中、 6 5 0° Cで 3 0分間の熱処理を行い、 強誘電体キャパシタ絶縁膜 2 8中に 導入されたダメージを解消する。 さらに前記エンキャップ層 3 3 0上に層間絶縁 膜 3 0を、先にも説明したように、 S i H4、 あるいは S i 2F6， S i 3F8 S i 2 FsC 1等のポリシラン化合物、 あるいは S i F 4を原料としたプラズマ C VD法 により、 約 1 2 0 0 n mの厚さに形成する。 前記層間絶縁膜 3 0は、 T E O Sを 原料として形成することも可能である。 また、 プラズマ CVD法の他に、 熱励起 CVD法やレーザ励起 C VD法を使うこともできる。 前記層間絶縁膜 3 0は、 形 成された後、 CMP法により、 上部電極 2 9の表面から測った厚さが約 4 0 0 n mになるまで研磨され、 平坦匕される。 次に図 2 Bの工程において前記層間絶縁膜 30の脱水処理を、 N2プラズマぁ るいは N20プラズマを使つて行つた後、 CHFsおよび CF4と Arの混合ガスを 使ったレジストプロセスにより、 前記層間絶縁膜 30中に、 前記エンキヤップ層 330および 33 OAを貫通して、 それぞれ前記上部電極 29および下部電極 2 7を露出するようにコンタクトホール 3 OAおよび 30Bを形成する。
さらに図 2 Bの工程では、 このようにして形成された構造を酸素雰囲気中、 5 50° Cで 60分間熱処理し、 コンタクトホール 3 OAおよび 30Bの形成に伴 つて生じる強誘電体キャパシタ絶縁膜 28の膜質劣ィ匕を回復させる。
次に図 2 Cの工程において図 2 Bの構造上にコンタクトホーノレ 30C〜3 OF に対応する開口部を有するレジストパターン Rを形成し、 前記レジストパターン Rをマスクに前記層間絶縁膜 30および 26をパターユングし、 拡散領域 21 a 〜21 dをそれぞれ露出するコンタクトホール 30 C〜30 Fを形成する。 図 2 Cおよび以下の説明では、 図 1に示したコンタクトホール 30Gの形成は、 簡単 のため省略して示している。
次に図 2Dの工程において前記レジストパターン Rを除去し、 Arプラズマェ ツチングによる前処理を行った後、 前記層間絶縁膜 30上に T i N膜 31をスパ ッタリングにより、 約 50 nmの厚さに、 前記 T i N膜 31が前記コンタクトホ ール 31 Aの内壁面および底面、 また前記コンタクトホール 31 Bの内壁面およ び底面を連続して覆うように形成する。 このようにして形成された T i N膜 31 は、 前記コンタクトホール 31 Aの底面において前記上部電極 29の露出部にコ ンタクトし、 また前記コンタクトホーノレ 3 IBの底面において前記下部電極 27 の露出部にコンタクトする。 まだ前記 T iN膜 31は、 コンタクトホール 30 C 〜3 OFにおいて、 露出された拡散領域 2 l a〜21 dとコンタクトする。 次に図 2 Eの工程において、 図 2 Dの構造上に WFsと A rおよひ Ή2を使った CVD法により、 W層 32を前記 T i N膜 31上に、 前記コンタクトホール 30 C〜 30 Fの各々を充填するように堆積する。
図 2Eの工程では、 W層の CVD工程において H2が使われるが、 図 2Eの構 造では強誘電体膜 28を含む強誘電体キャパシタ全体がエンキヤップ層 330， 33 OAおよび前記 T i N膜 31により連続的に覆われているため、 H2が強誘 電体膜 28に到きることはなく、 還元による強誘電体キャパシタの特性劣ィ匕の 問題が回避される。
次に図 2 Fの工程において、 前記層間絶縁膜 30上の W層 3 2を CMP法によ り研磨'除去し、 その結果、 コンタクトホール 30 A〜30 F内に残留した W層 部分により、 Wプラグ 3 2 A〜 3 2 Fがそれぞれ形成される。 また、 かかる CM P工程の結果、 前記 T i N膜 3 1も平坦ィ匕され、 各々のコンタクトホーノレ 3 OA 〜30 Fに対応して T i Nパターン 3 1 A〜3 1 Fが形成される。
このようにして形成された Wプラグ 3 2A〜32 Fのうち、 Wプラグ 3 2 Aは I r O よりなる上部電極 29と T i Nパターン 3 1 Aを介してコンタクトする 力 T i Nパターン 3 1 Aは I r Oxなどの導電性酸化物と反応することがなく、 このためコンタクト抵抗の増大は生じない。
さらに、 図 2 Fの構造上に通常の工程により多層酉 3¾構造を形成することによ り、 図 1の F e RAM20が得られる。
特許文献 1 特開平 1 1— 2 1 9 9 22号公報 発明の開示
このような F e R AM 20においては、 前記下部電極 2 7およぴ強誘電体キャ パシタ絶縁膜 28が典型的には 200 nm程度の膜厚に、 また上部電極 2 9が 2 5 O nm程度の に形成されるため、 強誘電体キャパシタは前記層間絶縁膜 2 6上において 6 50 nm程度の高さを有することになる。 このため、 図 2Aに先 立つ工程において前記強誘電体キャパシタを層間絶縁膜 30で覆う際に、 層間絶 縁膜 30の表面が可能な限り平坦化されるように前記層間絶縁膜 30を非常に大 きな、 典型的には 2. 6 / m程度の厚さに形成することが行われている。
このような場合、 図 2 Aの状態に到達するためには、 前記層間絶縁膜 3 0を C MP法により、 1. 6 μΐηも研磨する必要がある。
ところで図 1の F e RAM20を製造する場合、 上記の化学機械研磨工程は F e RAM20が半導体ウェハ 200中に形成されている状態で行われ、 従って、 かかる半導体ウェハ 200上には図 3に示すように、 各々前記 F e RAM20を 含む様々な F e RAMチップ 2 (^ 2 ONが形成される。 このような半導体ゥェ ハ 2 0 0を個々のチップに、 スクライブラインに沿ってダイシングすることによ り、 所望の F e R AMが製造される。
このような F e RAMの製造工程においては、 同一ウェハ上であってもチップ 毎に F e RAM 2 0の集積密度が異なる場合があり、 例えば図 4に示すように、 メモリセルの占有面積が 3 0 %のチップと 5 0 %のチップと 8 0 %のチップと力 半導体ウェハ 2 0 0上において近接して、 例えば同一のレチクルによる露光範囲 に対応した領域に形成されることになる。
ところでこのように同一基板上に強誘電体キャパシタの面積率の異なる複数の F e R AMチップが形成される構成では、 図 5に示すように強誘電体キャパシタ Cの密度が低レ、、 すなわち面積率が小さいチップ領域では、 強誘電体キャパシタ Cを覆うように層間絶縁膜 3 0を堆積した場合、 層間絶縁膜 3 0は突出する強誘 電体キャパシタ Cの間の空間を充填して薄く形成されるのに対し、 強誘電体キヤ パシタ Cの密度が高いチップ領域では、 前記層間絶縁膜 3 0は、 強誘電体キャパ シタ Cの間の空間が少ないため、 厚く形成されることになる。 ただし図 5におい て、 強誘電体キャパシタ Cは図 1のものと同一の構成を有している。
そこでこのような構造に対して CM P法を適用し、 膜厚モニタパターンの光学 測定により前記層間絶縁膜 3 0の膜厚を所定の値まで減少させた場合、 このよう な膨享モニタパターンが、 前記層間絶縁膜 3 0の膜厚が小さいチップの近傍に形 成されている場合、 前記層間絶縁膜 3 0の llffを所定値に管理したつもりでも、 元々前記層間絶縁膜 3 0の膜厚値が大きい領域では、 CMP工程を行っても層間 絶縁膜 3 0の膜厚は前記所定値よりも大きく、 このため例えば図 2 Bの工程にお いて前記上部電極 2 9あるいは下部電極 2 7を露出するドライエッチングを行つ た場合、 形成される開口部 3 0 A， 3 0 Bがこれらの電極に到達しない場合が生 じうる。
また逆に、 前記膜厚モニタパターンが前記層間絶縁膜 3 0の膜厚が大きいチッ プの近傍に形成されている場合にこのような膜厚モニタパターンにより CMP処 理後の層間絶縁膜 3 0の HJ¥を管理すると、 層間絶縁膜 3 0の膜厚が薄い領域に おいて研磨が過剰となってしまう恐れがある。
このような問題は、 強誘電体キャパシタの形成密度すなわち面積率が異なる領 域を含む基板の研磨を単一の^?モニタパターンで管理することに起因しており、 高さの異なる膜厚モニタパターンを強誘電体キャパシタの形 度に対応して複 数設けることで対応できると考えられるが、 一般にこのような高さの異なる モニタパターンは形成が困難で、 また^?モニタパターンは半導体集積回路装置 の設計時にスクライブライン上の適当な領域に自動的に配置されることが多く、 強誘電体キャパシタの形成密度に対応して所望の箇所に形成することは困難であ る。
また 測定を、 モニタパターンを使わずに強誘電体キャパシタ自体を使って 行うことも考えられるが、 このような の光学測定にはある程度の平面が必要 で、実際の強誘電体キャパシタを膜厚モニタパターンとして使うのは困難である。 本発明の一の観点によれば、
ウェハと、
前記ウェハ上の表面に第 1の面積率で形成された複数の段差部よりなる第 1の 段差構造と、
前記表面に第 2の、 異なった面積率で形成された複数の段差部よりなる第 2の 段差構造と、
前記表面に、 前記第 1および第 2の段差構造を覆うように形成され、 平坦化表 面を有する層間絶縁膜とよりなる半導体基板であって、
前記表面に、 前記層間絶縁膜により覆われて少なくとも第 1および第 2の膜厚 モニタパターンを有し、
前記表面には前記第 1の膜厚モニタパターンを囲むように複数のパターンより なる第 1のパターン群が形成され、
前記表面には前記第 2の膜厚モニタパターンを囲むように別の複数のパターン よりなる第 2のパターン群が形成され、
ΙίίΐΒ表面において前記第 1の膜厚モニタパターンおよび前記第 1のパターン群 は第 3の面積率を有し、 前記第 2の膜厚モニタパターンおよび前記第 2のパター ン群は第 4の面積率を有し、
I lB第 3の面積率と前記第 4の面積率とは互いに異なる半導体基板が «され る。 本発明の他の観点によれば、
ウェハと、 前記ウェハ上の表面に第 1の面積率で形成された複数の段差部より なる第 1の段差構造と、 前記表面に第 2の、 より大きな面積率で形成された複数 の段差部よりなる第 2の段差構造と、 前記表面に、 編己第 1および第 2の段差構 造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、 前記層間絶縁膜を、 化学機械研磨法により研磨する工程を含み、
前記研磨工程は、 前記表面に、 複数のパターンに囲まれて前記第 1の面積率に 実質的に等しい第 3の面積率で形成された第 1の膜厚モニタパターンと、 前記表 面に、 別の複数のパターンに囲まれて、 前記第 2の面積率に実質的に等しい第 4 の面積率で形成された第 2の膜厚モニタパターンとを使つて実行される半導体装 置の製造方法が提供される。
本発明によれば、 異なった面積率を有する複数の段差構造を有する半導体装置 の製造において、 力かる段差構造を覆う層間絶縁膜を CMP法により研磨する際 に、 面積率の異なる少なくとも二つの モニタパターンを使うことにより、 そ れぞれの膜厚モニタパターン上には、 実際に前記複数の段差構造上に堆積したの と同じ厚さで層間絶縁膜が堆積するため、 これらの モニタパターンを使って 層間絶縁膜の膜厚測定を行うことにより、 前記層間絶縁膜の研磨後の Jgffを所望 の値に管理することが可能になる。
本発明のさらに他の観点によれば、
ウェハと、
前記ウェハ上の表面に第 1の面積率で形成された複数の段差部よりなる第 1の 段差構造と、
前記表面に第 2の、 異なった面積率で形成された複数の段差部よりなる第 2の 段差構造と、
前記表面に、 前記第 1および第 2の段差構造を覆うように形成され、 平坦化表 面を有する層間絶縁膜とよりなる半導体基板であって、
嫌己表面に、 前記層間絶縁膜により覆われて少なくとも一つの膜厚モニタパタ ーンを有し、
tiff己表面には前記膜厚モニタパターンを囲むように複数のパターンよりなるパ タ一ン群が形成されている半導体基板が提供される。
また本発明の他の観点によれば、
ウェハと、 前記ウェハ上の表面に第 1の面積率で形成された複数の段差部より なる第 1の段差構造と、 ΙίίΐΒ表面に第 2の、 より大きな面積率で形成された複数 の段差部よりなる第 2の段差構造と、 前記表面に、 前記第 1および第 2の段差構 造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、 前記表面上には HJ¥モニタパターンが、 他のパターンとともに前記第 2の面積率 に実質的に等しい面積率で形成されており、
前記半導体装置の製造方法は、 前記層間絶縁膜を、 化学機械研磨法により研磨 する工程を含み、
前記研磨工程は、 前記酵モニタパターンを使って、 前記顧モニタパターン により求められた前記層間絶縁膜の膜厚が、 許容膜厚上限値以下になるように実 行される半導体装置の製造方法が提供される。
さらに本発明の他の観点によれば、
ウェハと、 前記ウェハ上の表面に第 1の面積率で形成された複数の段差部より なる第 1の段差構造と、 前記表面に第 2の、 より大きな面積率で形成された複数 の段差部よりなる第 2の段差構造と、 前記表面に、 前記第 1および第 2の段差構 造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、 前記表面には膜厚モニタパターンが、 他のパターンとともに前記第 1の面積率に 実質的に等し 、面積率で形成されており、
前記半導体装置の製造方法は、 前記層間絶縁膜を、 化学機械研磨法により研磨 する工程を含み、
前記研磨工程は、 前記^?モニタパターンを使って、 前記 JJIffモニタパターン により求められた前記層間絶縁膜の膜厚が、 許容膜厚下限値を切らないように実 行される半導体装置の製造方法が «される。
本発明によれば、 膜厚モニタパターンを囲むように複数のパターンよりなるパ ターン群を形成することで、 ,モニタパターンを含む領域の面積率を、 前記段 差構造のうち、 層間絶縁膜の J©¥管理においてクリティカルとなる部分の面積率 に対応させることができ、 従って、 力かる^ モニタパターン上に堆積した層間 絶縁膜の膜厚を前記 Hffモニタパターンにより管理することにより、 爾己層間絶 縁膜の を所望の範囲に収めることが可能になる。
本発明のその他の課題および特徴は、 以下に図面を参照しながら行う本発明の 詳細な説明より明らかとなろう。 図面の簡単な説明
図 1は、 従来の F e RAMの構成を示す断面図；
図 2 A〜2 Fは、 図 1の F e R AMの製造工程を示す図；
図 3は、 F e RAMのチップ領域を含む半導体ウェハを示す平面図； 図 4は、 本発明の を説明する図；
図 5は、 本発明の課題を説明する別の図；
図 6は、 本発明の第 1実施例を説明する図；
図 7は、 図 6中の^?モニタパターンを説明する断面図；
図 8 A， 8 Bは、 図 6中の膜厚モユタパターンを説明する平面図； 図 9は、 本発明の第 1実施例による CM P工程の最適化を説明する図； 図 1 0は、 図 9の最適化プロセスを示すフローチャート；
図 1 1は、 本発明の第 2実施例による F e RAMの構成を示す断面図； 図 1 2 A〜 1 2 Jは、 本発明の第 2実施例による F e RAMの製造工程を示す 図である。 発明を実施するための最良の態様
[第 1実施例]
図 6は、 本発明の一実施例による半導体ウェハの 1 0 0—部を示す平面図であ る。
図 6を参照するに、 前記半導体ゥヱハ 1 0 0上にはスクライブライン 1 0 1に より複数のチップ領域 1 0 0 A， 1 0 0 B , 1 0 0 C · · ·が形成されており、 各々のチップ領域には図 1に説明したのと同様な F e RAMが多数形成されたメ モリセノ Vfg域が含まれる力 図 4の場合と同様に、 爾己ウェハ 1 0 0上には強誘 電体キャパシタの面積率の異なるチップ領域が含まれている。 図示の例では、 面 積率が 3 0 %のチップ領域と 5 0 %のチップ領域と 8 0 %のチップ領域とが形成 されてレ、る。 ここで強誘電体キャパシタの面積率は、 スクライブライン 1 0 1に より画成されたチップ領域中にぉ 、て形成された複数の強誘電体キャパシタが占 有する面積と定義する。
このような半導体ウェハ 1 0 0において例えば図 2 Aの工程に対応して強誘電 体キャパシタを覆う層間絶縁膜を CMP法により研磨する場合、 本発明では研磨 後の層間絶縁膜の膜厚を管理するために少なくとも二種類の膜厚モニタパターン A, Bを前記スクライプライン 1 0 1上に配置する。
図 7は、 膜厚モニタパターン A, Bの原理を示す断面図である。
図 7を参照するに、 膜厚モニタパターン A, Bは平坦な表面を有する好ましく は反射率の高い金属パターンよりなり、 膜厚モニタパターン A， Bで反射された 反射光と前記層間絶縁膜 3 0の表面で反射された反射光の干渉により、 前記モ- タパターン上に残留している層間絶縁膜 3 0の が測定される。 典型的には、 前記膜厚モニタパターン A， Bは、 平面図上において矩形形状を有する。
先にも'説明したように モニタパターン A, Bは、 半導体装置の設計時にス クライブライン 1 0 1上の適当な空き領域に自動的に配置される力 本実施例で は図 8 A， 8 Bに示すように膜厚モニタパターン A， Bの周囲にダミーパターン Dを多数配列し、 その際、 パターン A， Bで前記周辺のダミーパターンを含めた 面積率を変ィ匕させている。 例えばモニタパターン Aについては図 8 Aに示すよう に面積率を 3 0 %に設定し、 モニタパターン Bについては図 8 Bに示すように面 積率を 8 0 %に設定している。 前記ダミーパターン Dの各々は前記膜厚モニタパ ターン Aあるいは Bよりも面積が小さく、 所望の面積率を実現するためにスクラ イブライン 1 0 1上に自在に配置することが可能である。 また前記パターン Dを より大きな面積で形成することで、 必要に応じてこれに機能を持たせることも可 能である。
このような面積率の異なる 2種類の膜厚モニタパターンを有する半導体基板を CMP法で研磨した；^、 膜厚モニタパターン A上においては 3 0 %の面積率に 対応して残留層間絶縁膜の膜厚が小さくなり、 一方膜厚の見たパターン B上にお いては 8 0 %の面積率に対応して厚い層間絶縁膜が残留する。 そこで前記ウェハ 1 0 0上に形成される強誘電体キャパシタの面積率の最小値 が 3 0 %、 最大値が 8 0 %の場合、 CMP工程の際にこのように膜厚モニタパタ ーン A, Bを使って層間絶縁膜 3 0の Mffを測定することにより、 図 9に示すよ うにモニタパターン Aについてのみ層間絶縁膜 3 0の膜厚が許容範囲に入ってい る研磨不足の状態 （状態 I ) あるいはモニタパターン Bについてのみ層間絶縁膜 3 0の膜厚が許容範囲に入っている過研磨状態 （状態 M) を回避し、 膜厚の中心 地が 0. 9ミクロンでモニタパターン A， Bのいずれに対しても層間絶縁膜 3 0 の膜厚が許容範囲内に収まつてレヽる状態 (状態 Π )を実現することが可能になる。 その際、 本発明ではモニタパターン Aを面積率が 3 0 %のチップ領域近傍に配 置しモニタパターン Bを面積率が 8 0 %のチップ領域近傍に配置する必要はなく、 半導体装置設計に際して余計な制約が導入されることもない。
図 1 0は、 図 9に対応した CMP工程のフローチャートを示す。
図 1 0を参照するに、 最初にステップ 1で前記層間絶縁膜 3 0が研磨され、 次 にステップ 2で前記膜厚モニタパターン Aを使って層間絶縁膜 3 0の膜厚 t iを 測定する。
さらに次のステップ 3で前記膜厚モニタパターン Bを使って層間絶縁膜 3 0の 膜厚 t 2 ( t 2> t i) を測定し、 ステップ 4において膜厚 t iが所定の上限膜厚 t上 限を超えている力否かが判定される。
ステップ 4の判定結果が YE Sであれば、 層間絶縁膜 3 0の膜厚は最も薄い部 分でも所望の上限膜厚に達しておらず、 ステップ S 5において追加研磨がなされ る。 ステップ 5の追加研磨の後、 プロセスは再びステップ 2に戻る。
一方、 ステップ 4の判定結果が N Oであれば、 層間絶縁膜 3 0の膜厚は少なく とも最も薄い部分において所望の上限膜厚以下となっており、 従って次にステッ プ 6において前記膜厚 t 2が前記所望の上限膜厚を超えているカゝ否かが判定され る。
ステップ 6の判定結果が Y E Sであれば、 ステップ 5の追加研磨が行われ、 プ 口セスはステップ 2に戻る。 一方ステツプ 6の判定結果が N Oであれば、 前記層 間絶縁膜 3 0の^？:の最大値が所望の上限^？以下となっていることを意味して おり、 次にステップ 7において前記膜厚 1 1が前記所望の下限膜厚 t下限以上であ ることが確認される。 ステップ 7の判定において Y E Sであればそのウェハにつ いての研磨工程は終了する。
一方、 ステップ 7の判定結果が NOである場合には研磨は失敗したことになる 力 本実施例では図 9の許容範囲に対応して強誘電体キャパシタの面積率の範囲 を半導体装置の設計時に適正に設定しておくことにより、 ステップ 7における研 磨失敗は、 実際上は回避できる。
図 1 0のような手順を採用することにより、 図 9において膨享モユタパターン Aのみを用いて研磨を最適化した場合に生じる状態 Iのような研磨の失敗、 ある いは膜厚モニタパターン Bのみを用いて研磨を最適ィ匕した場合に生じる状態 ΙΠの ような研磨の失敗を回避でき、 半導体装置の製造歩留まりを向上させることが可 能になる。
[第 2実施例]
図 1 1は、 本発明の第 2実施例による F e RAMの素子領域 4 0 1 A上におけ る構成を示す断面図である。
図 1 1の F e RAMは、 図 1の F e RAM 2 0と同様な構成を有しており、 フ ィーノレド絶縁膜 1 2 2により画成された！)型ウエノレ 1 2 1 Aと n型ウエノレ 1 2 1 Bとを有する p型あるいは n型の S i基板 1 2 1上に形成されており、 前記 p型 ウエノレ 1 2 1 A上にはポリサイド構造のゲート電極 1 2 4 Aが、 ゲート絶縁膜 1 2 3 Aを介して形成されている。 また前記 n型ゥエル 1 2 1 B上には、 ポリサイ ド構造のゲート電極 1 2 4 Bがゲート絶縁膜 1 2 3 Bを介して形成されている。 さらに前記 P型ゥエル 1 2 1 A中には、 前記ゲート電極 1 2 4 Aの両側に n型拡 散領域 1 2 1 a , 1 2 1 bが形成されており、 前記 n型ゥエル 1 2 1 B中には前 記ゲート電極 1 2 4 Bの両側に p型拡散領域 1 2 1 c， 1 2 1 dが形成されてい る。 前記ゲート電極 1 2 4 Aは活性領域の外ではフィールド酸化膜 1 2 2上を延 在し、 F e RAMのワード線 (WL) の一部を構成する。
前記ゲート電極 1 2 4 A, 1 2 4 Bの各々は側壁絶縁膜を有し、 前記 S i基板 1 2 1上に前記フィールド絶縁膜 1 2 2を覆うように C VD法により形成された 厚さが約 2 0 0 n mの S i ONカバー膜 1 2 5により覆われている。 前記カバー膜 125は、 さらに TEOSガスを原料とした CVD法により形成 された厚さが約 1 μ mの S i 02層間絶縁膜 126により覆われており、 前記層 間絶縁膜 126の表面は CMP法により平坦化されている。
さらに前記層間絶縁膜 126の平坦化表面上には厚さが 10〜30 nm、 好ま しくは約 20 nmの T i膜と、 厚さが 100〜300 nm、 好ましくは約 175 nmの P t膜とを順次積層した構造の下部電極 127と、 厚さが 100〜300 nm、 好ましくは約 240 nmの PZT ((P b (Z r, T i) 03) あるいは P ZLT ((Pb, La) (Z r， T i) 03) よりなる強誘電体キャパシタ絶縁膜 1 28と、 前記強誘電体キャパシタ絶縁膜 128上に形成された厚さが 100〜3 00 nm、 好ましくは約 200 nmの I r Oxよりなる上部電極 129とを順次 積層した構成の強誘電体キャパシタが形成されている。 前記 T i膜および P t膜 は、 典型的にはスパッタリングにより形成され、 一方、 前記強誘電体キャパシタ 絶縁膜 128は、 典型的にはスパッタリングの後、 酸素雰囲気中、 725° じで 20秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜 128は、 C aと S rとを添加されているのが好ましく、 スパッタリング以外にも、 スピン オン法、 ゾルゲル法、 MOD (metal organic deposition) 法、 あるいは MO CV D法により形成することができる。 また、 前記強誘電体キャパシタ絶縁膜 128 としては、 2丁ぁるぃは？し21：膜以外にも、 SBT (S rB i2 (Ta， Nb) 2O9) 膜， BTO (B i 4T i 2Οι2) 膜などを使うことが可能である。 また、 前記 強誘電体キャパシタ絶縁膜 128の代わりに BST ((B a, S r) T i Os) 膜 や STO (S r T i Os)膜などの高誘電体膜を使うことにより、 DRAMを形成 することも可能である。 また、 前記上部電極 129を構成する I r Ox膜は、 典 型的にはスパッタリングにより形成される。なお、前記上部電極 129としては、 I r Ox膜の代わりに P t膜や SRO (S r R u 03)膜を使うことも可能である。 ところで、 このようにして形成された強誘電体キャパシタでは、 半導体プロセ スに伴う還元性雰囲気、 特に水素に暴露されると前記強誘電体キャパシタ絶縁膜 128に容易に還元が生じてしまレ、、 電気特性が著しく劣ィ匕する。 このため前記 強誘電体キャパシタは、 常温下におけるスパッタリング法により形成された厚さ が約 50 nmの A I2O3よりなるエンキヤップ層 43 OAにより覆われており、 さらに前記エンキャップ層 430 Aは、 前記層間絶縁膜 126上にスパッタリン クにより約 100 nmの厚さに形成された別の A l2〇3エンキヤップ層 430に より覆われている。 ここで前記 Α Ι2Ο3エンキヤップ層 430， 430Αは、 水 素の進入を PJjhするバリア膜として機能する。
前記エンキヤップ層 430上には、 S i 02層間絶縁膜 130が S i H4、 ある いは S i2F6, S i3Fs, S i 2F3C 1などのポリシラン化合物、 あるいは S i F 4あるいは T E O Sを原料とした C VD法、好ましくはプラズマ C VD法により、 前記上部電極 129から上で約 400 n mの厚さになるように形成されており、 前記層間絶縁膜 130中には前記上部電極 129および下部電極 127をそれぞ れ露出するコンタクトホーノレ 13 OA, 130 B力 また前記層間絶縁膜 126 中に延在し、 それぞれ前記拡散領域 121 a， 121 , 121 cおよび 121 dを露出するコンタクトホール 130 C， 130D, 130Eおよび 13 OFが 形成されている。 また、 前記層間絶縁膜 130中には、 前記素子分離膜 122上 に形成されたワード線パターン WLを露出するコンタクトホール 130Gが形成 されている。
図 11の F eRAMl 20では、 前記コンタクトホーノレ 13 OAおよび 130 Bの各々において、 それぞれのコンタクトホール内壁面に直接に接するように、 また露出された上部電極 129あるいは下部電極 127の表面と直接に接するよ うに、 T i Nなどの導電性窒化物よりなる密着膜 131 Aあるいは 131 Bが約 50 nmの厚さに形成され、 前記コンタクトホーノレ 13 OAにおいては前記 T i N密着膜 131 A上に、 Wよりなる導体プラグ 132 Aが、 また前記コンタクト ホール 130 Bにおいては前記 T i N密着膜 131 B上に、 Wよりなる導体プラ グ 132B力 WFe, A rおよび H2の混合ガスを使った CVD法により形成さ れている。
また前記 F e RAMI 20では同様に、 前記コンタクトホール 130 C〜 13 0 Gのそれぞれの内壁面上に T i /T i N密着層 131 C〜 131 Gが形成され ており、 前記 T iN密着層 131C〜131Gの各々の上 'には、 それぞれのコン タクトホールを充填するように、 Wプラグ 132C〜132 Gが形成されている。 さらに前記眉間絶縁膜 130上には、 前記 Wプラグ 132 A〜l 32Gの各々 に対応して、 A 1よりなる配線パターン 133 A〜l 33 Fが形成されており、 前記配線パターン 133A〜133Fは、 プラズマ CVD法により形成された S i 02膜よりなる次の層間絶縁膜 134により覆われている。 前記層間絶縁膜 1
30と同様に、層間絶縁膜 134は S i H 、 あるいは S i2Feや S i3F8、 S i2 FsC 1などよりなるポリシランィ匕合物、あるいは TEOSを原料として形成する ことができる。
さらに前記層間絶縁膜 134上には S i 02よりなる保護絶縁膜 135を、 プ ラズマ CVD法により、 100 nm以上の厚さに形成する。 このようにして形成 された保護絶縁膜 35は、 層間絶縁膜 134の形成に続く平坦化工程 (CMP) により露出されたスリット （空洞） を覆う。
さらに前記保護絶縁膜 135中には前記層間絶縁膜 134を貫通して、 前記配 線パターン 133 Aおよび 133 Fを露出するコンタクトホール 135 A， 13 5 Bがそれぞれ形成され、 前記コンタクトホール 135 A, 135 Bの内壁面上 には、 T i N密着層 136 A, 136 Bをそれぞれ介して Wプラグ 137 A， 1 37 Bが形成されている。
さらに前記保護絶縁膜 135上には、 前記 Wプラグ 137A, 137Bとコン タクトする A1あるいは A 1合金よりなる配線パターン 138A， 138Bが形 成される。 その際、 前記配線パターン 138 Aあるいは 138 Bと前記保護絶縁 膜 135との間には、 前記コンタクトホール 135A， 135 Bの内壁面を覆う T i N密着膜 136 A, 136 Bが延在する。
さらに前記配線パターン 138 A， 138 Bは、 前記層間絶縁膜 130あるい は 134と同様にして形成された層間絶縁膜 139により覆われ、 さらに前記保 護絶縁膜 135と同様な保護絶縁膜 140により覆われた後、 前記保護絶縁膜 1
40上にビット線 （B L) パターンを含む酉 B /镍パターン 141 A〜 141 Eが形 成される。
以下、 図 11の F e RAMの製造工程を、 前記スクライブ領域 401 Bにおけ る膜厚モニタパターンの形成工程と合わせて、 図 12A〜図 12 Iを参照しなが ら説明する。
図 12 Aを参照するに、 シリコン基板 121上には層間絶縁膜 126が形成さ れており、 編己層間絶縁膜 1 2 6上には、 前記下部電極 1 2 7を形成する導電膜 1 2 7 Aと、 前記強誘電体キャパシタ絶縁膜 1 2 8を形成する強誘電体膜 1 2 8 Aと、 さらに前記上部電極を形成する導電膜 1 2 9 Aと力 素子領域 4 0 1 Aお ょぴスクライブ領域 4 0 1 Bを覆って一様に形成されている。
次に図 1 2 Bの工程で前記導電膜 1 2 9 Aおよびその下の強誘電体膜 1 2 8 A を順次パターユングすることにより、 前記素子領域 4 0 1 Aにおいて前記導電膜 1 2 7 A上に多数の強誘電体キャパシタ絶縁膜 1 2 8および上部電極 1 2 9が、 所定の面積率で形成される。 その際、 図 6で説明したように、 前記基板 1 2 1上 にはスクライブ領域 4 0 1 Bにより隔てられて、 面積率の異なる複数のメモリセ ルアレイが形成される。
図 1 2 Bの工程ではまた、 前記スクライブ領域 4 0 1 Bにおいて、 前記強誘電 体膜 1 2 9 Aのパターエングにより、 前記上部電極 1 2 9と同時に高反射率の導 電パターン 1 2 9 B力 前記上部電極 1 2 9と同一の糸且成で同一の厚さに形成さ れ、 また前記強誘電体膜 1 2 8 Aのパターニングにより、 前記導体パターン 1 2 9 Bの下に強誘電体パターン 1 2 8 Bが、 tflt己強誘電体キャパシタ絶縁膜 1 2 8 と同時に形成される。 図 1 2 Bの構造はさらに酸素雰囲気中で熱処理され、 前記 強誘電体キャパシタ絶縁膜 1 2 8中に導入された酸素欠損が補償される。 なお図 1 2 Bの工程では、前記上部電極 1 2 9と導電パターン 1 2 9 Bのパターニング、 およぴ強誘電体キャパシタ絶縁膜 1 2 8と導電パターン 1 2 8 Bのパターユング は、 それぞれ同一のマスクを使って行われる。
前記スクライブ領域 4 0 1 Bに形成された導体パターン 1 2 9 Bの周囲には、 図示はしていなレ、が図 8 A， 8 Bのダミ一パターン Dに対応して同様なダミ一導 体パターンが、 前記導体パターン 1 2 9 Bを含めた面積率が前記上部電極 1 2 9 の面積率と同じになるように形成されている。 これにより、 前記スクライブ領域 4 0 1 B上には、 面積率の異なる 2種類の Hffモニタパターンが形成されること になる。
さらに図 1 2 Cの工程において、 図 1 2 Bの構造上に前記エンキヤップ層 4 3 0 Aを形成する A 1 203膜 Nが、 編己素子領域 4 0 1 Aおよびスクライブ領域 4 0 1 Bを例えば 5 0 n mの膜厚で一様に覆うように形成され、 図 1 2 Dの工程で 前記 A 1203膜 43 ONを前記強誘電体キャパシタが形成される領域にのみ残る ようにパターニングすることにより、前記エンキヤップ層 43 OAが形成される。 さらに図 12 Eの工程において前記導電膜 127 Aがパターユングされて前記 下部電極層 127が形成され、 これにより前記素子領域 401 Aには、 下部電極 層 127を有する強誘電体キャパシタ F Cが形成される。 同時に前記スクライブ 領域 401 Bにおいては導電パターン 127 Aが形成され、 前記導電パターン 1 27 A，強誘電体パターン 128 Bおよび導電パターン 129 Bは、前記スクライ ブ領域 401 Bにおいて、 膜厚モニタパターン 127Mを形成する。 前記下部電 極 127と前記導電パターン 127 Bのパターニングは、 同一のマスクを使って 行われる。 先にも述べたように、 前記膨享モニタパターン 127Mの近傍には、 図 8A， 8 Bと同様に、 多数のダミーパターンが、 前記強誘電体キャパシタ FC の面積率に対応した面積率に形成されている。 これらのダミーパターンは、 前記 強誘電体キャパシタ F Cの形成と同時に形成されるのが好ましく、この場合には、 各々のダミーパターンは前記強誘電体キャパシタ F Cと同一の層構造を有してい る。
次に図 12 Fの工程において図 12 Eの構造上には、 前記エンキヤップ層 43 0に対応する A 12〇3膜 430Mが、 前記素子領域 401 Aおよびスクライブ領 域 401Bを例えば 10 Onmの] で一様に覆うように形成され、 図 12Gの 工程においてこれをパター-ングすることにより、 前記強誘電体キャパシタ F C を前記 A 12〇3エンキヤップ層 43 OAを介して覆う第 2のエンキヤップ層 43 0が形成される。 なお、 図 12Gの工程の結果、 前記スクライブ領域 401 Bに おいては前記図 12 Fの工程では前記 A 12O3膜 430Mで覆われていた膨享モ -タパターン 127Mが露出されている。
次に図 12 Hの工程で、 前記層間絶縁膜 126上に次の層間絶縁膜 130が例 えば 1 · 6 μ mの厚さに形成され、 さらに前記層間絶縁膜 130の膜厚を、 化学 機械研磨により、 0. 9±0, 1 /imの所望膜厚範囲まで減少させる。
本実施例においては、 図 12Hの CMP工程を、 前記膜厚モニタパターン 12 7Mとして面積率の異なる 2種類のものを使い、 図 10のフローチャートに従つ た最適化を行うことにより、 層間絶縁膜 130の研磨後の厚さを、 基板 121、 すなわちウェハ全体にわたり、 0 . 9 ± 0 . Ι μ πιの範囲に設定する。
次に図 1 2 Iの工程においてフォトリソグラフイエ程おょぴドライエッチング 工程を行うことにより、 前記素子領域 4 0 1 Αにおいては前記層間絶縁膜 1 3 0 中に、 前記 A 1 2Ο3エンキヤップ層 4 3 0， 4 3 O Aを貫通して前記上部電極 1 2 9および前記下部電極 1 2 7をそれぞれ露出するコンタクトホール 1 3 0 A， 1 3 O Bが形成され、 さらに図 1 2 Jの工程において T 1 1^膜を図1 2 Iの構造 上に、 密着層としてスパッタリングにより堆積し、 さらにその上に WF6を気相 原料とした C VD法により W膜を堆積し、 前記コンタクトホーノレ 1 3 O A, 1 3 0 Bおよび位置合わせ開口部 1 3 O mを、 前記 T i N密着膜を介して W膜により 充填し、 さらに前記層間絶縁膜 1 3 0上に残留している余計な T i N膜およ 膜を CMP法により除去することにより、 図 1 2 Jに示すように前記コンタクト ホール 1 3 0 が丁 i N密着膜 1 3 1 Aを介して Wプラグ 1 3 2 Aにより充填さ れた構造が得られる。
以上、 本発明を、 強誘電体キャパシタを覆う層間絶縁膜を CMP法により平坦 化する工程を含む F e RAMの製造方法について説明したが、 本発明はこれらに 限定されるものではなく、 段差部分を含む半導体装置あるいは電子装置の製造一 般について適用可能である。 すなわち本発明は、 特許請求の範囲に記載した要旨 内において様々な変形 ·変更が可能である。
例えば図 9の最適化工程において、 膜厚モニタパターン Bを使って求められる 層間絶縁膜の膜厚と膜厚モニタパターン Aを使って求められる層間絶縁膜の HJ? とが経験的に、 あるいは理論的に既知である場合、 状態 Πにおいて前記膜厚モニ タパターン Bのみを使って層間絶縁膜の膜厚を所望の範囲に収めることも可能で あり、 本発明はかかる場合をも含むものである。 この場合には、 膜厚モエタパタ ーン Bの周囲にダミーパターンを、 基板上の最も強誘電体キャパシタが密に形成 された領域の面積率に合わせて形成しておく必要がある。 すると、 前記膜厚モニ タパターン Bにより求められた層間絶縁膜の膜厚が許容膜厚上限値に達した時点 で CMP工程を停止することにより、 基板全体において層間絶縁膜の を許容 範囲に収めることが可能となる。
また図 9の最適化工程において、 状態 Πにおいて前記 モニタパターン Aの みを使って層間絶縁膜の を所望の範囲に収めることも可能であり、 本発明は かかる場合をも含むものである。 この場合には、 膜厚モニタパターン Aの周囲に ダミーパターンを、 基板上の最も強誘電体キャパシタが疎に形成された領域の面 積率に合わせて形成しておく。 すると、 前記 モニタパターン Aにより求めら れた層間絶縁膜の膜厚が許容 Hi?下限値に達する直前に CMP工程を停止するこ とにより、 基板全体において層間絶縁膜の を許容範囲に収めることが可能と なる。 産業上の利用可能性 '
本発明によれば、 異なった面積率を有する複数の段差構造を有する半導体装置 の製造において、 かかる段差構造を覆う層間絶縁膜を CMP法により研磨する際 に、 面積率の異なる少なくとも二つの膜厚モニタパターンを使って膜厚測定を行 うことにより、 前記層間絶縁膜の研磨後のlffを所望の値に管理することが可能 になる。

Claims

請求の範囲
1 . ウエノヽと、
前記ウェハ上の表面に第 1の面積率で形成された複数の段差部よりなる第 1の 段差構造と、
前記表面に第 2の、 異なった面積率で形成された複数の段差部よりなる第 2の 段差構造と、
前記表面に、 前記第 1および第 2の段差構造を覆うように形成され、 平坦化表 面を有する層間絶縁膜とよりなる半導体基板であって、
前記表面に、 前記層間絶縁膜により覆われて少なくとも第 1および第 2の ff モニタパターンを有し、
前記表面には前記第 1の膜厚モニタパターンを囲むように別の複数のパターン よりなる第 1のパターン群が形成され、
前記表面には前記第 2の膜厚モニタパターンを囲むように別の複数のパターン よりなる第 2のパターン群が形成され、
前記表面において前記第 1の膜厚モニタパターンおよび前記第 1のパターン群 は第 3の面積率を有し、 前記第 2の膜厚モニタパターンおよび前記第 2のパター ン群は第 4の面積率を有し、
前記第 3の面積率と前記第 4の面積率とは互レ、に異なる半導体基板。
2. 前記第 3の面積率は前記第 1の面積率に略等しく設定され、 前記第 4の 面積率は前記第 2の面積率に略等しく設定される請求項 1記載の半導体基板。
3. 前記第 1および第 2の段差構造は、 前記段差部として強誘電体キャパシ タを有する請求項 1記載の半導体基板。
4. 前記第 1および第 2の段差構造は、 前記基板上においてスクライブ領域 により隔てられており、 前記第 1の膜厚モニタパターンおょぴ前記第 1のパター ン群は前記スクライプ領域に形成されており、 前記第 2の膜厚モニタパターンお よび前記第 2のパターン群も、 前記スクライブ領域に形成されている請求項 1記 載の半導体基板。
5. 前記第 1および第 2の段差構造は同一の層構造を有しており、 前記第 1 および第 2の膜厚モニタパターンおよび前記第 1および第 2のパターン群を構成 するパターンの各々は、 前記第 1および第 2の段差構造の層構造と同一の層構造 を有する請求項 1記載の半導体基板。
6 . 前記第 1のパターン群を構成するパターンの各々は、 前記第 1のU¥モ 二タパターンよりも/ J、さな面積を有し、 前記第 2のパターン群を構成するパター ンの各々は、 前記第 2の膜厚モニタパターンよりも小さな面積を有する請求項 1 記載の半導体基板。
7. さらに前記表面上には第 3の段差構造が、 前記第 1および第 2の面積率 の中間の面積率で形成されている請求項 1記載の半導体基板。
8. ウエノヽと、
前記ウェハ上の表面に第 1の面積率で形成された複数の段差部よりなる第 1の 段差構造と、
前記表面に第 2の、 異なった面積率で形成された複数の段差部よりなる第 2の 段差構造と、
前記表面に、 前記第 1および第 2の段差構造を覆うように形成され、 平坦化表 面を有する層間絶縁膜とよりなる半導体基板であって、
前記表面に、 前記層間絶縁膜により覆われて少なくとも一つの膜厚モニタパタ ーンを有し、
前記表面には前記膜厚モニタパターンを囲むように複数のパターンよりなるパ ターン群が形成されている半導体基板。
9. 前記第 2の面積率は、 前記第 1の面積率よりも大きく、 前記膜厚モニタ パターンおよび前記複数のパターンは、 前記第 2の面積率に実質的に等しい面積 率を有する請求項 8記載の半導体基板。
1 0. ΙϋΙΕ第 1の面積率は前記第 2の面積率よりも小さく、 前記 モニタ パターンおよび前記複数のパターンは、 前記第 1の面積率に実質的に等しい面積 率を有する請求項 8記載の半導体基板。
1 1 . ウエノ、と、 前記ウェハ上の表面に第 1の面積率で形成された複数の段 差部よりなる第 1の段差構造と、 前記表面に第 2の、 より大きな面積率で形成さ れた複数の段差部よりなる第 2の段差構造と、 前記表面に、 前記第 1および第 2 の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法で あって、
前記層間絶縁膜を、 化学機械研磨法により研磨する工程を含み、
前記研磨工程は、 前記表面上に、 複数のパターンに囲まれて前記第 1の面積率 に実質的に等しい第 3の面積率で形成された第 1の ID?モニタパターンと、 ΙίίΐΒ 表面上に、 別の複数のパターンに囲まれて、 前記第 2の面積率に実質的に等しい 第 4の面積率で形成された第 2の^:モニタパターンとを使って実行される半導 体装置の製造方法。
1 2 · 前記研磨工程は、 前記第 1のモニタパターンを使って求めた前記層間 絶縁膜の膜厚が所定の下限値以上になるように、 また前記第 2のモニタパターン を使って求めた前記層間絶縁膜の Hffが所定の上限値以下になるように実行され る請求項 1 1記載の半導体装置の製造方法。
1 3 . 前記第 1の段差構造と前記第 2の段差構造とは、 前記ウェハ上におい てスクライブラインにより相互に分離されており、 前記第 1および第 2のモニタ パターンは前記スクライブライン上に形成されており、 前記研磨工程の後、 前記 ゥェハを前記スクライブラインに沿つて^]断する工程を含む請求項 1 1記載の半 導体装置の製造方法。
1 4. ウェハと、 前記ウェハ上の表面に第 1の面積率で形成された複数の段 差部よりなる第 1の段差構造と、 前記表面に第 2の、 より大きな面積率で形成さ れた複数の段差部よりなる第 2の段差構造と、 前記表面に、 前記第 1および第 2 の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法で あって、 前記表面上には Hffモニタパターンが、 他のパターンとともに前記第 2 の面積率に実質的に等しい面積率で形成されており、
前記半導体装置の製造方法は、 前記層間絶縁膜を、 化学機械研磨法により研磨 する工程を含み、
前記研磨工程は、 前記膜厚モニタパターンを使って、 前記酵モニタパターン により求められた前記層間絶縁膜の膜厚が、 許容膜厚上限値以下になるように実 行される半導体装置の製造方法。
1 5 . ウェハと、 前記ウェハ上の表面に第 1の面積率で形成された複数の段 差部よりなる第 1の段差構造と、 前記表面に第 2の、 より大きな面積率で形成さ れた複数の段差部よりなる第 2の段差構造と、 前記表面に、 前記第 1および第 2 の段差構造を覆うように形成された層間絶縁膜とを含む半導体装置の製造方法で あって、 前記表面には膜厚モニタパターンが、 他のパターンとともに前記第 1の 面積率に実質的に等しい面積率で形成されており、
前記半導体装置の製造方法は、 前記層間絶縁膜を、 化学機械研磨法により研磨 する工程を含み、
前記研磨工程は、 前記膜厚モニタパターンを使って、 前記醇モニタパターン により求められた前記層間絶縁膜の膜厚が、 許容膜厚下限値を切らないように実 行される半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227076A (ja) * 2007-03-12 2008-09-25 Nec Electronics Corp 半導体装置
KR100887010B1 (ko) * 2007-05-25 2009-03-04 주식회사 동부하이텍 금속 포토 공정 시 포토 정렬키 형성 방법
JP5272336B2 (ja) * 2007-06-21 2013-08-28 東京エレクトロン株式会社 半導体装置の製造方法、プラズマエッチング方法及びプラズマエッチング装置
US20100041232A1 (en) 2008-08-12 2010-02-18 Summerfelt Scott R Adjustable dummy fill
US9536822B2 (en) * 2008-10-13 2017-01-03 Texas Instruments Incorporated Drawn dummy FeCAP, via and metal structures
US8395196B2 (en) 2010-11-16 2013-03-12 International Business Machines Corporation Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip
US9450042B2 (en) * 2012-08-06 2016-09-20 GlobalFoundries, Inc. Integrated circuits with metal-insulator-metal (MIM) capacitors and methods for fabricating same
KR102620864B1 (ko) * 2018-11-23 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
CN113628985A (zh) * 2021-07-07 2021-11-09 华虹半导体(无锡)有限公司 膜层厚度均匀性的检测方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219922A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000058611A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置の評価方法
JP2001127014A (ja) * 1999-10-27 2001-05-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2001332556A (ja) * 2000-05-25 2001-11-30 Hitachi Ltd 半導体装置の製造方法
JP2002083792A (ja) * 2000-09-06 2002-03-22 Sony Corp 半導体装置の製造方法及び半導体装置
JP2003140319A (ja) * 2001-08-21 2003-05-14 Oki Electric Ind Co Ltd 半導体素子製造用マスク基板，及び，半導体素子の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW410402B (en) * 1998-02-06 2000-11-01 Sony Corp Dielectric capacitor and method of manufacturing same, and dielectric memeory using same
JP4187426B2 (ja) * 2001-08-06 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法、マスクパターンの設計方法およびプログラム
JP2004005794A (ja) * 2002-05-30 2004-01-08 Fuji Photo Film Co Ltd 磁気記録媒体
US7124386B2 (en) * 2002-06-07 2006-10-17 Praesagus, Inc. Dummy fill for integrated circuits
JP3933619B2 (ja) * 2003-10-10 2007-06-20 沖電気工業株式会社 研磨工程の残存膜厚判定方法および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219922A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000058611A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置の評価方法
JP2001127014A (ja) * 1999-10-27 2001-05-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2001332556A (ja) * 2000-05-25 2001-11-30 Hitachi Ltd 半導体装置の製造方法
JP2002083792A (ja) * 2000-09-06 2002-03-22 Sony Corp 半導体装置の製造方法及び半導体装置
JP2003140319A (ja) * 2001-08-21 2003-05-14 Oki Electric Ind Co Ltd 半導体素子製造用マスク基板，及び，半導体素子の製造方法

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