JP2001127014A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置及びその製造方法に関し、製品チ
ップ内の素子配置等に影響を与えることなく、全ての品
種に渡って統一したＣＭＰ研磨量の管理を行う。 【解決手段】 チップ１内の層間絶縁膜の残膜の膜厚を
管理する対象となる構造２と同じパターンの被測定対象
素子構造４と、光学式膜厚測定パターン５，６とを１組
にして、チップ１外のスクライブライン３に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、層間絶縁膜をＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法用いて平坦化する際に、製造テクノロ
ジーが同一であれば品種によらず統一した研磨管理を行
うためのモニタ構成に特徴のある半導体装置及びその製
造方法に関するものである。

【０００２】

【従来の技術】従来、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）等の半導体集積回路装置の製造
工程において、ワード線或いはビット線等の配線層と層
間絶縁膜と交互に積層させ、層間絶縁膜に所定の位置に
ビアホール或いはコンタクトホールを設けることによっ
てソース・ドレイン領域等の半導体領域或いは他の配線
層との間の電気的接続を取っている。

【０００３】近年の半導体集積回路装置の微細化にとも
なってライン−アンド−スペース（（ｌｉｎｅ／ｓｐａ
ｃｅ）が０．２０μｍ／０．２０μｍ程度になると配線
層を覆う層間絶縁膜の表面に配線層に沿ったうねりが生
じるため、フォトリソグラフィー工程における焦点深度
（ＤＯＦ）のマージンを増やすために配線層上に設けた
層間絶縁膜をＣＭＰ法を用いて平坦化する必要が生じて
いる。

【０００４】ここで、図５及び図６を参照して、従来の
ワードライン上の層間絶縁膜の平坦化工程を説明する。 図５（ａ）参照 図５（ａ）は、ｐ型シリコン基板５１上にゲート酸化膜
５３を介して設けたＳｉゲート電極５４とＷＳｉ₂ 層５
５からなるゲート電極、即ち、ワード線を覆うように厚
さが、例えば、６００ｎｍのＢＰＳＧ膜６０からなる層
間絶縁膜を堆積させた直後の状態を示す概略的断面図で
ある。なお、図において、符号５２はＳＴＩ（Ｓｈａｌ
ｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によっ
て形成した素子分離絶縁膜であり、また、符号５９は、
ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔａｃｔ）法に
よってｎ型ドレイン領域５７及びｎ型ソース領域５８に
コンタクトプラグを形成するためのコンタクトホールを
形成する際に利用するＳｉＮ膜からなるスペーサであ
る。

【０００５】この場合、Ｐ−ＳｉＮ膜５６を含めたワー
ド線のｐ型シリコン基板５１の表面からの高さを２５０
ｎｍとすると、ＤＲＡＭセルアレイ内のｐ型シリコン基
板５１の表面からの高さはワード線の膜厚が加わって８
５０ｎｍ程度となり、ワード線に沿ったうねり、即ち、
表面の凹凸が見られるので、フォトリソグラフィー工程
におけるマージンの確保やコンタクトホールを形成する
際のエッチングマージンを確保するために平坦化する必
要が生ずる。

【０００６】図５（ｂ）参照 図５（ｂ）は、ＣＭＰ法を用いてＢＰＳＧ膜６０の表面
を平坦化した直後の状態を示す概略的断面図であり、こ
の様に平坦化した状態で、ｎ型ドレイン領域５７及びｎ
型ソース領域５８に対するコンタクトホールを形成する
フォトエッチング処理を行うことになる。

【０００７】一方、この様なＢＰＳＧ膜６０の表面状態
をマクロで見た場合には、上記のミクロなうねりとは別
の膜厚変化が生じているので、この事情を図６を参照し
て説明する。 図６（ａ）参照 図６（ａ）は、例えば、ライン／スペース＝０．２０μ
ｍ／０．２０μｍの設計ルールでパターニングしたワー
ド線を覆うように厚さが、例えば、６００ｎｍのＢＰＳ
Ｇ膜６０からなる層間絶縁膜を堆積させた直後の状態を
示す概略的断面図である。

【０００８】この場合、上述のように、Ｐ−ＳｉＮ膜５
６を含めたワード線のｐ型シリコン基板５１の表面から
の高さを２５０ｎｍとすると、ＤＲＡＭセルアレイ内の
ｐ型シリコン基板５１の表面からの高さは、ワード線の
間隔、即ち、スペースが狭い場合には、ワード線の段差
がそのまま上乗せされた高さ、即ち、８５０ｎｍ程度と
なる。

【０００９】一方、ロジックトランジスタ６１の周辺等
のワード線が存在しない領域におけるＢＳＰＧ膜の厚さ
は６００ｎｍ程度であり、ウェハ面内でマクロな段差が
発生することになる。しかし、半導体装置の微細化が進
に連れてフォトリソグラフィー工程において高解像度が
要求されているが、その分、焦点深度（ＤＯＦ）が小さ
くなるので、マクロ的にも平坦化が必要になる。

【００１０】図６（ｂ）参照 図６（ｂ）は、ＣＭＰ法を用いてＢＰＳＧ膜６０の表面
を平坦化した直後の状態を示す概略的断面図であり、こ
の様に平坦化した状態において、図６（ａ）に示した成
膜直後より段差が少なくなっている。

【００１１】この様な事情は、ビット線上に層間絶縁膜
を設けた場合も同様であるので、図７を参照して説明す
る。 図７（ａ）参照 図７（ａ）は、図５（ｂ）に示した平坦化工程後に、ｎ
型ドレイン領域５７及びｎ型ソース領域５８に対するコ
ンタクトホールを形成したのち、全面にＰ（リン）をド
ープした多結晶Ｓｉ層を堆積させ、ＣＭＰ法を用いて平
坦化することによって多結晶Ｓｉプラグ６３，６４を形
成し、次いで、プラズマＣＶＤ法を用いたＰ−ＳｉＮ膜
６５を成膜したのち、多結晶Ｓｉプラグ６４に対するコ
ンタクトホールを形成し、次いで、Ｔｉ／ＴｉＮ／Ｗか
らなるビット線６６を形成し、次いで、ＨＤＰ（Ｈｉ
Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いて層
間絶縁膜となるＳｉＯ₂ 膜６９を成膜した直後の状態を
示す概略的断面図である。なお、図において、ビット線
６６を覆うＰ−ＳｉＮ膜６７及びＳｉＮからなるスペー
サ６８は、ＳＡＣ法によってストレージノード用コンタ
クトホール等を形成するためのエッチングストッパーで
ある。

【００１２】図７（ｂ）参照 この場合も、フォトリソグラフィー工程におけるマージ
ンの確保やコンタクトホールを形成する際のエッチング
マージンを確保するために平坦化する必要が生ずること
はワード線の場合と同様であるので、図に示すようにＣ
ＭＰ法によってＳｉＯ₂ 膜６９の表面を平坦化する。

【００１３】このようなＣＭＰ法による層間絶縁膜の平
坦化処理工程においては、層間絶縁膜の研磨量を管理す
る必要があるが、この様な研磨量の管理においては、光
学式膜厚測定法を用いているので、この光学式膜厚測定
法の原理を図８を参照して説明する。 図８参照 図８は、光学式膜厚測定法の原理を示す概念的構成図で
あり、光源７３からの紫外線波長領域のレーザ光７４を
ハーフミラー７５を介してシリコンウェハ７１上に設け
た層間絶縁膜等の膜厚測定対象７２に照射し、膜厚測定
対象７２の表面からの反射光と、シリコンウェハ７１と
膜厚測定対象７２との界面からの反射光の位相差に基づ
く干渉パターンをハーフミラー７５及びミラー７６を介
して受光部７７によって検知し、干渉パターンに基づい
て膜厚測定対象７２の膜厚を測定するものである。

【００１４】次に、この様な光学式膜厚測定法を用いた
従来のＣＭＰ研磨量の管理方法を説明する。例えば、Ｄ
ＲＡＭ混載システムＬＳＩにおいて、配線パターンが高
密度になるＤＲＡＭセルアレイにおけるワード線上の層
間絶縁膜の残膜の膜厚を２００ｎｍにしたい場合、凹凸
パターンのない平坦な半導体基板上に層間絶縁膜を６０
０ｎｍ成長させたサンプルを用意し、所定時間、ＣＭＰ
研磨を行ったのち光学式膜厚測定法を用いて残膜の膜厚
を測定し、その測定結果から層間絶縁膜のＣＭＰ研磨レ
ートＡ（ｎｍ／分）を求める。

【００１５】引き続いて、ＤＲＡＭ混載システムＬＳＩ
の製品チップを設けたウェハを同じ条件で、３００ｎｍ
研磨するように３００／Ａ（分）の時間研磨を行い、研
磨後、スクライブラインに配置された光学式膜厚測定パ
ターンを用いて１ウェハ内の全ての製品チップについて
残膜の膜厚測定を行い、各製品チップの平均値Ｂ（ｎ
ｍ）を求める。

【００１６】次いで、全ての製品チップの内で残膜の膜
厚が平均値Ｂ（ｎｍ）に一番近い製品チップを特定し、
この製品チップのＤＲＡＭセルアレイの断面をＳＥＭ
（走査型電子顕微鏡）で観察し、ワード線上の層間絶縁
膜の残膜の膜厚を算出する。ここでも、ＤＲＡＭセルア
レイ内のワード線上の層間絶縁膜の残膜の膜厚は分布を
有するので、何点かの断面ＳＥＭ像から見積り平均化し
て平均値Ｃ（ｎｍ）を算出する。

【００１７】そこで、ＤＲＡＭセルアレイ内のワード線
上の層間絶縁膜の残膜の膜厚を狙いの２００ｎｍにする
ためには、 （Ｃ−２００）／Ａ＋３００／Ａ（分） の時間、ウェハを研磨するように時間管理を行えば良い
ことになる。

【００１８】しかし、ＣＭＰの研磨レートは必ずしも同
じレートでないので、（Ｃ−２００）／Ａ＋３００／Ａ
（分）の時間、研磨処理したのち、光学式膜厚測定パタ
ーン上の膜厚Ｄ（ｎｍ）を光学式膜厚測定法によって測
定する。

【００１９】そして、次のロット（ｌｏｔ）からは、時
間ではなく、光学式膜厚測定パターン上の膜厚がＤ（ｎ
ｍ）になるように、光学式膜厚測定パターン上の膜厚を
測定しながら研磨量を管理することによって、狙いの膜
厚に近い厚さの層間絶縁膜が残存したＤＲＡＭ混載シス
テムＬＳＩが再現性良く得られることになる。

【００２０】

【発明が解決しようとする課題】しかし、この様なＤＲ
ＡＭセルアレイ内の層間絶縁膜の膜厚をＳＥＭ断面像を
用いて光学式膜厚測定にフィードバックする方法を用い
たＣＭＰ研磨量の管理方法には種々の問題がある。

【００２１】即ち、汎用ＤＲＡＭのように１つのマスク
を何ロットにも用いる製品は良いが、システムＬＳＩの
ようなカスタム品種においては同一テクノロジーを用い
てＤＲＡＭビット数、セル効率（セル専有面積）、チッ
プサイズ等が異なる製品を製造することが要求される。

【００２２】この場合、一品種毎に上述の手法で最初に
処理したロットの断面をＳＥＭで確認してＤＲＡＭセル
アレイ内のＣＭＰ残膜の膜厚と、光学式膜厚測定パター
ン上の残膜の膜厚との相関を取り直してＣＭＰ研磨量を
調整しなければならないという問題がある。これは、Ｃ
ＭＰ研磨量はパターンに依存するところが大きく、図６
（ｂ）に示したように、面積が大きな凸部、例えば、ワ
ード線上の層間絶縁膜と、面積の小さな凸部、例えば、
ロジックトランジスタ６１上の層間絶縁膜を同時に研磨
した場合、面積の大きな凸部が残りやすいが、品種によ
って凸部の面積の大きさが異なるため、品種毎に調整が
必要になるためである。

【００２３】このことは、最初に処理したロットを調整
用のみのために消費することを意味し、ウェハの無駄な
消費を増大させるとともに、調整のための手番が増え、
スループットの向上を妨げるという問題がある。

【００２４】また、同一ウェハをＣＭＰ研磨した場合、
ＤＲＡＭセルアレイと光学式膜厚測定パターンの配置距
離によって、光学式膜厚測定パターン上の残膜の膜厚を
一定にした場合のＤＲＡＭセルアレイの残膜の膜厚が異
なるので、この事情を図９を参照して説明する。

【００２５】図９参照 図９は、ＣＭＰ残膜膜厚の光学式膜厚測定パターン位置
依存性を示す図であり、セルアレイ端と光学式膜厚測定
パターンとの間の距離が２ｍｍ以上である場合には、Ｃ
ＭＰ残膜膜厚は２０ｎｍ程度変化し、距離が２ｍｍ以下
になった場合には急激に変化することが理解される。

【００２６】したがって、ＤＲＡＭセルアレイからある
程度近くに光学式膜厚測定パターンがあり、同一テクノ
ロジー内で多品種なろうとも光学式膜厚測定パターンが
ＤＲＡＭセルアレイから同じ距離にあればＣＭＰ研磨の
管理が可能であり、そのためには、各製品チップ内にＤ
ＲＡＭセルアレイから所定の距離に光学式膜厚測定パタ
ーンを設ければ良い。

【００２７】しかし、実際には、電極・配線スペースと
競合するので光学式膜厚測定パターンを製品チップ内に
設けることは面積的に困難である。即ち、光学式膜厚測
定パターンは６０μｍ□程度の面積が必要であるが、こ
の様なサイズの光学式膜厚測定パターンを各製品チップ
内に、特に、ＤＲＡＭセルアレイの近傍に配置するため
には、そこに素子或いは配線を配置しないようにする必
要があり、それによってチップサイズが増大するという
問題がある。また、通常は、製品実デバイスの実働部分
を構成するＤＲＡＭセルアレイの脇にはビット線方向に
はセンス・アンプが配置され、また、ワード線方向には
サブ・ワード・デコーダ若しくはワード裏打ちが配置さ
れているので、ここに光学式膜厚測定パターンを配置す
ることは現実的にはできない。

【００２８】また、光学式膜厚測定パターンをスクライ
ブライン内に設ける場合にも、ＤＲＡＭビット数、セル
効率（セル専有面積）、チップサイズ等が品種毎に異な
るので、ＤＲＡＭセルアレイからの距離を全品種にわた
って統一することは困難である。

【００２９】したがって、本発明は、製品チップ内の素
子配置等に影響を与えることなく、全ての品種に渡って
統一したＣＭＰ研磨量の管理を行うことを目的とする。

【００３０】

【課題を解決するための手段】ここで、図１及び図２を
参照して本発明における課題を解決するための手段を説
明する。 図１参照 （１）本発明は、半導体装置において、チップ１内の層
間絶縁膜の残膜の膜厚を管理する対象となる構造２と同
じパターンの被測定対象素子構造４と光学式膜厚測定パ
ターン５，６とを１組にしてチップ１外のスクライブラ
イン３に設けたことを特徴とする。

【００３１】ＣＭＰ研磨による研磨レートは、凸部の角
部において最大になるが、本発明者は鋭意研究の結果、
角部の研磨レートは凸部の面積に依存せず、凸部の高
さ、角度が同じであれば凸部の面積が異なってもほぼ同
じ研磨レートになることを見い出したので、この事情を
図２を参照して説明する。

【００３２】図２参照図２は、素子配置の異なる２種類
の１６ＭｂｉｔＤＲＡＭ、４ＭｂｉｔＤＲＡＭ、及び、
６４ＫｂｉｔＤＲＡＭの４種類について、同じ時間ＣＭ
Ｐ研磨した場合の角部の残膜の膜厚を示したものであ
り、ｂｉｔ数に拘わらず、即ち、セルアレイの規模に拘
わらず角部における残膜の膜厚、したがって、研磨レー
トがほぼ一定になることが理解される。これは、凸部の
角においてはＣＭＰ研磨に用いるパッドの圧力が高くな
るために生ずる現象であり、凸部の高さ及び角度に対す
る依存性が大きく、面積に対する依存性が小さいためで
あると考えられる。

【００３３】したがって、チップ１内の層間絶縁膜の残
膜の膜厚を管理する対象となる構造２がどの様な規模で
あっても、被測定対象素子構造４を、規模は異なっても
チップ１内の層間絶縁膜の残膜の膜厚を管理する対象と
なる構造２と同じパターンの構造にしてスクライブライ
ン３に配置し、その近傍に光学式膜厚測定パターン５，
６を設けることによって、残膜の膜厚の管理を精度良く
行うことができる。なお、本明細書において、『残膜の
膜厚を管理する対象となる構造２と「同じパターン」』
とは、厳密に同じパターンであることを要するものでは
なく、ライン−アンド−スペースの設計ルールがＣＭＰ
管理に支障がない程度に同程度のものを意味する。ま
た、チップ１内の層間絶縁膜の残膜の膜厚を管理する対
象となる構造２がＤＲＡＭブロックであれば、被測定対
象素子構造４はＤＲＡＭブロックと同じパターンを有す
るがより小規模なＤＲＡＭセルアレイとなり、このＤＲ
ＡＭセルアレイの規模は６４Ｋｂｉｔ以上までは実験的
に有効であることを確認した。

【００３４】また、光学式膜厚測定パターンは、所定の
層準からの膜厚を検出するための光学式膜厚測定パター
ン５と基板表面からの膜厚を検出するための光学式膜厚
測定パターン６の二つを設けても良いものである。な
お、スクライブライン３をスクライブすることによって
チップを分割して製品にしたのちにもスクライブライン
３の一部は残存するので、この様な被測定対象素子構造
４と光学式膜厚測定パターン５，６の一部も最終的な半
導体装置、即ち、製品チップの一部を構成する構造とし
て残存する。

【００３５】（２）また、本発明は、半導体装置の製造
方法において、チップ１内の層間絶縁膜の残膜の膜厚を
管理する対象となる構造２と同じパターンの被測定対象
素子構造４と光学式膜厚測定パターン５，６とを１組に
して設けるとともに、被測定対象素子構造４の端部と光
学式膜厚測定パターン５，６の端部との距離を１００μ
ｍ以下にし、光学式膜厚測定パターン５，６上の層間絶
縁膜の残膜の膜厚によって、被測定対象素子構造４の端
部における層間絶縁膜の残膜の膜厚を管理することを特
徴とする。

【００３６】この様に、被測定対象素子構造４と光学式
膜厚測定パターン５，６とを１組にしたモニタは必ずし
もスクライブライン３内に設ける必要はなく、残膜の膜
厚をモニタする光学式膜厚測定パターン５，６を被測定
対象素子構造４の端部から１００μｍ以下の距離に配置
することによって、被測定対象素子構造４の端部におけ
る層間絶縁膜の残膜の膜厚を精度良く管理することがで
きる。

【００３７】（３）本発明は、半導体装置の製造方法に
おいて、チップ１内の層間絶縁膜の残膜の膜厚を管理す
る対象となる構造２と同じパターンの被測定対象素子構
造４と光学式膜厚測定パターン５，６とを１組にしてス
クライブライン３に設けるとともに、光学式膜厚測定パ
ターン５，６上の層間絶縁膜の残膜の膜厚によって、被
測定対象素子構造４の端部における層間絶縁膜の残膜の
膜厚を管理することを特徴とする。

【００３８】この様に、チップ１内の層間絶縁膜の残膜
の膜厚を管理する対象となる構造２と同じパターンの被
測定対象素子構造４と光学式膜厚測定パターン５，６と
を１組にしてスクライブライン３に設けることによっ
て、チップ１内の素子や配線の配置に影響を与えること
なく、残膜の膜厚を精度良く管理することができる。

【００３９】（４）また、本発明は、上記（３）におい
て、被測定対象素子構造４によって、チップ１内の層間
絶縁膜の残膜の膜厚を管理する対象となる構造２の電気
的特性もモニタすることを特徴とする。

【００４０】この様に、被測定対象素子構造４によっ
て、チップ１内の層間絶縁膜の残膜の膜厚を管理する対
象となる構造２の電気的特性もモニタすることによっ
て、従来設けていた電気的特性をモニタするためのモニ
タを省略することができ、それによって、チップ面積の
増大或いはスクライブライン３の専有面積の増大を抑制
することができる。

【００４１】（５）また、本発明は、半導体装置の製造
方法において、同じ製造テクノロジーを用いる全ての品
種のチップ１外のスクライブライン３に、共通の被測定
対象素子構造４と光学式膜厚測定パターン５，６とを１
組にした共通のモニタを設け、光学式膜厚測定パターン
５，６上の層間絶縁膜の残膜の膜厚によって、被測定対
象素子構造４の端部における層間絶縁膜の残膜の膜厚を
管理することを特徴とする。

【００４２】この様に、同じ製造テクノロジーを用いる
品種に関しては、異なった品種であっても全ての品種
に、共通の被測定対象素子構造４と光学式膜厚測定パタ
ーン５，６とを１組にした共通のモニタをチップ１外の
スクライブライン３に設けることによって、各品種毎の
ＣＭＰ研磨量の再調整が不要になり、スループットが向
上するとともに、無駄に消費されるウェハを減少するこ
とができる。

【００４３】

【発明の実施の形態】ここで、図３及び図４を参照して
本発明の実施の形態を説明する。 図３参照 図３は、本発明の実施の形態におけるウェハの平面図で
あり、ウェハ内には、ＤＲＡＭブロック１２を設けたＤ
ＲＡＭ混載システムＬＳＩからなる製品チップ１１がス
クライブライン１３に隔てられて複数個配置されてい
る。

【００４４】本発明の実施の形態は、スクライブライン
１３に、ＤＲＡＭセルアレイ１４と光学式膜厚測定パタ
ーン１５，１６とを１セットにしてスクライブ内モニタ
として配置したものである。即ち、従来においては、Ｄ
ＲＡＭブロック１２の電気的特性をモニタするためのモ
ニタ、即ち、小規模のＤＲＡＭセルアレイをスクライブ
内モニタとして設けているが、本発明の実施の形態にお
いては、この小規模のＤＲＡＭセルアレイからなるスク
ライブ内モニタをＣＭＰ研磨量管理のモニタとしても用
いるものである。

【００４５】この場合のＤＲＡＭセルアレイ１４の規模
としては１６Ｋｂｉｔ以上、より好適には６４Ｋｂｉｔ
以上であれば良く、それによって、ＤＲＡＭセルアレイ
１４の角部における研磨レートはより規模の大きなＤＲ
ＡＭブロック１２の角部における研磨レートとほぼ等し
くなるので、ＤＲＡＭセルアレイ１４の角部における研
磨レートを光学式膜厚測定パターン１５，１６によって
管理することによって、ＤＲＡＭブロック１２の角部に
おける研磨レート、したがって、ＤＲＡＭブロック１２
における残膜の最小膜厚の管理が可能になる。

【００４６】また、この場合の光学式膜厚測定パターン
１５，１６の面積は少なくとも１０μｍ□必要であり、
装置の位置合わせや安定した測定領域の確保のために
は、６０μｍ□程度の領域が必要となる。また、光学式
膜厚測定パターン１５，１６の端部とＤＲＡＭセルアレ
イ１４の端部との距離は、ＤＲＡＭブロック１２の角部
における残膜の膜厚を正確に制御するためには、１００
μｍ以下にすることが望ましい。

【００４７】図４（ａ）及び図４（ｂ）参照 図４（ａ）は図３のスクライブライン１３を拡大した平
面図であり、図４（ｂ）は、図４（ａ）におけるＡ−
Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、この
場合には、ビット線３３を形成した後にＨＤＰ−ＣＶＤ
法によって堆積したＳｉＯ₂ 膜３７のＣＭＰ研磨後の状
態を示す図である。

【００４８】この場合、図に示すように、光学式膜厚測
定用パターン１５としては、ビット線３３を利用して形
成した光学式膜厚測定パターン用導電層３４を用い、こ
の光学式膜厚測定パターン用導電層３４上のＳｉＯ₂ 膜
３７の残膜の膜厚によってＤＲＡＭセルアレイ１４の角
部、即ち、端部に存在するビット線３３近傍のＳｉＯ ₂
膜３７の残膜の膜厚を管理することなる。

【００４９】また、図に示すように、素子分離絶縁膜２
２に囲まれたｐ型シリコン基板２１の露出部、即ち、光
学式膜厚測定パターン用基板露出部３８を、別の光学式
膜厚測定パターン１６としても良いものであり、この光
学式膜厚測定パターン用基板露出部３８上のＳｉＯ₂ 膜
３７の残膜の膜厚によってＤＲＡＭセルアレイ１４の角
部のＳｉＯ₂ 膜３７の残膜の膜厚を管理しても良いもの
である。

【００５０】なお、ＣＭＰ研磨量の管理法自体は、上述
の従来の方法と同様であり、図２に示すように、凸部の
角部の研磨レートはＤＲＡＭセルアレイ１４或いはＤＲ
ＡＭブロック１２の規模に依らないので、予め、ＤＲＡ
Ｍセルアレイ１４の角部における研磨レートを、光学式
膜厚測定パターン用基板露出部３８上のＳｉＯ₂ 膜３７
の残膜の膜厚を測定することによって調べておけば良
い。

【００５１】この様なＤＲＡＭセルアレイ１４と光学式
膜厚測定パターン１５，１６とが１セットになった共通
のモニタを、製品の品種が異なっていてもテクノロジー
が同一であれば、全ての品種に設けることによって、製
品毎に研磨量の調整を行う必要がなくなる。

【００５２】即ち、共通のモニタを用いているのでＤＲ
ＡＭセルアレイ１４と光学式膜厚測定パターン１５，１
６と距離は全ての品種において同一であり、且つ、ＤＲ
ＡＭセルアレイ１４の角部における研磨レートと規模の
異なる各種のＤＲＡＭブロック１２の角部における研磨
レートはほぼ一定であるので、ＤＲＡＭセルアレイ１４
の角部における研磨レートを光学式膜厚測定パターン１
５，１６によって測定することによって、規模の異なる
各種のＤＲＡＭブロック１２の角部における研磨レート
を統一的に管理することができる。

【００５３】なお、本発明のＣＭＰ研磨管理はＤＲＡＭ
ブロック１２における残膜の膜厚の一番薄い部分の管理
であるため、品種間では、ＤＲＡＭブロック１２の層間
絶縁膜の残膜の膜厚が一番薄い部分でほぼ同じ値になる
が、ＤＲＡＭブロック１２における残膜の膜厚の厚い部
分の管理は行っていないため、各品種毎に異なることに
なる。即ち、品種間でＤＲＡＭブロック１２の層間絶縁
膜の残膜の膜厚の一番薄い部分の厚さが等しくなるよう
に制御した場合には、ＤＲＡＭブロック１２における層
間絶縁膜の厚い部分の厚さはセルアレイの規模が大きく
なるほど厚くなる。

【００５４】この様な、層間絶縁膜の厚い部分の厚さの
品種毎の違いは、ＤＲＡＭブロック１２の中心部にコン
タクトホールを形成する際のエッチング量の管理に影響
を与えることになるが、この様な問題は、開発当初に投
入するＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕ
ｐ）等の大規模セルアレイによりセルアレイの端部とセ
ルアレイの中心部における相関によりワーストケースを
見積り、その結果に基づいてエッチング時間を管理すれ
ば良い。

【００５５】例えば、コンタクトホールが、通常のフォ
トエッチング工程を用いたアライメント開口によるもの
であれば、半導体基板に対するコンタクトホールの場合
には、接合リークを起こさない最大のエッチング時間で
定義する。

【００５６】また、配線層に対するコンタクトホールの
場合には、配線層を突き抜けない最大のエッチング時
間、或いは、オーバーエッチングによりコンタクト抵抗
が設計要求に対する上限値を越えない最大のエッチング
時間で定義する。

【００５７】一方、コンタクトホールが、アライメント
開口以外のＳＡＣ（Ｓｅｌｆ−ａｌｉｇｎ Ｃｏｎｔａ
ｃｔ）法による開口である場合、ＳＡＣ法の際に利用す
るＳｉＮ膜、例えば、図４（ｂ）の場合には、Ｐ−Ｓｉ
Ｎ膜３５及びスペーサ３６の層間絶縁膜、即ち、ＳｉＯ
₂ ３７に対するエッチングの選択比が無限大ではないの
で、Ｐ−ＳｉＮ膜３５或いはスペーサ３６の発生するエ
ッチングダメージによるビット線３４との間の電気的短
絡が発生せず、また、設計要求に対する充分な耐圧が得
られる最大のエッチング時間で定義する。

【００５８】なお、この様なエッチング時間の管理によ
っても、エッチング不足によるコンタクトホールの未開
口が生じたならば、それは元々のプロセスマージンが少
ないという問題に帰着するのであって、本発明のＣＭＰ
管理法の問題ではない。

【００５９】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載した構成及び条件に限ら
れるものではなく、各種の変更が可能である。例えば、
本発明の実施の形態においては、光学式膜厚測定パター
ンを２種類設けているが、これは一例に過ぎず、光学式
膜厚測定パターン１５或いは光学式膜厚測定パターン１
６のいずれか一つでも良く、さらには、これらの光学式
膜厚測定パターン１５，１６とは別の層準に設けた光学
式膜厚測定パターンを用いても良いものである。

【００６０】例えば、ワード線を形成した直後の層間絶
縁膜の平坦化工程においては、ワード線を利用して形成
した光学式膜厚測定パターンを用いれば良く、また、こ
のワード線を利用して形成した光学式膜厚測定パターン
を、ビット線形成直後の層間絶縁膜の平坦化工程におけ
る光学式膜厚測定パターンとして利用しても良いもので
ある。

【００６１】また、本発明の実施の形態においては、ス
クライブラインを有効に利用するために、ＤＲＡＭセル
アレイと光学式膜厚測定パターンからなる１セットのモ
ニタをスクライブラインに設けているが、必ずしもスク
ライブラインに設ける必要はなく、チップ内に設けても
良いものである。なお、この場合のＤＲＡＭセルアレイ
は、センスアンプやサブワードデコーダ等のコアを設け
ないモニタ専用のものとして設け、容量・耐圧を管理す
るモニタとしても良いし、或いは、ＣＭＰ残膜の膜厚の
専用モニタとしても良い。

【００６２】また、本発明の実施の形態においては、Ｄ
ＲＡＭ混載システムＬＳＩのＣＭＰ管理法として説明し
ているが、ＤＲＡＭ混載システムＬＳＩに限られるもの
ではなく、ＳＲＡＭ混載システムＬＳＩ等の他の高密の
微細配線パターンを伴う半導体装置におけるＣＭＰ管理
に適用されるものである。

【００６３】

【発明の効果】本発明によれば、同一テクノロジーを用
いた製品品種の場合には、製品品種が異なっていても全
ての品種に対して、共通のＣＭＰ管理対象となる構造と
同一パターンの被管理対象素子構造と光学式膜厚測定パ
ターンとを１セットにした共通のモニタを用いているの
で、品種毎にＣＭＰ研磨量を調整する必要がなく、それ
によって、ウェハの無駄な消費を低減し、且つ、手番を
少なくすることができ、ひいては、ＤＲＡＭ混載システ
ムＬＳＩ等の高集積度半導体集積回路装置の製造歩留り
の向上、低コスト化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の作用効果の説明図である。

【図３】本発明の実施の形態におけるＣＭＰ用モニタ配
置の説明図である。

【図４】本発明の実施の形態のモニタ構造の説明図であ
る。

【図５】従来のワードライン上の層間絶縁膜の表面状態
の説明図である。

【図６】従来のワードライン上の層間絶縁膜のマクロ的
表面状態の説明図である。

【図７】従来のビットライン上の層間絶縁膜の表面状態
の説明図である。

【図８】光学式膜厚測定方法の説明図である。

【図９】ＣＭＰ残膜膜厚の光学式膜厚測定パターン位置
依存性の説明図である。

【符号の説明】

１ チップ ２ 残膜の膜厚を管理する対象となる構造 ３ スクライブライン ４ 被管理対象素子構造 ５ 光学式膜厚測定パターン ６ 光学式膜厚測定パターン １１ 製品チップ １２ ＤＲＡＭブロック １３ スクライブライン １４ ＤＲＡＭセルアレイ １５ 光学式膜厚測定パターン １６ 光学式膜厚測定パターン ２１ ｐ型シリコン基板 ２２ 素子分離絶縁膜 ２３ ゲート酸化膜 ２４ ゲート電極 ２５ Ｐ−ＳｉＮ膜 ２６ ｎ型ソース領域 ２７ ｎ型ドレイン領域 ２８ ＢＰＳＧ膜 ２９ スペーサ ３０ 多結晶Ｓｉプラグ ３１ 多結晶Ｓｉプラグ ３２ Ｐ−ＳｉＯ₂ 膜 ３３ ビット線 ３４ 光学式膜厚測定パターン用導電層 ３５ Ｐ−ＳｉＮ膜 ３６ スペーサ ３７ ＳｉＯ₂ 膜 ３８ 光学式膜厚測定パターン用基板露出部 ５１ ｐ型シリコン基板 ５２ 素子分離絶縁膜 ５３ ゲート酸化膜 ５４ Ｓｉゲート電極 ５５ ＷＳｉ₂ 層 ５６ Ｐ−窒化膜 ５７ ｎ型ドレイン領域 ５８ ｎ型ソース領域 ５９ スペーサ ６０ ＢＰＳＧ膜 ６１ ロジックトランジスタ ６２ ゲート電極 ６３ 多結晶Ｓｉプラグ ６４ 多結晶Ｓｉプラグ ６５ Ｐ−ＳｉＯ₂ 膜 ６６ ビット線 ６７ Ｐ−ＳｉＮ膜 ６８ スペーサ ６９ ＳｉＯ₂ 膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】 チップ内の層間絶縁膜の残膜の膜厚を管
   理する対象となる構造と同じパターンの被測定対象素子
   構造と、光学式膜厚測定パターンとを１組にして、チッ
   プ外のスクライブラインに設けたことを特徴とする半導
   体装置。
2. 【請求項２】 チップ内の層間絶縁膜の残膜の膜厚を管
   理する対象となる構造と同じパターンの被測定対象素子
   構造と光学式膜厚測定パターンとを１組にして設けると
   ともに、前記被測定対象素子構造の端部と前記光学式膜
   厚測定パターンの端部との距離を１００μｍ以下にし、
   前記光学式膜厚測定パターン上の層間絶縁膜の残膜の膜
   厚によって、前記被測定対象素子構造の端部における層
   間絶縁膜の残膜の膜厚を管理することを特徴とする半導
   体装置の製造方法。
3. 【請求項３】 チップ内の層間絶縁膜の残膜の膜厚を管
   理する対象となる構造と同じパターンの被測定対象素子
   構造と光学式膜厚測定パターンとを１組にしてスクライ
   ブラインに設けるとともに、前記光学式膜厚測定パター
   ン上の層間絶縁膜の残膜の膜厚によって、前記被測定対
   象素子構造の端部における層間絶縁膜の残膜の膜厚を管
   理することを特徴とする半導体装置の製造方法。
4. 【請求項４】 上記被測定対象素子構造によって、上記
   チップ内の層間絶縁膜の残膜の膜厚を管理する対象とな
   る構造の電気的特性もモニタすることを特徴とする請求
   項３記載の半導体装置の製造方法。
5. 【請求項５】 同じ製造テクノロジーを用いる全ての品
   種のチップ外のスクライブラインに、共通の被測定対象
   素子構造と光学式膜厚測定パターンとを１組にした共通
   のモニタを設け、前記光学式膜厚測定パターン上の層間
   絶縁膜の残膜の膜厚によって、前記被測定対象素子構造
   の端部における層間絶縁膜の残膜の膜厚を管理すること
   を特徴とする半導体装置の製造方法。