JP2004048025A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。
【選択図】 図１
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、その製造工程にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化工程を含む半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の最小加工寸法の減少に伴ってステッパの高性能化が必要となり、レンズ開口径の増大と露光波長の短波長化が進んでいる。その結果、露光光学系の焦点深度が浅くなり、被加工表面の僅かな凹凸も問題となる。この結果、被加工表面の平坦化はデバイスプロセス上重要な技術課題となっている。しかも上記の平坦化は、段差上に形成される配線の断線を防止するために必要とされる段差形状の緩和を目的とした平坦化ではなく、グローバルな平坦化つまり完全平坦化が要求されるものである。
【０００３】
表面平坦化の技術としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜あるいは低融点ガラスの塗布および溶融による塗布法、ガラスフローによる熱処理法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の表面反応メカニズムを適用して自己平坦化させる方法等が知られているが、表面の状態や適用する熱処理等の条件あるいはそれらの加工上の制約から、完全な平坦化すなわちグローバル平坦化を行うことができない場合が多い。そこで、完全平坦化が実用的に可能な技術としてエッチバック法およびＣＭＰ法が有望視されている。
【０００４】
エッチバック法は、フォトレジストを犠牲膜にしたもの、ＳＯＧ膜を用いたもの、自己平坦化ＣＶＤ膜を用いたもの等が知られているが、プロセスの複雑さ、コスト、パーティクルによる歩留まり低下が問題となり、一方、ＣＭＰ法は前記エッチバック法に生ずる問題は比較的少なく、エッチバック法との比較において総合的に優れたプロセスであるとの認識が一般に形成されつつある。つまり、完全平坦化を実現しうる実用的な技術としては、ＣＭＰ法が最も有望であると考えられる。
【０００５】
なお、ＣＭＰ技術を詳しく記載している例としては、たとえば、特開平７−７４１７５号公報、特開平６−１９６５５１号公報、平成８年５月１日、工業調査会発行、「電子材料」１９９６年５月号、ｐ２２〜ｐ２７がある。
【０００６】
【発明が解決しようとする課題】
しかし、ＣＭＰ法を適用したデバイス表面の完全平坦化技術を検討する過程において、公知の技術ではないが、本発明者は以下のような問題点があることを認識した。
【０００７】
図２９（ａ）〜（ｄ）は、本発明者が検討したＣＭＰ法による平坦化技術を説明するための断面図である。配線を絶縁膜により被覆し、その絶縁膜を平坦化する方法としては、まず、層間絶縁膜１０１上に配線１０２を形成し（図２９（ａ））、次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ ：（Ｃ２Ｈ５Ｏ）４Ｓｉ）を用いたプラズマＣＶＤ法等により第１絶縁膜１０３およびＳＯＧ等の第２絶縁膜１０４を堆積して凹部を埋め込み（図２９（ｂ））、ＴＥＯＳプラズマＣＶＤ法等により第３絶縁膜１０５を堆積し（図２９（ｃ））、さらに、第３絶縁膜１０５をＣＭＰ法により研磨して平坦化することができる（図２９（ｄ））。
【０００８】
この際、配線１０２のパターンは、機能設計および論理設計に基づくレイアウト設計において、通常のレイアウトルールにしたがっているか否かに主眼が置かれ、特にＣＭＰ工程での研磨特性が考慮されることはない。
【０００９】
そのため、配線パターンは、場所により疎密が発生し、上記の検討図面（図２９（ｄ））においては、Ａ部において配線１０２が密に形成され、その他の領域では、配線１０２は疎に形成されることとなる。
【００１０】
このように、配線１０２に疎密のある状態でＣＭＰ研磨を行うと、第３絶縁膜１０５の表面を完全に平坦化することができず、配線１０２が密に形成されたＡ部領域で０．２〜０．７μｍの標高差が生じ、表面に大きなうねりが残ってしまう。
【００１１】
このようなうねりの存在する表面では、その後のフォトリソグラフィ工程あるいはエッチング工程でプロセスマージンが低下し、微細な加工および高集積化の対応が困難となり、半導体集積回路装置の信頼性の向上および歩留まりの改善を図ることができない。
【００１２】
また、うねりのある状態でのリソグラフィおよびエッチングを良好に行うためにプロセス条件の最適化を行う必要があり、うねりを最小限に抑制するためのＣＭＰ工程の最適化も必要となる。このような最適化に要する期間により量産プロセスの立ち上げ時期が遅れるという問題もある。
【００１３】
さらに、配線１０２が疎な領域では、第２絶縁膜１０４によって配線１０２間が十分に埋め込まれず、そのような凹部を完全に埋め込むために第３絶縁膜１０５の膜厚を厚くせざるを得ない。その結果、第３絶縁膜１０５の堆積時間が長くなる等の工程負荷が大きくなるのみならず、第３絶縁膜１０５の研磨量も多くなり、ＣＭＰ工程での工程負荷も大きくなるという問題が生じる。
【００１４】
本発明の目的は、ＣＭＰ法による研磨後の部材表面を完全に平坦化することにある。
【００１５】
また、本発明の目的は、フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができる技術を提供するとともに、半導体集積回路装置の信頼性および歩留まりを向上することにある。
【００１６】
また、本発明の目的は、プロセス立ち上げを容易にすることにある。
【００１７】
また、本発明の目的は、ＣＭＰ法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることにある。
【００１８】
また、本発明の目的は、ＣＭＰ法により完全平坦化が可能な部材パターンの設計方法を提供することにある。
【００１９】
また、本発明の目的は、完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）．本発明の半導体集積回路装置は、半導体基板の主面上または層間絶縁膜上に形成された半導体集積回路素子を構成する配線と、その配線を覆い、ＣＭＰ法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置であって、その配線の形成された配線層において、配線間の距離が離れて形成されている空隙領域に、配線と同一の材料からなり素子として機能しないダミー配線が形成されているものである。
【００２３】
また、本発明の半導体集積回路装置は、半導体基板の主面に形成された浅溝と、浅溝にＣＭＰ法により平坦化された被膜を含む絶縁膜が埋め込まれた素子分離領域と、素子分離領域により分離された半導体集積回路素子の活性領域とを含む半導体集積回路装置であって、活性領域間の距離が離れて形成されている半導体基板の空隙領域に、半導体集積回路素子として機能しない半導体基板の主面のダミー領域が形成されているものである。
【００２４】
このような半導体集積回路装置によれば、空隙領域にダミー配線あるいはダミー領域が形成されているため、疎の部分が発生しないように配線を覆う絶縁膜の表面あるいは半導体基板の主面を完全に平坦化することができる。
【００２５】
すなわち、ダミー配線あるいはダミー領域（ダミー部材）が形成されず配線あるいは活性領域（素子構成部材）のみが形成されている場合には、素子構成部材間の距離が大きく離れた空隙領域が生じ、このような空隙領域が存在したままで絶縁膜を堆積した場合、空隙領域周辺での絶縁膜表面の形状は、素子構成部材の形状を忠実に反映した凹凸形状となる。このような凹凸形状は図２９に示したように完全平坦化を阻害する要因となる。
【００２６】
そこで、本発明では、このような空隙領域にダミー部材を配置し、絶縁膜の凹凸形状を緩和して、ＣＭＰ研磨後の絶縁膜の表面を完全に平坦化するものである。
【００２７】
このように絶縁膜の表面が完全に平坦化されるため、その後のフォトリソグラフィ工程あるいはエッチング工程においてプロセスマージンを増加することができ、その結果、半導体集積回路装置の製造歩留まりを向上し、プロセス立ち上げ時間を短縮することが可能となる。
【００２８】
なお、配線としては、層間絶縁膜上に形成された金属配線、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲート配線、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のビット線を例示することができる。金属配線およびゲート配線については、ＤＲＡＭ等のメモリ素子のものに限られず、ロジック素子のものについても含まれることはいうまでもない。特に、ロジック素子の配線が一般に３層以上の多層配線であることから、このような配線に本発明を適用すれば顕著な効果が得られる。
【００２９】
（２）．また、本発明の半導体集積回路装置は、前記した半導体集積回路装置において、ダミー配線および配線の部材相互間の間隔、あるいは、ダミー領域および活性領域の部材相互間の間隔を、リソグラフィの分解能から要求される最小スペース幅以上とし、かつ、配線の高さあるいは浅溝の深さの２倍以下とする条件を満足する高密度部材形成領域を含み、その面積はチップ面積の９５％以上とするものである。
【００３０】
このようにダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの２倍以下とすることにより、それら部材上に形成される絶縁膜のＣＭＰ研磨速度に部材パターンのパターン依存性が生じなくなり、ＣＭＰ研磨速度が均一となって絶縁膜の表面平坦性をほぼ完全なものとすることができる。
【００３１】
図３０は、本発明者の実験検討により得られた知見を示すデータであり、パターン間距離に対するＣＭＰ研磨量のばらつきの値を示したグラフである。横軸は、パターン高さで規格化されたパターン間距離を示し、縦軸は基準パターン（ベタパターン）に対するパターン上絶縁膜のＣＭＰ研磨量を示す。図３０より明らかな様に、パターン高さの２倍程度までパターンが離れても絶縁膜のＣＭＰ研磨量は変化しない。すなわち、ダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの２倍以下にすれば、これらの部材上に形成された絶縁膜のＣＭＰ速度はパターンによらず一定となり、絶縁膜を完全に平坦化することが可能となる。
【００３２】
上記のように完全平坦化が実現できる領域つまり高密度部材形成領域は、できるだけ広い方がチップ全体を平坦化できるため好ましいが、チップ面積の全てが高密度部材形成領域である必要はない。すなわち、完全平坦化が実現できる高密度部材形成領域はチップ面積の９５％以上であれば実用的に十分平坦な表面を得ることが可能である。
【００３３】
また、これらの部材間の間隔をリソグラフィの分解能から要求される最小スペース幅以上とする条件は、部材加工を良好に行うためには最小加工寸法以上の加工スペースが必要とされるためであり、この条件を満足することにより配線あるいはダミー配線、または、活性領域あるいはダミー領域の加工を良好に行うことができる。なお、最小スペース幅としては、ＫｒＦエキシマレーザを露光源に用いた場合には０．２μｍを例示することができる。
【００３４】
なお、高密度部材形成領域でない残りの５％の領域では、ダミー配線および配線またはダミー領域および活性領域の部材相互間の間隔が配線の高さまたは浅溝の深さの４倍以下の距離で配置されていることが好ましい。このように、パターン間隔が配線の高さまたは浅溝の深さの４倍以下の距離で配置されている領域つまり低密度部材形成領域の絶縁膜は、図３０に示すように約２倍の研磨量ばらつきを示すが、低密度部材形成領域の面積がチップ面積の５％以下であるため、その寄与は無視することができる。
【００３５】
また、本発明の半導体集積回路装置は、前記半導体集積回路装置において、ダミー配線またはダミー領域を、その幅がリソグラフィの分解能から要求される最小ライン幅以上、または、その長さが最小ライン幅の２倍以上であり、また、スクライブ領域においてはダミー配線またはダミー領域の幅および長さは、ボンディングパッド間の間隔以下である。なお、最小スペース幅および最小ライン幅は、０．２μｍ、ボンディングパッド間の距離は、１０μｍとすることができる。
【００３６】
このような半導体集積回路装置によれば、ダミー配線またはダミー領域の幅をリソグラフィの分解能から要求される最小ライン幅以上とすることによりダミー配線またはダミー領域の加工を確実に行うことができ、また、ダミー配線またはダミー領域の長さを最小ライン幅の２倍以上とすることにより、それら部材の解像度を確実に保持することができる。つまり、最小加工寸法の幅および長さを有するパターンでは、正確に解像できない恐れがあるが、本発明では、ダミー配線またはダミー領域の長さをその２倍とするため、その恐れを回避することができる。ダミー配線またはダミー領域の幅および長さは、３０μｍ以下で構成されるが、２０μｍ以下が多用され、好ましくは１０μｍ以下で構成される。
【００３７】
また、ダミー配線またはダミー領域の幅および長さを３０μｍ以下とすることにより、配線等の寄生容量を低減し、また、ボンディングパッド間のショート不良を低減することができる。すなわち、ダミー配線またはダミー領域の幅あるいは長さが大きくなれば、それらダミー部材が大きくなり、半導体集積回路素子として機能する配線等の寄生容量を大きくすることとなり、半導体集積回路装置の高速応答性能等の性能を損なうこととなるが、それら幅あるいは長さが３０μｍ以下であれば配線等の寄生容量を実用上問題が生じない程度に抑制することが可能である。また、ダミー配線がスクライブ領域に配置された場合には、スクライブにより発生する切り屑は導電性の塵になる可能性がある。しかし、導電性の塵ではあっても、それによりショートする可能性のある部分は、ボンディングパッドの間に限られるため、ダミー配線の幅および長さをボンディングパッド間の間隔以下としておけば、たとえ導電性の塵になったとしてもショート不良を発生することはない。これらの効果により、半導体集積回路装置の性能および歩留まりを低下することを防止することができる。
【００３８】
また、本発明の半導体集積回路装置は、ダミー配線またはダミー領域がスクライブ領域にも形成されているものである。
【００３９】
このような半導体集積回路装置によれば、スクライブ領域においても完全平坦性が確保でき、ウェハ全体の完全平坦性を実現することができる。
【００４０】
また、本発明の半導体集積回路装置は、ダミー配線および配線からなる配線のパターン密度またはダミー領域および活性領域からなる領域のパターン密度を、半導体基板の全領域においてほぼ均一とするものである。
【００４１】
このような半導体集積回路装置によっても、それらパターン上の絶縁膜の完全平坦性を実現することができる。すなわち、パターン上絶縁膜の平坦性が阻害されるのは、パターンの密度に不均一が存在するためであることは前記したとおりであり、このようなパターンの密度に不均一性が発生しないようにダミー部材を設けることによっても絶縁膜の均一性は向上する。
【００４２】
（３）．また、本発明の半導体集積回路装置は、前記した半導体集積回路装置であって、ダミー配線が、半導体基板上に設けられたボンディングパッド部またはフォトリソグラフィのためのマーカ部と同一の配線層においてボンディングパッド部またはマーカ部の周辺に形成されていないものである。
【００４３】
このような半導体集積回路装置によれば、ワイヤボンディングする際のボンディングパッドの自動検出およびフォトリソグラフィの際のマスク合わせに用いるマーカの自動検出をスムーズに行うことが可能となる。すなわち、ボンディングパッドあるいはマーカの周辺にそれらと同一材料のダミー部材が形成されている場合には、ボンディングパッドあるいはマーカの検出の際にダミー部材がノイズとなってうまく検出されない可能性があるが、本発明ではそのような恐れがない。
【００４４】
なお、ダミー配線が形成されていない領域は、ボンディングパッド部から２０μｍの領域またはマーカ部から６０μｍの領域とすることができる。
【００４５】
また、本発明の半導体集積回路装置は、絶縁膜として、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜もしくはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜またはポリシラザン膜を含むものとすることができる。
【００４６】
このような半導体集積回路装置によれば、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜またはポリシラザン膜が段差被覆性に優れ、また凹部を埋め込む特性を有するものであるため、配線およびダミー配線あるいは活性領域およびダミー領域により形成される凹部を良好に埋め込み、ＣＭＰ法により研磨される絶縁膜の膜厚を薄くすることができる。このようなＣＭＰ研磨膜の薄膜化は、ＣＭＰ研磨膜の堆積工程の負荷低減のみならず、ＣＭＰ工程の負荷低減をも図ることができ、工程時間の短縮等半導体集積回路装置のコスト競争力を向上することもできる。
【００４７】
本発明の半導体集積回路装置の製造方法は、前記した半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面または層間絶縁膜上に多結晶シリコンまたは金属を含む導電膜を堆積し、導電膜をパターニングして配線およびダミー配線を形成する工程、（ｂ）配線およびダミー配線により形成される凹部の内面を含む配線およびダミー配線の上層に、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁膜を堆積し、凹部を埋め込む工程、（ｃ）第１の絶縁膜上に第２の絶縁膜を堆積する工程、（ｄ）第２の絶縁膜の表面をＣＭＰ法により研磨する工程、を有し、第２の絶縁膜の膜厚を第１の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とするものである。
【００４８】
このような半導体集積回路装置の製造方法によれば、第２の絶縁膜の堆積膜厚を薄くすることができ、第２の絶縁膜の堆積時間を短縮するのみならず、ＣＭＰ研磨工程における第２の絶縁膜の研磨量も少なくすることができる。このため、工程自体は従来の工程を踏襲しつつ、工程時間の短縮を図り、工程負荷を低減して半導体集積回路装置のコスト競争力を向上することができる。
【００４９】
すなわち、本発明の製造方法では、配線およびダミー配線により形成された凹部をＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁膜により埋め込むため、第２の絶縁膜の表面に残存する凹凸は、被膜形成前の凹凸に比較して緩和されたものとなる。そのため、第２の絶縁膜の膜厚は、第１の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とすること、つまり、薄い膜厚でも十分に第２の絶縁膜の表面を平坦化することが可能となる。
【００５０】
（４）．なお、このＣＭＰ研磨の際、硬質パッドを用いることができる。
【００５１】
また、第１および第２の絶縁膜により配線およびダミー配線に起因する表面の凹凸をほぼ平坦化し、ＣＭＰ法による研磨は表面の仕上げ研磨にのみ用いることもできる。この表面仕上げに用いる研磨手段はＣＭＰ法に限られず、ドライベルト研磨、ラッピング等その他の研磨手法であってもよい。
【００５２】
また、本発明の半導体集積回路装置は、前記した半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面にシリコン窒化膜を堆積し、活性領域およびダミー領域以外の領域のシリコン窒化膜および半導体基板をパターニングして浅溝を形成する工程、（ｂ）浅溝の内面を含む半導体基板および配線およびシリコン窒化膜上に、シリコン酸化膜からなる絶縁膜を堆積し、浅溝を埋め込む工程、（ｃ）絶縁膜をＣＭＰ法により研磨し、シリコン窒化膜を露出する工程、を含むものである。
【００５３】
このような半導体集積回路装置の製造方法によれば、素子分離領域にもダミー領域を形成するため、素子分離領域のディッシングすなわち窪みを防止し、半導体基板表面を完全平坦化することができる。また、ＣＭＰ研磨膜である絶縁膜と半導体基板の活性領域との間に、シリコン酸化膜よりもＣＭＰ研磨速度の遅いシリコン窒化膜を形成しているため、シリコン窒化膜がＣＭＰ研磨のストッパ層となり、さらに完全な平坦性を確保することができる。
【００５４】
なお、（ｃ）工程におけるＣＭＰ法で用いるスラリをシリコン酸化物を研磨剤とするアルカリ性スラリとし、（ｃ）工程の後に、浅溝に形成された絶縁膜をウエットエッチングまたはドライエッチングによりエッチングして、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くする工程を含むことができる。スラリをシリコン酸化物を研磨剤とするアルカリ性スラリとする場合には、シリコン酸化膜とシリコン窒化膜との研磨速度の比は３ないし４対１となり、シリコン窒化膜の膜厚を厚くする必要がある。このような場合、シリコン窒化膜を除去した後の半導体基板主面すなわち活性領域の高さと素子分離領域であるシリコン酸化膜の高さとの関係は、シリコン酸化膜の方が高いという状態になる。よって、さらにウェットエッチングあるいはドライエッチングによりシリコン酸化膜をエッチングし、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くするものである。これにより、微細なゲート加工を行うことが可能となる。
【００５５】
また、（ｃ）工程におけるＣＭＰ法で用いるスラリを酸化セリウムを研磨剤とするスラリとすることができる。この場合のシリコン酸化膜とシリコン窒化膜との研磨速度の比は３０ないし５０対１となり、シリコン窒化膜の膜厚を厚くする必要はない。よって、シリコン窒化膜の膜厚は、プロセス上無視し得る程度たとえば５０ｎｍ以下とすることができ、シリコン窒化膜を除去した後のシリコン酸化膜のエッチングは必要ではない。
【００５６】
（５）．本発明の設計方法は、半導体集積回路素子を構成する部材の加工に用いるマスクのマスクパターンを生成する工程を含む設計方法であって、マスクパターンには、部材の部材パターンと、ダミー配置禁止領域には配置されないダミーパターンとが含まれ、部材パターンおよびダミーパターンのパターン相互間のパターン間隔がリソグラフィの分解能から要求される最小スペース幅または０．２μｍ以上である第１の条件、パターン間隔が、チップ面積の９５％以上の領域においては部材の高さの２倍以下であり、チップ面積の５％以下の領域においては部材の高さの４倍以下である第２の条件、ダミーパターンの幅が、リソグラフィの分解能から要求される最小ライン幅または０．２μｍ以上である第３の条件、ダミーパターンの幅が、半導体集積回路装置に設けられるボンディングパッド間の間隔または１０μｍ以下である第４の条件、ダミーパターンの長さが、最小ライン幅の２倍または０．２μｍ以上である第５の条件、ダミーパターンの長さが、ボンディングパッド間の間隔または１０μｍ以下である第６の条件、の何れの条件をも満足するようにマスクパターンが生成されるものである。
【００５７】
このような設計方法によれば、前記した半導体集積回路装置の製造に必要な部材パターンのマスクを設計することが可能である。前記各条件は、前記した半導体集積回路装置の効果を実現するためのものである。
【００５８】
なお、ダミーパターンは、半導体基板のスクライブ領域にも配置できることはいうまでもない。
【００５９】
また、ダミー配置禁止領域は、ボンディングパッドとなるパターンの端部から２０μｍの範囲、フォトリソグラフィのマーカとなるパターンの端部から６０μｍの範囲、接続孔が形成される領域から０．５μｍの範囲、または、フューズ領域とすることができる。このような場合、ワイヤボンディングあるいはフォトリソグラフィの際のボンディングパッドあるいはマスク合わせのためのマーカの検出が容易となり、異層間の配線相互あるいは配線および半導体基板間の接続孔の形成を行うことができる。
【００６０】
また、部材がビット線の上層に形成される蓄積容量とほぼ同一層に形成される金属配線の場合には、蓄積容量が形成される領域をダミー配置禁止領域とすることができる。このような場合、第１金属配線層をＤＲＡＭの蓄積容量と同一層に形成することができ、第１金属配線層の領域についてはダミー配線を配置することができる。
【００６１】
また、部材が半導体基板の主面に形成される活性領域の場合には、半導体基板の主面上にゲート配線が形成される領域はダミー配置禁止領域とすることができる。このような場合、ゲート配線の下層にはダミー領域が形成されないため、ゲート配線と半導体基板との間の容量を低減することができる。すなわち、半導体基板主面のダミー領域は見かけ上半導体基板の活性領域と同一の構造となるため、ダミー領域上にゲート配線が形成された場合には、ゲート配線の容量が増加することとなる。このため、ゲート配線の下にはダミー領域を形成しないこととしたものである。これにより半導体集積回路装置の高速応答性能等の性能を向上することができる。
【００６２】
また、本発明の設計方法は、ダミーパターンにより形成されるダミー部材によって増加する部材の浮遊容量が最小となるようにダミーパターンを配置するものである。これにより、半導体集積回路装置の高速応答性能等の性能を向上することができる。なお、このような配置は、前記設計方法の条件を満足した上で、ダミーパターンの面積を最小にし、ダミーパターンの数を最小にするように最適化することにより行うことができる。また、このような最適化は、レイアウトパターンを生成するコンピュータ等の情報処理装置により自動的に計算することも可能である。
【００６３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００６４】
（実施の形態１）
図１は、本発明の半導体集積回路装置の一実施の形態であるロジック集積回路装置の一例を示した断面図である。図１において、Ａはスクライブ領域、Ｂはパッド・周辺回路領域、Ｃはロジック回路領域である。
【００６５】
本実施の形態１のロジック集積回路装置は、半導体基板１の主面に浅溝（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）２が形成され、浅溝２に絶縁膜であるシリコン酸化膜が埋め込まれた素子分離領域３を有するものである。この素子分離領域３によって、半導体基板１の主面に形成された活性領域４が規定される。なお、ここでは素子分離として浅溝素子分離構造を例示するが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されたフィールド絶縁膜による素子分離構造であってもよい。また、ここでは図示していないが半導体基板の主面にはｐ型およびｎ型のウェル領域が形成されていてもよい。
【００６６】
活性領域４にはＭＩＳＦＥＴが形成される。半導体基板の主面上にはＭＩＳＦＥＴのゲート絶縁膜５を介してゲート配線６が形成されている。ゲート絶縁膜５はたとえば熱酸化法等により形成されたシリコン酸化膜とすることができ、ゲート配線６はたとえばＣＶＤ法により形成された多結晶シリコン膜とすることができる。多結晶シリコン膜の表面には、電気抵抗低減のためのシリサイド層が形成されていてもよい。
【００６７】
ゲート配線６の一部は、素子分離領域３上を延在するように形成され、他の部分は、半導体基板１の活性領域４に形成されたＭＩＳＦＥＴＱ１のゲート電極７となるものである。ゲート電極７の両側の半導体基板１の主面である活性領域４には不純物半導体領域８が形成されている。不純物半導体領域８は、ＭＩＳＦＥＴＱ１のソース・ドレイン領域として機能するものであり、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とすることもできる。また、ゲート配線６の側面にはサイドウォールスペーサ８ｂが形成されている。サイドウォールスペーサ８ｂはたとえばシリコン酸化膜またはシリコン窒化膜とすることができる。
【００６８】
ロジック回路領域Ｃに形成されたＭＩＳＦＥＴＱ１は、ロジック回路の能動素子として機能する。また、図示はされていないが、パッド・周辺回路領域Ｂに形成されたＭＩＳＦＥＴは、周辺回路の能動素子として機能する。なお、上記ロジック回路領域Ｃおよびパッド・周辺回路領域Ｂに形成されたトランジスタとしてＭＩＳＦＥＴを例示しているがバイポーラトランジスタあるいはＢｉ−ＣＭＯＳトランジスタであってもよい。
【００６９】
ゲート配線６は層間絶縁膜９で覆われ、層間絶縁膜９上には、第１層目の配線層で構成された配線１０およびダミー配線１１が形成されている。
【００７０】
層間絶縁膜９は、たとえばＰＳＧ膜、ＢＰＳＧ膜、あるいはＳＯＧ膜等のシリコン酸化膜とすることができる。また、不純物の拡散を防止するためにＴＥＯＳシリコン酸化膜等との積層膜とすることもできる。また、層間絶縁膜９の表面はＣＭＰ法あるいはエッチバック法等により平坦化されていることが好ましい。
【００７１】
配線１０およびダミー配線１１は同一の材料からなり同一工程（同層）で形成されるものである。材料としては、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を例示することができるが、不純物が高濃度にドープされた多結晶シリコン膜であってもよい。多結晶シリコン膜の場合その表面がシリサイド化されていてもよい。
【００７２】
図２は、第１層における配線１０およびダミー配線１１の配置を示す平面図である。
【００７３】
ダミー配線１１は、配線１０間の間隔が広い領域（空隙領域）に形成される。その結果、ダミー配線１１は、配線１０の形成されていない領域にまんべんなく敷き詰められ、ダミー配線１１および配線１０からなる部材間の間隔は狭く、ダミー配線１１が密に充填されたように配置されることとなる。
【００７４】
また、ダミー配線１１は、スクライブ領域Ａにも形成される。これにより、半導体基板１の全面にわたって後に説明する絶縁膜１２の平坦性が確保される。スクライブ領域Ａに形成されるダミー配線１１の幅および長さは、ボンディングパッド間の間隔以下になるように構成される。
【００７５】
図３（ｂ）は、配線１０およびダミー配線１１の配置に適用されるレイアウトルールを説明する平面図であり、図３（ａ）は、図３（ｂ）のＡ−Ａ線に沿った断面図である。
【００７６】
配線１０とダミー配線１１との間隔およびダミー配線１１相互間の間隔である部材間隔Ｓは、ダミー配線１１および配線１０の配線高さＨの２倍以下となっている。このように部材間隔Ｓを配線高さＨの２倍以下とすることにより、先に説明した図３０の説明のとおり、絶縁膜１２のＣＭＰ研磨量を均一とすることができ、絶縁膜１２の表面を完全に平坦化することができる。ただし、チップ面積の５％以下の領域においては部材間隔Ｓが配線高さＨの４倍以下まで許容される。この場合、絶縁膜１２の研磨量ばらつきは約２倍となるがその面積がチップ面積の５％以下であるため、全体としては無視することができ、絶縁膜１２全体としてはほぼ平坦性が確保できる。
【００７７】
また、部材間隔Ｓは、リソグラフィツールで要求される最小スペース幅以上の間隔が必要である。この条件により配線１０およびダミー配線１１の確実な加工が確保され、部材を設計通りに加工することが可能となる。なお、最小スペース幅としては、ＫｒＦエキシマレーザを光源として用いた露光装置の場合０．２μｍを例示することができる。
【００７８】
ダミー配線１１の幅ａは、リソグラフィツールで要求される最小ライン幅以上とする。幅ａを最小ライン幅以上とすることによりダミー配線１１の加工を確実なものとすることができる。また、スクライブ領域において、ダミー配線１１の幅ａは、ボンディングパッド１３間の距離以下とする。ボンディングパッド１３間の距離以下とすることによりダミー配線１１がダイシング等により剥離し切り欠きとなって導電性の塵になった場合にもボンディングパッド１３間をショートすることなく、不良発生の原因を無くすことができる。また、ダミー配線１１の幅ａは、たとえば３０μｍ以下で構成され、２０μｍ以下が多用され、好ましくは１０μｍ以下であり、ボンディングパッド１３間の距離はたとえば１０μｍ程度とすることができるが、この程度の大きさのダミー配線１１が形成されても配線１０の寄生容量は大きくならず、配線１０に伝送される信号を遅延させる問題は生じない。この結果、ロジック集積回路装置の性能を低下させることもない。
【００７９】
ダミー配線１１の長さｂは、最小ライン幅の２倍以上とし、スクライブ領域においては、ボンディングパッド１３間の距離はたとえば１０μｍ以下とする。ダミー配線１１の長さｂを、幅ａよりも大きく、かつ最小ライン幅の２倍以下とすることにより、ダミー配線１１の幅および長さがともに最小ライン幅である場合には、ダミー配線１１が解像しない可能性があるが、長さｂを、最小ライン幅の２倍以上とすることにより、幅ａが最小ライン幅であってもダミー配線１１を確実に解像することができ、その加工を確実なものにすることが可能となる。また、長さｂをボンディングパッド１３間の距離はたとえば１０μｍ以下とするのは、幅ａの場合と同様な理由による。
【００８０】
また、ダミー配線１１の長さｂは、幅ａと同様に、たとえば３０μｍ以下で構成され、２０μｍ以下が多用され、好ましくは１０μｍ以下である。
【００８１】
なお、本実施の形態１では、ダミー配線１１の形状を長方形としているが、上記の条件を満足する限り、三角形、台形、円あるいは他の多角形としてもよい。また、配線１０の寄生容量を最小にするためには、ダミー配線１１の形状はできるだけ小さいことが好ましく、その数もできるだけ少ないことが好ましい。よって、上記条件を満足する範囲内で配線１０の寄生容量を最小にするためには、部材間隔Ｓを配線高さＨの２倍とし、ダミー配線の幅ａを最小ライン幅とし、ダミー配線の長さｂを最小ライン幅の２倍（以上）とするのが最も好ましい。本実施の形態では、たとえば幅ａは０．６〜１μｍで、長さｂは１０〜２０μｍで構成される。
【００８２】
配線１０およびダミー配線１１は絶縁膜１２により覆われる。絶縁膜１２の表面はＣＭＰ法により研磨されたものであり、その表面は完全平坦化されている。
【００８３】
図４は、図１における配線部分を拡大して示した断面図である。
【００８４】
絶縁膜１２は、配線１０およびダミー配線１１に接する側から絶縁膜１２ａ、絶縁膜１２ｂ、絶縁膜１２ｃおよび絶縁膜１２ｄの積層膜となっている。
【００８５】
絶縁膜１２ａは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができる。図示するように、絶縁膜１２ａは段差に忠実な表面形状で形成される。膜厚はたとえば３００ｎｍとすることができる。
【００８６】
絶縁膜１２ｂは、たとえば無機ＳＯＧ膜、高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜とすることができ、凹部を埋め込む特性を有する膜を用いることができる。よって、図示するように凹部に埋め込まれ、凸部の膜厚は薄くなるように形成される。このように絶縁膜１２ｂによって凹部を埋め込むことができるのは、前記したダミー配線１１が前記の条件により形成されているためであり、ダミー配線１１により形成された凹部の間隔が絶縁膜１２ｂを埋め込むに必要な間隔以下となっているためである。膜厚は凸部においてたとえば１２５ｎｍとすることができる。
【００８７】
絶縁膜１２ｃは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができＣＭＰ法によりその表面が研磨されているものである。この研磨面は、ダミー配線１１が形成されているため、完全平坦面が実現されている。膜厚は凸部においてたとえば５００ｎｍとすることができる。
【００８８】
絶縁膜１２ｄは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができる。膜厚はたとえば２００ｎｍとすることができる。なお、絶縁膜１２ｄは省略することも可能である。この場合には絶縁膜１２ｃの堆積の際に絶縁膜１２ｄの膜厚分だけ上乗せする必要がある。
【００８９】
絶縁膜１２の上層には、第２配線層の配線１４、ダミー配線１５および絶縁膜１６が形成され、さらに第３配線層の配線１７、ダミー配線１８および絶縁膜１９、第４配線層の配線２０、ダミー配線２１および絶縁膜２２が形成されている。配線１４，１７，２０、ダミー配線１５，１８，２１、および絶縁膜１６，１９，２２の各配線層および絶縁膜は、第１配線層の配線１０、ダミー配線１１、絶縁膜１２と同様に構成されている。
【００９０】
また、第５配線層の配線２３および絶縁膜２４が第４配線層の上層の形成され、パッシベーション膜２５が形成されている。パッシベーション膜２５は、たとえばシリコン窒化膜とすることができる。また、配線２３にはボンディングパッド１３が含まれる。
【００９１】
次に、本実施の形態１のロジック集積回路装置の製造方法を図５〜図１１を用いて説明する。
【００９２】
図５〜図１１は、本実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【００９３】
まず、図５に示すように、半導体基板１を用意し、浅溝２をフォトリソグラフィおよびエッチング技術を用いて形成する。その後、浅溝２を含む半導体基板１の主面にシリコン酸化膜を堆積し、そのシリコン酸化膜をＣＭＰ法等を用いて研磨し、素子分離領域３を形成する。その後、ｎ型およびｐ型のウェル領域を形成してもよい。
【００９４】
次に、図６に示すように、ゲート絶縁膜５となるシリコン酸化膜を熱酸化または熱ＣＶＤ法により形成し、さらにＣＶＤ法により多結晶シリコン膜を堆積する。多結晶シリコン膜は、フォトリソグラフィおよびエッチング技術を用いてパターニングされ、ゲート配線６（ゲート電極７）が形成される。その後、ゲート電極７をマスクにしてゲート電極７に対して自己整合的に不純物をイオン注入し、不純物半導体領域８を形成する。さらにシリコン酸化膜を堆積後異方性エッチングを行ってサイドウォールスペーサ８ｂを形成する。この後、さらに高濃度の不純物をイオン注入して不純物半導体領域８をいわゆるＬＤＤ構造としてもよい。
【００９５】
次に、図７に示すように、ＰＳＧ膜を形成し、エッチバック法あるいはＣＭＰ法を用いて平坦化し、層間絶縁膜９を形成する。その後、アルミニウム膜をスパッタ法あるいは蒸着法を用いて堆積する。さらに、アルミニウム膜をフォトリソグラフィおよびエッチング技術を用いてパターニングし、配線１０およびダミー配線１１を形成する。これらのパターニングは、前記したダミー配線１１の条件に従う。
【００９６】
次に、図８に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ａを形成する。ＣＶＤ法としてはたとえばプラズマＣＶＤ法を用いることができるが、オゾンを併用した熱ＣＶＤ法でもよい。絶縁膜１２ａの膜厚は３００ｎｍとする。なお、図８〜図１１では、配線層のみを示した断面図であり、その下層は省略している。
【００９７】
その後、無機ＳＯＧ膜を用いて絶縁膜１２ｂを形成するか、有機ＳＯＧ膜を塗布後エッチバックして、配線１０およびダミー配線１１により形成されたギャップを埋め込む。無機ＳＯＧ膜の形成は、無機ＳＯＧの塗布およびそのベーク処理により行うことができる。絶縁膜１２ｂの膜厚は、凸部において１２５ｎｍとする。なお、絶縁膜１２ｂは、高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜であってもよい。
【００９８】
絶縁膜１２ｂでギャップを埋め込む際に、ダミー配線１１が形成されているためギャップの幅が小さく、ギャップ内を絶縁膜１２ｂで良好に埋め込むことが可能となる。すなわち、凹部の膜厚を凸部に比較して厚くすることができる。その結果、絶縁膜１２ｂの表面の凹凸は緩和され、その高低差が小さいものとすることができる。
【００９９】
次に、図９に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ｃを形成する。絶縁膜１２ｃの膜厚は７００ｎｍとすることができる。たとえば、ダミー配線１１を設けない図２９のような場合には、絶縁膜１２ｃの膜厚は１７００ｎｍ程度必要となるが、本実施の形態１では、ダミー配線１１を設けているため、膜厚を７００ｎｍと薄くすることができる。その結果、絶縁膜１２ｃの堆積工程を短縮し、工程負荷を低減することが可能となる。
【０１００】
次に、図１０に示すように、絶縁膜１２ｃの表面をＣＭＰ法により研磨して平坦化する。本実施の形態１では、絶縁膜１２ｃの表面形状は配線１０およびダミー配線１１の形状を、さらに絶縁膜１２ｂの形状を反映するため、場所によらずほぼ均一な高さとなっている。その結果、研磨速度は場所によらずほぼ均一となり、絶縁膜１２ｃの表面をほぼ完全に平坦化することが可能である。また、絶縁膜１２ｃの膜厚が７００ｎｍと薄いため、ＣＭＰ研磨量を少なくすることができ、ＣＭＰ研磨工程の工程負荷を低減することも可能である。なお、研磨量は２００ｎｍとすることができる。
【０１０１】
次に、ＣＭＰ研磨後の表面洗浄を行い、図１１に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ｄを形成する。絶縁膜１２ｄの膜厚は２００ｎｍとすることができる。なお、絶縁膜１２ｄを省略し、絶縁膜１２ｃの膜厚を９００ｎｍとすることも可能である。
【０１０２】
このようにして第１層の配線層が完成する。この後、第１層配線層と同様にして第２層〜第４層の配線層を形成し、さらに第５配線層を同様に形成することができる。その後、パッシベーション膜２５を形成して図１に示すロジック集積回路装置がほぼ完成する。
【０１０３】
本実施の形態１の製造方法によれば、絶縁膜１２，１６，１９，２２の表面が完全に平坦化されるとともに、ＣＭＰ研磨される絶縁膜の堆積工程およびＣＭＰ研磨の工程を短縮し、工程負荷を低減することができる。このような効果は、ロジック素子のように一般に３層以上の多層配線とされる場合に特に顕著となる。
【０１０４】
なお、本実施の形態１では、配線層が５層の場合を例示したが、それよりも多い層あるいは少ない層に適用してもよく、配線層の層数は任意である。
【０１０５】
（実施の形態２）
図１２は、本発明の他の実施の形態であるロジック集積回路装置の一例を示した断面図である。
【０１０６】
本実施の形態２のロジック集積回路装置は、実施の形態１で説明したロジック集積回路装置と第５層目の配線層を除きほぼ同一である。したがって、以下の説明では、同一の部分の説明を省略し、異なる部分についてのみ説明する。
【０１０７】
本実施の形態２のロジック集積回路装置は、第５配線層に配線２３の他にダミー配線２６を有する。ダミー配線２６が配置される条件は、実施の形態１で説明したダミー配線１１の条件とほぼ同様である。ただし、第５配線層の配線２３にはボンディングパッド１３が含まれるため、ボンディングパッド１３の周辺については、ダミー配線２６の配置条件が相違する。
【０１０８】
図１３は、第５配線層の配線２３およびダミー配線２６の配置を示した平面図である。ボンディングパッド１３の周辺には、ダミー配線２６が配置されない禁止領域２７が設けられている。禁止領域２７は、ボンディングパッド１３の端部から２０μｍの範囲とすることができる。
【０１０９】
このようなロジック集積回路装置によれば、第５配線層にもダミー配線２６が形成されているため、パッシベーション膜２５の表面も完全平坦化することが可能となる。その結果、図１４に示すようにバンプ２８の下地膜となるＢＬＭ（Ｂａｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌｉｚａｔｉｏｎ）膜２９の加工を精密に行うことが可能となる。また、ボンディングパッド１３の周辺に禁止領域２７を設けることにより、ワイヤボンディング装置によるボンディングパッド１３の自動検出を確実に行うことが可能となる。
【０１１０】
なお、本実施の形態２および前記した実施の形態１において、ダミー配線１１，１５，１８，２１，２６は、スクライブ領域Ａにも形成することができるが、スクライブ領域Ａあるいはその他の領域に、図１５（ａ）および図１５（ｂ）に示すようなフォトリソグラフィ用のマーカ３０ａ，３０ｂが形成されている場合には、その周辺にダミー配線１１，１５，１８，２１，２６が配置されない禁止領域３１ａ，３１ｂを設けることができる。また、禁止領域３１ａ，３１ｂはマーカ３０ａ，３０ｂの端部から６０μｍの範囲とすることができる。
【０１１１】
このような禁止領域３１ａ，３１ｂを設けることにより、フォトリソグラフィに用いる露光装置においてマーカ３０ａ，３０ｂの自動検出を良好に行うことが可能となる。
【０１１２】
なお、禁止領域３１ａ、３１ｂは、少なくとも最上層の配線層で構成されるダミー配線２６のみに適用し、下層の配線であるダミー配線１１、１５、１８には適用しなくてもよいし、ダミー配線自身を設けないようにしてもよい。
【０１１３】
（実施の形態３）
図１６は、本発明の他の実施の形態であるＤＲＡＭの一例を示した断面図である。
【０１１４】
本実施の形態３のＤＲＡＭの半導体基板１、浅溝２、素子分離領域３および活性領域４については実施の形態１と同様である。また、半導体基板１の主面にはｐ型ウェル領域３２およびｎ型ウェル領域３３が形成されている。
【０１１５】
ｐ型ウェル領域３２の活性領域４には、ＤＲＡＭのメモリセルＭを構成する選択ＭＩＳＦＥＴＱｔと周辺回路のＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル領域３３の活性領域４には周辺回路のＭＩＳＦＥＴＱｐが形成されている。
【０１１６】
なお、図１６において、左側はメモリセル形成領域であり、中央部および右側は周辺回路形成領域である。ＤＲＡＭのメモリセルＭは、選択ＭＩＳＦＥＴＱｔと容量素子である蓄積容量ＳＮとを有する。
【０１１７】
ＭＩＳＦＥＴＱｔ，Ｑｎ，Ｑｐのゲート電極７はたとえば多結晶シリコン膜からなり、その表面にはシリサイド層７ａが形成されている。ＭＩＳＦＥＴＱｔ，Ｑｎ，Ｑｐのゲート電極７の両側の活性領域４には不純物半導体領域８が形成され、ＭＩＳＦＥＴのソース・ドレイン領域を構成する。不純物半導体領域８の導電形はＭＩＳＦＥＴの導電形により異なり、ＭＩＳＦＥＴＱｔ，Ｑｎについてはｎ型、ＭＩＳＦＥＴＱｐについてはｐ型となる。なお、周辺回路のＭＩＳＦＥＴＱｎ，Ｑｐについては不純物半導体領域８はＬＤＤ構造となるよう図示されているが、ＬＤＤでなくてもよい。
【０１１８】
ゲート電極７の同一層には、ゲート配線６およびダミーゲート配線（ダミー部材）３４が形成されている。ゲート電極７はゲート配線６の一部でもある。なお、ゲート配線６およびダミーゲート配線３４はゲート電極７と同時（同層で）に形成されるため、その表面にシリサイド層６ａ、３４ａが形成されている。ゲート配線６およびダミーゲート配線３４の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ８ｂおよびキャップ絶縁膜８ｃが形成され、その上層には絶縁膜３５が形成される。絶縁膜３５はたとえばＴＥＯＳシリコン酸化膜とすることができる。絶縁膜３５の上層には、ＣＭＰ法により平坦化された絶縁膜３６が形成される。絶縁膜３６はたとえばＢＰＳＧ膜とすることができる。本実施の形態３ではダミーゲート配線３４が設けられているため、絶縁膜３６をほぼ完全に平坦化することができる。このように完全平坦化することができることにより、図１７に示すようにリソグラフィの焦点深度が浅くなっても、０．２μｍレベルの微細パターンを施した製品の量産化が可能となる。
【０１１９】
ダミーゲート配線３４の配置は、実施の形態１で説明したダミー配線１１の条件と同様の条件に従う。なお、ダミーゲート配線３４は、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ダミーゲート配線３４は、主に素子分離領域３上に形成される。
【０１２０】
絶縁膜３６の上層にはたとえばＴＥＯＳシリコン酸化膜からなる絶縁膜３７を形成することができるが、省略することも可能である。
【０１２１】
絶縁膜３７の上層には、ＤＲＡＭのビット線３８、それと同層に形成される配線３９およびダミー配線４０が形成される。これらの配線はたとえばＣＶＤタングステン膜を接着層とする多結晶シリコン膜とすることができる。ダミー配線４０は、実施の形態１で説明したダミー配線１１の条件と同様の条件に従う。ただし、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ビット線３８、配線３９およびダミー配線４０の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ４１ｂおよびキャップ絶縁膜４１ｃが形成され、その上層には絶縁膜４２が形成される。絶縁膜４２は、たとえばＢＰＳＧ膜とすることができ、ＣＭＰ法により研磨され平坦化されているものである。なお、絶縁膜４２の上層にはたとえばＴＥＯＳシリコン酸化膜からなる絶縁膜４３を形成することができるが、省略することも可能である。本実施の形態３ではダミー配線４０が設けられているため、絶縁膜４２をほぼ完全に平坦化することができる。
【０１２２】
絶縁膜４３の上層にはＤＲＡＭの蓄積容量ＳＮと第１層の金属配線層が形成されている。蓄積容量ＳＮは、プラグ４４を介してＭＩＳＦＥＴＱｔの不純物半導体領域８に接続される下部電極４５と、容量絶縁膜４６を介して下部電極４５に対向して形成されるプレート電極４７とから構成される。また、蓄積容量ＳＮは絶縁膜４８により覆われている。さらに、蓄積容量ＳＮは、たとえば高密度プラズマ法により形成されたシリコン酸化膜からなる絶縁膜４９により覆われ、絶縁膜４９の上層に第１層の配線５０およびダミー配線５１が形成される。配線５０は、接続孔を介してプレート電極４７あるいは半導体基板１の主面の不純物半導体領域８に接続される。配線５０およびダミー配線５１は、同時に形成され、たとえばＣＶＤタングステンを接着層とするタングステン膜あるいはアルミニウム膜とすることができる。ダミー配線５１は、実施の形態１に説明したダミー配線１１と同様の条件で配置される。ただし、蓄積容量ＳＮの形成されるメモリマット領域には配置されない。
【０１２３】
配線５０およびダミー配線５１は、たとえば高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜からなる絶縁膜５２により覆われ、さらに、たとえばＴＥＯＳシリコン酸化膜からなる絶縁膜５３が形成されている。絶縁膜５３はＣＭＰ法により研磨され平坦化されている。絶縁膜５３の平坦性は、ダミー配線５１が形成されているためほぼ完全な平坦性とすることができる。
【０１２４】
絶縁膜５３の上層には、第２層の配線５４、ダミー配線５５および絶縁膜５６、さらに第３層の配線５７、ダミー配線５８および絶縁膜５９が形成されている。配線５４、ダミー配線５５、絶縁膜５６、配線５７、ダミー配線５８および絶縁膜５９については、実施の形態１における配線１０、ダミー配線１１および絶縁膜１２と同様とすることができる。
【０１２５】
本実施の形態３のＤＲＡＭによれば、ゲート配線６、ビット線３８、第１層の配線５０、第２層の配線５４および第３層の配線５７の各層にダミーの部材３４、４０、５１、５５、５８を設けているため、各層の絶縁膜の平坦性を完全なものとすることができる。また、ダミーゲート配線３４、ダミー配線４０、５１、５５、５８をメモリセル形成領域と周辺回路領域との間に配置することにより、各層の絶縁膜を平坦化できる。
【０１２６】
次に、本実施の形態３のＤＲＡＭの製造方法を図１８〜図２１を用いて説明する。図１８〜図２１は、本実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【０１２７】
半導体基板１の主面への素子分離領域３の形成までは実施の形態１と同様であるため省略する。
【０１２８】
次に、図１８に示すように、ゲート絶縁膜５となるシリコン酸化膜を形成し、ゲート配線６、ゲート電極７およびダミーゲート配線３４となる多結晶シリコン膜を堆積し、さらに、キャップ絶縁膜８ｃとなるシリコン酸化膜を堆積した後、これらの積層膜をパターニングしてゲート配線６、ゲート電極７およびダミーゲート配線３４を形成する。ゲート配線６（ゲート電極７）は通常のレイアウトルールに従いパターニングされ、ダミーゲート配線３４は、通常のレイアウトルールの他に実施の形態１で説明したダミー配線１１の条件をほぼ満足して、かつ素子分離領域３上に配置されるようにパターニングされる。
【０１２９】
次に、図１９に示すように、サイドウォールスペーサ８ｂを形成し、絶縁膜３５を堆積した後、ＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜をＣＭＰ法により研磨して絶縁膜３６を形成する。ＢＰＳＧ膜の膜厚は８００ｎｍとすることができ、ＣＭＰ研磨量は４００ｎｍとすることができる。これは、ダミーゲート配線３４を形成しない場合にはさらに厚いＢＰＳＧ膜を堆積する必要があり、ＣＭＰ研磨量も増すのに対して、ＢＰＳＧ膜の膜厚を薄く、ＣＭＰ研磨量を少なくすることができ、工程負荷を低減することが可能となるという効果を有する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。
【０１３０】
なお、サイドウォールスペーサ８ｂおよびキャップ絶縁膜８ｃはシリコン窒化膜とすることもできる。シリコン窒化膜を用いた場合には、接続孔を開口する際のエッチングをセルフアラインで行うことが可能となる。
【０１３１】
次に、図２０に示すように、ＣＭＰ研磨後の洗浄を行った後に、絶縁膜３７を１００ｎｍの膜厚で堆積する。絶縁膜３７は省略することも可能である。その後、ビット線３８および蓄積容量ＳＮの下部電極４５に接続されるプラグ４４を形成した後、ビット線３８、配線３９およびダミー配線４０を形成する。ダミー配線４０は、実施の形態１のダミー配線１１の条件と同様の条件により配置される。さらに、サイドウォールスペーサ４１ｂおよびキャップ絶縁膜４１ｃを形成した後、ＢＰＳＧ膜を堆積し、ＢＰＳＧ膜をＣＭＰ法により研磨して絶縁膜４２を形成する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。ここで、ダミー配線４０が形成されているため、絶縁膜４２の表面を完全平坦化できると同時に、ＢＰＳＧ膜の膜厚を薄くし、ＣＭＰ研磨量を減少することができる。さらに、ＣＭＰ研磨後の洗浄を行い、ＴＥＯＳプラズマＣＶＤ法等により絶縁膜４３を堆積する。絶縁膜４３は省略することが可能である。
【０１３２】
次に、図２１に示すように、蓄積容量ＳＮを形成し、ＢＰＳＧ膜を堆積してベーク処理を行い絶縁膜４９を形成する。絶縁膜４９の膜厚は５００ｎｍとすることができる。さらに、接続孔を開口した後、第１層の配線となるタングステン膜をＣＶＤ法により形成し、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜およびタングステン膜をパターニングして配線５０およびダミー配線５１を形成する。ダミー配線５１の配置は、実施の形態１のダミー配線１１の条件と同様であるが、さらに、蓄積容量ＳＮの配置されたメモリマット領域には配置されないという条件が加重される。図２２にこの状況を示す平面図を示す。さらに、ＢＰＳＧ膜を堆積して絶縁膜５２を形成した後、たとえばＴＥＯＳシリコン酸化膜を堆積してこれをＣＭＰ法により研磨し、絶縁膜５３を形成する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。ここで、ダミー配線５１が形成されているため、絶縁膜５３の表面を完全平坦化できると同時に、ＴＥＯＳシリコン酸化膜の膜厚を薄くし、ＣＭＰ研磨量を減少することができる。
【０１３３】
その後、実施の形態１と同様に第２層配線層および第３層配線層を形成して実施の形態３のＤＲＡＭがほぼ完成する。
【０１３４】
本実施の形態３の製造方法によれば、各層の絶縁膜が完全平坦化されると同時に、工程負荷を低減することができる。
【０１３５】
なお、本実施の形態３においても、実施の形態１、２に示すように、ダミー部材をスクライブ領域に形成することができ、ボンディングパッドの周辺およびマーカの周辺にダミー部材を配置しないようにすることができる。
【０１３６】
また、フューズが形成された領域の周辺にもダミー部材を配置しないようにすることもできる。
【０１３７】
また、実施の形態３のようなダミーゲート配線３４を、実施の形態１、２に示した半導体集積回路装置に設けてもよいことは勿論である。
【０１３８】
（実施の形態４）
図２３は、本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【０１３９】
本発明の半導体集積回路装置は、半導体基板１の活性領域４を規定する素子分離領域Ｄ、３にダミー領域６０が形成されたものである。すなわち、広い素子分離領域Ｄにおいて、ダミー領域（ダミー部材）６０を形成する。素子分離構造以外の半導体基板上の素子および配線等については、実施の形態１と同様であるため説明を省略する。ダミー領域６０はスクライブ領域にも形成されてよく、実施の形態１のダミー配線１１の条件と同様に条件で配置される。このようにダミー領域６０が形成されているため、ＣＭＰ法を用いて素子分離領域Ｄ、３を形成する時に、素子分離領域Ｄ、３にディッシングが発生せず、半導体基板１の表面を平坦化することが可能となる。また、ダミー領域６０の大きさが小さく、その数を最適化することにより、ダミー領域６０による寄生容量の増加を防止し、半導体集積回路装置の性能を保持することが可能となる。
【０１４０】
なお、半導体基板１の主面にゲート配線６が形成される領域には、ダミー領域６０を配置しない方がよい。すなわち、ゲート配線６の下部は、ダミー領域６０が配置されない禁止領域７０が設けられる。その状況を図２４および図３１に示す。ダミー領域６０は、半導体基板１の活性領域４と同様の作用を持つため、その直上にゲート配線６が形成されれば、ゲート配線６をゲート絶縁膜５を介して活性領域４と向き合うこととなり、ゲート配線６の寄生容量が大きくなるが、このように、ゲート配線６が形成される領域には、ダミー領域６０を配置しない場合には、ゲート配線６の寄生容量が増加することがない。この結果、半導体集積回路装置の性能を低下させることがない。
【０１４１】
本実施の形態においては、ダミー領域６０は、幅ａおよび長さｂが、たとえばともに１５〜２０μｍ程度の正方形で構成されるが、これに限定されず長方形他の形状であってもよい。
【０１４２】
次に、本実施の形態４の半導体集積回路装置の製造方法を図２５〜図２８を用いて説明する。
【０１４３】
まず、図２５に示すように、半導体基板１の主面にシリコン窒化膜６１を堆積し、シリコン窒化膜６１および半導体基板１をパターニングして浅溝２を形成する。浅溝２は、素子分離領域３となるものおよびダミー領域６０となるものの両方が含まれる。すなわち、活性領域４を規定する素子分離領域Ｄ、３にダミー領域６０が形成されるように浅溝２を形成する。
【０１４４】
次に、図２６に示すように、たとえばＣＶＤ法によりシリコン酸化膜を堆積し、１次研磨としてシリコン酸化膜をＣＭＰ法により研磨して、浅溝２にシリコン酸化膜を埋め込むことにより素子分離領域Ｄ、３およびダミー領域６０を形成する。１次研磨には、シリコン酸化物粒子を研磨剤とするアルカリ性のスラリを用いることができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比が３〜４対１となるためシリコン窒化膜の膜厚をある程度厚くする必要がある。
【０１４５】
次に、図２７に示すように、さらに２次研磨を行い、異物およびダメージ層の除去を行うことができる。なお、２次研磨は、柔らかいパッドを用いて行うことができ、薬液を用いてもよいが、純水を用いても構わない。その後、半導体基板１の両面をスクラブおよびフッ酸洗浄し、さらにアンモニア洗浄および塩酸洗浄を行った後、素子分離領域３およびダミー領域６０のエッチバックを行う。エッチバックは、ドライエッチングあるいはウェットエッチングにより行うことができる。このように素子分離領域３およびダミー領域６０のエッチバックを行うことにより、素子分離領域３およびダミー領域６０の高さを活性領域４の高さと等しくするかあるいはそれより低くすることが可能である。これにより、微細なゲート配線の加工が可能となる。なお、このエッチバックプロセスは省略することができる。
【０１４６】
最後にシリコン窒化膜６１を除去して図２８に示す活性領域４を規定する素子分離領域Ｄ、３が形成された半導体基板１が用意される。この後の工程は実施の形態１と同様であるため省略する。
【０１４７】
なお、１次研磨を酸化セリウムを研磨剤とするスラリを用いて行うことができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比は３０〜５０対１となり、シリコン窒化膜６１の膜厚を５０ｎｍ以下にすることができる。このような膜厚はプロセス設計上無視することができるため、上記の素子分離領域３およびダミー領域６０のエッチバックを省略することが可能となる。これにより、工程を簡略化することが可能となる。
【０１４８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４９】
たとえば、上記実施の形態１〜４では、ＣＭＰ工程を絶縁膜の研磨工程として用いたが、本発明を用いれば、ＣＭＰ研磨前に既にある程度の平坦性が確保できるため、ＣＭＰ研磨を仕上げ工程として用いることも可能である。この場合、仕上げ工程は、ＣＭＰ法に限られず、ドライベルト研磨あるいはラッピング法等を用いることができる。
【０１５０】
また、図３２に示すように、実施の形態４において、実施の形態３に示したダミーゲート配線３４を設けてもよい。図３３は、図３２の要部平面図である。ダミーゲート配線３４は素子分離領域Ｄ、３およびダミー領域６０上を延在するように構成される。また、ダミーゲート配線３４は、電気的にフローティングの状態で構成され、ゲート絶縁膜５を介してダミー領域６０上に形成される。
【０１５１】
なお、ＭＩＳＦＥＴＱ１のソース・ドレイン領域である半導体領域８を形成する時、素子分離領域Ｄ、３上を覆うレジスト膜をマスクにしてイオン注入することにより、ダミー領域６０に半導体領域８が形成されない。
【０１５２】
また、図３４に示すように、ダミーゲート配線３４を配線状に長く形成してもよい。これにより絶縁膜９の表面の平坦性を向上することができる。
【０１５３】
また、実施の形態３において、実施の形態４に示すダミー領域６０を設けてもよいことは勿論である。
【０１５４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１５５】
ＣＭＰ法による研磨後の部材表面を完全に平坦化することができる。
【０１５６】
フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができ、半導体集積回路装置の信頼性および歩留まりを向上することができる。
【０１５７】
プロセス立ち上げを容易にすることができる。
【０１５８】
ＣＭＰ法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることができる。
【０１５９】
ＣＭＰ法により完全平坦化が可能な部材パターンの設計方法を提供することができる。
【０１６０】
完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することができる。
【図面の簡単な説明】
【図１】実施の形態１のロジック集積回路装置の一例を示した断面図である。
【図２】図１における第１配線層の配線およびダミー配線の配置を示す要部平面図である。
【図３】（ｂ）は、配線およびダミー配線の配置に適用されるレイアウトルールを説明する平面図であり、（ａ）は、図３（ｂ）におけるＡ−Ａ線に沿った方向の断面図である。
【図４】図１における配線部分を拡大して示した断面図である。
【図５】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図６】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図７】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図９】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１０】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１２】実施の形態２のロジック集積回路装置の一例を示した断面図である。
【図１３】実施の形態２における第５配線層の配線およびダミー配線の配置を示した平面図である。
【図１４】実施の形態２のロジック集積回路装置の一例を示した断面図である。
【図１５】（ａ）および（ｂ）は、実施の形態２のロジック集積回路装置の他の例を示した平面図である。
【図１６】実施の形態３のＤＲＡＭの一例を示した断面図である。
【図１７】パターン寸法とリソグラフィの焦点深度との関係を示すグラフである。
【図１８】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１９】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２０】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２１】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図２３】実施の形態４の半導体集積回路装置の一例を示した断面図である。
【図２４】実施の形態４の半導体集積回路装置の一例を示した平面図である。
【図２５】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２６】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２８】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、本発明者が検討したＣＭＰ法による平坦化技術を説明するための断面図である。
【図３０】パターン間距離に対するＣＭＰ研磨量のばらつきの値を示したグラフである。
【図３１】実施の形態４の半導体集積回路装置の一例を示した平面図である。
【図３２】本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【図３３】図３２に示す半導体集積回路装置の要部平面図である。
【図３４】図３２に示す半導体集積回路装置の要部平面図である。
【符号の説明】
１ 半導体基板
２ 浅溝
Ｄ、３ 素子分離領域
４ 活性領域
５ ゲート絶縁膜
６ ゲート配線
６ａ シリサイド層
７ ゲート電極
７ａ シリサイド層
８ 不純物半導体領域
８ｂ サイドウォールスペーサ
８ｃ キャップ絶縁膜
９ 層間絶縁膜
１０、１４、１７、２０、２３ 配線
１１、１５、１８、２１、２６ ダミー配線
１２、１２ａ〜ｄ 絶縁膜
１３ ボンディングパッド
１６、１９、２２、２４ 絶縁膜
２５ パッシベーション膜
２７ 禁止領域
２８ バンプ
２９ ＢＬＭ膜
３０ａ，３０ｂ マーカ
３１ａ，３１ｂ 禁止領域
３２ ｐ型ウェル領域
３３ ｎ型ウェル領域
３４ ダミーゲート配線
３５〜３７ 絶縁膜
３８ ビット線
３９、５０、５４、５７ 配線
４０、５１、５５、５８、６０ ダミー配線
４１ｂ サイドウォールスペーサ
４１ｃ キャップ絶縁膜
４２、４３、４８、４９、５２、５３、５６、５９ 絶縁膜
４４ プラグ
４５ 下部電極
４６ 容量絶縁膜
４７ プレート電極
６１ シリコン窒化膜
１０１ 層間絶縁膜
１０２ 配線
１０３ 第１絶縁膜
１０４ 第２絶縁膜
１０５ 第３絶縁膜
Ａ スクライブ領域
Ｂ パッド・周辺回路領域
Ｃ ロジック回路領域
Ｑｔ 選択ＭＩＳＦＥＴ
Ｑｎ ＭＩＳＦＥＴ
Ｑｐ ＭＩＳＦＥＴ
Ｑ１ ＭＩＳＦＥＴ
Ｓ 部材間隔
ＳＮ 蓄積容量
ａ 幅
ｂ 長さ
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、その製造工程にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化工程を含む半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の最小加工寸法の減少に伴ってステッパの高性能化が必要となり、レンズ開口径の増大と露光波長の短波長化が進んでいる。その結果、露光光学系の焦点深度が浅くなり、被加工表面の僅かな凹凸も問題となる。この結果、被加工表面の平坦化はデバイスプロセス上重要な技術課題となっている。しかも上記の平坦化は、段差上に形成される配線の断線を防止するために必要とされる段差形状の緩和を目的とした平坦化ではなく、グローバルな平坦化つまり完全平坦化が要求されるものである。
【０００３】
表面平坦化の技術としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜あるいは低融点ガラスの塗布および溶融による塗布法、ガラスフローによる熱処理法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の表面反応メカニズムを適用して自己平坦化させる方法等が知られているが、表面の状態や適用する熱処理等の条件あるいはそれらの加工上の制約から、完全な平坦化すなわちグローバル平坦化を行うことができない場合が多い。そこで、完全平坦化が実用的に可能な技術としてエッチバック法およびＣＭＰ法が有望視されている。
【０００４】
エッチバック法は、フォトレジストを犠牲膜にしたもの、ＳＯＧ膜を用いたもの、自己平坦化ＣＶＤ膜を用いたもの等が知られているが、プロセスの複雑さ、コスト、パーティクルによる歩留まり低下が問題となり、一方、ＣＭＰ法は前記エッチバック法に生ずる問題は比較的少なく、エッチバック法との比較において総合的に優れたプロセスであるとの認識が一般に形成されつつある。つまり、完全平坦化を実現しうる実用的な技術としては、ＣＭＰ法が最も有望であると考えられる。
【０００５】
なお、ＣＭＰ技術を詳しく記載している例としては、たとえば、特開平７−７４１７５号公報、特開平６−１９６５５１号公報、平成８年５月１日、工業調査会発行、「電子材料」１９９６年５月号、ｐ２２〜ｐ２７がある。
【０００６】
【発明が解決しようとする課題】
しかし、ＣＭＰ法を適用したデバイス表面の完全平坦化技術を検討する過程において、公知の技術ではないが、本発明者は以下のような問題点があることを認識した。
【０００７】
図２９（ａ）〜（ｄ）は、本発明者が検討したＣＭＰ法による平坦化技術を説明するための断面図である。配線を絶縁膜により被覆し、その絶縁膜を平坦化する方法としては、まず、層間絶縁膜１０１上に配線１０２を形成し（図２９（ａ））、次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ ：（Ｃ２Ｈ５Ｏ）４Ｓｉ）を用いたプラズマＣＶＤ法等により第１絶縁膜１０３およびＳＯＧ等の第２絶縁膜１０４を堆積して凹部を埋め込み（図２９（ｂ））、ＴＥＯＳプラズマＣＶＤ法等により第３絶縁膜１０５を堆積し（図２９（ｃ））、さらに、第３絶縁膜１０５をＣＭＰ法により研磨して平坦化することができる（図２９（ｄ））。
【０００８】
この際、配線１０２のパターンは、機能設計および論理設計に基づくレイアウト設計において、通常のレイアウトルールにしたがっているか否かに主眼が置かれ、特にＣＭＰ工程での研磨特性が考慮されることはない。
【０００９】
そのため、配線パターンは、場所により疎密が発生し、上記の検討図面（図２９（ｄ））においては、Ａ部において配線１０２が密に形成され、その他の領域では、配線１０２は疎に形成されることとなる。
【００１０】
このように、配線１０２に疎密のある状態でＣＭＰ研磨を行うと、第３絶縁膜１０５の表面を完全に平坦化することができず、配線１０２が密に形成されたＡ部領域で０．２〜０．７μｍの標高差が生じ、表面に大きなうねりが残ってしまう。
【００１１】
このようなうねりの存在する表面では、その後のフォトリソグラフィ工程あるいはエッチング工程でプロセスマージンが低下し、微細な加工および高集積化の対応が困難となり、半導体集積回路装置の信頼性の向上および歩留まりの改善を図ることができない。
【００１２】
また、うねりのある状態でのリソグラフィおよびエッチングを良好に行うためにプロセス条件の最適化を行う必要があり、うねりを最小限に抑制するためのＣＭＰ工程の最適化も必要となる。このような最適化に要する期間により量産プロセスの立ち上げ時期が遅れるという問題もある。
【００１３】
さらに、配線１０２が疎な領域では、第２絶縁膜１０４によって配線１０２間が十分に埋め込まれず、そのような凹部を完全に埋め込むために第３絶縁膜１０５の膜厚を厚くせざるを得ない。その結果、第３絶縁膜１０５の堆積時間が長くなる等の工程負荷が大きくなるのみならず、第３絶縁膜１０５の研磨量も多くなり、ＣＭＰ工程での工程負荷も大きくなるという問題が生じる。
【００１４】
本発明の目的は、ＣＭＰ法による研磨後の部材表面を完全に平坦化することにある。
【００１５】
また、本発明の目的は、フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができる技術を提供するとともに、半導体集積回路装置の信頼性および歩留まりを向上することにある。
【００１６】
また、本発明の目的は、プロセス立ち上げを容易にすることにある。
【００１７】
また、本発明の目的は、ＣＭＰ法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることにある。
【００１８】
また、本発明の目的は、ＣＭＰ法により完全平坦化が可能な部材パターンの設計方法を提供することにある。
【００１９】
また、本発明の目的は、完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）．本発明の半導体集積回路装置は、半導体基板の主面上または層間絶縁膜上に形成された半導体集積回路素子を構成する配線と、その配線を覆い、ＣＭＰ法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置であって、その配線の形成された配線層において、配線間の距離が離れて形成されている空隙領域に、配線と同一の材料からなり素子として機能しないダミー配線が形成されているものである。
【００２３】
また、本発明の半導体集積回路装置は、半導体基板の主面に形成された浅溝と、浅溝にＣＭＰ法により平坦化された被膜を含む絶縁膜が埋め込まれた素子分離領域と、素子分離領域により分離された半導体集積回路素子の活性領域とを含む半導体集積回路装置であって、活性領域間の距離が離れて形成されている半導体基板の空隙領域に、半導体集積回路素子として機能しない半導体基板の主面のダミー領域が形成されているものである。
【００２４】
このような半導体集積回路装置によれば、空隙領域にダミー配線あるいはダミー領域が形成されているため、疎の部分が発生しないように配線を覆う絶縁膜の表面あるいは半導体基板の主面を完全に平坦化することができる。
【００２５】
すなわち、ダミー配線あるいはダミー領域（ダミー部材）が形成されず配線あるいは活性領域（素子構成部材）のみが形成されている場合には、素子構成部材間の距離が大きく離れた空隙領域が生じ、このような空隙領域が存在したままで絶縁膜を堆積した場合、空隙領域周辺での絶縁膜表面の形状は、素子構成部材の形状を忠実に反映した凹凸形状となる。このような凹凸形状は図２９に示したように完全平坦化を阻害する要因となる。
【００２６】
そこで、本発明では、このような空隙領域にダミー部材を配置し、絶縁膜の凹凸形状を緩和して、ＣＭＰ研磨後の絶縁膜の表面を完全に平坦化するものである。
【００２７】
このように絶縁膜の表面が完全に平坦化されるため、その後のフォトリソグラフィ工程あるいはエッチング工程においてプロセスマージンを増加することができ、その結果、半導体集積回路装置の製造歩留まりを向上し、プロセス立ち上げ時間を短縮することが可能となる。
【００２８】
なお、配線としては、層間絶縁膜上に形成された金属配線、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲート配線、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のビット線を例示することができる。金属配線およびゲート配線については、ＤＲＡＭ等のメモリ素子のものに限られず、ロジック素子のものについても含まれることはいうまでもない。特に、ロジック素子の配線が一般に３層以上の多層配線であることから、このような配線に本発明を適用すれば顕著な効果が得られる。
【００２９】
（２）．また、本発明の半導体集積回路装置は、前記した半導体集積回路装置において、ダミー配線および配線の部材相互間の間隔、あるいは、ダミー領域および活性領域の部材相互間の間隔を、リソグラフィの分解能から要求される最小スペース幅以上とし、かつ、配線の高さあるいは浅溝の深さの２倍以下とする条件を満足する高密度部材形成領域を含み、その面積はチップ面積の９５％以上とするものである。
【００３０】
このようにダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの２倍以下とすることにより、それら部材上に形成される絶縁膜のＣＭＰ研磨速度に部材パターンのパターン依存性が生じなくなり、ＣＭＰ研磨速度が均一となって絶縁膜の表面平坦性をほぼ完全なものとすることができる。
【００３１】
図３０は、本発明者の実験検討により得られた知見を示すデータであり、パターン間距離に対するＣＭＰ研磨量のばらつきの値を示したグラフである。横軸は、パターン高さで規格化されたパターン間距離を示し、縦軸は基準パターン（ベタパターン）に対するパターン上絶縁膜のＣＭＰ研磨量を示す。図３０より明らかな様に、パターン高さの２倍程度までパターンが離れても絶縁膜のＣＭＰ研磨量は変化しない。すなわち、ダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの２倍以下にすれば、これらの部材上に形成された絶縁膜のＣＭＰ速度はパターンによらず一定となり、絶縁膜を完全に平坦化することが可能となる。
【００３２】
上記のように完全平坦化が実現できる領域つまり高密度部材形成領域は、できるだけ広い方がチップ全体を平坦化できるため好ましいが、チップ面積の全てが高密度部材形成領域である必要はない。すなわち、完全平坦化が実現できる高密度部材形成領域はチップ面積の９５％以上であれば実用的に十分平坦な表面を得ることが可能である。
【００３３】
また、これらの部材間の間隔をリソグラフィの分解能から要求される最小スペース幅以上とする条件は、部材加工を良好に行うためには最小加工寸法以上の加工スペースが必要とされるためであり、この条件を満足することにより配線あるいはダミー配線、または、活性領域あるいはダミー領域の加工を良好に行うことができる。なお、最小スペース幅としては、ＫｒＦエキシマレーザを露光源に用いた場合には０．２μｍを例示することができる。
【００３４】
なお、高密度部材形成領域でない残りの５％の領域では、ダミー配線および配線またはダミー領域および活性領域の部材相互間の間隔が配線の高さまたは浅溝の深さの４倍以下の距離で配置されていることが好ましい。このように、パターン間隔が配線の高さまたは浅溝の深さの４倍以下の距離で配置されている領域つまり低密度部材形成領域の絶縁膜は、図３０に示すように約２倍の研磨量ばらつきを示すが、低密度部材形成領域の面積がチップ面積の５％以下であるため、その寄与は無視することができる。
【００３５】
また、本発明の半導体集積回路装置は、前記半導体集積回路装置において、ダミー配線またはダミー領域を、その幅がリソグラフィの分解能から要求される最小ライン幅以上、または、その長さが最小ライン幅の２倍以上であり、また、スクライブ領域においてはダミー配線またはダミー領域の幅および長さは、ボンディングパッド間の間隔以下である。なお、最小スペース幅および最小ライン幅は、０．２μｍ、ボンディングパッド間の距離は、１０μｍとすることができる。
【００３６】
このような半導体集積回路装置によれば、ダミー配線またはダミー領域の幅をリソグラフィの分解能から要求される最小ライン幅以上とすることによりダミー配線またはダミー領域の加工を確実に行うことができ、また、ダミー配線またはダミー領域の長さを最小ライン幅の２倍以上とすることにより、それら部材の解像度を確実に保持することができる。つまり、最小加工寸法の幅および長さを有するパターンでは、正確に解像できない恐れがあるが、本発明では、ダミー配線またはダミー領域の長さをその２倍とするため、その恐れを回避することができる。ダミー配線またはダミー領域の幅および長さは、３０μｍ以下で構成されるが、２０μｍ以下が多用され、好ましくは１０μｍ以下で構成される。
【００３７】
また、ダミー配線またはダミー領域の幅および長さを３０μｍ以下とすることにより、配線等の寄生容量を低減し、また、ボンディングパッド間のショート不良を低減することができる。すなわち、ダミー配線またはダミー領域の幅あるいは長さが大きくなれば、それらダミー部材が大きくなり、半導体集積回路素子として機能する配線等の寄生容量を大きくすることとなり、半導体集積回路装置の高速応答性能等の性能を損なうこととなるが、それら幅あるいは長さが３０μｍ以下であれば配線等の寄生容量を実用上問題が生じない程度に抑制することが可能である。また、ダミー配線がスクライブ領域に配置された場合には、スクライブにより発生する切り屑は導電性の塵になる可能性がある。しかし、導電性の塵ではあっても、それによりショートする可能性のある部分は、ボンディングパッドの間に限られるため、ダミー配線の幅および長さをボンディングパッド間の間隔以下としておけば、たとえ導電性の塵になったとしてもショート不良を発生することはない。これらの効果により、半導体集積回路装置の性能および歩留まりを低下することを防止することができる。
【００３８】
また、本発明の半導体集積回路装置は、ダミー配線またはダミー領域がスクライブ領域にも形成されているものである。
【００３９】
このような半導体集積回路装置によれば、スクライブ領域においても完全平坦性が確保でき、ウェハ全体の完全平坦性を実現することができる。
【００４０】
また、本発明の半導体集積回路装置は、ダミー配線および配線からなる配線のパターン密度またはダミー領域および活性領域からなる領域のパターン密度を、半導体基板の全領域においてほぼ均一とするものである。
【００４１】
このような半導体集積回路装置によっても、それらパターン上の絶縁膜の完全平坦性を実現することができる。すなわち、パターン上絶縁膜の平坦性が阻害されるのは、パターンの密度に不均一が存在するためであることは前記したとおりであり、このようなパターンの密度に不均一性が発生しないようにダミー部材を設けることによっても絶縁膜の均一性は向上する。
【００４２】
（３）．また、本発明の半導体集積回路装置は、前記した半導体集積回路装置であって、ダミー配線が、半導体基板上に設けられたボンディングパッド部またはフォトリソグラフィのためのマーカ部と同一の配線層においてボンディングパッド部またはマーカ部の周辺に形成されていないものである。
【００４３】
このような半導体集積回路装置によれば、ワイヤボンディングする際のボンディングパッドの自動検出およびフォトリソグラフィの際のマスク合わせに用いるマーカの自動検出をスムーズに行うことが可能となる。すなわち、ボンディングパッドあるいはマーカの周辺にそれらと同一材料のダミー部材が形成されている場合には、ボンディングパッドあるいはマーカの検出の際にダミー部材がノイズとなってうまく検出されない可能性があるが、本発明ではそのような恐れがない。
【００４４】
なお、ダミー配線が形成されていない領域は、ボンディングパッド部から２０μｍの領域またはマーカ部から６０μｍの領域とすることができる。
【００４５】
また、本発明の半導体集積回路装置は、絶縁膜として、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜もしくはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜またはポリシラザン膜を含むものとすることができる。
【００４６】
このような半導体集積回路装置によれば、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜またはポリシラザン膜が段差被覆性に優れ、また凹部を埋め込む特性を有するものであるため、配線およびダミー配線あるいは活性領域およびダミー領域により形成される凹部を良好に埋め込み、ＣＭＰ法により研磨される絶縁膜の膜厚を薄くすることができる。このようなＣＭＰ研磨膜の薄膜化は、ＣＭＰ研磨膜の堆積工程の負荷低減のみならず、ＣＭＰ工程の負荷低減をも図ることができ、工程時間の短縮等半導体集積回路装置のコスト競争力を向上することもできる。
【００４７】
本発明の半導体集積回路装置の製造方法は、前記した半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面または層間絶縁膜上に多結晶シリコンまたは金属を含む導電膜を堆積し、導電膜をパターニングして配線およびダミー配線を形成する工程、（ｂ）配線およびダミー配線により形成される凹部の内面を含む配線およびダミー配線の上層に、ＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁膜を堆積し、凹部を埋め込む工程、（ｃ）第１の絶縁膜上に第２の絶縁膜を堆積する工程、（ｄ）第２の絶縁膜の表面をＣＭＰ法により研磨する工程、を有し、第２の絶縁膜の膜厚を第１の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とするものである。
【００４８】
このような半導体集積回路装置の製造方法によれば、第２の絶縁膜の堆積膜厚を薄くすることができ、第２の絶縁膜の堆積時間を短縮するのみならず、ＣＭＰ研磨工程における第２の絶縁膜の研磨量も少なくすることができる。このため、工程自体は従来の工程を踏襲しつつ、工程時間の短縮を図り、工程負荷を低減して半導体集積回路装置のコスト競争力を向上することができる。
【００４９】
すなわち、本発明の製造方法では、配線およびダミー配線により形成された凹部をＳＯＧ法もしくは高密度プラズマＣＶＤ法により形成されたシリコン酸化膜、リフロー法により形成されたＢＰＳＧ膜もしくはＰＳＧ膜、またはポリシラザン膜からなる第１の絶縁膜により埋め込むため、第２の絶縁膜の表面に残存する凹凸は、被膜形成前の凹凸に比較して緩和されたものとなる。そのため、第２の絶縁膜の膜厚は、第１の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とすること、つまり、薄い膜厚でも十分に第２の絶縁膜の表面を平坦化することが可能となる。
【００５０】
（４）．なお、このＣＭＰ研磨の際、硬質パッドを用いることができる。
【００５１】
また、第１および第２の絶縁膜により配線およびダミー配線に起因する表面の凹凸をほぼ平坦化し、ＣＭＰ法による研磨は表面の仕上げ研磨にのみ用いることもできる。この表面仕上げに用いる研磨手段はＣＭＰ法に限られず、ドライベルト研磨、ラッピング等その他の研磨手法であってもよい。
【００５２】
また、本発明の半導体集積回路装置は、前記した半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面にシリコン窒化膜を堆積し、活性領域およびダミー領域以外の領域のシリコン窒化膜および半導体基板をパターニングして浅溝を形成する工程、（ｂ）浅溝の内面を含む半導体基板および配線およびシリコン窒化膜上に、シリコン酸化膜からなる絶縁膜を堆積し、浅溝を埋め込む工程、（ｃ）絶縁膜をＣＭＰ法により研磨し、シリコン窒化膜を露出する工程、を含むものである。
【００５３】
このような半導体集積回路装置の製造方法によれば、素子分離領域にもダミー領域を形成するため、素子分離領域のディッシングすなわち窪みを防止し、半導体基板表面を完全平坦化することができる。また、ＣＭＰ研磨膜である絶縁膜と半導体基板の活性領域との間に、シリコン酸化膜よりもＣＭＰ研磨速度の遅いシリコン窒化膜を形成しているため、シリコン窒化膜がＣＭＰ研磨のストッパ層となり、さらに完全な平坦性を確保することができる。
【００５４】
なお、（ｃ）工程におけるＣＭＰ法で用いるスラリをシリコン酸化物を研磨剤とするアルカリ性スラリとし、（ｃ）工程の後に、浅溝に形成された絶縁膜をウエットエッチングまたはドライエッチングによりエッチングして、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くする工程を含むことができる。スラリをシリコン酸化物を研磨剤とするアルカリ性スラリとする場合には、シリコン酸化膜とシリコン窒化膜との研磨速度の比は３ないし４対１となり、シリコン窒化膜の膜厚を厚くする必要がある。このような場合、シリコン窒化膜を除去した後の半導体基板主面すなわち活性領域の高さと素子分離領域であるシリコン酸化膜の高さとの関係は、シリコン酸化膜の方が高いという状態になる。よって、さらにウェットエッチングあるいはドライエッチングによりシリコン酸化膜をエッチングし、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くするものである。これにより、微細なゲート加工を行うことが可能となる。
【００５５】
また、（ｃ）工程におけるＣＭＰ法で用いるスラリを酸化セリウムを研磨剤とするスラリとすることができる。この場合のシリコン酸化膜とシリコン窒化膜との研磨速度の比は３０ないし５０対１となり、シリコン窒化膜の膜厚を厚くする必要はない。よって、シリコン窒化膜の膜厚は、プロセス上無視し得る程度たとえば５０ｎｍ以下とすることができ、シリコン窒化膜を除去した後のシリコン酸化膜のエッチングは必要ではない。
【００５６】
（５）．本発明の設計方法は、半導体集積回路素子を構成する部材の加工に用いるマスクのマスクパターンを生成する工程を含む設計方法であって、マスクパターンには、部材の部材パターンと、ダミー配置禁止領域には配置されないダミーパターンとが含まれ、部材パターンおよびダミーパターンのパターン相互間のパターン間隔がリソグラフィの分解能から要求される最小スペース幅または０．２μｍ以上である第１の条件、パターン間隔が、チップ面積の９５％以上の領域においては部材の高さの２倍以下であり、チップ面積の５％以下の領域においては部材の高さの４倍以下である第２の条件、ダミーパターンの幅が、リソグラフィの分解能から要求される最小ライン幅または０．２μｍ以上である第３の条件、ダミーパターンの幅が、半導体集積回路装置に設けられるボンディングパッド間の間隔または１０μｍ以下である第４の条件、ダミーパターンの長さが、最小ライン幅の２倍または０．２μｍ以上である第５の条件、ダミーパターンの長さが、ボンディングパッド間の間隔または１０μｍ以下である第６の条件、の何れの条件をも満足するようにマスクパターンが生成されるものである。
【００５７】
このような設計方法によれば、前記した半導体集積回路装置の製造に必要な部材パターンのマスクを設計することが可能である。前記各条件は、前記した半導体集積回路装置の効果を実現するためのものである。
【００５８】
なお、ダミーパターンは、半導体基板のスクライブ領域にも配置できることはいうまでもない。
【００５９】
また、ダミー配置禁止領域は、ボンディングパッドとなるパターンの端部から２０μｍの範囲、フォトリソグラフィのマーカとなるパターンの端部から６０μｍの範囲、接続孔が形成される領域から０．５μｍの範囲、または、フューズ領域とすることができる。このような場合、ワイヤボンディングあるいはフォトリソグラフィの際のボンディングパッドあるいはマスク合わせのためのマーカの検出が容易となり、異層間の配線相互あるいは配線および半導体基板間の接続孔の形成を行うことができる。
【００６０】
また、部材がビット線の上層に形成される蓄積容量とほぼ同一層に形成される金属配線の場合には、蓄積容量が形成される領域をダミー配置禁止領域とすることができる。このような場合、第１金属配線層をＤＲＡＭの蓄積容量と同一層に形成することができ、第１金属配線層の領域についてはダミー配線を配置することができる。
【００６１】
また、部材が半導体基板の主面に形成される活性領域の場合には、半導体基板の主面上にゲート配線が形成される領域はダミー配置禁止領域とすることができる。このような場合、ゲート配線の下層にはダミー領域が形成されないため、ゲート配線と半導体基板との間の容量を低減することができる。すなわち、半導体基板主面のダミー領域は見かけ上半導体基板の活性領域と同一の構造となるため、ダミー領域上にゲート配線が形成された場合には、ゲート配線の容量が増加することとなる。このため、ゲート配線の下にはダミー領域を形成しないこととしたものである。これにより半導体集積回路装置の高速応答性能等の性能を向上することができる。
【００６２】
また、本発明の設計方法は、ダミーパターンにより形成されるダミー部材によって増加する部材の浮遊容量が最小となるようにダミーパターンを配置するものである。これにより、半導体集積回路装置の高速応答性能等の性能を向上することができる。なお、このような配置は、前記設計方法の条件を満足した上で、ダミーパターンの面積を最小にし、ダミーパターンの数を最小にするように最適化することにより行うことができる。また、このような最適化は、レイアウトパターンを生成するコンピュータ等の情報処理装置により自動的に計算することも可能である。
【００６３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００６４】
（実施の形態１）
図１は、本発明の半導体集積回路装置の一実施の形態であるロジック集積回路装置の一例を示した断面図である。図１において、Ａはスクライブ領域、Ｂはパッド・周辺回路領域、Ｃはロジック回路領域である。
【００６５】
本実施の形態１のロジック集積回路装置は、半導体基板１の主面に浅溝（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）２が形成され、浅溝２に絶縁膜であるシリコン酸化膜が埋め込まれた素子分離領域３を有するものである。この素子分離領域３によって、半導体基板１の主面に形成された活性領域４が規定される。なお、ここでは素子分離として浅溝素子分離構造を例示するが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されたフィールド絶縁膜による素子分離構造であってもよい。また、ここでは図示していないが半導体基板の主面にはｐ型およびｎ型のウェル領域が形成されていてもよい。
【００６６】
活性領域４にはＭＩＳＦＥＴが形成される。半導体基板の主面上にはＭＩＳＦＥＴのゲート絶縁膜５を介してゲート配線６が形成されている。ゲート絶縁膜５はたとえば熱酸化法等により形成されたシリコン酸化膜とすることができ、ゲート配線６はたとえばＣＶＤ法により形成された多結晶シリコン膜とすることができる。多結晶シリコン膜の表面には、電気抵抗低減のためのシリサイド層が形成されていてもよい。
【００６７】
ゲート配線６の一部は、素子分離領域３上を延在するように形成され、他の部分は、半導体基板１の活性領域４に形成されたＭＩＳＦＥＴＱ１のゲート電極７となるものである。ゲート電極７の両側の半導体基板１の主面である活性領域４には不純物半導体領域８が形成されている。不純物半導体領域８は、ＭＩＳＦＥＴＱ１のソース・ドレイン領域として機能するものであり、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とすることもできる。また、ゲート配線６の側面にはサイドウォールスペーサ８ｂが形成されている。サイドウォールスペーサ８ｂはたとえばシリコン酸化膜またはシリコン窒化膜とすることができる。
【００６８】
ロジック回路領域Ｃに形成されたＭＩＳＦＥＴＱ１は、ロジック回路の能動素子として機能する。また、図示はされていないが、パッド・周辺回路領域Ｂに形成されたＭＩＳＦＥＴは、周辺回路の能動素子として機能する。なお、上記ロジック回路領域Ｃおよびパッド・周辺回路領域Ｂに形成されたトランジスタとしてＭＩＳＦＥＴを例示しているがバイポーラトランジスタあるいはＢｉ−ＣＭＯＳトランジスタであってもよい。
【００６９】
ゲート配線６は層間絶縁膜９で覆われ、層間絶縁膜９上には、第１層目の配線層で構成された配線１０およびダミー配線１１が形成されている。
【００７０】
層間絶縁膜９は、たとえばＰＳＧ膜、ＢＰＳＧ膜、あるいはＳＯＧ膜等のシリコン酸化膜とすることができる。また、不純物の拡散を防止するためにＴＥＯＳシリコン酸化膜等との積層膜とすることもできる。また、層間絶縁膜９の表面はＣＭＰ法あるいはエッチバック法等により平坦化されていることが好ましい。
【００７１】
配線１０およびダミー配線１１は同一の材料からなり同一工程（同層）で形成されるものである。材料としては、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を例示することができるが、不純物が高濃度にドープされた多結晶シリコン膜であってもよい。多結晶シリコン膜の場合その表面がシリサイド化されていてもよい。
【００７２】
図２は、第１層における配線１０およびダミー配線１１の配置を示す平面図である。
【００７３】
ダミー配線１１は、配線１０間の間隔が広い領域（空隙領域）に形成される。その結果、ダミー配線１１は、配線１０の形成されていない領域にまんべんなく敷き詰められ、ダミー配線１１および配線１０からなる部材間の間隔は狭く、ダミー配線１１が密に充填されたように配置されることとなる。
【００７４】
また、ダミー配線１１は、スクライブ領域Ａにも形成される。これにより、半導体基板１の全面にわたって後に説明する絶縁膜１２の平坦性が確保される。スクライブ領域Ａに形成されるダミー配線１１の幅および長さは、ボンディングパッド間の間隔以下になるように構成される。
【００７５】
図３（ｂ）は、配線１０およびダミー配線１１の配置に適用されるレイアウトルールを説明する平面図であり、図３（ａ）は、図３（ｂ）のＡ−Ａ線に沿った断面図である。
【００７６】
配線１０とダミー配線１１との間隔およびダミー配線１１相互間の間隔である部材間隔Ｓは、ダミー配線１１および配線１０の配線高さＨの２倍以下となっている。このように部材間隔Ｓを配線高さＨの２倍以下とすることにより、先に説明した図３０の説明のとおり、絶縁膜１２のＣＭＰ研磨量を均一とすることができ、絶縁膜１２の表面を完全に平坦化することができる。ただし、チップ面積の５％以下の領域においては部材間隔Ｓが配線高さＨの４倍以下まで許容される。この場合、絶縁膜１２の研磨量ばらつきは約２倍となるがその面積がチップ面積の５％以下であるため、全体としては無視することができ、絶縁膜１２全体としてはほぼ平坦性が確保できる。
【００７７】
また、部材間隔Ｓは、リソグラフィツールで要求される最小スペース幅以上の間隔が必要である。この条件により配線１０およびダミー配線１１の確実な加工が確保され、部材を設計通りに加工することが可能となる。なお、最小スペース幅としては、ＫｒＦエキシマレーザを光源として用いた露光装置の場合０．２μｍを例示することができる。
【００７８】
ダミー配線１１の幅ａは、リソグラフィツールで要求される最小ライン幅以上とする。幅ａを最小ライン幅以上とすることによりダミー配線１１の加工を確実なものとすることができる。また、スクライブ領域において、ダミー配線１１の幅ａは、ボンディングパッド１３間の距離以下とする。ボンディングパッド１３間の距離以下とすることによりダミー配線１１がダイシング等により剥離し切り欠きとなって導電性の塵になった場合にもボンディングパッド１３間をショートすることなく、不良発生の原因を無くすことができる。また、ダミー配線１１の幅ａは、たとえば３０μｍ以下で構成され、２０μｍ以下が多用され、好ましくは１０μｍ以下であり、ボンディングパッド１３間の距離はたとえば１０μｍ程度とすることができるが、この程度の大きさのダミー配線１１が形成されても配線１０の寄生容量は大きくならず、配線１０に伝送される信号を遅延させる問題は生じない。この結果、ロジック集積回路装置の性能を低下させることもない。
【００７９】
ダミー配線１１の長さｂは、最小ライン幅の２倍以上とし、スクライブ領域においては、ボンディングパッド１３間の距離はたとえば１０μｍ以下とする。ダミー配線１１の長さｂを、幅ａよりも大きく、かつ最小ライン幅の２倍以下とすることにより、ダミー配線１１の幅および長さがともに最小ライン幅である場合には、ダミー配線１１が解像しない可能性があるが、長さｂを、最小ライン幅の２倍以上とすることにより、幅ａが最小ライン幅であってもダミー配線１１を確実に解像することができ、その加工を確実なものにすることが可能となる。また、長さｂをボンディングパッド１３間の距離はたとえば１０μｍ以下とするのは、幅ａの場合と同様な理由による。
【００８０】
また、ダミー配線１１の長さｂは、幅ａと同様に、たとえば３０μｍ以下で構成され、２０μｍ以下が多用され、好ましくは１０μｍ以下である。
【００８１】
なお、本実施の形態１では、ダミー配線１１の形状を長方形としているが、上記の条件を満足する限り、三角形、台形、円あるいは他の多角形としてもよい。また、配線１０の寄生容量を最小にするためには、ダミー配線１１の形状はできるだけ小さいことが好ましく、その数もできるだけ少ないことが好ましい。よって、上記条件を満足する範囲内で配線１０の寄生容量を最小にするためには、部材間隔Ｓを配線高さＨの２倍とし、ダミー配線の幅ａを最小ライン幅とし、ダミー配線の長さｂを最小ライン幅の２倍（以上）とするのが最も好ましい。本実施の形態では、たとえば幅ａは０．６〜１μｍで、長さｂは１０〜２０μｍで構成される。
【００８２】
配線１０およびダミー配線１１は絶縁膜１２により覆われる。絶縁膜１２の表面はＣＭＰ法により研磨されたものであり、その表面は完全平坦化されている。
【００８３】
図４は、図１における配線部分を拡大して示した断面図である。
【００８４】
絶縁膜１２は、配線１０およびダミー配線１１に接する側から絶縁膜１２ａ、絶縁膜１２ｂ、絶縁膜１２ｃおよび絶縁膜１２ｄの積層膜となっている。
【００８５】
絶縁膜１２ａは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができる。図示するように、絶縁膜１２ａは段差に忠実な表面形状で形成される。膜厚はたとえば３００ｎｍとすることができる。
【００８６】
絶縁膜１２ｂは、たとえば無機ＳＯＧ膜、高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜とすることができ、凹部を埋め込む特性を有する膜を用いることができる。よって、図示するように凹部に埋め込まれ、凸部の膜厚は薄くなるように形成される。このように絶縁膜１２ｂによって凹部を埋め込むことができるのは、前記したダミー配線１１が前記の条件により形成されているためであり、ダミー配線１１により形成された凹部の間隔が絶縁膜１２ｂを埋め込むに必要な間隔以下となっているためである。膜厚は凸部においてたとえば１２５ｎｍとすることができる。
【００８７】
絶縁膜１２ｃは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができＣＭＰ法によりその表面が研磨されているものである。この研磨面は、ダミー配線１１が形成されているため、完全平坦面が実現されている。膜厚は凸部においてたとえば５００ｎｍとすることができる。
【００８８】
絶縁膜１２ｄは、たとえばＴＥＯＳを用いたＣＶＤ法により形成されたシリコン酸化膜とすることができる。膜厚はたとえば２００ｎｍとすることができる。なお、絶縁膜１２ｄは省略することも可能である。この場合には絶縁膜１２ｃの堆積の際に絶縁膜１２ｄの膜厚分だけ上乗せする必要がある。
【００８９】
絶縁膜１２の上層には、第２配線層の配線１４、ダミー配線１５および絶縁膜１６が形成され、さらに第３配線層の配線１７、ダミー配線１８および絶縁膜１９、第４配線層の配線２０、ダミー配線２１および絶縁膜２２が形成されている。配線１４，１７，２０、ダミー配線１５，１８，２１、および絶縁膜１６，１９，２２の各配線層および絶縁膜は、第１配線層の配線１０、ダミー配線１１、絶縁膜１２と同様に構成されている。
【００９０】
また、第５配線層の配線２３および絶縁膜２４が第４配線層の上層の形成され、パッシベーション膜２５が形成されている。パッシベーション膜２５は、たとえばシリコン窒化膜とすることができる。また、配線２３にはボンディングパッド１３が含まれる。
【００９１】
次に、本実施の形態１のロジック集積回路装置の製造方法を図５〜図１１を用いて説明する。
【００９２】
図５〜図１１は、本実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【００９３】
まず、図５に示すように、半導体基板１を用意し、浅溝２をフォトリソグラフィおよびエッチング技術を用いて形成する。その後、浅溝２を含む半導体基板１の主面にシリコン酸化膜を堆積し、そのシリコン酸化膜をＣＭＰ法等を用いて研磨し、素子分離領域３を形成する。その後、ｎ型およびｐ型のウェル領域を形成してもよい。
【００９４】
次に、図６に示すように、ゲート絶縁膜５となるシリコン酸化膜を熱酸化または熱ＣＶＤ法により形成し、さらにＣＶＤ法により多結晶シリコン膜を堆積する。多結晶シリコン膜は、フォトリソグラフィおよびエッチング技術を用いてパターニングされ、ゲート配線６（ゲート電極７）が形成される。その後、ゲート電極７をマスクにしてゲート電極７に対して自己整合的に不純物をイオン注入し、不純物半導体領域８を形成する。さらにシリコン酸化膜を堆積後異方性エッチングを行ってサイドウォールスペーサ８ｂを形成する。この後、さらに高濃度の不純物をイオン注入して不純物半導体領域８をいわゆるＬＤＤ構造としてもよい。
【００９５】
次に、図７に示すように、ＰＳＧ膜を形成し、エッチバック法あるいはＣＭＰ法を用いて平坦化し、層間絶縁膜９を形成する。その後、アルミニウム膜をスパッタ法あるいは蒸着法を用いて堆積する。さらに、アルミニウム膜をフォトリソグラフィおよびエッチング技術を用いてパターニングし、配線１０およびダミー配線１１を形成する。これらのパターニングは、前記したダミー配線１１の条件に従う。
【００９６】
次に、図８に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ａを形成する。ＣＶＤ法としてはたとえばプラズマＣＶＤ法を用いることができるが、オゾンを併用した熱ＣＶＤ法でもよい。絶縁膜１２ａの膜厚は３００ｎｍとする。なお、図８〜図１１では、配線層のみを示した断面図であり、その下層は省略している。
【００９７】
その後、無機ＳＯＧ膜を用いて絶縁膜１２ｂを形成するか、有機ＳＯＧ膜を塗布後エッチバックして、配線１０およびダミー配線１１により形成されたギャップを埋め込む。無機ＳＯＧ膜の形成は、無機ＳＯＧの塗布およびそのベーク処理により行うことができる。絶縁膜１２ｂの膜厚は、凸部において１２５ｎｍとする。なお、絶縁膜１２ｂは、高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜であってもよい。
【００９８】
絶縁膜１２ｂでギャップを埋め込む際に、ダミー配線１１が形成されているためギャップの幅が小さく、ギャップ内を絶縁膜１２ｂで良好に埋め込むことが可能となる。すなわち、凹部の膜厚を凸部に比較して厚くすることができる。その結果、絶縁膜１２ｂの表面の凹凸は緩和され、その高低差が小さいものとすることができる。
【００９９】
次に、図９に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ｃを形成する。絶縁膜１２ｃの膜厚は７００ｎｍとすることができる。たとえば、ダミー配線１１を設けない図２９のような場合には、絶縁膜１２ｃの膜厚は１７００ｎｍ程度必要となるが、本実施の形態１では、ダミー配線１１を設けているため、膜厚を７００ｎｍと薄くすることができる。その結果、絶縁膜１２ｃの堆積工程を短縮し、工程負荷を低減することが可能となる。
【０１００】
次に、図１０に示すように、絶縁膜１２ｃの表面をＣＭＰ法により研磨して平坦化する。本実施の形態１では、絶縁膜１２ｃの表面形状は配線１０およびダミー配線１１の形状を、さらに絶縁膜１２ｂの形状を反映するため、場所によらずほぼ均一な高さとなっている。その結果、研磨速度は場所によらずほぼ均一となり、絶縁膜１２ｃの表面をほぼ完全に平坦化することが可能である。また、絶縁膜１２ｃの膜厚が７００ｎｍと薄いため、ＣＭＰ研磨量を少なくすることができ、ＣＭＰ研磨工程の工程負荷を低減することも可能である。なお、研磨量は２００ｎｍとすることができる。
【０１０１】
次に、ＣＭＰ研磨後の表面洗浄を行い、図１１に示すように、ＴＥＯＳを用いたＣＶＤ法により絶縁膜１２ｄを形成する。絶縁膜１２ｄの膜厚は２００ｎｍとすることができる。なお、絶縁膜１２ｄを省略し、絶縁膜１２ｃの膜厚を９００ｎｍとすることも可能である。
【０１０２】
このようにして第１層の配線層が完成する。この後、第１層配線層と同様にして第２層〜第４層の配線層を形成し、さらに第５配線層を同様に形成することができる。その後、パッシベーション膜２５を形成して図１に示すロジック集積回路装置がほぼ完成する。
【０１０３】
本実施の形態１の製造方法によれば、絶縁膜１２，１６，１９，２２の表面が完全に平坦化されるとともに、ＣＭＰ研磨される絶縁膜の堆積工程およびＣＭＰ研磨の工程を短縮し、工程負荷を低減することができる。このような効果は、ロジック素子のように一般に３層以上の多層配線とされる場合に特に顕著となる。
【０１０４】
なお、本実施の形態１では、配線層が５層の場合を例示したが、それよりも多い層あるいは少ない層に適用してもよく、配線層の層数は任意である。
【０１０５】
（実施の形態２）
図１２は、本発明の他の実施の形態であるロジック集積回路装置の一例を示した断面図である。
【０１０６】
本実施の形態２のロジック集積回路装置は、実施の形態１で説明したロジック集積回路装置と第５層目の配線層を除きほぼ同一である。したがって、以下の説明では、同一の部分の説明を省略し、異なる部分についてのみ説明する。
【０１０７】
本実施の形態２のロジック集積回路装置は、第５配線層に配線２３の他にダミー配線２６を有する。ダミー配線２６が配置される条件は、実施の形態１で説明したダミー配線１１の条件とほぼ同様である。ただし、第５配線層の配線２３にはボンディングパッド１３が含まれるため、ボンディングパッド１３の周辺については、ダミー配線２６の配置条件が相違する。
【０１０８】
図１３は、第５配線層の配線２３およびダミー配線２６の配置を示した平面図である。ボンディングパッド１３の周辺には、ダミー配線２６が配置されない禁止領域２７が設けられている。禁止領域２７は、ボンディングパッド１３の端部から２０μｍの範囲とすることができる。
【０１０９】
このようなロジック集積回路装置によれば、第５配線層にもダミー配線２６が形成されているため、パッシベーション膜２５の表面も完全平坦化することが可能となる。その結果、図１４に示すようにバンプ２８の下地膜となるＢＬＭ（Ｂａｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌｉｚａｔｉｏｎ）膜２９の加工を精密に行うことが可能となる。また、ボンディングパッド１３の周辺に禁止領域２７を設けることにより、ワイヤボンディング装置によるボンディングパッド１３の自動検出を確実に行うことが可能となる。
【０１１０】
なお、本実施の形態２および前記した実施の形態１において、ダミー配線１１，１５，１８，２１，２６は、スクライブ領域Ａにも形成することができるが、スクライブ領域Ａあるいはその他の領域に、図１５（ａ）および図１５（ｂ）に示すようなフォトリソグラフィ用のマーカ３０ａ，３０ｂが形成されている場合には、その周辺にダミー配線１１，１５，１８，２１，２６が配置されない禁止領域３１ａ，３１ｂを設けることができる。また、禁止領域３１ａ，３１ｂはマーカ３０ａ，３０ｂの端部から６０μｍの範囲とすることができる。
【０１１１】
このような禁止領域３１ａ，３１ｂを設けることにより、フォトリソグラフィに用いる露光装置においてマーカ３０ａ，３０ｂの自動検出を良好に行うことが可能となる。
【０１１２】
なお、禁止領域３１ａ、３１ｂは、少なくとも最上層の配線層で構成されるダミー配線２６のみに適用し、下層の配線であるダミー配線１１、１５、１８には適用しなくてもよいし、ダミー配線自身を設けないようにしてもよい。
【０１１３】
（実施の形態３）
図１６は、本発明の他の実施の形態であるＤＲＡＭの一例を示した断面図である。
【０１１４】
本実施の形態３のＤＲＡＭの半導体基板１、浅溝２、素子分離領域３および活性領域４については実施の形態１と同様である。また、半導体基板１の主面にはｐ型ウェル領域３２およびｎ型ウェル領域３３が形成されている。
【０１１５】
ｐ型ウェル領域３２の活性領域４には、ＤＲＡＭのメモリセルＭを構成する選択ＭＩＳＦＥＴＱｔと周辺回路のＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル領域３３の活性領域４には周辺回路のＭＩＳＦＥＴＱｐが形成されている。
【０１１６】
なお、図１６において、左側はメモリセル形成領域であり、中央部および右側は周辺回路形成領域である。ＤＲＡＭのメモリセルＭは、選択ＭＩＳＦＥＴＱｔと容量素子である蓄積容量ＳＮとを有する。
【０１１７】
ＭＩＳＦＥＴＱｔ，Ｑｎ，Ｑｐのゲート電極７はたとえば多結晶シリコン膜からなり、その表面にはシリサイド層７ａが形成されている。ＭＩＳＦＥＴＱｔ，Ｑｎ，Ｑｐのゲート電極７の両側の活性領域４には不純物半導体領域８が形成され、ＭＩＳＦＥＴのソース・ドレイン領域を構成する。不純物半導体領域８の導電形はＭＩＳＦＥＴの導電形により異なり、ＭＩＳＦＥＴＱｔ，Ｑｎについてはｎ型、ＭＩＳＦＥＴＱｐについてはｐ型となる。なお、周辺回路のＭＩＳＦＥＴＱｎ，Ｑｐについては不純物半導体領域８はＬＤＤ構造となるよう図示されているが、ＬＤＤでなくてもよい。
【０１１８】
ゲート電極７の同一層には、ゲート配線６およびダミーゲート配線（ダミー部材）３４が形成されている。ゲート電極７はゲート配線６の一部でもある。なお、ゲート配線６およびダミーゲート配線３４はゲート電極７と同時（同層で）に形成されるため、その表面にシリサイド層６ａ、３４ａが形成されている。ゲート配線６およびダミーゲート配線３４の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ８ｂおよびキャップ絶縁膜８ｃが形成され、その上層には絶縁膜３５が形成される。絶縁膜３５はたとえばＴＥＯＳシリコン酸化膜とすることができる。絶縁膜３５の上層には、ＣＭＰ法により平坦化された絶縁膜３６が形成される。絶縁膜３６はたとえばＢＰＳＧ膜とすることができる。本実施の形態３ではダミーゲート配線３４が設けられているため、絶縁膜３６をほぼ完全に平坦化することができる。このように完全平坦化することができることにより、図１７に示すようにリソグラフィの焦点深度が浅くなっても、０．２μｍレベルの微細パターンを施した製品の量産化が可能となる。
【０１１９】
ダミーゲート配線３４の配置は、実施の形態１で説明したダミー配線１１の条件と同様の条件に従う。なお、ダミーゲート配線３４は、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ダミーゲート配線３４は、主に素子分離領域３上に形成される。
【０１２０】
絶縁膜３６の上層にはたとえばＴＥＯＳシリコン酸化膜からなる絶縁膜３７を形成することができるが、省略することも可能である。
【０１２１】
絶縁膜３７の上層には、ＤＲＡＭのビット線３８、それと同層に形成される配線３９およびダミー配線４０が形成される。これらの配線はたとえばＣＶＤタングステン膜を接着層とする多結晶シリコン膜とすることができる。ダミー配線４０は、実施の形態１で説明したダミー配線１１の条件と同様の条件に従う。ただし、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ビット線３８、配線３９およびダミー配線４０の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ４１ｂおよびキャップ絶縁膜４１ｃが形成され、その上層には絶縁膜４２が形成される。絶縁膜４２は、たとえばＢＰＳＧ膜とすることができ、ＣＭＰ法により研磨され平坦化されているものである。なお、絶縁膜４２の上層にはたとえばＴＥＯＳシリコン酸化膜からなる絶縁膜４３を形成することができるが、省略することも可能である。本実施の形態３ではダミー配線４０が設けられているため、絶縁膜４２をほぼ完全に平坦化することができる。
【０１２２】
絶縁膜４３の上層にはＤＲＡＭの蓄積容量ＳＮと第１層の金属配線層が形成されている。蓄積容量ＳＮは、プラグ４４を介してＭＩＳＦＥＴＱｔの不純物半導体領域８に接続される下部電極４５と、容量絶縁膜４６を介して下部電極４５に対向して形成されるプレート電極４７とから構成される。また、蓄積容量ＳＮは絶縁膜４８により覆われている。さらに、蓄積容量ＳＮは、たとえば高密度プラズマ法により形成されたシリコン酸化膜からなる絶縁膜４９により覆われ、絶縁膜４９の上層に第１層の配線５０およびダミー配線５１が形成される。配線５０は、接続孔を介してプレート電極４７あるいは半導体基板１の主面の不純物半導体領域８に接続される。配線５０およびダミー配線５１は、同時に形成され、たとえばＣＶＤタングステンを接着層とするタングステン膜あるいはアルミニウム膜とすることができる。ダミー配線５１は、実施の形態１に説明したダミー配線１１と同様の条件で配置される。ただし、蓄積容量ＳＮの形成されるメモリマット領域には配置されない。
【０１２３】
配線５０およびダミー配線５１は、たとえば高密度プラズマＣＶＤ法によるシリコン酸化膜あるいはポリシラザン膜からなる絶縁膜５２により覆われ、さらに、たとえばＴＥＯＳシリコン酸化膜からなる絶縁膜５３が形成されている。絶縁膜５３はＣＭＰ法により研磨され平坦化されている。絶縁膜５３の平坦性は、ダミー配線５１が形成されているためほぼ完全な平坦性とすることができる。
【０１２４】
絶縁膜５３の上層には、第２層の配線５４、ダミー配線５５および絶縁膜５６、さらに第３層の配線５７、ダミー配線５８および絶縁膜５９が形成されている。配線５４、ダミー配線５５、絶縁膜５６、配線５７、ダミー配線５８および絶縁膜５９については、実施の形態１における配線１０、ダミー配線１１および絶縁膜１２と同様とすることができる。
【０１２５】
本実施の形態３のＤＲＡＭによれば、ゲート配線６、ビット線３８、第１層の配線５０、第２層の配線５４および第３層の配線５７の各層にダミーの部材３４、４０、５１、５５、５８を設けているため、各層の絶縁膜の平坦性を完全なものとすることができる。また、ダミーゲート配線３４、ダミー配線４０、５１、５５、５８をメモリセル形成領域と周辺回路領域との間に配置することにより、各層の絶縁膜を平坦化できる。
【０１２６】
次に、本実施の形態３のＤＲＡＭの製造方法を図１８〜図２１を用いて説明する。図１８〜図２１は、本実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【０１２７】
半導体基板１の主面への素子分離領域３の形成までは実施の形態１と同様であるため省略する。
【０１２８】
次に、図１８に示すように、ゲート絶縁膜５となるシリコン酸化膜を形成し、ゲート配線６、ゲート電極７およびダミーゲート配線３４となる多結晶シリコン膜を堆積し、さらに、キャップ絶縁膜８ｃとなるシリコン酸化膜を堆積した後、これらの積層膜をパターニングしてゲート配線６、ゲート電極７およびダミーゲート配線３４を形成する。ゲート配線６（ゲート電極７）は通常のレイアウトルールに従いパターニングされ、ダミーゲート配線３４は、通常のレイアウトルールの他に実施の形態１で説明したダミー配線１１の条件をほぼ満足して、かつ素子分離領域３上に配置されるようにパターニングされる。
【０１２９】
次に、図１９に示すように、サイドウォールスペーサ８ｂを形成し、絶縁膜３５を堆積した後、ＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜をＣＭＰ法により研磨して絶縁膜３６を形成する。ＢＰＳＧ膜の膜厚は８００ｎｍとすることができ、ＣＭＰ研磨量は４００ｎｍとすることができる。これは、ダミーゲート配線３４を形成しない場合にはさらに厚いＢＰＳＧ膜を堆積する必要があり、ＣＭＰ研磨量も増すのに対して、ＢＰＳＧ膜の膜厚を薄く、ＣＭＰ研磨量を少なくすることができ、工程負荷を低減することが可能となるという効果を有する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。
【０１３０】
なお、サイドウォールスペーサ８ｂおよびキャップ絶縁膜８ｃはシリコン窒化膜とすることもできる。シリコン窒化膜を用いた場合には、接続孔を開口する際のエッチングをセルフアラインで行うことが可能となる。
【０１３１】
次に、図２０に示すように、ＣＭＰ研磨後の洗浄を行った後に、絶縁膜３７を１００ｎｍの膜厚で堆積する。絶縁膜３７は省略することも可能である。その後、ビット線３８および蓄積容量ＳＮの下部電極４５に接続されるプラグ４４を形成した後、ビット線３８、配線３９およびダミー配線４０を形成する。ダミー配線４０は、実施の形態１のダミー配線１１の条件と同様の条件により配置される。さらに、サイドウォールスペーサ４１ｂおよびキャップ絶縁膜４１ｃを形成した後、ＢＰＳＧ膜を堆積し、ＢＰＳＧ膜をＣＭＰ法により研磨して絶縁膜４２を形成する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。ここで、ダミー配線４０が形成されているため、絶縁膜４２の表面を完全平坦化できると同時に、ＢＰＳＧ膜の膜厚を薄くし、ＣＭＰ研磨量を減少することができる。さらに、ＣＭＰ研磨後の洗浄を行い、ＴＥＯＳプラズマＣＶＤ法等により絶縁膜４３を堆積する。絶縁膜４３は省略することが可能である。
【０１３２】
次に、図２１に示すように、蓄積容量ＳＮを形成し、ＢＰＳＧ膜を堆積してベーク処理を行い絶縁膜４９を形成する。絶縁膜４９の膜厚は５００ｎｍとすることができる。さらに、接続孔を開口した後、第１層の配線となるタングステン膜をＣＶＤ法により形成し、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜およびタングステン膜をパターニングして配線５０およびダミー配線５１を形成する。ダミー配線５１の配置は、実施の形態１のダミー配線１１の条件と同様であるが、さらに、蓄積容量ＳＮの配置されたメモリマット領域には配置されないという条件が加重される。図２２にこの状況を示す平面図を示す。さらに、ＢＰＳＧ膜を堆積して絶縁膜５２を形成した後、たとえばＴＥＯＳシリコン酸化膜を堆積してこれをＣＭＰ法により研磨し、絶縁膜５３を形成する。なお、ＢＰＳＧ膜の他に、ＰＳＧ膜あるいは高密度プラズマＣＶＤ法によるシリコン酸化膜を用いることができる。ここで、ダミー配線５１が形成されているため、絶縁膜５３の表面を完全平坦化できると同時に、ＴＥＯＳシリコン酸化膜の膜厚を薄くし、ＣＭＰ研磨量を減少することができる。
【０１３３】
その後、実施の形態１と同様に第２層配線層および第３層配線層を形成して実施の形態３のＤＲＡＭがほぼ完成する。
【０１３４】
本実施の形態３の製造方法によれば、各層の絶縁膜が完全平坦化されると同時に、工程負荷を低減することができる。
【０１３５】
なお、本実施の形態３においても、実施の形態１、２に示すように、ダミー部材をスクライブ領域に形成することができ、ボンディングパッドの周辺およびマーカの周辺にダミー部材を配置しないようにすることができる。
【０１３６】
また、フューズが形成された領域の周辺にもダミー部材を配置しないようにすることもできる。
【０１３７】
また、実施の形態３のようなダミーゲート配線３４を、実施の形態１、２に示した半導体集積回路装置に設けてもよいことは勿論である。
【０１３８】
（実施の形態４）
図２３は、本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【０１３９】
本発明の半導体集積回路装置は、半導体基板１の活性領域４を規定する素子分離領域Ｄ、３にダミー領域６０が形成されたものである。すなわち、広い素子分離領域Ｄにおいて、ダミー領域（ダミー部材）６０を形成する。素子分離構造以外の半導体基板上の素子および配線等については、実施の形態１と同様であるため説明を省略する。ダミー領域６０はスクライブ領域にも形成されてよく、実施の形態１のダミー配線１１の条件と同様に条件で配置される。このようにダミー領域６０が形成されているため、ＣＭＰ法を用いて素子分離領域Ｄ、３を形成する時に、素子分離領域Ｄ、３にディッシングが発生せず、半導体基板１の表面を平坦化することが可能となる。また、ダミー領域６０の大きさが小さく、その数を最適化することにより、ダミー領域６０による寄生容量の増加を防止し、半導体集積回路装置の性能を保持することが可能となる。
【０１４０】
なお、半導体基板１の主面にゲート配線６が形成される領域には、ダミー領域６０を配置しない方がよい。すなわち、ゲート配線６の下部は、ダミー領域６０が配置されない禁止領域７０が設けられる。その状況を図２４および図３１に示す。ダミー領域６０は、半導体基板１の活性領域４と同様の作用を持つため、その直上にゲート配線６が形成されれば、ゲート配線６をゲート絶縁膜５を介して活性領域４と向き合うこととなり、ゲート配線６の寄生容量が大きくなるが、このように、ゲート配線６が形成される領域には、ダミー領域６０を配置しない場合には、ゲート配線６の寄生容量が増加することがない。この結果、半導体集積回路装置の性能を低下させることがない。
【０１４１】
本実施の形態においては、ダミー領域６０は、幅ａおよび長さｂが、たとえばともに１５〜２０μｍ程度の正方形で構成されるが、これに限定されず長方形他の形状であってもよい。
【０１４２】
次に、本実施の形態４の半導体集積回路装置の製造方法を図２５〜図２８を用いて説明する。
【０１４３】
まず、図２５に示すように、半導体基板１の主面にシリコン窒化膜６１を堆積し、シリコン窒化膜６１および半導体基板１をパターニングして浅溝２を形成する。浅溝２は、素子分離領域３となるものおよびダミー領域６０となるものの両方が含まれる。すなわち、活性領域４を規定する素子分離領域Ｄ、３にダミー領域６０が形成されるように浅溝２を形成する。
【０１４４】
次に、図２６に示すように、たとえばＣＶＤ法によりシリコン酸化膜を堆積し、１次研磨としてシリコン酸化膜をＣＭＰ法により研磨して、浅溝２にシリコン酸化膜を埋め込むことにより素子分離領域Ｄ、３およびダミー領域６０を形成する。１次研磨には、シリコン酸化物粒子を研磨剤とするアルカリ性のスラリを用いることができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比が３〜４対１となるためシリコン窒化膜の膜厚をある程度厚くする必要がある。
【０１４５】
次に、図２７に示すように、さらに２次研磨を行い、異物およびダメージ層の除去を行うことができる。なお、２次研磨は、柔らかいパッドを用いて行うことができ、薬液を用いてもよいが、純水を用いても構わない。その後、半導体基板１の両面をスクラブおよびフッ酸洗浄し、さらにアンモニア洗浄および塩酸洗浄を行った後、素子分離領域３およびダミー領域６０のエッチバックを行う。エッチバックは、ドライエッチングあるいはウェットエッチングにより行うことができる。このように素子分離領域３およびダミー領域６０のエッチバックを行うことにより、素子分離領域３およびダミー領域６０の高さを活性領域４の高さと等しくするかあるいはそれより低くすることが可能である。これにより、微細なゲート配線の加工が可能となる。なお、このエッチバックプロセスは省略することができる。
【０１４６】
最後にシリコン窒化膜６１を除去して図２８に示す活性領域４を規定する素子分離領域Ｄ、３が形成された半導体基板１が用意される。この後の工程は実施の形態１と同様であるため省略する。
【０１４７】
なお、１次研磨を酸化セリウムを研磨剤とするスラリを用いて行うことができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比は３０〜５０対１となり、シリコン窒化膜６１の膜厚を５０ｎｍ以下にすることができる。このような膜厚はプロセス設計上無視することができるため、上記の素子分離領域３およびダミー領域６０のエッチバックを省略することが可能となる。これにより、工程を簡略化することが可能となる。
【０１４８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４９】
たとえば、上記実施の形態１〜４では、ＣＭＰ工程を絶縁膜の研磨工程として用いたが、本発明を用いれば、ＣＭＰ研磨前に既にある程度の平坦性が確保できるため、ＣＭＰ研磨を仕上げ工程として用いることも可能である。この場合、仕上げ工程は、ＣＭＰ法に限られず、ドライベルト研磨あるいはラッピング法等を用いることができる。
【０１５０】
また、図３２に示すように、実施の形態４において、実施の形態３に示したダミーゲート配線３４を設けてもよい。図３３は、図３２の要部平面図である。ダミーゲート配線３４は素子分離領域Ｄ、３およびダミー領域６０上を延在するように構成される。また、ダミーゲート配線３４は、電気的にフローティングの状態で構成され、ゲート絶縁膜５を介してダミー領域６０上に形成される。
【０１５１】
なお、ＭＩＳＦＥＴＱ１のソース・ドレイン領域である半導体領域８を形成する時、素子分離領域Ｄ、３上を覆うレジスト膜をマスクにしてイオン注入することにより、ダミー領域６０に半導体領域８が形成されない。
【０１５２】
また、図３４に示すように、ダミーゲート配線３４を配線状に長く形成してもよい。これにより絶縁膜９の表面の平坦性を向上することができる。
【０１５３】
また、実施の形態３において、実施の形態４に示すダミー領域６０を設けてもよいことは勿論である。
【０１５４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１５５】
ＣＭＰ法による研磨後の部材表面を完全に平坦化することができる。
【０１５６】
フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができ、半導体集積回路装置の信頼性および歩留まりを向上することができる。
【０１５７】
プロセス立ち上げを容易にすることができる。
【０１５８】
ＣＭＰ法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることができる。
【０１５９】
ＣＭＰ法により完全平坦化が可能な部材パターンの設計方法を提供することができる。
【０１６０】
完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することができる。
【図面の簡単な説明】
【図１】実施の形態１のロジック集積回路装置の一例を示した断面図である。
【図２】図１における第１配線層の配線およびダミー配線の配置を示す要部平面図である。
【図３】（ｂ）は、配線およびダミー配線の配置に適用されるレイアウトルールを説明する平面図であり、（ａ）は、図３（ｂ）におけるＡ−Ａ線に沿った方向の断面図である。
【図４】図１における配線部分を拡大して示した断面図である。
【図５】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図６】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図７】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図９】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１０】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１２】実施の形態２のロジック集積回路装置の一例を示した断面図である。
【図１３】実施の形態２における第５配線層の配線およびダミー配線の配置を示した平面図である。
【図１４】実施の形態２のロジック集積回路装置の一例を示した断面図である。
【図１５】（ａ）および（ｂ）は、実施の形態２のロジック集積回路装置の他の例を示した平面図である。
【図１６】実施の形態３のＤＲＡＭの一例を示した断面図である。
【図１７】パターン寸法とリソグラフィの焦点深度との関係を示すグラフである。
【図１８】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１９】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２０】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２１】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図２３】実施の形態４の半導体集積回路装置の一例を示した断面図である。
【図２４】実施の形態４の半導体集積回路装置の一例を示した平面図である。
【図２５】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２６】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２８】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、本発明者が検討したＣＭＰ法による平坦化技術を説明するための断面図である。
【図３０】パターン間距離に対するＣＭＰ研磨量のばらつきの値を示したグラフである。
【図３１】実施の形態４の半導体集積回路装置の一例を示した平面図である。
【図３２】本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【図３３】図３２に示す半導体集積回路装置の要部平面図である。
【図３４】図３２に示す半導体集積回路装置の要部平面図である。
【符号の説明】
１ 半導体基板
２ 浅溝
Ｄ、３ 素子分離領域
４ 活性領域
５ ゲート絶縁膜
６ ゲート配線
６ａ シリサイド層
７ ゲート電極
７ａ シリサイド層
８ 不純物半導体領域
８ｂ サイドウォールスペーサ
８ｃ キャップ絶縁膜
９ 層間絶縁膜
１０、１４、１７、２０、２３ 配線
１１、１５、１８、２１、２６ ダミー配線
１２、１２ａ〜ｄ 絶縁膜
１３ ボンディングパッド
１６、１９、２２、２４ 絶縁膜
２５ パッシベーション膜
２７ 禁止領域
２８ バンプ
２９ ＢＬＭ膜
３０ａ，３０ｂ マーカ
３１ａ，３１ｂ 禁止領域
３２ ｐ型ウェル領域
３３ ｎ型ウェル領域
３４ ダミーゲート配線
３５〜３７ 絶縁膜
３８ ビット線
３９、５０、５４、５７ 配線
４０、５１、５５、５８、６０ ダミー配線
４１ｂ サイドウォールスペーサ
４１ｃ キャップ絶縁膜
４２、４３、４８、４９、５２、５３、５６、５９ 絶縁膜
４４ プラグ
４５ 下部電極
４６ 容量絶縁膜
４７ プレート電極
６１ シリコン窒化膜
１０１ 層間絶縁膜
１０２ 配線
１０３ 第１絶縁膜
１０４ 第２絶縁膜
１０５ 第３絶縁膜
Ａ スクライブ領域
Ｂ パッド・周辺回路領域
Ｃ ロジック回路領域
Ｑｔ 選択ＭＩＳＦＥＴ
Ｑｎ ＭＩＳＦＥＴ
Ｑｐ ＭＩＳＦＥＴ
Ｑ１ ＭＩＳＦＥＴ
Ｓ 部材間隔
ＳＮ 蓄積容量
ａ 幅
ｂ 長さ
Claims (5)
- 半導体基板の活性領域上に形成されたＭＩＳＦＥＴのゲート電極と、
前記ゲート電極と同層で構成されるとともに、前記ゲート電極間の距離が離れて形成されている空隙領域に配置されたダミーゲート配線と、
前記ゲート電極およびダミーゲート配線を覆い、かつＣＭＰ法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置において、
前記活性領域は、素子分離領域で分離され、前記ダミーゲート配線は、前記素子分離領域上に形成されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置であって、
さらに、前記活性領域およびダミー領域を規定する溝と、
前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜が埋込まれた素子分離絶縁膜とを含み、
前記素子分離領域は、前記ダミー領域および素子分離絶縁膜で構成され、
前記ダミーゲート配線は、前記素子分離領域において、前記ダミー領域および素子分離絶縁膜上に配置されることを特徴とする半導体集積回路装置。 - 半導体基板の活性領域およびダミー領域と、
前記活性領域に形成された半導体素子と、
前記活性領域およびダミー領域を規定する溝と、
前記溝にＣＭＰ法により平坦化された被膜を含む絶縁膜が埋込まれた素子分離絶縁膜と、
前記活性領域および素子分離絶縁膜上に形成されたゲート配線とを有する半導体集積回路装置であって、
前記活性領域を規定する素子分離領域は、前記ダミー領域および素子分離絶縁膜で構成され、
前記ゲート配線は、前記ゲート配線の下部には前記ダミー領域が形成されないように、前記素子分離絶縁膜上に延在し、
ダミーゲート配線が、前記ゲート配線と同層で構成され、
前記ダミーゲート配線は、前記素子分離領域において、前記ダミー領域および素子分離絶縁膜上に配置されることを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置であって、
前記ゲート電極は、ＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴのゲート電極を構成することを特徴とする半導体集積回路装置。 - 半導体基板の活性領域上に形成されたＭＩＳＦＥＴのゲート電極と、
前記ゲート電極と同層で構成されるとともに、前記ゲート電極間の距離が離れて形成されている空隙領域に配置されたダミーゲート配線と、
前記ゲート電極およびダミーゲート配線を覆い、かつＣＭＰ法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置において、
前記活性領域は、素子分離領域で分離され、
前記ダミーゲート配線は、前記素子分離領域上に形成され、
また前記ダミーゲート配線はスクライブ領域上に形成されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003207585A JP2004048025A (ja) | 1997-03-31 | 2003-08-14 | 半導体集積回路装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101397 | 1997-03-31 | ||
| JP2003207585A JP2004048025A (ja) | 1997-03-31 | 2003-08-14 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03338898A Division JP3638778B2 (ja) | 1997-03-31 | 1998-02-16 | 半導体集積回路装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005337967A Division JP2006128709A (ja) | 1997-03-31 | 2005-11-24 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004048025A true JP2004048025A (ja) | 2004-02-12 |
| JP2004048025A5 JP2004048025A5 (ja) | 2006-01-19 |
Family
ID=31718534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003207585A Withdrawn JP2004048025A (ja) | 1997-03-31 | 2003-08-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004048025A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| JP2009099738A (ja) * | 2007-10-16 | 2009-05-07 | Toshiba Corp | 半導体装置、半導体装置の製造方法及び半導体記憶装置の製造方法 |
| JP2012054530A (ja) * | 2010-08-05 | 2012-03-15 | Renesas Electronics Corp | 半導体装置 |
| CN101866884B (zh) * | 2009-04-14 | 2012-04-18 | 中芯国际集成电路制造(北京)有限公司 | 非易失性存储器控制栅极字线的加工方法 |
| CN103296202A (zh) * | 2012-03-02 | 2013-09-11 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其制作方法 |
| JP2015188105A (ja) * | 2015-06-04 | 2015-10-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015195385A (ja) * | 2015-06-04 | 2015-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2003
- 2003-08-14 JP JP2003207585A patent/JP2004048025A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| JP2009099738A (ja) * | 2007-10-16 | 2009-05-07 | Toshiba Corp | 半導体装置、半導体装置の製造方法及び半導体記憶装置の製造方法 |
| CN101866884B (zh) * | 2009-04-14 | 2012-04-18 | 中芯国际集成电路制造(北京)有限公司 | 非易失性存储器控制栅极字线的加工方法 |
| JP2012054530A (ja) * | 2010-08-05 | 2012-03-15 | Renesas Electronics Corp | 半導体装置 |
| CN103296202A (zh) * | 2012-03-02 | 2013-09-11 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其制作方法 |
| JP2015188105A (ja) * | 2015-06-04 | 2015-10-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015195385A (ja) * | 2015-06-04 | 2015-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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