JP3902507B2 - 半導体素子のリペアヒューズ開口方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より詳しくは半導体素子のリペアヒューズ開口方法に関する。
【０００２】
【従来の技術】
最近半導体メモリ素子はフォトリソグラフィー技術、新たなメモリセル構造、トランジスタ技術及び回路技術の発達だけではなく、材料技術、薄膜技術等広範囲な技術の進歩に伴って高集積化と大容量化とが可能となった。特に、ＤＲＡＭの場合半導体素子のスケ−ルダウンが進行することによりデ−タを読み取り（ｒｅａｄ）、書込み（ｗｒｉｔｅ）に必要なキャパシタ容量を確保するのが主要な問題として台頭してきた。これを解決するための３次元的キャパシタ構造は広くＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−Ｌｉｎｅ）のスタック構造とＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−Ｌｉｎｅ）のトレンチ構造とに分けられ、現在はＣＯＢのスタック構造が主流を成している。
【０００３】
半導体素子の小型化と相まって、スタック状の３次元的構造ではＤＲＡＭセルの安定的な動作のためのキャパシタ容量を具現するためキャパシタ高さが大きくなってきている。一般に２５６Ｍ ＤＲＡＭ以上の高集積素子においてはキャパシタの高さが１μｍ以上が要求されている実情である。
【０００４】
一方、半導体メモリ素子を含んで通常の半導体素子は製造過程における欠陥等により動作しない回路を余分の回路に代替するリペア（ｒｅｐａｉｒ）工程や、一部回路の特性を応用に似合うように変更するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行する。こうしたリペア工程やトリミング工程は、所定の配線一部をレーザの照射等を用いて切ることにより遂行される。このようにレーザの照射により切れる配線をヒューズラインと言い、その切れる部位とこれを取り囲む領域をここではヒューズ領域という。半導体装置において、ヒューズは通常的にリペアを通じるメモリセルの救済に広く使用されており、欠陥セルをリダンダンシセルに代替する作業は、代替しようとするメインセルのアドレスに対応されるリダンダンシデコ−ダのヒューズをレーザビ−ム等の技術を用いて切断することにより行われる。
【０００５】
半導体メモリ装置の高集積化につれ、さらに多数のリダンダンシセルと欠陥セルとをリペアするためのさらに多数のヒューズを必要とするようになった。これにより、ヒューズの間隔、幅がさらに狭くなって、より高精度の製造工程が要求されている実情である。これは微細な間隔を有するヒューズを正確にアラインして、欠陥が発生されたセルに対応されるヒューズを切断しなければならないことを意味する。
【０００６】
しかし、キャパシタの高さが次第に高まることにより、リペアヒューズ（ｒｅｐａｉｒ ｆｕｓｅ）を開口させるためエッチングする深さが３μｍ以上要求されている。これにより、ヒューズラインが安定的に開口されず、又はヒューズライン開口のためのエッチング時にヒューズラインのアタックが発生する問題が生じている。
【０００７】
図１乃至図７は従来の半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図である。
【０００８】
図１を参照すれば、半導体基板１００上にセル領域ａ、周辺回路領域ｂ及びヒューズ領域ｃを定義（画定）し、前記各領域に半導体基板１００の活性領域を電気的に分離させるフィ−ルド酸化膜１０２を形成する。
【０００９】
次いで、セル領域ａと周辺回路領域ｂとにソ−ス１０４、ドレ−ン１０４及びゲ−ト電極１１２より成ったトランジスタを形成する。ゲ−ト電極１１２はゲ−ト酸化膜１０６と、ゲ−ト導電層１０８と、キャッピング絶縁膜１１０とから成り、その側壁にはスペ−サ１１４が形成される。
【００１０】
次いで、前記トランジスタが形成されている半導体基板１００上に第１層間絶縁膜１１５を蒸着し、これを化学機械的研磨して平坦化する。
【００１１】
次に、ソ−ス及び／又はドレ−ン領域１０４と電気的に連結されるコンタクトパッド１１６を形成するために第１層間絶縁膜１１５をパターニングする。次いで、第１層間絶縁膜１１５内に導電物質を埋め込み、これを化学機械的研磨して平坦化する。セル領域ａでは前記平坦化工程によりノ−ド分離が成されてソ−ス及び／又はドレ−ン領域１０４と電気的に連結されるコンタクトパッド１１６が形成される。
【００１２】
次に、半導体基板１００の全面に第２層間絶縁膜１１８を形成した後、化学機械的研磨して平坦化する。
【００１３】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第２層間絶縁膜１１８及び／又は第１層間絶縁膜１１５を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクプラグ１２０を形成する。
【００１４】
次いで、第２層間絶縁膜１１８上に導電物質及びキャッピング絶縁膜を蒸着した後、パターニングしてビットライン１２６及びヒューズライン１２６を形成する。ビットライン１２６及びヒューズライン１２６は導電層１２２及びキャッピング絶縁膜１２４が順次に積層された構造を有し、その側壁にはスペ−サ１２８が形成できる。ビットライン１２６はコンタクトプラグ１２０に電気的に連結される。
【００１５】
次いで、ビットライン１２６及びヒューズライン１２６が形成されている半導体基板１００の全面に第３層間絶縁膜１３０を形成した後、化学機械的研磨して平坦化する。
【００１６】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第３層間絶縁膜１３０及び第２層間絶縁膜１１８を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ１３２を形成する。コンタクトプラグ１３２はコンタクトパッド１１６と電気的に連結される。
【００１７】
次いで、第３層間絶縁膜１３０及びコンタクトプラグ１３２上に下部電極１３４、誘電膜１３６及び上部プレート電極１３８より成ったキャパシタ１４０を形成する。下部電極１３４はコンタクトプラグ１３２と電気的に連結される。
【００１８】
図２を参照すれば、半導体基板１００の全面に第４層間絶縁膜１４２を蒸着する。
【００１９】
図３を参照すれば、第４層間絶縁膜１４２を化学機械的研磨して平坦化する。この際、平坦化された第４層間絶縁膜１４２ａの厚さはキャパシタの高さより大きくする。
【００２０】
図４を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いて半導体基板１００にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクト１４４を形成する。
【００２１】
次いで、第４層間絶縁膜１４２ａ及びメタルコンタクト１４４上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いて前記導電物質をパターニングして第１金属配線１４６を形成する。第１金属配線１４６はメタルコンタクト１４４と電気的に連結される。
【００２２】
図５を参照すれば、第１金属配線１４６が形成されている半導体基板１００の全面に配線間絶縁膜１４８を形成する。
【００２３】
次に、通常のフォトリソグラフィー工程及びエッチング工程を用いて第１金属配線１４６と連結されるビアホ−ルを形成した後、導電物質で埋め込んでビアコンタクト１５０を形成する。
【００２４】
次いで、ビアコンタクト１５０及び配線間絶縁膜１４８上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いてビアコンタクト１５０と電気的に連結される第２金属配線１５２を形成する。
【００２５】
図６を参照すれば、第２金属配線１５２が形成されている半導体基板１００の全面にパッシベーション酸化膜１５４及びパッシベーション窒化膜１５６を順次に形成する。
【００２６】
図７を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてヒューズオープン（ｆｕｓｅ ｏｐｅｎ）工程を進行する。即ち、ヒューズライン１２６の上部に形成されたパッシベーション窒化膜１５６、パッシベーション酸化膜１５４、配線間絶縁膜１４８及び第４層間絶縁膜１４２ａを乾式エッチングして除去する。又、第３層間絶縁膜１３０の一部も所定深さのリセス（凹所）が形成されるように乾式エッチングする。しかし、前述したようにリペアヒューズを開口させるためエッチングする深さが３μｍ以上要求されている。即ち、リペアヒューズを開口させるためにはパッシベーション窒化膜１５６、パッシベーション酸化膜１５４、配線間絶縁膜１４８及び第４層間絶縁膜１４２ａをエッチングしなければならない。これにより、リペアヒューズが開口されなかったり、又は開口のためのエッチング時にヒューズライン１２６のアタックが発生する問題が生じている。又、リペアヒューズを開口させるため相当な深さにエッチングしなければならないため、ウェ−ハ１枚当たりエッチングするのに長時間が所要され、これはエッチング装備に相当な無理を加えるだけではなく、量産観点でもスループットを落とす要因として作用する。
【００２７】
【発明が解決しようとする課題】
本発明の目的はヒューズラインを安定的に開口させ得る半導体素子のリペアヒューズ開口方法を提供することである。
【００２８】
【課題を解決するための手段】
本発明は前述した問題点を解決するために案出されたもので、その目的は先ずセル領域、周辺回路領域及びヒューズ領域が定義されており、所定の下地層が形成されている半導体基板上に下部電極を形成する。前記下部電極が形成された前記半導体基板上に誘電膜を形成する。前記誘電膜が形成された前記半導体基板のセル領域上に上部プレート電極及びブロッキング絶縁膜を形成し、前記半導体基板のヒューズ領域上に上部プレート電極及びブロッキング絶縁膜より成るブロッキング層を形成する。前記半導体基板の全面に層間絶縁膜を蒸着する。前記ブロッキング絶縁膜が露出されるまで前記セル領域及び前記ヒューズ領域の前記層間絶縁膜をエッチングする。前記層間絶縁膜を化学機械的研磨する。前記層間絶縁膜及び前記半導体基板内にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクトを形成する。前記メタルコンタクトと電気的に連結される第１金属配線を形成する。前記第１金属配線が形成されている前記半導体基板の前面に配線間絶縁膜を形成する。前記配線間絶縁膜をエッチングして前記第１金属配線と連結されるビアホ−ルを形成し、かつ前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記配線間絶縁膜をエッチングして除去する。前記ビアホ−ルを導電物質で埋め込んでビアコンタクトを形成する。前記ビアコンタクトと電気的に連結される第２金属配線を形成する。前記第２金属配線が形成されている前記半導体基板の全面にパッシベーション酸化膜及びパッシベーション窒化膜を形成する。前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記パッシベーション窒化膜及び前記パッシベーション酸化膜を前記ブロッキング絶縁膜が露出されるまでエッチングする。露出された前記ヒューズ領域のブロッキング層をエッチングする。
【００２９】
前記ブロッキング層をエッチングする段階後、露出された前記ヒューズ領域の半導体基板が所定深さのリセスが形成されるように前記半導体基板の一部をエッチングする段階をさらに含める。
【００３０】
前記ブロッキング絶縁膜は前記層間絶縁膜、前記配線間絶縁膜及び前記パッシベーション酸化膜とのエッチング選択比が大きいシリコン窒化膜を使用して形成することが望ましい。前記ブロッキング絶縁膜１０００Å〜１５００Å程度の厚さに形成することが望ましい。
【００３１】
前記上部プレート電極はチタン窒化膜及びドーピングされたポリシリコン膜で形成することが望ましい。
【００３２】
前記層間絶縁膜は下部電極、誘電膜、上部プレート電極及びブロッキング絶縁膜の全体高さよりさらに厚く蒸着する。
【００３３】
前記層間絶縁膜の化学機械的研磨は前記ブロッキング絶縁膜の上部表面と研磨された前記層間絶縁膜の上部表面が殆ど同一な程度の高さになるまで遂行するのが望ましい。
【００３４】
前記層間絶縁膜を化学機械的研磨する段階は、研磨時前記ブロッキング絶縁膜の損失を小さくするように研磨剤として前記ブロッキング絶縁膜に対する前記層間絶縁膜のエッチング選択比が大きい酸化セリウム（ＣｅＯ2）を使用するのが望ましい。
【００３５】
前記ブロッキング絶縁膜が露出される時まで前記層間絶縁膜をエッチングする段階で、前記エッチングは湿式エッチングであることが望ましい。前記湿式エッチングはエッチング液としてフッ酸（ＨＦ）溶液を使用することが望ましい。
【００３６】
前記ビアホ−ル形成と前記ヒューズ領域のブロッキング絶縁膜の上部に形成された配線間絶縁膜のエッチングは同時に行われることが望ましい。
【００３７】
前記層間絶縁膜はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜で形成することが望ましい。
【００３８】
前記配線間絶縁膜はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜とＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜の組合わせで形成するのが望ましい。
【００３９】
前記パッシベーション酸化膜はＨＤＰ酸化膜で形成することが望ましい。
【００４０】
前記パッシベーション窒化膜はシリコン窒化膜（Ｓｉ3Ｎ4）で形成するのが望ましい。
【００４１】
【発明の実施の形態】
以下、添付した図面を参照して本発明に係る望ましい実施例を詳細に説明する。しかし、以下の実施例は本技術分野で通常の知識を持つ者にとって本発明が充分に理解されるように提供されることであって、様々な他の態様に変形でき、本発明の範囲が次に技術される実施例に限定されることではない。以下の説明である層が他の層の上に存在すると記述される時、これは他の層の直上に存在することもでき、その間に第３の層が介在されることもできる。又、図面で各層の厚さやサイズは説明の便宜及び明確性のために誇張された。図面上で同一符号は同一な要素を称する。
【００４２】
図８乃至図１６は本発明の望ましい実施例による半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図である。
【００４３】
図８を参照すれば、半導体基板２００上にセル領域ａ、周辺回路領域ｂ及びヒューズ領域ｃを定義し、前記各領域に半導体基板２００の活性領域を電気的に分離させるフィ−ルド酸化膜２０２を形成する。フィ−ルド酸化膜２０２は通常のＬＯＣＯＳ工程又は浅いトレンチ素子分離工程で形成できる。
【００４４】
次いで、セル領域ａと周辺回路領域ｂとにソ−ス２０４、ドレ−ン２０４及びゲ−ト電極２１２より成ったトランジスタを形成する。ゲ−ト電極２１２はゲ−ト酸化膜２０６と、ゲ−ト導電層２０８と、キャッピング絶縁膜２１０とより成り、その側壁にはスペ−サ２１４が形成する。
【００４５】
次いで、前記トランジスタが形成されている半導体基板２００上に第１層間絶縁膜２１５を蒸着し、これを化学機械的研磨して平坦化する。第１層間絶縁膜２１５はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００４６】
次に、ソ−ス及び／又はドレ−ン領域２０４と電気的に連結されるコンタクトパッド２１６を形成するために第１層間絶縁膜２１５をパターニングする。次いで、パターニングされた第１層間絶縁膜２１５内に導電物質を埋め込み、これを化学機械的研磨又はエッチバックして平坦化する。セル領域ａでは前記平坦化工程によりノ−ド分離が成されてソ−ス及び／又はドレ−ン領域２０４と電気的に連結されるコンタクトパッド２１６が形成される。
【００４７】
次に、半導体基板２００の全面に第２層間絶縁膜２１８を形成した後、化学機械的研磨して平坦化する。第２層間絶縁膜はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００４８】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第２層間絶縁膜２１８又は第２層間絶縁膜２１８と第１層間絶縁膜２１５とを貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ２２０を形成する。前記コンタクトプラグ２２０はセル領域ａのコンタクトパッド２１６、周辺回路領域ｂのソ−ス及び／又はドレ−ン領域２０４、及び周辺回路領域ｂのゲ−ト導電層２０８と電気的に連結される。
【００４９】
次いで、第２層間絶縁膜２１８上に導電物質及びキャッピング絶縁膜を蒸着した後、パターニングしてビットライン２２６及びヒューズライン２２６を形成する。ここで、セル領域ａのビットライン２２６は切断面に対して見えないので点線で表示し、ヒューズ領域ｃのビットラインはヒューズライン２２６と称した。ビットライン２２６及びヒューズライン２２６は導電層２２２及びキャッピング絶縁膜２２４が順次に積層された構造を有し、その側壁にはスペ−サ２２８が形成できる。キャッピング絶縁膜２２４及びスペ−サ２２８はシリコン窒化膜で形成する。ビットライン２２６はコンタクトプラグ２２０に電気的に連結される。
【００５０】
次いで、ビットライン２２６及びヒューズライン２２６が形成されている半導体基板２００の全面に第３層間絶縁膜２３０を形成した後、化学機械的研磨して平坦化する。第３層間絶縁膜２３０はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。示されないが、第３層間絶縁膜２３０上にストッパ膜を形成することもできる。前記ストッパ膜はシリコン窒化膜で形成するのが望ましい。
【００５１】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第３層間絶縁膜２３０及び第２層間絶縁膜２１８を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ２３２を形成する。コンタクトプラグ２３２はコンタクトパッド２１６と電気的に連結される。
【００５２】
次いで、第３層間絶縁膜２３０及びコンタクトプラグ２３２上に下部電極２３４を形成する。下部電極２３４はコンタクトプラグ２３２と電気的に連結される。
【００５３】
図９を参照すれば、下部電極２３４が形成された半導体基板２００上に誘電膜２３６を形成する。次いで、誘電膜２３６が形成された半導体基板２００上に上部プレート電極２３８及びブロッキング絶縁膜２４２を形成する。上部プレート電極２３８はチタン窒化膜及びドーピングされたポリシリコン膜で形成するのが望ましい。上部プレート電極２３８の厚さはチタン窒化膜が２００Å〜５００Å程度であり、ポリシリコン膜が１０００Å〜２０００Å程度であることが望ましい。ブロッキング絶縁膜２４２は後述する第４層間絶縁膜、配線間絶縁膜及びパッシベーション酸化膜とのエッチング選択比が大きい物質であるシリコン窒化膜で形成するのが望ましい。ブロッキング絶縁膜２４２は１０００Å〜１５００Å程度の厚さで形成するのが望ましい。一方、セル領域ａに上部プレート電極２３８及びブロッキング絶縁膜２４２を形成する時、ヒューズ領域ｃに上部プレート電極２３８及びブロッキング絶縁膜２４２より成ったブロッキング層２４３も共に形成する。即ち、半導体基板２００の全面に導電物質及びシリコン窒化膜を蒸着した後、前記導電物質及びシリコン窒化膜をフォトリソグラフィー工程及びエッチング工程を用いてパターニングしてセル領域ａに上部プレート電極２３８及びブロッキング絶縁膜２４２を形成しながら同時にヒューズ領域ｃにブロッキング層２４３が形成できる。或いは、半導体基板２００の全面に誘電膜、導電物質及びシリコン窒化膜を蒸着した後、前記誘電膜、導電物質及びシリコン窒化膜をフォトリソグラフィー工程及びエッチング工程を用いてパターニングしてセル領域ａに誘電膜２３６、上部プレート電極２３８及びブロッキング絶縁膜２４２を形成しながら同時にヒューズ領域ｃに誘電膜（図示せず）、上部プレート電極２３８及びブロッキング絶縁膜２４２より成ったブロッキング層２４３を形成することもできる。ブロッキング層２４３はヒューズライン２２６の開口のためのエッチング時ヒューズライン２２６を保護するためにヒューズライン２２６に対応されるようにヒューズライン２２６の上部に形成する。
【００５４】
図１０を参照すれば、半導体基板２００の全面に第４層間絶縁膜２４４を蒸着する。第４層間絶縁膜２４４はキャパシタ２４０及びブロッキング絶縁膜２４２の全体高さよりはさらに大きく蒸着する。第４層間絶縁膜２４４はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００５５】
図１１を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてセル領域ａ及びヒューズ領域ｃの第４層間絶縁膜２４４をエッチングする。第４層間絶縁膜２４４のエッチングはブロッキング絶縁膜２４２が露出される時まで実施する。この際、セル領域ａ及びヒューズ領域ｃに形成されたブロッキング絶縁膜２４２は第４層間絶縁膜２４４とのエッチング選択比が大きいので前記エッチングに対するストッパとして作用する。図１１では第４層間絶縁膜２４４のエッチングは湿式エッチングの例を挙げるが、第４層間絶縁膜２４４を乾式エッチングすることもできるのは勿論である。前記湿式エッチングの場合エッチング液としてフッ酸（ＨＦ）溶液を使用するのが望ましい。
【００５６】
図１２を参照すれば、第４層間絶縁膜２４４ａを化学機械的研磨して平坦化する。この際、化学機械的研磨に対する研磨剤としてシリコン窒化膜は殆どエッチングせず第４層間絶縁膜２４４ａのみを選択的にエッチングできる酸化セリウムを使用するのが望ましい。従って、ブロッキング絶縁膜２４２の損失が殆どなく第４層間絶縁膜２４４ａのみを選択的に研磨できる。前記化学機械的研磨によりブロッキング絶縁膜２４２の上部表面と殆ど同一な高さに平坦化された第４層間絶縁膜２４４ｂを得られる。
【００５７】
図１３を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いて半導体基板２００にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクト２４６を形成する。即ち、前記コンタクトホ−ル内にバリヤメタルとしてチタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）又はこれらの組合わせ膜を蒸着し、前記バリヤメタル上にタングステン（Ｗ）を蒸着してコンタクトホ−ルを埋め込む。次に、第４層間絶縁膜２４４ｂの上部の導電物質をエッチバックしてメタルコンタクト２４６を形成する。
【００５８】
次いで、第４層間絶縁膜２４４ｂ及びメタルコンタクト２４６上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いて前記導電物質をパターニングして第１金属配線２４８を形成する。前記導電物質はアルミニウム（Ａｌ）であることが望ましい。第１金属配線２４８はメタルコンタクト２４６と電気的に連結される。
【００５９】
図１４を参照すれば、第１金属配線２４８が形成されている半導体基板２００の全面に配線間絶縁膜２５０を形成する。配線間絶縁膜２５０はＳＯＧ膜とＰＥ−ＴＥＯＳ膜との組合わせで形成することが望ましい。
【００６０】
次に、通常のフォトリソグラフィー工程及びエッチング工程を用いて配線間絶縁膜２５０をパターニングして第１金属配線２４８と連結されるビアホ−ル２５２を形成する。又、ビアホ−ル２５２を形成しながら同時にヒューズ領域ｃのブロッキング２４３の上部に形成された配線間絶縁膜２５０も共にエッチングしてヒューズ領域ｃに開口部２５４を形成する。この際、ヒューズ領域ｃに形成されたブロッキング絶縁膜２４２は配線間絶縁膜２５０とのエッチング選択比が大きいので前記エッチングに対するストッパとして働く。
【００６１】
図１５を参照すれば、ビアホ−ル２５２を導電物質で埋め込んでビアコンタクト２５３を形成する。即ち、ビアホ−ル２５２内にバリヤメタルとしてチタン、チタン窒化膜又はこれらの組合わせ膜を蒸着し、前記バリヤメタル上にアルミニウムを蒸着する。この際、ビアホ−ル２５２はアルミニウムの蒸着時にフロー特性により自然に埋め込まれる。
【００６２】
次いで、ビアコンタクト２５３と電気的に連結される第２金属配線２５６を形成する。
【００６３】
次に、第２金属配線２５６が形成されている半導体基板２００の全面にパッシベーション酸化膜２５８及びパッシベーション窒化膜２６０を順次で形成する。パッシベーション酸化膜２５８はＨＤＰ酸化膜で形成することが望ましい。パッシベーション酸化膜２５８は９０００Å〜１１０００Å程度の厚さに形成するのが望ましい。パッシベーション窒化膜２６０はシリコン窒化膜（Ｓｉ3Ｎ4）に形成するのが望ましい。パッシベーション窒化膜２６０は５０００Å〜７０００Å程度の厚さに形成するのが望ましい。
【００６４】
図１６を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてヒューズオープン工程を進行する。即ち、ヒューズライン２２６の上部の開口部２５４に形成されたパッシベーション窒化膜２６０及びパッシベーション酸化膜２５８を乾式エッチングして除去する。この際、ヒューズ領域ｃに形成されたブロッキング絶縁膜２４２はパッシベーション酸化膜２５８とのエッチング選択比が大きいので前記エッチングに対するストッパとして作用する。
【００６５】
次に、ヒューズリペア進行時ヒューズライン２２６をレーザを用いて切断できるようにヒューズライン２２６の上部に形成されたブロッキング層２４３を乾式エッチングして除去する。
【００６６】
次いで、第３層間絶縁膜２３０の一部も所定深さのリセスが形成されるように乾式エッチングする。従来にはリペアヒューズを開口させるためパッシベーション窒化膜、パッシベーション酸化膜、配線間絶縁膜及び第４層間絶縁膜をエッチングしなければならないため、エッチング量が多くてエッチングの精密な制御が難しくてヒューズライン２２６の上部に第３層間絶縁膜２３０を均一に残せないが、本実施例ではブロッキング層２４３を除去した後、第３層間絶縁膜２３０の一部のみをエッチングするので、ヒューズライン２２６の上部に均一な厚さを有する第３層間絶縁膜２３０を残せる。
【００６７】
【発明の効果】
以上述べた通り、本発明に係る半導体素子のリペアヒューズ開口方法によると、ヒューズラインの上部にブロッキング層を形成することによりリペアヒューズが開口されなかったり、開口のためのエッチング時にヒューズラインのアタックが発生した従来の問題点を相当に改善でき、従ってリペアヒューズを安定的に開口させ得る。又、リペアヒューズ開口工程で従来に比べてエッチング量が顕著に減るので量産側面でスループットを高められる。又、ヒューズラインの上部に第３層間絶縁膜を均一に残せるのでレーザリペア工程も改善させ得る。
【００６８】
以上、本発明の望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されることではなく、本発明の技術的思想の範囲内で当分野で通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】 従来の半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図であって、第１の段階を説明するための図である。
【図２】 図１の次の段階を示す図である。
【図３】 図２の次の段階を示す図である。
【図４】 図３の次の段階を示す図である。
【図５】 図４の次の段階を示す図である。
【図６】 図５の次の段階を示す図である。
【図７】 図６の次の段階を示す図である。
【図８】 本発明の望ましい実施例による半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図であって、第１の段階を説明するための図である。
【図９】 図８の次の段階を示す図である。
【図１０】 図９の次の段階を示す図である。
【図１１】 図１０の次の段階を示す図である。
【図１２】 図１１の次の段階を示す図である。
【図１３】 図１２の次の段階を示す図である。
【図１４】 図１３の次の段階を示す図である。
【図１５】 図１４の次の段階を示す図である。
【図１６】 図１５の次の段階を示す図である。
【符号の説明】
２３４ 下部電極
２３６ 誘電膜
２３８ 上部プレート電極
２４２ ブロッキング絶縁膜
２４４ 第４層間絶縁膜
２４６ メタルコンタクト
２４８ 第１金属配線
２５０ 配線間絶縁膜
２５３ ビアコンタクト
２５６ 第２金属配線
２５８ パッシベーション酸化膜
２６０ パッシベーション窒化膜
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より詳しくは半導体素子のリペアヒューズ開口方法に関する。
【０００２】
【従来の技術】
最近半導体メモリ素子はフォトリソグラフィー技術、新たなメモリセル構造、トランジスタ技術及び回路技術の発達だけではなく、材料技術、薄膜技術等広範囲な技術の進歩に伴って高集積化と大容量化とが可能となった。特に、ＤＲＡＭの場合半導体素子のスケ−ルダウンが進行することによりデ−タを読み取り（ｒｅａｄ）、書込み（ｗｒｉｔｅ）に必要なキャパシタ容量を確保するのが主要な問題として台頭してきた。これを解決するための３次元的キャパシタ構造は広くＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ−Ｌｉｎｅ）のスタック構造とＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ−Ｌｉｎｅ）のトレンチ構造とに分けられ、現在はＣＯＢのスタック構造が主流を成している。
【０００３】
半導体素子の小型化と相まって、スタック状の３次元的構造ではＤＲＡＭセルの安定的な動作のためのキャパシタ容量を具現するためキャパシタ高さが大きくなってきている。一般に２５６Ｍ ＤＲＡＭ以上の高集積素子においてはキャパシタの高さが１μｍ以上が要求されている実情である。
【０００４】
一方、半導体メモリ素子を含んで通常の半導体素子は製造過程における欠陥等により動作しない回路を余分の回路に代替するリペア（ｒｅｐａｉｒ）工程や、一部回路の特性を応用に似合うように変更するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行する。こうしたリペア工程やトリミング工程は、所定の配線一部をレーザの照射等を用いて切ることにより遂行される。このようにレーザの照射により切れる配線をヒューズラインと言い、その切れる部位とこれを取り囲む領域をここではヒューズ領域という。半導体装置において、ヒューズは通常的にリペアを通じるメモリセルの救済に広く使用されており、欠陥セルをリダンダンシセルに代替する作業は、代替しようとするメインセルのアドレスに対応されるリダンダンシデコ−ダのヒューズをレーザビ−ム等の技術を用いて切断することにより行われる。
【０００５】
半導体メモリ装置の高集積化につれ、さらに多数のリダンダンシセルと欠陥セルとをリペアするためのさらに多数のヒューズを必要とするようになった。これにより、ヒューズの間隔、幅がさらに狭くなって、より高精度の製造工程が要求されている実情である。これは微細な間隔を有するヒューズを正確にアラインして、欠陥が発生されたセルに対応されるヒューズを切断しなければならないことを意味する。
【０００６】
しかし、キャパシタの高さが次第に高まることにより、リペアヒューズ（ｒｅｐａｉｒ ｆｕｓｅ）を開口させるためエッチングする深さが３μｍ以上要求されている。これにより、ヒューズラインが安定的に開口されず、又はヒューズライン開口のためのエッチング時にヒューズラインのアタックが発生する問題が生じている。
【０００７】
図１乃至図７は従来の半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図である。
【０００８】
図１を参照すれば、半導体基板１００上にセル領域ａ、周辺回路領域ｂ及びヒューズ領域ｃを定義（画定）し、前記各領域に半導体基板１００の活性領域を電気的に分離させるフィ−ルド酸化膜１０２を形成する。
【０００９】
次いで、セル領域ａと周辺回路領域ｂとにソ−ス１０４、ドレ−ン１０４及びゲ−ト電極１１２より成ったトランジスタを形成する。ゲ−ト電極１１２はゲ−ト酸化膜１０６と、ゲ−ト導電層１０８と、キャッピング絶縁膜１１０とから成り、その側壁にはスペ−サ１１４が形成される。
【００１０】
次いで、前記トランジスタが形成されている半導体基板１００上に第１層間絶縁膜１１５を蒸着し、これを化学機械的研磨して平坦化する。
【００１１】
次に、ソ−ス及び／又はドレ−ン領域１０４と電気的に連結されるコンタクトパッド１１６を形成するために第１層間絶縁膜１１５をパターニングする。次いで、第１層間絶縁膜１１５内に導電物質を埋め込み、これを化学機械的研磨して平坦化する。セル領域ａでは前記平坦化工程によりノ−ド分離が成されてソ−ス及び／又はドレ−ン領域１０４と電気的に連結されるコンタクトパッド１１６が形成される。
【００１２】
次に、半導体基板１００の全面に第２層間絶縁膜１１８を形成した後、化学機械的研磨して平坦化する。
【００１３】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第２層間絶縁膜１１８及び／又は第１層間絶縁膜１１５を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクプラグ１２０を形成する。
【００１４】
次いで、第２層間絶縁膜１１８上に導電物質及びキャッピング絶縁膜を蒸着した後、パターニングしてビットライン１２６及びヒューズライン１２６を形成する。ビットライン１２６及びヒューズライン１２６は導電層１２２及びキャッピング絶縁膜１２４が順次に積層された構造を有し、その側壁にはスペ−サ１２８が形成できる。ビットライン１２６はコンタクトプラグ１２０に電気的に連結される。
【００１５】
次いで、ビットライン１２６及びヒューズライン１２６が形成されている半導体基板１００の全面に第３層間絶縁膜１３０を形成した後、化学機械的研磨して平坦化する。
【００１６】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第３層間絶縁膜１３０及び第２層間絶縁膜１１８を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ１３２を形成する。コンタクトプラグ１３２はコンタクトパッド１１６と電気的に連結される。
【００１７】
次いで、第３層間絶縁膜１３０及びコンタクトプラグ１３２上に下部電極１３４、誘電膜１３６及び上部プレート電極１３８より成ったキャパシタ１４０を形成する。下部電極１３４はコンタクトプラグ１３２と電気的に連結される。
【００１８】
図２を参照すれば、半導体基板１００の全面に第４層間絶縁膜１４２を蒸着する。
【００１９】
図３を参照すれば、第４層間絶縁膜１４２を化学機械的研磨して平坦化する。この際、平坦化された第４層間絶縁膜１４２ａの厚さはキャパシタの高さより大きくする。
【００２０】
図４を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いて半導体基板１００にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクト１４４を形成する。
【００２１】
次いで、第４層間絶縁膜１４２ａ及びメタルコンタクト１４４上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いて前記導電物質をパターニングして第１金属配線１４６を形成する。第１金属配線１４６はメタルコンタクト１４４と電気的に連結される。
【００２２】
図５を参照すれば、第１金属配線１４６が形成されている半導体基板１００の全面に配線間絶縁膜１４８を形成する。
【００２３】
次に、通常のフォトリソグラフィー工程及びエッチング工程を用いて第１金属配線１４６と連結されるビアホ−ルを形成した後、導電物質で埋め込んでビアコンタクト１５０を形成する。
【００２４】
次いで、ビアコンタクト１５０及び配線間絶縁膜１４８上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いてビアコンタクト１５０と電気的に連結される第２金属配線１５２を形成する。
【００２５】
図６を参照すれば、第２金属配線１５２が形成されている半導体基板１００の全面にパッシベーション酸化膜１５４及びパッシベーション窒化膜１５６を順次に形成する。
【００２６】
図７を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてヒューズオープン（ｆｕｓｅ ｏｐｅｎ）工程を進行する。即ち、ヒューズライン１２６の上部に形成されたパッシベーション窒化膜１５６、パッシベーション酸化膜１５４、配線間絶縁膜１４８及び第４層間絶縁膜１４２ａを乾式エッチングして除去する。又、第３層間絶縁膜１３０の一部も所定深さのリセス（凹所）が形成されるように乾式エッチングする。しかし、前述したようにリペアヒューズを開口させるためエッチングする深さが３μｍ以上要求されている。即ち、リペアヒューズを開口させるためにはパッシベーション窒化膜１５６、パッシベーション酸化膜１５４、配線間絶縁膜１４８及び第４層間絶縁膜１４２ａをエッチングしなければならない。これにより、リペアヒューズが開口されなかったり、又は開口のためのエッチング時にヒューズライン１２６のアタックが発生する問題が生じている。又、リペアヒューズを開口させるため相当な深さにエッチングしなければならないため、ウェ−ハ１枚当たりエッチングするのに長時間が所要され、これはエッチング装備に相当な無理を加えるだけではなく、量産観点でもスループットを落とす要因として作用する。
【００２７】
【発明が解決しようとする課題】
本発明の目的はヒューズラインを安定的に開口させ得る半導体素子のリペアヒューズ開口方法を提供することである。
【００２８】
【課題を解決するための手段】
本発明は前述した問題点を解決するために案出されたもので、その目的は先ずセル領域、周辺回路領域及びヒューズ領域が定義されており、所定の下地層が形成されている半導体基板上に下部電極を形成する。前記下部電極が形成された前記半導体基板上に誘電膜を形成する。前記誘電膜が形成された前記半導体基板のセル領域上に上部プレート電極及びブロッキング絶縁膜を形成し、前記半導体基板のヒューズ領域上に上部プレート電極及びブロッキング絶縁膜より成るブロッキング層を形成する。前記半導体基板の全面に層間絶縁膜を蒸着する。前記ブロッキング絶縁膜が露出されるまで前記セル領域及び前記ヒューズ領域の前記層間絶縁膜をエッチングする。前記層間絶縁膜を化学機械的研磨する。前記層間絶縁膜及び前記半導体基板内にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクトを形成する。前記メタルコンタクトと電気的に連結される第１金属配線を形成する。前記第１金属配線が形成されている前記半導体基板の前面に配線間絶縁膜を形成する。前記配線間絶縁膜をエッチングして前記第１金属配線と連結されるビアホ−ルを形成し、かつ前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記配線間絶縁膜をエッチングして除去する。前記ビアホ−ルを導電物質で埋め込んでビアコンタクトを形成する。前記ビアコンタクトと電気的に連結される第２金属配線を形成する。前記第２金属配線が形成されている前記半導体基板の全面にパッシベーション酸化膜及びパッシベーション窒化膜を形成する。前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記パッシベーション窒化膜及び前記パッシベーション酸化膜を前記ブロッキング絶縁膜が露出されるまでエッチングする。露出された前記ヒューズ領域のブロッキング層をエッチングする。
【００２９】
前記ブロッキング層をエッチングする段階後、露出された前記ヒューズ領域の半導体基板が所定深さのリセスが形成されるように前記半導体基板の一部をエッチングする段階をさらに含める。
【００３０】
前記ブロッキング絶縁膜は前記層間絶縁膜、前記配線間絶縁膜及び前記パッシベーション酸化膜とのエッチング選択比が大きいシリコン窒化膜を使用して形成することが望ましい。前記ブロッキング絶縁膜１０００Å〜１５００Å程度の厚さに形成することが望ましい。
【００３１】
前記上部プレート電極はチタン窒化膜及びドーピングされたポリシリコン膜で形成することが望ましい。
【００３２】
前記層間絶縁膜は下部電極、誘電膜、上部プレート電極及びブロッキング絶縁膜の全体高さよりさらに厚く蒸着する。
【００３３】
前記層間絶縁膜の化学機械的研磨は前記ブロッキング絶縁膜の上部表面と研磨された前記層間絶縁膜の上部表面が殆ど同一な程度の高さになるまで遂行するのが望ましい。
【００３４】
前記層間絶縁膜を化学機械的研磨する段階は、研磨時前記ブロッキング絶縁膜の損失を小さくするように研磨剤として前記ブロッキング絶縁膜に対する前記層間絶縁膜のエッチング選択比が大きい酸化セリウム（ＣｅＯ2）を使用するのが望ましい。
【００３５】
前記ブロッキング絶縁膜が露出される時まで前記層間絶縁膜をエッチングする段階で、前記エッチングは湿式エッチングであることが望ましい。前記湿式エッチングはエッチング液としてフッ酸（ＨＦ）溶液を使用することが望ましい。
【００３６】
前記ビアホ−ル形成と前記ヒューズ領域のブロッキング絶縁膜の上部に形成された配線間絶縁膜のエッチングは同時に行われることが望ましい。
【００３７】
前記層間絶縁膜はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜で形成することが望ましい。
【００３８】
前記配線間絶縁膜はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜とＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜の組合わせで形成するのが望ましい。
【００３９】
前記パッシベーション酸化膜はＨＤＰ酸化膜で形成することが望ましい。
【００４０】
前記パッシベーション窒化膜はシリコン窒化膜（Ｓｉ3Ｎ4）で形成するのが望ましい。
【００４１】
【発明の実施の形態】
以下、添付した図面を参照して本発明に係る望ましい実施例を詳細に説明する。しかし、以下の実施例は本技術分野で通常の知識を持つ者にとって本発明が充分に理解されるように提供されることであって、様々な他の態様に変形でき、本発明の範囲が次に技術される実施例に限定されることではない。以下の説明である層が他の層の上に存在すると記述される時、これは他の層の直上に存在することもでき、その間に第３の層が介在されることもできる。又、図面で各層の厚さやサイズは説明の便宜及び明確性のために誇張された。図面上で同一符号は同一な要素を称する。
【００４２】
図８乃至図１６は本発明の望ましい実施例による半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図である。
【００４３】
図８を参照すれば、半導体基板２００上にセル領域ａ、周辺回路領域ｂ及びヒューズ領域ｃを定義し、前記各領域に半導体基板２００の活性領域を電気的に分離させるフィ−ルド酸化膜２０２を形成する。フィ−ルド酸化膜２０２は通常のＬＯＣＯＳ工程又は浅いトレンチ素子分離工程で形成できる。
【００４４】
次いで、セル領域ａと周辺回路領域ｂとにソ−ス２０４、ドレ−ン２０４及びゲ−ト電極２１２より成ったトランジスタを形成する。ゲ−ト電極２１２はゲ−ト酸化膜２０６と、ゲ−ト導電層２０８と、キャッピング絶縁膜２１０とより成り、その側壁にはスペ−サ２１４が形成する。
【００４５】
次いで、前記トランジスタが形成されている半導体基板２００上に第１層間絶縁膜２１５を蒸着し、これを化学機械的研磨して平坦化する。第１層間絶縁膜２１５はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００４６】
次に、ソ−ス及び／又はドレ−ン領域２０４と電気的に連結されるコンタクトパッド２１６を形成するために第１層間絶縁膜２１５をパターニングする。次いで、パターニングされた第１層間絶縁膜２１５内に導電物質を埋め込み、これを化学機械的研磨又はエッチバックして平坦化する。セル領域ａでは前記平坦化工程によりノ−ド分離が成されてソ−ス及び／又はドレ−ン領域２０４と電気的に連結されるコンタクトパッド２１６が形成される。
【００４７】
次に、半導体基板２００の全面に第２層間絶縁膜２１８を形成した後、化学機械的研磨して平坦化する。第２層間絶縁膜はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００４８】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第２層間絶縁膜２１８又は第２層間絶縁膜２１８と第１層間絶縁膜２１５とを貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ２２０を形成する。前記コンタクトプラグ２２０はセル領域ａのコンタクトパッド２１６、周辺回路領域ｂのソ−ス及び／又はドレ−ン領域２０４、及び周辺回路領域ｂのゲ−ト導電層２０８と電気的に連結される。
【００４９】
次いで、第２層間絶縁膜２１８上に導電物質及びキャッピング絶縁膜を蒸着した後、パターニングしてビットライン２２６及びヒューズライン２２６を形成する。ここで、セル領域ａのビットライン２２６は切断面に対して見えないので点線で表示し、ヒューズ領域ｃのビットラインはヒューズライン２２６と称した。ビットライン２２６及びヒューズライン２２６は導電層２２２及びキャッピング絶縁膜２２４が順次に積層された構造を有し、その側壁にはスペ−サ２２８が形成できる。キャッピング絶縁膜２２４及びスペ−サ２２８はシリコン窒化膜で形成する。ビットライン２２６はコンタクトプラグ２２０に電気的に連結される。
【００５０】
次いで、ビットライン２２６及びヒューズライン２２６が形成されている半導体基板２００の全面に第３層間絶縁膜２３０を形成した後、化学機械的研磨して平坦化する。第３層間絶縁膜２３０はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。示されないが、第３層間絶縁膜２３０上にストッパ膜を形成することもできる。前記ストッパ膜はシリコン窒化膜で形成するのが望ましい。
【００５１】
次いで、通常のフォトリソグラフィー工程及びエッチング工程を用いて第３層間絶縁膜２３０及び第２層間絶縁膜２１８を貫通するコンタクトホ−ルを形成した後、導電物質で埋め込んでコンタクトプラグ２３２を形成する。コンタクトプラグ２３２はコンタクトパッド２１６と電気的に連結される。
【００５２】
次いで、第３層間絶縁膜２３０及びコンタクトプラグ２３２上に下部電極２３４を形成する。下部電極２３４はコンタクトプラグ２３２と電気的に連結される。
【００５３】
図９を参照すれば、下部電極２３４が形成された半導体基板２００上に誘電膜２３６を形成する。次いで、誘電膜２３６が形成された半導体基板２００上に上部プレート電極２３８及びブロッキング絶縁膜２４２を形成する。上部プレート電極２３８はチタン窒化膜及びドーピングされたポリシリコン膜で形成するのが望ましい。上部プレート電極２３８の厚さはチタン窒化膜が２００Å〜５００Å程度であり、ポリシリコン膜が１０００Å〜２０００Å程度であることが望ましい。ブロッキング絶縁膜２４２は後述する第４層間絶縁膜、配線間絶縁膜及びパッシベーション酸化膜とのエッチング選択比が大きい物質であるシリコン窒化膜で形成するのが望ましい。ブロッキング絶縁膜２４２は１０００Å〜１５００Å程度の厚さで形成するのが望ましい。一方、セル領域ａに上部プレート電極２３８及びブロッキング絶縁膜２４２を形成する時、ヒューズ領域ｃに上部プレート電極２３８及びブロッキング絶縁膜２４２より成ったブロッキング層２４３も共に形成する。即ち、半導体基板２００の全面に導電物質及びシリコン窒化膜を蒸着した後、前記導電物質及びシリコン窒化膜をフォトリソグラフィー工程及びエッチング工程を用いてパターニングしてセル領域ａに上部プレート電極２３８及びブロッキング絶縁膜２４２を形成しながら同時にヒューズ領域ｃにブロッキング層２４３が形成できる。或いは、半導体基板２００の全面に誘電膜、導電物質及びシリコン窒化膜を蒸着した後、前記誘電膜、導電物質及びシリコン窒化膜をフォトリソグラフィー工程及びエッチング工程を用いてパターニングしてセル領域ａに誘電膜２３６、上部プレート電極２３８及びブロッキング絶縁膜２４２を形成しながら同時にヒューズ領域ｃに誘電膜（図示せず）、上部プレート電極２３８及びブロッキング絶縁膜２４２より成ったブロッキング層２４３を形成することもできる。ブロッキング層２４３はヒューズライン２２６の開口のためのエッチング時ヒューズライン２２６を保護するためにヒューズライン２２６に対応されるようにヒューズライン２２６の上部に形成する。
【００５４】
図１０を参照すれば、半導体基板２００の全面に第４層間絶縁膜２４４を蒸着する。第４層間絶縁膜２４４はキャパシタ２４０及びブロッキング絶縁膜２４２の全体高さよりはさらに大きく蒸着する。第４層間絶縁膜２４４はＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することが望ましい。
【００５５】
図１１を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてセル領域ａ及びヒューズ領域ｃの第４層間絶縁膜２４４をエッチングする。第４層間絶縁膜２４４のエッチングはブロッキング絶縁膜２４２が露出される時まで実施する。この際、セル領域ａ及びヒューズ領域ｃに形成されたブロッキング絶縁膜２４２は第４層間絶縁膜２４４とのエッチング選択比が大きいので前記エッチングに対するストッパとして作用する。図１１では第４層間絶縁膜２４４のエッチングは湿式エッチングの例を挙げるが、第４層間絶縁膜２４４を乾式エッチングすることもできるのは勿論である。前記湿式エッチングの場合エッチング液としてフッ酸（ＨＦ）溶液を使用するのが望ましい。
【００５６】
図１２を参照すれば、第４層間絶縁膜２４４ａを化学機械的研磨して平坦化する。この際、化学機械的研磨に対する研磨剤としてシリコン窒化膜は殆どエッチングせず第４層間絶縁膜２４４ａのみを選択的にエッチングできる酸化セリウムを使用するのが望ましい。従って、ブロッキング絶縁膜２４２の損失が殆どなく第４層間絶縁膜２４４ａのみを選択的に研磨できる。前記化学機械的研磨によりブロッキング絶縁膜２４２の上部表面と殆ど同一な高さに平坦化された第４層間絶縁膜２４４ｂを得られる。
【００５７】
図１３を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いて半導体基板２００にコンタクトホ−ルを形成し、導電物質で埋め込んでメタルコンタクト２４６を形成する。即ち、前記コンタクトホ−ル内にバリヤメタルとしてチタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）又はこれらの組合わせ膜を蒸着し、前記バリヤメタル上にタングステン（Ｗ）を蒸着してコンタクトホ−ルを埋め込む。次に、第４層間絶縁膜２４４ｂの上部の導電物質をエッチバックしてメタルコンタクト２４６を形成する。
【００５８】
次いで、第４層間絶縁膜２４４ｂ及びメタルコンタクト２４６上に導電物質を蒸着した後、通常のフォトリソグラフィー工程及びエッチング工程を用いて前記導電物質をパターニングして第１金属配線２４８を形成する。前記導電物質はアルミニウム（Ａｌ）であることが望ましい。第１金属配線２４８はメタルコンタクト２４６と電気的に連結される。
【００５９】
図１４を参照すれば、第１金属配線２４８が形成されている半導体基板２００の全面に配線間絶縁膜２５０を形成する。配線間絶縁膜２５０はＳＯＧ膜とＰＥ−ＴＥＯＳ膜との組合わせで形成することが望ましい。
【００６０】
次に、通常のフォトリソグラフィー工程及びエッチング工程を用いて配線間絶縁膜２５０をパターニングして第１金属配線２４８と連結されるビアホ−ル２５２を形成する。又、ビアホ−ル２５２を形成しながら同時にヒューズ領域ｃのブロッキング２４３の上部に形成された配線間絶縁膜２５０も共にエッチングしてヒューズ領域ｃに開口部２５４を形成する。この際、ヒューズ領域ｃに形成されたブロッキング絶縁膜２４２は配線間絶縁膜２５０とのエッチング選択比が大きいので前記エッチングに対するストッパとして働く。
【００６１】
図１５を参照すれば、ビアホ−ル２５２を導電物質で埋め込んでビアコンタクト２５３を形成する。即ち、ビアホ−ル２５２内にバリヤメタルとしてチタン、チタン窒化膜又はこれらの組合わせ膜を蒸着し、前記バリヤメタル上にアルミニウムを蒸着する。この際、ビアホ−ル２５２はアルミニウムの蒸着時にフロー特性により自然に埋め込まれる。
【００６２】
次いで、ビアコンタクト２５３と電気的に連結される第２金属配線２５６を形成する。
【００６３】
次に、第２金属配線２５６が形成されている半導体基板２００の全面にパッシベーション酸化膜２５８及びパッシベーション窒化膜２６０を順次で形成する。パッシベーション酸化膜２５８はＨＤＰ酸化膜で形成することが望ましい。パッシベーション酸化膜２５８は９０００Å〜１１０００Å程度の厚さに形成するのが望ましい。パッシベーション窒化膜２６０はシリコン窒化膜（Ｓｉ3Ｎ4）に形成するのが望ましい。パッシベーション窒化膜２６０は５０００Å〜７０００Å程度の厚さに形成するのが望ましい。
【００６４】
図１６を参照すれば、通常のフォトリソグラフィー工程及びエッチング工程を用いてヒューズオープン工程を進行する。即ち、ヒューズライン２２６の上部の開口部２５４に形成されたパッシベーション窒化膜２６０及びパッシベーション酸化膜２５８を乾式エッチングして除去する。この際、ヒューズ領域ｃに形成されたブロッキング絶縁膜２４２はパッシベーション酸化膜２５８とのエッチング選択比が大きいので前記エッチングに対するストッパとして作用する。
【００６５】
次に、ヒューズリペア進行時ヒューズライン２２６をレーザを用いて切断できるようにヒューズライン２２６の上部に形成されたブロッキング層２４３を乾式エッチングして除去する。
【００６６】
次いで、第３層間絶縁膜２３０の一部も所定深さのリセスが形成されるように乾式エッチングする。従来にはリペアヒューズを開口させるためパッシベーション窒化膜、パッシベーション酸化膜、配線間絶縁膜及び第４層間絶縁膜をエッチングしなければならないため、エッチング量が多くてエッチングの精密な制御が難しくてヒューズライン２２６の上部に第３層間絶縁膜２３０を均一に残せないが、本実施例ではブロッキング層２４３を除去した後、第３層間絶縁膜２３０の一部のみをエッチングするので、ヒューズライン２２６の上部に均一な厚さを有する第３層間絶縁膜２３０を残せる。
【００６７】
【発明の効果】
以上述べた通り、本発明に係る半導体素子のリペアヒューズ開口方法によると、ヒューズラインの上部にブロッキング層を形成することによりリペアヒューズが開口されなかったり、開口のためのエッチング時にヒューズラインのアタックが発生した従来の問題点を相当に改善でき、従ってリペアヒューズを安定的に開口させ得る。又、リペアヒューズ開口工程で従来に比べてエッチング量が顕著に減るので量産側面でスループットを高められる。又、ヒューズラインの上部に第３層間絶縁膜を均一に残せるのでレーザリペア工程も改善させ得る。
【００６８】
以上、本発明の望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されることではなく、本発明の技術的思想の範囲内で当分野で通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】 従来の半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図であって、第１の段階を説明するための図である。
【図２】 図１の次の段階を示す図である。
【図３】 図２の次の段階を示す図である。
【図４】 図３の次の段階を示す図である。
【図５】 図４の次の段階を示す図である。
【図６】 図５の次の段階を示す図である。
【図７】 図６の次の段階を示す図である。
【図８】 本発明の望ましい実施例による半導体素子のリペアヒューズ開口方法を工程順に従って示した断面図であって、第１の段階を説明するための図である。
【図９】 図８の次の段階を示す図である。
【図１０】 図９の次の段階を示す図である。
【図１１】 図１０の次の段階を示す図である。
【図１２】 図１１の次の段階を示す図である。
【図１３】 図１２の次の段階を示す図である。
【図１４】 図１３の次の段階を示す図である。
【図１５】 図１４の次の段階を示す図である。
【図１６】 図１５の次の段階を示す図である。
【符号の説明】
２３４ 下部電極
２３６ 誘電膜
２３８ 上部プレート電極
２４２ ブロッキング絶縁膜
２４４ 第４層間絶縁膜
２４６ メタルコンタクト
２４８ 第１金属配線
２５０ 配線間絶縁膜
２５３ ビアコンタクト
２５６ 第２金属配線
２５８ パッシベーション酸化膜
２６０ パッシベーション窒化膜
Claims (14)
- セル領域、周辺回路領域及びヒューズ領域が定義されており、所定の平坦化された下地層が形成されている半導体基板を提供する段階と、
前記セル領域の前記下地層上にキャパシタの下部電極を形成する段階と、
前記下部電極上に誘電膜を形成する段階と、
前記誘電膜が形成された前記半導体基板上に導電性膜及びブロッキング絶縁膜を順次に蒸着しパターニングして、前記セル領域上に上部プレート電極及びブロッキング絶縁膜を形成し、同時に前記ヒューズ領域の前記下地層上に前記下部電極と同一レベルに形成された前記導電性膜とブロッキング絶縁膜より成るブロッキング層を形成する段階と、
前記半導体基板の全面に層間絶縁膜を蒸着する段階と、
前記ブロッキング絶縁膜が露出されるまで前記セル領域及び前記ヒューズ領域上の前記層間絶縁膜をエッチングする段階と、
前記層間絶縁膜を化学機械的研磨して前記セル領域の前記ブロッキング絶縁膜が露出されるように平坦化する段階と、
前記層間絶縁膜及び前記半導体基板内にコンタクトホ−ルを形成し、導電物質を埋め込んでメタルコンタクトを形成する段階と、
前記メタルコンタクトと電気的に連結される第１金属配線を形成する段階と、
前記第１金属配線が形成されている前記半導体基板の全面に配線間絶縁膜を形成する段階と、
前記配線間絶縁膜をエッチングして前記第１金属配線と連結されるビアホ−ルを形成し、これと同時に前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記配線間絶縁膜をエッチングして除去する段階と、
前記ビアホ−ルを導電物質で埋め込んでビアコンタクトを形成する段階と、前記ビアコンタクトと電気的に連結される第２金属配線を形成する段階と、
前記第２金属配線が形成されている前記半導体基板の全面にパッシベーション酸化膜及びパッシベーション窒化膜を形成する段階と、
前記ヒューズ領域のブロッキング絶縁膜の上部に形成された前記パッシベーション窒化膜及び前記パッシベーション酸化膜を前記ブロッキング絶縁膜が露出される時までエッチングする段階と、
露出された前記ヒューズ領域の前記ブロッキング層をエッチングする段階とを含み、
前記ブロッキング絶縁膜は、前記層間絶縁膜、前記配線間絶縁膜及び前記パッシベーション酸化膜に対して、前記層間絶縁膜、前記配線間絶縁膜及び前記パッシベーション酸化膜の前記エッチングに際してストッパとして作用するようなエッチング選択比を有する物質膜を使用して形成することを特徴とする半導体素子のリペアヒューズ開口方法。 - 前記ブロッキング層をエッチングする段階後、露出された前記ヒューズ領域の半導体基板に所定深さのリセスが形成されるように前記半導体基板の一部をエッチングする段階をさらに含むことを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記物質膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記ブロッキング絶縁膜は、１０００Å〜１５００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記上部プレート電極は、チタン窒化膜及びドーピングされたポリシリコン膜で形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記層間絶縁膜は下部電極、誘電膜、上部プレート電極及びブロッキング絶縁膜の全体高さよりさらに厚く蒸着することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記層間絶縁膜を化学機械的研磨する段階は、研磨時前記ブロッキング絶縁膜の損失を小さくするように研磨剤として前記ブロッキング絶縁膜に対する前記層間絶縁膜のエッチング選択比が大きい酸化セリウムを使用することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記ブロッキング絶縁膜が露出される時まで前記層間絶縁膜をエッチングする段階において、前記エッチングは湿式エッチングであることを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記湿式エッチングはエッチング液としてフッ酸溶液を使用することを特徴とする請求項８に記載の半導体素子のリペアヒューズ開口方法。
- 前記ビアホ−ルの形成と前記ヒューズ領域のブロッキング絶縁膜の上部に形成された配線間絶縁膜のエッチングは同時に行われることを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記層間絶縁膜は、ＢＰＳＧ膜、ＰＳＧ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜又はＨＤＰ酸化膜で形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記配線間絶縁膜はＳＯＧ膜とＰＥ−ＴＥＯＳ膜との組合わせで形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記パッシベーション酸化膜はＨＤＰ酸化膜で形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
- 前記パッシベーション窒化膜はシリコン窒化膜で形成することを特徴とする請求項１に記載の半導体素子のリペアヒューズ開口方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-039761 | 2001-07-04 | ||
| KR10-2001-0039761A KR100425452B1 (ko) | 2001-07-04 | 2001-07-04 | 반도체 소자의 리페어 퓨즈 개구 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003037168A JP2003037168A (ja) | 2003-02-07 |
| JP3902507B2 true JP3902507B2 (ja) | 2007-04-11 |
Family
ID=19711742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142070A Expired - Fee Related JP3902507B2 (ja) | 2001-07-04 | 2002-05-16 | 半導体素子のリペアヒューズ開口方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6573125B2 (ja) |
| JP (1) | JP3902507B2 (ja) |
| KR (1) | KR100425452B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734251B1 (ko) * | 2001-03-13 | 2007-07-02 | 삼성전자주식회사 | 반도체 소자의 퓨즈라인 개구부 형성방법 |
| KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
| TW538518B (en) * | 2002-07-19 | 2003-06-21 | Nanya Technology Corp | Fuse structure |
| KR100476694B1 (ko) * | 2002-11-07 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
| KR100677768B1 (ko) * | 2004-06-30 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 리페어 식각 방법 |
| KR100709450B1 (ko) * | 2005-07-22 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4348355B2 (ja) | 2006-08-31 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101024763B1 (ko) * | 2008-07-29 | 2011-03-24 | 주식회사 하이닉스반도체 | 반도체 소자의 리페어 방법 |
| JP6215020B2 (ja) * | 2013-01-25 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| US9881927B2 (en) * | 2013-06-25 | 2018-01-30 | Intel Corporation | CMOS-compatible polycide fuse structure and method of fabricating same |
| JP6636823B2 (ja) * | 2016-02-25 | 2020-01-29 | エイブリック株式会社 | 半導体装置およびヒューズ切断方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3907279B2 (ja) * | 1997-08-26 | 2007-04-18 | 宮城沖電気株式会社 | 半導体装置の製造方法および検査方法 |
| WO1999019905A1 (fr) * | 1997-10-13 | 1999-04-22 | Fujitsu Limited | Dispositif semi-conducteur pourvu d'un fusible et son procede de fabrication |
| US6037648A (en) * | 1998-06-26 | 2000-03-14 | International Business Machines Corporation | Semiconductor structure including a conductive fuse and process for fabrication thereof |
| JP2000031416A (ja) * | 1998-07-15 | 2000-01-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
| KR20010003523A (ko) * | 1999-06-23 | 2001-01-15 | 김영환 | 반도체소자의 퓨즈 형성방법 |
| KR100351050B1 (ko) * | 1999-11-26 | 2002-09-10 | 삼성전자 주식회사 | 반도체소자의 퓨즈부 형성방법 |
| JP2001176976A (ja) * | 1999-12-20 | 2001-06-29 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| KR100335498B1 (ko) * | 1999-12-22 | 2002-05-08 | 윤종용 | 반도체 소자의 퓨즈부 구조 및 그 형성방법 |
-
2001
- 2001-07-04 KR KR10-2001-0039761A patent/KR100425452B1/ko not_active IP Right Cessation
-
2002
- 2002-03-21 US US10/103,440 patent/US6573125B2/en not_active Expired - Lifetime
- 2002-05-16 JP JP2002142070A patent/JP3902507B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100425452B1 (ko) | 2004-03-30 |
| JP2003037168A (ja) | 2003-02-07 |
| US6573125B2 (en) | 2003-06-03 |
| US20030013294A1 (en) | 2003-01-16 |
| KR20030003905A (ko) | 2003-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051024 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060601 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061228 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3902507 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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