しかし、CMP法を適用したデバイス表面の完全平坦化技術を検討する過程において、公知の技術ではないが、本発明者は以下のような問題点があることを認識した。
図29(a)〜(d)は、本発明者が検討したCMP法による平坦化技術を説明するための断面図である。配線を絶縁膜により被覆し、その絶縁膜を平坦化する方法としては、まず、層間絶縁膜101上に配線102を形成し(図29(a))、次に、TEOS(Tetraethoxysilane :(C2H5O)4Si)を用いたプラズマCVD法等により第1絶縁膜103およびSOG等の第2絶縁膜104を堆積して凹部を埋め込み(図29(b))、TEOSプラズマCVD法等により第3絶縁膜105を堆積し(図29(c))、さらに、第3絶縁膜105をCMP法により研磨して平坦化することができる(図29(d))。
この際、配線102のパターンは、機能設計および論理設計に基づくレイアウト設計において、通常のレイアウトルールにしたがっているか否かに主眼が置かれ、特にCMP工程での研磨特性が考慮されることはない。
そのため、配線パターンは、場所により疎密が発生し、上記の検討図面(図29(d))においては、A部において配線102が密に形成され、その他の領域では、配線102は疎に形成されることとなる。
このように、配線102に疎密のある状態でCMP研磨を行うと、第3絶縁膜105の表面を完全に平坦化することができず、配線102が密に形成されたA部領域で0.2〜0.7μmの標高差が生じ、表面に大きなうねりが残ってしまう。
このようなうねりの存在する表面では、その後のフォトリソグラフィ工程あるいはエッチング工程でプロセスマージンが低下し、微細な加工および高集積化の対応が困難となり、半導体集積回路装置の信頼性の向上および歩留まりの改善を図ることができない。
また、うねりのある状態でのリソグラフィおよびエッチングを良好に行うためにプロセス条件の最適化を行う必要があり、うねりを最小限に抑制するためのCMP工程の最適化も必要となる。このような最適化に要する期間により量産プロセスの立ち上げ時期が遅れるという問題もある。
さらに、配線102が疎な領域では、第2絶縁膜104によって配線102間が十分に埋め込まれず、そのような凹部を完全に埋め込むために第3絶縁膜105の膜厚を厚くせざるを得ない。その結果、第3絶縁膜105の堆積時間が長くなる等の工程負荷が大きくなるのみならず、第3絶縁膜105の研磨量も多くなり、CMP工程での工程負荷も大きくなるという問題が生じる。
本発明の目的は、CMP法による研磨後の部材表面を完全に平坦化することにある。
また、本発明の目的は、フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができる技術を提供するとともに、半導体集積回路装置の信頼性および歩留まりを向上することにある。
また、本発明の目的は、プロセス立ち上げを容易にすることにある。
また、本発明の目的は、CMP法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることにある。
また、本発明の目的は、CMP法により完全平坦化が可能な部材パターンの設計方法を提供することにある。
また、本発明の目的は、完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
(1).本発明の半導体集積回路装置は、半導体基板の主面上または層間絶縁膜上に形成された半導体集積回路素子を構成する配線と、その配線を覆い、CMP法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置であって、その配線の形成された配線層において、配線間の距離が離れて形成されている空隙領域に、配線と同一の材料からなり素子として機能しないダミー配線が形成されているものである。
また、本発明の半導体集積回路装置は、半導体基板の主面に形成された浅溝と、浅溝にCMP法により平坦化された被膜を含む絶縁膜が埋め込まれた素子分離領域と、素子分離領域により分離された半導体集積回路素子の活性領域とを含む半導体集積回路装置であって、活性領域間の距離が離れて形成されている半導体基板の空隙領域に、半導体集積回路素子として機能しない半導体基板の主面のダミー領域が形成されているものである。
このような半導体集積回路装置によれば、空隙領域にダミー配線あるいはダミー領域が形成されているため、疎の部分が発生しないように配線を覆う絶縁膜の表面あるいは半導体基板の主面を完全に平坦化することができる。
すなわち、ダミー配線あるいはダミー領域(ダミー部材)が形成されず配線あるいは活性領域(素子構成部材)のみが形成されている場合には、素子構成部材間の距離が大きく離れた空隙領域が生じ、このような空隙領域が存在したままで絶縁膜を堆積した場合、空隙領域周辺での絶縁膜表面の形状は、素子構成部材の形状を忠実に反映した凹凸形状となる。このような凹凸形状は図29に示したように完全平坦化を阻害する要因となる。
そこで、本発明では、このような空隙領域にダミー部材を配置し、絶縁膜の凹凸形状を緩和して、CMP研磨後の絶縁膜の表面を完全に平坦化するものである。
このように絶縁膜の表面が完全に平坦化されるため、その後のフォトリソグラフィ工程あるいはエッチング工程においてプロセスマージンを増加することができ、その結果、半導体集積回路装置の製造歩留まりを向上し、プロセス立ち上げ時間を短縮することが可能となる。
なお、配線としては、層間絶縁膜上に形成された金属配線、MISFET(Metal-Insulator-Semiconductor Field Effect Transistor )のゲート配線、DRAM(Dynamic Random Access Memory)のビット線を例示することができる。金属配線およびゲート配線については、DRAM等のメモリ素子のものに限られず、ロジック素子のものについても含まれることはいうまでもない。特に、ロジック素子の配線が一般に3層以上の多層配線であることから、このような配線に本発明を適用すれば顕著な効果が得られる。
(2).また、本発明の半導体集積回路装置は、前記した半導体集積回路装置において、ダミー配線および配線の部材相互間の間隔、あるいは、ダミー領域および活性領域の部材相互間の間隔を、リソグラフィの分解能から要求される最小スペース幅以上とし、かつ、配線の高さあるいは浅溝の深さの2倍以下とする条件を満足する高密度部材形成領域を含み、その面積はチップ面積の95%以上とするものである。
このようにダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの2倍以下とすることにより、それら部材上に形成される絶縁膜のCMP研磨速度に部材パターンのパターン依存性が生じなくなり、CMP研磨速度が均一となって絶縁膜の表面平坦性をほぼ完全なものとすることができる。
図30は、本発明者の実験検討により得られた知見を示すデータであり、パターン間距離に対するCMP研磨量のばらつきの値を示したグラフである。横軸は、パターン高さで規格化されたパターン間距離を示し、縦軸は基準パターン(ベタパターン)に対するパターン上絶縁膜のCMP研磨量を示す。図30より明らかな様に、パターン高さの2倍程度までパターンが離れても絶縁膜のCMP研磨量は変化しない。すなわち、ダミー配線および配線、あるいは、ダミー領域および活性領域の部材間の間隔を配線の高さあるいは浅溝の深さの2倍以下にすれば、これらの部材上に形成された絶縁膜のCMP速度はパターンによらず一定となり、絶縁膜を完全に平坦化することが可能となる。
上記のように完全平坦化が実現できる領域つまり高密度部材形成領域は、できるだけ広い方がチップ全体を平坦化できるため好ましいが、チップ面積の全てが高密度部材形成領域である必要はない。すなわち、完全平坦化が実現できる高密度部材形成領域はチップ面積の95%以上であれば実用的に十分平坦な表面を得ることが可能である。
また、これらの部材間の間隔をリソグラフィの分解能から要求される最小スペース幅以上とする条件は、部材加工を良好に行うためには最小加工寸法以上の加工スペースが必要とされるためであり、この条件を満足することにより配線あるいはダミー配線、または、活性領域あるいはダミー領域の加工を良好に行うことができる。なお、最小スペース幅としては、KrFエキシマレーザを露光源に用いた場合には0.2μmを例示することができる。
なお、高密度部材形成領域でない残りの5%の領域では、ダミー配線および配線またはダミー領域および活性領域の部材相互間の間隔が配線の高さまたは浅溝の深さの4倍以下の距離で配置されていることが好ましい。このように、パターン間隔が配線の高さまたは浅溝の深さの4倍以下の距離で配置されている領域つまり低密度部材形成領域の絶縁膜は、図30に示すように約2倍の研磨量ばらつきを示すが、低密度部材形成領域の面積がチップ面積の5%以下であるため、その寄与は無視することができる。
また、本発明の半導体集積回路装置は、前記半導体集積回路装置において、ダミー配線またはダミー領域を、その幅がリソグラフィの分解能から要求される最小ライン幅以上、または、その長さが最小ライン幅の2倍以上であり、また、スクライブ領域においてはダミー配線またはダミー領域の幅および長さは、ボンディングパッド間の間隔以下である。なお、最小スペース幅および最小ライン幅は、0.2μm、ボンディングパッド間の距離は、10μmとすることができる。
このような半導体集積回路装置によれば、ダミー配線またはダミー領域の幅をリソグラフィの分解能から要求される最小ライン幅以上とすることによりダミー配線またはダミー領域の加工を確実に行うことができ、また、ダミー配線またはダミー領域の長さを最小ライン幅の2倍以上とすることにより、それら部材の解像度を確実に保持することができる。つまり、最小加工寸法の幅および長さを有するパターンでは、正確に解像できない恐れがあるが、本発明では、ダミー配線またはダミー領域の長さをその2倍とするため、その恐れを回避することができる。ダミー配線またはダミー領域の幅および長さは、30μm以下で構成されるが、20μm以下が多用され、好ましくは10μm以下で構成される。
また、ダミー配線またはダミー領域の幅および長さを30μm以下とすることにより、配線等の寄生容量を低減し、また、ボンディングパッド間のショート不良を低減することができる。すなわち、ダミー配線またはダミー領域の幅あるいは長さが大きくなれば、それらダミー部材が大きくなり、半導体集積回路素子として機能する配線等の寄生容量を大きくすることとなり、半導体集積回路装置の高速応答性能等の性能を損なうこととなるが、それら幅あるいは長さが30μm以下であれば配線等の寄生容量を実用上問題が生じない程度に抑制することが可能である。また、ダミー配線がスクライブ領域に配置された場合には、スクライブにより発生する切り屑は導電性の塵になる可能性がある。しかし、導電性の塵ではあっても、それによりショートする可能性のある部分は、ボンディングパッドの間に限られるため、ダミー配線の幅および長さをボンディングパッド間の間隔以下としておけば、たとえ導電性の塵になったとしてもショート不良を発生することはない。これらの効果により、半導体集積回路装置の性能および歩留まりを低下することを防止することができる。
また、本発明の半導体集積回路装置は、ダミー配線またはダミー領域がスクライブ領域にも形成されているものである。
このような半導体集積回路装置によれば、スクライブ領域においても完全平坦性が確保でき、ウェハ全体の完全平坦性を実現することができる。
また、本発明の半導体集積回路装置は、ダミー配線および配線からなる配線のパターン密度またはダミー領域および活性領域からなる領域のパターン密度を、半導体基板の全領域においてほぼ均一とするものである。
このような半導体集積回路装置によっても、それらパターン上の絶縁膜の完全平坦性を実現することができる。すなわち、パターン上絶縁膜の平坦性が阻害されるのは、パターンの密度に不均一が存在するためであることは前記したとおりであり、このようなパターンの密度に不均一性が発生しないようにダミー部材を設けることによっても絶縁膜の均一性は向上する。
(3).また、本発明の半導体集積回路装置は、前記した半導体集積回路装置であって、ダミー配線が、半導体基板上に設けられたボンディングパッド部またはフォトリソグラフィのためのマーカ部と同一の配線層においてボンディングパッド部またはマーカ部の周辺に形成されていないものである。
このような半導体集積回路装置によれば、ワイヤボンディングする際のボンディングパッドの自動検出およびフォトリソグラフィの際のマスク合わせに用いるマーカの自動検出をスムーズに行うことが可能となる。すなわち、ボンディングパッドあるいはマーカの周辺にそれらと同一材料のダミー部材が形成されている場合には、ボンディングパッドあるいはマーカの検出の際にダミー部材がノイズとなってうまく検出されない可能性があるが、本発明ではそのような恐れがない。
なお、ダミー配線が形成されていない領域は、ボンディングパッド部から20μmの領域またはマーカ部から60μmの領域とすることができる。
また、本発明の半導体集積回路装置は、絶縁膜として、SOG法もしくは高密度プラズマCVD法により形成されたシリコン酸化膜、リフロー法により形成されたBPSG(Boron-doped Phospho-Silicate Glass)膜もしくはPSG(Phospho-Silicate Glass)膜またはポリシラザン膜を含むものとすることができる。
このような半導体集積回路装置によれば、SOG法もしくは高密度プラズマCVD法により形成されたシリコン酸化膜、リフロー法により形成されたBPSG膜もしくはPSG膜またはポリシラザン膜が段差被覆性に優れ、また凹部を埋め込む特性を有するものであるため、配線およびダミー配線あるいは活性領域およびダミー領域により形成される凹部を良好に埋め込み、CMP法により研磨される絶縁膜の膜厚を薄くすることができる。このようなCMP研磨膜の薄膜化は、CMP研磨膜の堆積工程の負荷低減のみならず、CMP工程の負荷低減をも図ることができ、工程時間の短縮等半導体集積回路装置のコスト競争力を向上することもできる。
本発明の半導体集積回路装置の製造方法は、前記した半導体集積回路装置の製造方法であって、(a)半導体基板の主面または層間絶縁膜上に多結晶シリコンまたは金属を含む導電膜を堆積し、導電膜をパターニングして配線およびダミー配線を形成する工程、(b)配線およびダミー配線により形成される凹部の内面を含む配線およびダミー配線の上層に、SOG法もしくは高密度プラズマCVD法により形成されたシリコン酸化膜、リフロー法により形成されたBPSG膜もしくはPSG膜、またはポリシラザン膜からなる第1の絶縁膜を堆積し、凹部を埋め込む工程、(c)第1の絶縁膜上に第2の絶縁膜を堆積する工程、(d)第2の絶縁膜の表面をCMP法により研磨する工程、を有し、第2の絶縁膜の膜厚を第1の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とするものである。
このような半導体集積回路装置の製造方法によれば、第2の絶縁膜の堆積膜厚を薄くすることができ、第2の絶縁膜の堆積時間を短縮するのみならず、CMP研磨工程における第2の絶縁膜の研磨量も少なくすることができる。このため、工程自体は従来の工程を踏襲しつつ、工程時間の短縮を図り、工程負荷を低減して半導体集積回路装置のコスト競争力を向上することができる。
すなわち、本発明の製造方法では、配線およびダミー配線により形成された凹部をSOG法もしくは高密度プラズマCVD法により形成されたシリコン酸化膜、リフロー法により形成されたBPSG膜もしくはPSG膜、またはポリシラザン膜からなる第1の絶縁膜により埋め込むため、第2の絶縁膜の表面に残存する凹凸は、被膜形成前の凹凸に比較して緩和されたものとなる。そのため、第2の絶縁膜の膜厚は、第1の絶縁膜の表面の凹凸を平坦化するに十分な膜厚とすること、つまり、薄い膜厚でも十分に第2の絶縁膜の表面を平坦化することが可能となる。
(4).なお、このCMP研磨の際、硬質パッドを用いることができる。
また、第1および第2の絶縁膜により配線およびダミー配線に起因する表面の凹凸をほぼ平坦化し、CMP法による研磨は表面の仕上げ研磨にのみ用いることもできる。この表面仕上げに用いる研磨手段はCMP法に限られず、ドライベルト研磨、ラッピング等その他の研磨手法であってもよい。
また、本発明の半導体集積回路装置は、前記した半導体集積回路装置の製造方法であって、(a)半導体基板の主面にシリコン窒化膜を堆積し、活性領域およびダミー領域以外の領域のシリコン窒化膜および半導体基板をパターニングして浅溝を形成する工程、(b)浅溝の内面を含む半導体基板および配線およびシリコン窒化膜上に、シリコン酸化膜からなる絶縁膜を堆積し、浅溝を埋め込む工程、(c)絶縁膜をCMP法により研磨し、シリコン窒化膜を露出する工程、を含むものである。
このような半導体集積回路装置の製造方法によれば、素子分離領域にもダミー領域を形成するため、素子分離領域のディッシングすなわち窪みを防止し、半導体基板表面を完全平坦化することができる。また、CMP研磨膜である絶縁膜と半導体基板の活性領域との間に、シリコン酸化膜よりもCMP研磨速度の遅いシリコン窒化膜を形成しているため、シリコン窒化膜がCMP研磨のストッパ層となり、さらに完全な平坦性を確保することができる。
なお、(c)工程におけるCMP法で用いるスラリをシリコン酸化物を研磨剤とするアルカリ性スラリとし、(c)工程の後に、浅溝に形成された絶縁膜をウエットエッチングまたはドライエッチングによりエッチングして、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くする工程を含むことができる。スラリをシリコン酸化物を研磨剤とするアルカリ性スラリとする場合には、シリコン酸化膜とシリコン窒化膜との研磨速度の比は3ないし4対1となり、シリコン窒化膜の膜厚を厚くする必要がある。このような場合、シリコン窒化膜を除去した後の半導体基板主面すなわち活性領域の高さと素子分離領域であるシリコン酸化膜の高さとの関係は、シリコン酸化膜の方が高いという状態になる。よって、さらにウエットエッチングあるいはドライエッチングによりシリコン酸化膜をエッチングし、絶縁膜の表面の高さを半導体基板の主面と同一または半導体基板の主面より低くするものである。これにより、微細なゲート加工を行うことが可能となる。
また、(c)工程におけるCMP法で用いるスラリを酸化セリウムを研磨剤とするスラリとすることができる。この場合のシリコン酸化膜とシリコン窒化膜との研磨速度の比は30ないし50対1となり、シリコン窒化膜の膜厚を厚くする必要はない。よって、シリコン窒化膜の膜厚は、プロセス上無視し得る程度たとえば50nm以下とすることができ、シリコン窒化膜を除去した後のシリコン酸化膜のエッチングは必要ではない。
(5).本発明の設計方法は、半導体集積回路素子を構成する部材の加工に用いるマスクのマスクパターンを生成する工程を含む設計方法であって、マスクパターンには、部材の部材パターンと、ダミー配置禁止領域には配置されないダミーパターンとが含まれ、部材パターンおよびダミーパターンのパターン相互間のパターン間隔がリソグラフィの分解能から要求される最小スペース幅または0.2μm以上である第1の条件、パターン間隔が、チップ面積の95%以上の領域においては部材の高さの2倍以下であり、チップ面積の5%以下の領域においては部材の高さの4倍以下である第2の条件、ダミーパターンの幅が、リソグラフィの分解能から要求される最小ライン幅または0.2μm以上である第3の条件、ダミーパターンの幅が、半導体集積回路装置に設けられるボンディングパッド間の間隔または10μm以下である第4の条件、ダミーパターンの長さが、最小ライン幅の2倍または0.2μm以上である第5の条件、ダミーパターンの長さが、ボンディングパッド間の間隔または10μm以下である第6の条件、の何れの条件をも満足するようにマスクパターンが生成されるものである。
このような設計方法によれば、前記した半導体集積回路装置の製造に必要な部材パターンのマスクを設計することが可能である。前記各条件は、前記した半導体集積回路装置の効果を実現するためのものである。
なお、ダミーパターンは、半導体基板のスクライブ領域にも配置できることはいうまでもない。
また、ダミー配置禁止領域は、ボンディングパッドとなるパターンの端部から20μmの範囲、フォトリソグラフィのマーカとなるパターンの端部から60μmの範囲、接続孔が形成される領域から0.5μmの範囲、または、フューズ領域とすることができる。このような場合、ワイヤボンディングあるいはフォトリソグラフィの際のボンディングパッドあるいはマスク合わせのためのマーカの検出が容易となり、異層間の配線相互あるいは配線および半導体基板間の接続孔の形成を行うことができる。
また、部材がビット線の上層に形成される蓄積容量とほぼ同一層に形成される金属配線の場合には、蓄積容量が形成される領域をダミー配置禁止領域とすることができる。このような場合、第1金属配線層をDRAMの蓄積容量と同一層に形成することができ、第1金属配線層の領域についてはダミー配線を配置することができる。
また、部材が半導体基板の主面に形成される活性領域の場合には、半導体基板の主面上にゲート配線が形成される領域はダミー配置禁止領域とすることができる。このような場合、ゲート配線の下層にはダミー領域が形成されないため、ゲート配線と半導体基板との間の容量を低減することができる。すなわち、半導体基板主面のダミー領域は見かけ上半導体基板の活性領域と同一の構造となるため、ダミー領域上にゲート配線が形成された場合には、ゲート配線の容量が増加することとなる。このため、ゲート配線の下にはダミー領域を形成しないこととしたものである。これにより半導体集積回路装置の高速応答性能等の性能を向上することができる。
また、本発明の設計方法は、ダミーパターンにより形成されるダミー部材によって増加する部材の浮遊容量が最小となるようにダミーパターンを配置するものである。これにより、半導体集積回路装置の高速応答性能等の性能を向上することができる。なお、このような配置は、前記設計方法の条件を満足した上で、ダミーパターンの面積を最小にし、ダミーパターンの数を最小にするように最適化することにより行うことができる。また、このような最適化は、レイアウトパターンを生成するコンピュータ等の情報処理装置により自動的に計算することも可能である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
CMP法による研磨後の部材表面を完全に平坦化することができる。
フォトリソグラフィ工程およびエッチング工程等でのプロセスマージンを向上し、微細な加工および高集積化に対応することができ、半導体集積回路装置の信頼性および歩留まりを向上することができる。
プロセス立ち上げを容易にすることができる。
CMP法により研磨される部材の研磨量を低減し、工程負荷の低減および工程時間の短縮によるコスト競争力の向上を図ることができる。
CMP法により完全平坦化が可能な部材パターンの設計方法を提供することができる。
完全平坦化を実現するための対策により生ずる配線等の寄生容量の増加を抑制し、半導体集積回路装置の性能を確保することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の半導体集積回路装置の一実施の形態であるロジック集積回路装置の一例を示した断面図である。図1において、Aはスクライブ領域、Bはパッド・周辺回路領域、Cはロジック回路領域である。
本実施の形態1のロジック集積回路装置は、半導体基板1の主面に浅溝(Shallow trench)2が形成され、浅溝2に絶縁膜であるシリコン酸化膜が埋め込まれた素子分離領域3を有するものである。この素子分離領域3によって、半導体基板1の主面に形成された活性領域4が規定される。なお、ここでは素子分離として浅溝素子分離構造を例示するが、LOCOS(Local Oxidation of Silicon)法により形成されたフィールド絶縁膜による素子分離構造であってもよい。また、ここでは図示していないが半導体基板の主面にはp型およびn型のウェル領域が形成されていてもよい。
活性領域4にはMISFETが形成される。半導体基板の主面上にはMISFETのゲート絶縁膜5を介してゲート配線6が形成されている。ゲート絶縁膜5はたとえば熱酸化法等により形成されたシリコン酸化膜とすることができ、ゲート配線6はたとえばCVD法により形成された多結晶シリコン膜とすることができる。多結晶シリコン膜の表面には、電気抵抗低減のためのシリサイド層が形成されていてもよい。
ゲート配線6の一部は、素子分離領域3上を延在するように形成され、他の部分は、半導体基板1の活性領域4に形成されたMISFETQ1のゲート電極7となるものである。ゲート電極7の両側の半導体基板1の主面である活性領域4には不純物半導体領域8が形成されている。不純物半導体領域8は、MISFETQ1のソース・ドレイン領域として機能するものであり、いわゆるLDD(Lightly Doped Drain)とすることもできる。また、ゲート配線6の側面にはサイドウォールスペーサ8bが形成されている。サイドウォールスペーサ8bはたとえばシリコン酸化膜またはシリコン窒化膜とすることができる。
ロジック回路領域Cに形成されたMISFETQ1は、ロジック回路の能動素子として機能する。また、図示はされていないが、パッド・周辺回路領域Bに形成されたMISFETは、周辺回路の能動素子として機能する。なお、上記ロジック回路領域Cおよびパッド・周辺回路領域Bに形成されたトランジスタとしてMISFETを例示しているがバイポーラトランジスタあるいはBi−CMOSトランジスタであってもよい。
ゲート配線6は層間絶縁膜9で覆われ、層間絶縁膜9上には、第1層目の配線層で構成された配線10およびダミー配線11が形成されている。
層間絶縁膜9は、たとえばPSG膜、BPSG膜、あるいはSOG膜等のシリコン酸化膜とすることができる。また、不純物の拡散を防止するためにTEOSシリコン酸化膜等との積層膜とすることもできる。また、層間絶縁膜9の表面はCMP法あるいはエッチバック法等により平坦化されていることが好ましい。
配線10およびダミー配線11は同一の材料からなり同一工程(同層)で形成されるものである。材料としては、たとえばアルミニウム(Al)、銅(Cu)等の金属を例示することができるが、不純物が高濃度にドープされた多結晶シリコン膜であってもよい。多結晶シリコン膜の場合その表面がシリサイド化されていてもよい。
図2は、第1層における配線10およびダミー配線11の配置を示す平面図である。
ダミー配線11は、配線10間の間隔が広い領域(空隙領域)に形成される。その結果、ダミー配線11は、配線10の形成されていない領域にまんべんなく敷き詰められ、ダミー配線11および配線10からなる部材間の間隔は狭く、ダミー配線11が密に充填されたように配置されることとなる。
また、ダミー配線11は、スクライブ領域Aにも形成される。これにより、半導体基板1の全面にわたって後に説明する絶縁膜12の平坦性が確保される。スクライブ領域Aに形成されるダミー配線11の幅および長さは、ボンディングパッド間の間隔以下になるように構成される。
図3(b)は、配線10およびダミー配線11の配置に適用されるレイアウトルールを説明する平面図であり、図3(a)は、図3(b)のA−A線に沿った断面図である。
配線10とダミー配線11との間隔およびダミー配線11相互間の間隔である部材間隔Sは、ダミー配線11および配線10の配線高さHの2倍以下となっている。このように部材間隔Sを配線高さHの2倍以下とすることにより、先に説明した図30の説明のとおり、絶縁膜12のCMP研磨量を均一とすることができ、絶縁膜12の表面を完全に平坦化することができる。ただし、チップ面積の5%以下の領域においては部材間隔Sが配線高さHの4倍以下まで許容される。この場合、絶縁膜12の研磨量ばらつきは約2倍となるがその面積がチップ面積の5%以下であるため、全体としては無視することができ、絶縁膜12全体としてはほぼ平坦性が確保できる。
また、部材間隔Sは、リソグラフィツールで要求される最小スペース幅以上の間隔が必要である。この条件により配線10およびダミー配線11の確実な加工が確保され、部材を設計通りに加工することが可能となる。なお、最小スペース幅としては、KrFエキシマレーザを光源として用いた露光装置の場合0.2μmを例示することができる。
ダミー配線11の幅aは、リソグラフィツールで要求される最小ライン幅以上とする。幅aを最小ライン幅以上とすることによりダミー配線11の加工を確実なものとすることができる。また、スクライブ領域において、ダミー配線11の幅aは、ボンディングパッド13間の距離以下とする。ボンディングパッド13間の距離以下とすることによりダミー配線11がダイシング等により剥離し切り欠きとなって導電性の塵になった場合にもボンディングパッド13間をショートすることなく、不良発生の原因を無くすことができる。また、ダミー配線11の幅aは、たとえば30μm以下で構成され、20μm以下が多用され、好ましくは10μm以下であり、ボンディングパッド13間の距離はたとえば10μm程度とすることができるが、この程度の大きさのダミー配線11が形成されても配線10の寄生容量は大きくならず、配線10に伝送される信号を遅延させる問題は生じない。この結果、ロジック集積回路装置の性能を低下させることもない。
ダミー配線11の長さbは、最小ライン幅の2倍以上とし、スクライブ領域においては、ボンディングパッド13間の距離はたとえば10μm以下とする。ダミー配線11の長さbを、幅aよりも大きく、かつ最小ライン幅の2倍以下とすることにより、ダミー配線11の幅および長さがともに最小ライン幅である場合には、ダミー配線11が解像しない可能性があるが、長さbを、最小ライン幅の2倍以上とすることにより、幅aが最小ライン幅であってもダミー配線11を確実に解像することができ、その加工を確実なものにすることが可能となる。また、長さbをボンディングパッド13間の距離はたとえば10μm以下とするのは、幅aの場合と同様な理由による。
また、ダミー配線11の長さbは、幅aと同様に、たとえば30μm以下で構成され、20μm以下が多用され、好ましくは10μm以下である。
なお、本実施の形態1では、ダミー配線11の形状を長方形としているが、上記の条件を満足する限り、三角形、台形、円あるいは他の多角形としてもよい。また、配線10の寄生容量を最小にするためには、ダミー配線11の形状はできるだけ小さいことが好ましく、その数もできるだけ少ないことが好ましい。よって、上記条件を満足する範囲内で配線10の寄生容量を最小にするためには、部材間隔Sを配線高さHの2倍とし、ダミー配線の幅aを最小ライン幅とし、ダミー配線の長さbを最小ライン幅の2倍(以上)とするのが最も好ましい。本実施の形態では、たとえば幅aは0.6〜1μmで、長さbは10〜20μmで構成される。
配線10およびダミー配線11は絶縁膜12により覆われる。絶縁膜12の表面はCMP法により研磨されたものであり、その表面は完全平坦化されている。
図4は、図1における配線部分を拡大して示した断面図である。
絶縁膜12は、配線10およびダミー配線11に接する側から絶縁膜12a、絶縁膜12b、絶縁膜12cおよび絶縁膜12dの積層膜となっている。
絶縁膜12aは、たとえばTEOSを用いたCVD法により形成されたシリコン酸化膜とすることができる。図示するように、絶縁膜12aは段差に忠実な表面形状で形成される。膜厚はたとえば300nmとすることができる。
絶縁膜12bは、たとえば無機SOG膜、高密度プラズマCVD法によるシリコン酸化膜あるいはポリシラザン膜とすることができ、凹部を埋め込む特性を有する膜を用いることができる。よって、図示するように凹部に埋め込まれ、凸部の膜厚は薄くなるように形成される。このように絶縁膜12bによって凹部を埋め込むことができるのは、前記したダミー配線11が前記の条件により形成されているためであり、ダミー配線11により形成された凹部の間隔が絶縁膜12bを埋め込むに必要な間隔以下となっているためである。膜厚は凸部においてたとえば125nmとすることができる。
絶縁膜12cは、たとえばTEOSを用いたCVD法により形成されたシリコン酸化膜とすることができCMP法によりその表面が研磨されているものである。この研磨面は、ダミー配線11が形成されているため、完全平坦面が実現されている。膜厚は凸部においてたとえば500nmとすることができる。
絶縁膜12dは、たとえばTEOSを用いたCVD法により形成されたシリコン酸化膜とすることができる。膜厚はたとえば200nmとすることができる。なお、絶縁膜12dは省略することも可能である。この場合には絶縁膜12cの堆積の際に絶縁膜12dの膜厚分だけ上乗せする必要がある。
絶縁膜12の上層には、第2配線層の配線14、ダミー配線15および絶縁膜16が形成され、さらに第3配線層の配線17、ダミー配線18および絶縁膜19、第4配線層の配線20、ダミー配線21および絶縁膜22が形成されている。配線14,17,20、ダミー配線15,18,21、および絶縁膜16,19,22の各配線層および絶縁膜は、第1配線層の配線10、ダミー配線11、絶縁膜12と同様に構成されている。
また、第5配線層の配線23および絶縁膜24が第4配線層の上層の形成され、パッシベーション膜25が形成されている。パッシベーション膜25は、たとえばシリコン窒化膜とすることができる。また、配線23にはボンディングパッド13が含まれる。
次に、本実施の形態1のロジック集積回路装置の製造方法を図5〜図11を用いて説明する。
図5〜図11は、本実施の形態1のロジック集積回路装置の製造方法の一例を工程順に示した断面図である。
まず、図5に示すように、半導体基板1を用意し、浅溝2をフォトリソグラフィおよびエッチング技術を用いて形成する。その後、浅溝2を含む半導体基板1の主面にシリコン酸化膜を堆積し、そのシリコン酸化膜をCMP法等を用いて研磨し、素子分離領域3を形成する。その後、n型およびp型のウェル領域を形成してもよい。
次に、図6に示すように、ゲート絶縁膜5となるシリコン酸化膜を熱酸化または熱CVD法により形成し、さらにCVD法により多結晶シリコン膜を堆積する。多結晶シリコン膜は、フォトリソグラフィおよびエッチング技術を用いてパターニングされ、ゲート配線6(ゲート電極7)が形成される。その後、ゲート電極7をマスクにしてゲート電極7に対して自己整合的に不純物をイオン注入し、不純物半導体領域8を形成する。さらにシリコン酸化膜を堆積後異方性エッチングを行ってサイドウォールスペーサ8bを形成する。この後、さらに高濃度の不純物をイオン注入して不純物半導体領域8をいわゆるLDD構造としてもよい。
次に、図7に示すように、PSG膜を形成し、エッチバック法あるいはCMP法を用いて平坦化し、層間絶縁膜9を形成する。その後、アルミニウム膜をスパッタ法あるいは蒸着法を用いて堆積する。さらに、アルミニウム膜をフォトリソグラフィおよびエッチング技術を用いてパターニングし、配線10およびダミー配線11を形成する。これらのパターニングは、前記したダミー配線11の条件に従う。
次に、図8に示すように、TEOSを用いたCVD法により絶縁膜12aを形成する。CVD法としてはたとえばプラズマCVD法を用いることができるが、オゾンを併用した熱CVD法でもよい。絶縁膜12aの膜厚は300nmとする。なお、図8〜図11では、配線層のみを示した断面図であり、その下層は省略している。
その後、無機SOG膜を用いて絶縁膜12bを形成するか、有機SOG膜を塗布後エッチバックして、配線10およびダミー配線11により形成されたギャップを埋め込む。無機SOG膜の形成は、無機SOGの塗布およびそのベーク処理により行うことができる。絶縁膜12bの膜厚は、凸部において125nmとする。なお、絶縁膜12bは、高密度プラズマCVD法によるシリコン酸化膜あるいはポリシラザン膜であってもよい。
絶縁膜12bでギャップを埋め込む際に、ダミー配線11が形成されているためギャップの幅が小さく、ギャップ内を絶縁膜12bで良好に埋め込むことが可能となる。すなわち、凹部の膜厚を凸部に比較して厚くすることができる。その結果、絶縁膜12bの表面の凹凸は緩和され、その高低差が小さいものとすることができる。
次に、図9に示すように、TEOSを用いたCVD法により絶縁膜12cを形成する。絶縁膜12cの膜厚は700nmとすることができる。たとえば、ダミー配線11を設けない図29のような場合には、絶縁膜12cの膜厚は1700nm程度必要となるが、本実施の形態1では、ダミー配線11を設けているため、膜厚を700nmと薄くすることができる。その結果、絶縁膜12cの堆積工程を短縮し、工程負荷を低減することが可能となる。
次に、図10に示すように、絶縁膜12cの表面をCMP法により研磨して平坦化する。本実施の形態1では、絶縁膜12cの表面形状は配線10およびダミー配線11の形状を、さらに絶縁膜12bの形状を反映するため、場所によらずほぼ均一な高さとなっている。その結果、研磨速度は場所によらずほぼ均一となり、絶縁膜12cの表面をほぼ完全に平坦化することが可能である。また、絶縁膜12cの膜厚が700nmと薄いため、CMP研磨量を少なくすることができ、CMP研磨工程の工程負荷を低減することも可能である。なお、研磨量は200nmとすることができる。
次に、CMP研磨後の表面洗浄を行い、図11に示すように、TEOSを用いたCVD法により絶縁膜12dを形成する。絶縁膜12dの膜厚は200nmとすることができる。なお、絶縁膜12dを省略し、絶縁膜12cの膜厚を900nmとすることも可能である。
このようにして第1層の配線層が完成する。この後、第1層配線層と同様にして第2層〜第4層の配線層を形成し、さらに第5配線層を同様に形成することができる。その後、パッシベーション膜25を形成して図1に示すロジック集積回路装置がほぼ完成する。
本実施の形態1の製造方法によれば、絶縁膜12,16,19,22の表面が完全に平坦化されるとともに、CMP研磨される絶縁膜の堆積工程およびCMP研磨の工程を短縮し、工程負荷を低減することができる。このような効果は、ロジック素子のように一般に3層以上の多層配線とされる場合に特に顕著となる。
なお、本実施の形態1では、配線層が5層の場合を例示したが、それよりも多い層あるいは少ない層に適用してもよく、配線層の層数は任意である。
(実施の形態2)
図12は、本発明の他の実施の形態であるロジック集積回路装置の一例を示した断面図である。
本実施の形態2のロジック集積回路装置は、実施の形態1で説明したロジック集積回路装置と第5層目の配線層を除きほぼ同一である。したがって、以下の説明では、同一の部分の説明を省略し、異なる部分についてのみ説明する。
本実施の形態2のロジック集積回路装置は、第5配線層に配線23の他にダミー配線26を有する。ダミー配線26が配置される条件は、実施の形態1で説明したダミー配線11の条件とほぼ同様である。ただし、第5配線層の配線23にはボンディングパッド13が含まれるため、ボンディングパッド13の周辺については、ダミー配線26の配置条件が相違する。
図13は、第5配線層の配線23およびダミー配線26の配置を示した平面図である。ボンディングパッド13の周辺には、ダミー配線26が配置されない禁止領域27が設けられている。禁止領域27は、ボンディングパッド13の端部から20μmの範囲とすることができる。
このようなロジック集積回路装置によれば、第5配線層にもダミー配線26が形成されているため、パッシベーション膜25の表面も完全平坦化することが可能となる。その結果、図14に示すようにバンプ28の下地膜となるBLM(Ball Limiting Metalization)膜29の加工を精密に行うことが可能となる。また、ボンディングパッド13の周辺に禁止領域27を設けることにより、ワイヤボンディング装置によるボンディングパッド13の自動検出を確実に行うことが可能となる。
なお、本実施の形態2および前記した実施の形態1において、ダミー配線11,15,18,21,26は、スクライブ領域Aにも形成することができるが、スクライブ領域Aあるいはその他の領域に、図15(a)および図15(b)に示すようなフォトリソグラフィ用のマーカ30a,30bが形成されている場合には、その周辺にダミー配線11,15,18,21,26が配置されない禁止領域31a,31bを設けることができる。また、禁止領域31a,31bはマーカ30a,30bの端部から60μmの範囲とすることができる。
このような禁止領域31a,31bを設けることにより、フォトリソグラフィに用いる露光装置においてマーカ30a,30bの自動検出を良好に行うことが可能となる。
なお、禁止領域31a、31bは、少なくとも最上層の配線層で構成されるダミー配線26のみに適用し、下層の配線であるダミー配線11、15、18には適用しなくてもよいし、ダミー配線自身を設けないようにしてもよい。
(実施の形態3)
図16は、本発明の他の実施の形態であるDRAMの一例を示した断面図である。
本実施の形態3のDRAMの半導体基板1、浅溝2、素子分離領域3および活性領域4については実施の形態1と同様である。また、半導体基板1の主面にはp型ウェル領域32およびn型ウェル領域33が形成されている。
p型ウェル領域32の活性領域4には、DRAMのメモリセルMを構成する選択MISFETQtと周辺回路のMISFETQnが形成され、n型ウェル領域33の活性領域4には周辺回路のMISFETQpが形成されている。
なお、図16において、左側はメモリセル形成領域であり、中央部および右側は周辺回路形成領域である。DRAMのメモリセルMは、選択MISFETQtと容量素子である蓄積容量SNとを有する。
MISFETQt,Qn,Qpのゲート電極7はたとえば多結晶シリコン膜からなり、その表面にはシリサイド層7aが形成されている。MISFETQt,Qn,Qpのゲート電極7の両側の活性領域4には不純物半導体領域8が形成され、MISFETのソース・ドレイン領域を構成する。不純物半導体領域8の導電形はMISFETの導電形により異なり、MISFETQt,Qnについてはn型、MISFETQpについてはp型となる。なお、周辺回路のMISFETQn,Qpについては不純物半導体領域8はLDD構造となるよう図示されているが、LDDでなくてもよい。
ゲート電極7の同一層には、ゲート配線6およびダミーゲート配線(ダミー部材)34が形成されている。ゲート電極7はゲート配線6の一部でもある。なお、ゲート配線6およびダミーゲート配線34はゲート電極7と同時(同層で)に形成されるため、その表面にシリサイド層6a、34aが形成されている。ゲート配線6およびダミーゲート配線34の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ8bおよびキャップ絶縁膜8cが形成され、その上層には絶縁膜35が形成される。絶縁膜35はたとえばTEOSシリコン酸化膜とすることができる。絶縁膜35の上層には、CMP法により平坦化された絶縁膜36が形成される。絶縁膜36はたとえばBPSG膜とすることができる。本実施の形態3ではダミーゲート配線34が設けられているため、絶縁膜36をほぼ完全に平坦化することができる。このように完全平坦化することができることにより、図17に示すようにリソグラフィの焦点深度が浅くなっても、0.2μmレベルの微細パターンを施した製品の量産化が可能となる。
ダミーゲート配線34の配置は、実施の形態1で説明したダミー配線11の条件と同様の条件に従う。なお、ダミーゲート配線34は、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ダミーゲート配線34は、主に素子分離領域3上に形成される。
絶縁膜36の上層にはたとえばTEOSシリコン酸化膜からなる絶縁膜37を形成することができるが、省略することも可能である。
絶縁膜37の上層には、DRAMのビット線38、それと同層に形成される配線39およびダミー配線40が形成される。これらの配線はたとえばCVDタングステン膜を接着層とする多結晶シリコン膜とすることができる。ダミー配線40は、実施の形態1で説明したダミー配線11の条件と同様の条件に従う。ただし、接続孔が形成された領域には配置されない。これにより、接続孔の開口を問題なく行うことができる。また、ビット線38、配線39およびダミー配線40の側面および上面には各々シリコン酸化膜からなるサイドウォールスペーサ41bおよびキャップ絶縁膜41cが形成され、その上層には絶縁膜42が形成される。絶縁膜42は、たとえばBPSG膜とすることができ、CMP法により研磨され平坦化されているものである。なお、絶縁膜42の上層にはたとえばTEOSシリコン酸化膜からなる絶縁膜43を形成することができるが、省略することも可能である。本実施の形態3ではダミー配線40が設けられているため、絶縁膜42をほぼ完全に平坦化することができる。
絶縁膜43の上層にはDRAMの蓄積容量SNと第1層の金属配線層が形成されている。蓄積容量SNは、プラグ44を介してMISFETQtの不純物半導体領域8に接続される下部電極45と、容量絶縁膜46を介して下部電極45に対向して形成されるプレート電極47とから構成される。また、蓄積容量SNは絶縁膜48により覆われている。さらに、蓄積容量SNは、たとえば高密度プラズマ法により形成されたシリコン酸化膜からなる絶縁膜49により覆われ、絶縁膜49の上層に第1層の配線50およびダミー配線51が形成される。配線50は、接続孔を介してプレート電極47あるいは半導体基板1の主面の不純物半導体領域8に接続される。配線50およびダミー配線51は、同時に形成され、たとえばCVDタングステンを接着層とするタングステン膜あるいはアルミニウム膜とすることができる。ダミー配線51は、実施の形態1に説明したダミー配線11と同様の条件で配置される。ただし、蓄積容量SNの形成されるメモリマット領域には配置されない。
配線50およびダミー配線51は、たとえば高密度プラズマCVD法によるシリコン酸化膜あるいはポリシラザン膜からなる絶縁膜52により覆われ、さらに、たとえばTEOSシリコン酸化膜からなる絶縁膜53が形成されている。絶縁膜53はCMP法により研磨され平坦化されている。絶縁膜53の平坦性は、ダミー配線51が形成されているためほぼ完全な平坦性とすることができる。
絶縁膜53の上層には、第2層の配線54、ダミー配線55および絶縁膜56、さらに第3層の配線57、ダミー配線58および絶縁膜59が形成されている。配線54、ダミー配線55、絶縁膜56、配線57、ダミー配線58および絶縁膜59については、実施の形態1における配線10、ダミー配線11および絶縁膜12と同様とすることができる。
本実施の形態3のDRAMによれば、ゲート配線6、ビット線38、第1層の配線50、第2層の配線54および第3層の配線57の各層にダミーの部材34、40、51、55、58を設けているため、各層の絶縁膜の平坦性を完全なものとすることができる。また、ダミーゲート配線34、ダミー配線40、51、55、58をメモリセル形成領域と周辺回路領域との間に配置することにより、各層の絶縁膜を平坦化できる。
次に、本実施の形態3のDRAMの製造方法を図18〜図21を用いて説明する。図18〜図21は、本実施の形態3のDRAMの製造方法の一例を工程順に示した断面図である。
半導体基板1の主面への素子分離領域3の形成までは実施の形態1と同様であるため省略する。
次に、図18に示すように、ゲート絶縁膜5となるシリコン酸化膜を形成し、ゲート配線6、ゲート電極7およびダミーゲート配線34となる多結晶シリコン膜を堆積し、さらに、キャップ絶縁膜8cとなるシリコン酸化膜を堆積した後、これらの積層膜をパターニングしてゲート配線6、ゲート電極7およびダミーゲート配線34を形成する。ゲート配線6(ゲート電極7)は通常のレイアウトルールに従いパターニングされ、ダミーゲート配線34は、通常のレイアウトルールの他に実施の形態1で説明したダミー配線11の条件をほぼ満足して、かつ素子分離領域3上に配置されるようにパターニングされる。
次に、図19に示すように、サイドウォールスペーサ8bを形成し、絶縁膜35を堆積した後、BPSG膜を堆積する。その後、BPSG膜をCMP法により研磨して絶縁膜36を形成する。BPSG膜の膜厚は800nmとすることができ、CMP研磨量は400nmとすることができる。これは、ダミーゲート配線34を形成しない場合にはさらに厚いBPSG膜を堆積する必要があり、CMP研磨量も増すのに対して、BPSG膜の膜厚を薄く、CMP研磨量を少なくすることができ、工程負荷を低減することが可能となるという効果を有する。なお、BPSG膜の他に、PSG膜あるいは高密度プラズマCVD法によるシリコン酸化膜を用いることができる。
なお、サイドウォールスペーサ8bおよびキャップ絶縁膜8cはシリコン窒化膜とすることもできる。シリコン窒化膜を用いた場合には、接続孔を開口する際のエッチングをセルフアラインで行うことが可能となる。
次に、図20に示すように、CMP研磨後の洗浄を行った後に、絶縁膜37を100nmの膜厚で堆積する。絶縁膜37は省略することも可能である。その後、ビット線38および蓄積容量SNの下部電極45に接続されるプラグ44を形成した後、ビット線38、配線39およびダミー配線40を形成する。ダミー配線40は、実施の形態1のダミー配線11の条件と同様の条件により配置される。さらに、サイドウォールスペーサ41bおよびキャップ絶縁膜41cを形成した後、BPSG膜を堆積し、BPSG膜をCMP法により研磨して絶縁膜42を形成する。なお、BPSG膜の他に、PSG膜あるいは高密度プラズマCVD法によるシリコン酸化膜を用いることができる。ここで、ダミー配線40が形成されているため、絶縁膜42の表面を完全平坦化できると同時に、BPSG膜の膜厚を薄くし、CMP研磨量を減少することができる。さらに、CMP研磨後の洗浄を行い、TEOSプラズマCVD法等により絶縁膜43を堆積する。絶縁膜43は省略することが可能である。
次に、図21に示すように、蓄積容量SNを形成し、BPSG膜を堆積してベーク処理を行い絶縁膜49を形成する。絶縁膜49の膜厚は500nmとすることができる。さらに、接続孔を開口した後、第1層の配線となるタングステン膜をCVD法により形成し、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜およびタングステン膜をパターニングして配線50およびダミー配線51を形成する。ダミー配線51の配置は、実施の形態1のダミー配線11の条件と同様であるが、さらに、蓄積容量SNの配置されたメモリマット領域には配置されないという条件が加重される。図22にこの状況を示す平面図を示す。さらに、BPSG膜を堆積して絶縁膜52を形成した後、たとえばTEOSシリコン酸化膜を堆積してこれをCMP法により研磨し、絶縁膜53を形成する。なお、BPSG膜の他に、PSG膜あるいは高密度プラズマCVD法によるシリコン酸化膜を用いることができる。ここで、ダミー配線51が形成されているため、絶縁膜53の表面を完全平坦化できると同時に、TEOSシリコン酸化膜の膜厚を薄くし、CMP研磨量を減少することができる。
その後、実施の形態1と同様に第2層配線層および第3層配線層を形成して実施の形態3のDRAMがほぼ完成する。
本実施の形態3の製造方法によれば、各層の絶縁膜が完全平坦化されると同時に、工程負荷を低減することができる。
なお、本実施の形態3においても、実施の形態1、2に示すように、ダミー部材をスクライブ領域に形成することができ、ボンディングパッドの周辺およびマーカの周辺にダミー部材を配置しないようにすることができる。
また、フューズが形成された領域の周辺にもダミー部材を配置しないようにすることもできる。
また、実施の形態3のようなダミーゲート配線34を、実施の形態1、2に示した半導体集積回路装置に設けてもよいことは勿論である。
(実施の形態4)
図23は、本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
本発明の半導体集積回路装置は、半導体基板1の活性領域4を規定する素子分離領域D、3にダミー領域60が形成されたものである。すなわち、広い素子分離領域Dにおいて、ダミー領域(ダミー部材)60を形成する。素子分離構造以外の半導体基板上の素子および配線等については、実施の形態1と同様であるため説明を省略する。ダミー領域60はスクライブ領域にも形成されてよく、実施の形態1のダミー配線11の条件と同様に条件で配置される。このようにダミー領域60が形成されているため、CMP法を用いて素子分離領域D、3を形成する時に、素子分離領域D、3にディッシングが発生せず、半導体基板1の表面を平坦化することが可能となる。また、ダミー領域60の大きさが小さく、その数を最適化することにより、ダミー領域60による寄生容量の増加を防止し、半導体集積回路装置の性能を保持することが可能となる。
なお、半導体基板1の主面にゲート配線6が形成される領域には、ダミー領域60を配置しない方がよい。すなわち、ゲート配線6の下部は、ダミー領域60が配置されない禁止領域70が設けられる。その状況を図24および図31に示す。ダミー領域60は、半導体基板1の活性領域4と同様の作用を持つため、その直上にゲート配線6が形成されれば、ゲート配線6をゲート絶縁膜5を介して活性領域4と向き合うこととなり、ゲート配線6の寄生容量が大きくなるが、このように、ゲート配線6が形成される領域には、ダミー領域60を配置しない場合には、ゲート配線6の寄生容量が増加することがない。この結果、半導体集積回路装置の性能を低下させることがない。
本実施の形態においては、ダミー領域60は、幅aおよび長さbが、たとえばともに15〜20μm程度の正方形で構成されるが、これに限定されず長方形他の形状であってもよい。
次に、本実施の形態4の半導体集積回路装置の製造方法を図25〜図28を用いて説明する。
まず、図25に示すように、半導体基板1の主面にシリコン窒化膜61を堆積し、シリコン窒化膜61および半導体基板1をパターニングして浅溝2を形成する。浅溝2は、素子分離領域3となるものおよびダミー領域60となるものの両方が含まれる。すなわち、活性領域4を規定する素子分離領域D、3にダミー領域60が形成されるように浅溝2を形成する。
次に、図26に示すように、たとえばCVD法によりシリコン酸化膜を堆積し、1次研磨としてシリコン酸化膜をCMP法により研磨して、浅溝2にシリコン酸化膜を埋め込むことにより素子分離領域D、3およびダミー領域60を形成する。1次研磨には、シリコン酸化物粒子を研磨剤とするアルカリ性のスラリを用いることができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比が3〜4対1となるためシリコン窒化膜の膜厚をある程度厚くする必要がある。
次に、図27に示すように、さらに2次研磨を行い、異物およびダメージ層の除去を行うことができる。なお、2次研磨は、柔らかいパッドを用いて行うことができ、薬液を用いてもよいが、純水を用いても構わない。その後、半導体基板1の両面をスクラブおよびフッ酸洗浄し、さらにアンモニア洗浄および塩酸洗浄を行った後、素子分離領域3およびダミー領域60のエッチバックを行う。エッチバックは、ドライエッチングあるいはウエットエッチングにより行うことができる。このように素子分離領域3およびダミー領域60のエッチバックを行うことにより、素子分離領域3およびダミー領域60の高さを活性領域4の高さと等しくするかあるいはそれより低くすることが可能である。これにより、微細なゲート配線の加工が可能となる。なお、このエッチバックプロセスは省略することができる。
最後にシリコン窒化膜61を除去して図28に示す活性領域4を規定する素子分離領域D、3が形成された半導体基板1が用意される。この後の工程は実施の形態1と同様であるため省略する。
なお、1次研磨を酸化セリウムを研磨剤とするスラリを用いて行うことができる。この場合、シリコン酸化膜とシリコン窒化膜との研磨速度の比は30〜50対1となり、シリコン窒化膜61の膜厚を50nm以下にすることができる。このような膜厚はプロセス設計上無視することができるため、上記の素子分離領域3およびダミー領域60のエッチバックを省略することが可能となる。これにより、工程を簡略化することが可能となる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、上記実施の形態1〜4では、CMP工程を絶縁膜の研磨工程として用いたが、本発明を用いれば、CMP研磨前に既にある程度の平坦性が確保できるため、CMP研磨を仕上げ工程として用いることも可能である。この場合、仕上げ工程は、CMP法に限られず、ドライベルト研磨あるいはラッピング法等を用いることができる。
また、図32に示すように、実施の形態4において、実施の形態3に示したダミーゲート配線34を設けてもよい。図33は、図32の要部平面図である。ダミーゲート配線34は素子分離領域D、3およびダミー領域60上を延在するように構成される。また、ダミーゲート配線34は、電気的にフローティングの状態で構成され、ゲート絶縁膜5を介してダミー領域60上に形成される。
なお、MISFETQ1のソース・ドレイン領域である半導体領域8を形成する時、素子分離領域D、3上を覆うレジスト膜をマスクにしてイオン注入することにより、ダミー領域60に半導体領域8が形成されない。
また、図34に示すように、ダミーゲート配線34を配線状に長く形成してもよい。これにより絶縁膜9の表面の平坦性を向上することができる。
また、実施の形態3において、実施の形態4に示すダミー領域60を設けてもよいことは勿論である。