JPH10173035A - 半導体集積回路装置およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 浅溝素子分離領域を有する半導体集積回路装
置の半導体基板表面の平坦性を向上する。 【解決手段】 ＣＭＰ法を用いて形成される浅溝素子分
離領域２を半導体基板１に有する半導体集積回路装置に
おいて、浅溝素子分離領域２に囲まれる半導体領域３の
うち、素子形成領域Ａに形成され、半導体集積回路装置
を構成するＭＩＳＦＥＴの活性領域として作用する半導
体領域３ａとともに、配線領域Ｂの半導体基板１にもダ
ミー領域として半導体領域３ｂを形成し、孤立した半導
体領域が形成されないようにする。また、半導体領域３
間の間隔は１００μｍ以下とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、浅溝素子分離構造
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】ＶＬＳＩ等の半導体集積回路装置に用い
られる素子分離の技術は、たとえば、昭和５９年１１月
３０日、株式会社オーム社発行、「ＬＳＩハンドブッ
ク」、ｐ１２９に記載されているように、選択酸化分離
技術が用いられている。その理由としては、分離用領域
とデバイス領域との間に余裕距離が必要なく、しかもコ
ンタクトホールなどのセルフアライメント技術の併用も
可能なことから半導体集積回路装置の集積度の向上に適
した方式であり、また、デバイス側面の接合容量がｐｎ
接合分離とは異なり存在しないことから、浮遊容量の減
少をもたらし、半導体集積回路装置の高速化にも寄与す
るという点をあげることができる。

【０００３】選択酸化分離技術を用いた素子分離領域の
形成は、前記文献のｐ３９０〜３９１に記載されている
ように、半導体基板上に形成したシリコン窒化膜をマス
クとして選択酸化により厚い酸化膜を形成するＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法が知られている。

【０００４】

【発明が解決しようとする課題】しかし、ＬＯＣＯＳ法
によっては、半導体集積回路装置の微細化に伴うさらな
る高集積化の要求に対応することが困難になるという問
題を生じている。すなわち、高集積化を実現するための
半導体集積回路素子自体の微細化とともに、半導体集積
回路素子を電気的に分離するための素子分離領域の面積
を微細化する必要があるが、ＬＯＣＯＳ法においてはバ
ーズビークの存在が無視できず、微細化に一定の限度を
生じることとなる。

【０００５】そこで、ＬＯＣＯＳ法に代わる素子分離方
法として、バーズビーク等の活性領域と素子分離領域と
の境界における遷移領域の存在しない浅溝素子分離法が
開発されている。しかし、浅溝素子分離法においても以
下に示すような問題のあることを、本発明者らは、実験
および検討により認識した。

【０００６】すなわち、浅溝素子分離を形成する際に基
板表面を平坦化する必要があり、その技術として、ドラ
イエッチング技術あるいは化学的機械的研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ、以下ＣＭＰという）技術などが知られているが、近
年では、ミクロな領域での平坦化能力に優れているＣＭ
Ｐ技術が主に使用されるようになっている。

【０００７】ＣＭＰ技術を用いた浅溝素子分離領域の形
成は、半導体基板に浅溝を形成した後、半導体基板の全
面に絶縁膜を堆積し、浅溝以外の領域つまり半導体基板
の凸領域上の前記絶縁膜をＣＭＰ法により研磨して平坦
化し、浅溝に絶縁体を埋め込むことをその概要とするも
のである。

【０００８】このようなＣＭＰ法の本質的な問題とし
て、エッチレートの下地パターン密度依存性がある。つ
まり、前記凸領域パターンの密度が高密度な場合にはエ
ッチレートは低く、低密度な場合にはエッチレートが高
くなるという研磨特性を有する。

【０００９】したがって同一基板内にパターン密度の異
なる領域が混在する場合には、そのようなパターン密度
の粗密に起因したエッチレートの相違により、ＣＭＰ研
磨後の表面平坦性にばらつきを生じることとなる。特
に、広い素子分離領域に孤立した比較的小さなパターン
が存在する場合、その領域における孤立した小パターン
のエッチレートは非常に高くなり、研磨によって凹み
（ｄｉｓｈｉｎｇ）を生じるという問題を生じる。

【００１０】この凹みの生じる状況を図２２に基づいて
説明する。図２２（ａ）は、本発明者らが検討したパタ
ーン密度と凹み量との関係を示した相関図であり、図２
２（ｂ）は、凹み量を定量化するための定義を説明する
概念図である。

【００１１】図２２（ｂ）に示すように、半導体基板１
０１にラインアンドスペースを形成し、スペース部１０
２には孤立部１０３を形成した。この孤立部１０３が問
題とする小パターンを代表する部分である。ＣＭＰ法に
よる浅溝素子分離領域の形成と同様に、半導体基板の凸
部つまりライン部１０４および孤立部１０３の表面には
シリコン窒化膜が形成されている。このような半導体基
板１０１上に、たとえばＴＥＯＳシリコン酸化膜を全面
に形成した後、このＴＥＯＳシリコン酸化膜をＣＭＰ研
磨し、研磨後のライン部１０４のシリコン窒化膜厚ｔ₁
と孤立部１０３のシリコン窒化膜厚ｔ₂ との差を凹み量
と定義した。なお、ＣＭＰ条件は、荷重を５００ｇ／ｃ
ｍ² 、研磨時間を８分、研磨量をベタ膜に換算して１μ
ｍ、初期段差を0.８μｍとした。

【００１２】パターン密度は、上記のラインアンドスペ
ースの幅を変化させることにより代用した。つまり、ラ
インアンドスペース幅をパターン密度の代用特性とし、
ラインアンドスペース幅の変化に対する上記凹み量を試
験した結果が図２２（ａ）に示す特性である。この結
果、ラインアンドスペース幅が１ｍｍを越える場合に
は、凹み量が急激に増大することがわかる。このような
試験では、ラインアンドスペースによりパターン密度を
特徴化しているため、１ｍｍという臨界値に実際のパタ
ーンでの物理的意味が存在するとは言えないが、少なく
ともパターン密度が低下すれば、ある臨界値を境に凹み
量が急激に増大するという実験的事実が存在することは
認められる。

【００１３】このような現象は、活性領域パターンが周
期的に繰り返されるメモリセルアレイ領域やゲートアレ
イ領域ではあまり見られず、各種の機能回路が混在する
周辺回路領域で発生しやすい。特に、周辺回路内の配線
領域には何ら素子が設けられないため、配線領域の半導
体基板は素子分離領域として設計されることが一般的で
あり、このような素子分離領域つまり配線領域に隣接し
た素子領域では前記の凹みが発生しやすい。

【００１４】また、メモリセルアレイ領域もしくはゲー
トアレイ領域、直接周辺回路領域または間接周辺回路領
域等、一定のパターン密度を有する領域の間の境界領域
では、各領域間を結ぶ配線等が設けられているに過ぎな
いため、前記の配線領域と同様に素子分離領域のみが設
けられているのが一般的である。したがって、このよう
な境界領域に素子が設けられている場合、または境界領
域に隣接する素子領域でも前記の凹みが発生しやすい。

【００１５】さらに、ウェハ内のチップ領域の間である
スクライブ領域には、ＴＥＧパターン等が離散的に形成
されているに過ぎないため、チップ領域内の半導体集積
回路素子が形成された領域よりもパターン密度が小さ
く、前記の凹みが発生しやすい。

【００１６】上記のような凹みが生ずると、表面形状の
高低差に起因したフォトリソグラフィ時のマージンが低
下することとなり、このようなフォトマージンの低下
は、さらなる高集積化に対する制限要因となる。

【００１７】一方、従来、周辺回路領域等に存在する配
線領域の下部は、単なる素子分離領域であって、何らか
の機能を有する素子が設けられていないいわばデッドス
ペースであった。このようなデッドスペースは、さらな
る半導体集積回路装置の集積度向上のためにはでき得る
限り少なくすることが望ましい。

【００１８】本発明の目的は、ＣＭＰ法を用いて浅溝素
子分離領域を形成する場合に、半導体基板の浅溝による
凸パターン密度の粗密によって発生する凹みを防止する
ことができる半導体集積回路装置の構造を提供すること
にある。

【００１９】本発明の他の目的は、凹みにより発生する
表面形状の高低差に起因したフォトリソグラフィ時のマ
ージンが低下を防止して、さらなる高集積化への対応を
容易にする技術を提供することにある。

【００２０】本発明のさらに他の目的は、従来デッドス
ペースとなっていた素子分離領域に機能素子を形成する
技術を提供し、半導体集積回路装置の集積度と性能の向
上を図ることができる技術を提供することにある。

【００２１】本発明のさらに他の目的は、半導体基板の
浅溝に起因する半導体基板表面の凹みを発生しない半導
体領域パターンの設計を容易に行うことができる技術を
提供することにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２４】（１）本発明の半導体集積回路装置は、浅
溝素子分離構造と浅溝素子分離構造に囲まれた半導体領
域とを有する半導体基板の主面に、各々の最小加工寸法
が異なる複数の素子形成領域を含む半導体集積回路装置
であって、素子形成領域間の境界領域の半導体基板の主
面に、境界領域に隣接する素子形成領域と同等の密度、
またはそれらの間の密度で半導体領域が形成されている
ものである。

【００２５】このような半導体集積回路装置によれば、
境界領域の半導体基板の主面に、境界領域に隣接する素
子形成領域と同等の密度、またはそれらの間の密度で半
導体領域が形成されているため、浅溝素子分離構造を形
成する際のＣＭＰ研磨時に、凸部分となる半導体領域
が、境界領域に孤立して形成されることがない。そのた
め、境界領域あるいは境界領域に隣接する素子形成領域
の半導体領域に凹みが形成されず、この結果、凹みに起
因するフォトリソグラフィのフォーカスずれを防止し、
高集積化に対応した半導体集積回路装置とすることがで
きる。

【００２６】なお、半導体基板の主面上に形成される素
子形成領域としては、メモリセルアレイ領域もしくはゲ
ートアレイ領域等、最も最小加工寸法の小さく、素子が
規則的に配列された領域、それら素子が規則的に配列さ
れた領域の周辺に配置され、比較的最小加工寸法が大き
い直接周辺回路領域、またはその周辺に配置され、最小
加工寸法の最も大きい間接周辺回路領域等を例示するこ
とができる。

【００２７】また、半導体領域の形状としては、メモリ
セル領域、ゲートアレイ領域または周辺回路領域を構成
するＭＯＳＦＥＴの活性領域と同一の形状の他に、単純
な方形、矩形、ラインアンドスペースのライン部分等を
例示することができる。

【００２８】（２）本発明の半導体集積回路装置は、浅
溝素子分離構造と浅溝素子分離構造に囲まれた半導体領
域とを有する半導体基板の主面に、各々の最小加工寸法
が異なる複数の素子形成領域を含む半導体集積回路装置
であって、素子形成領域内の素子密度が低い低密度素子
領域の半導体基板の主面に、素子形成領域と同等の密度
で半導体領域が形成されているものである。

【００２９】このような半導体集積回路装置によれば、
低密度素子領域の半導体基板の主面に、素子形成領域と
同等の密度で半導体領域が形成されているため、浅溝素
子分離構造を形成する際のＣＭＰ研磨時に、凸部分とな
る半導体領域が、低密度素子領域に孤立して形成される
ことがない。そのため、低密度素子領域の半導体領域に
凹みが形成されず、この結果、凹みに起因するフォトリ
ソグラフィのフォーカスずれを防止し、高集積化に対応
した半導体集積回路装置とすることができる。

【００３０】なお、低密度素子領域として、周辺回路領
域内の配線領域を例示することができる。従来配線領域
の下部には、何ら素子が形成されないため、素子形成密
度は低く、このような配線領域に形成される半導体領域
は、ＣＭＰ研磨時に孤立した凸部分となっていたが、本
発明では、配線領域に隣接した周辺回路領域と同等の密
度で配線領域にも半導体領域を形成するため、孤立した
凸部分が形成されず、配線領域の半導体領域および配線
領域に隣接する周辺回路領域の半導体領域に凹みは形成
されず、凹みに起因するフォトリソグラフィのフォーカ
スずれを防止し、高集積化に対応した半導体集積回路装
置とすることができる。

【００３１】（３）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置であっ
て、半導体領域が互いに１００μｍ以内の距離を隔てて
形成されているものである。

【００３２】このような半導体集積回路装置によれば、
半導体領域が互いに１００μｍ以内の距離を隔てて形成
されているため、半導体領域が孤立したものとはなら
ず、浅溝素子分離構造を形成する際のＣＭＰ研磨時に半
導体領域に凹みを生じることがない。その結果、フォー
カスずれを防止して高集積化に対応した半導体集積回路
装置とすることができる。

【００３３】なお、半導体領域の互いに離間する最大限
の数値として１００μｍを例示する理由は、前記の図２
２における臨界値が１ｍｍであり、その１ｍｍの数値が
導き出された試験条件が単純なラインアンドスペースで
あるのに対して現実の半導体領域の形状は方形、矩形ま
たはガルウィング形状であることを考慮し、またある程
度の余裕を考慮して定性的に算出したためである。

【００３４】（４）本発明の半導体集積回路装置は、前
記（１）〜（３）記載の半導体集積回路装置であって、
半導体領域には、半導体基板への給電端子、半導体集積
回路装置の電源安定化容量、または半導体集積回路装置
の静電保護素子が形成されているものである。

【００３５】このような半導体集積回路装置によれば、
半導体領域に半導体基板への給電端子、半導体集積回路
装置の電源安定化容量または半導体集積回路装置の静電
保護素子を形成するため、半導体領域を、単に浅溝素子
分離構造を形成する際のＣＭＰ研磨時の凹みを防止する
ためのダミー領域とするに止まらず、積極的に機能素子
のための領域として活用することができ、半導体集積回
路装置の集積度の向上に寄与することができる。

【００３６】特に、周辺回路領域内の配線領域の半導体
領域に前記機能素子を形成する場合には、周辺回路との
接続性に優れた配線設計も容易となり、集積度の向上の
効果が大きい。

【００３７】（５）本発明の半導体集積回路装置は、半
導体基板の主面に浅溝素子分離構造と浅溝素子分離構造
に囲まれた半導体領域とを有する半導体集積回路装置で
あって、半導体基板の任意の領域において半導体領域の
密度が均一となっているものである。

【００３８】このような半導体集積回路装置によれば、
半導体基板の任意の領域において半導体領域の密度が均
一であるため、浅溝素子分離構造を形成する際のＣＭＰ
研磨時に、凸部分となる半導体領域が、半導体基板の全
面において孤立して形成されることがない。そのため、
半導体基板の全面で半導体領域に凹みが形成されず、こ
の結果、凹みに起因するフォトリソグラフィのフォーカ
スずれを防止し、高集積化に対応した半導体集積回路装
置とすることができる。

【００３９】（６）本発明の半導体集積回路装置の設計
方法は、半導体基板の主面に浅溝素子分離構造と浅溝素
子分離構造に囲まれた半導体領域とを有する半導体集積
回路装置の設計方法であって、（ａ）半導体集積回路素
子の活性領域をレイアウトする第１のステップと、
（ｂ）活性領域の密度が低い低密度領域を抽出する第２
のステップと、（ｃ）低密度領域にダミー領域を生成す
る第３のステップと、（ｄ）ダミー領域のパターンと活
性領域のパターンとを合成することにより半導体領域の
パターンを生成する第４のステップとを含むものであ
る。

【００４０】このような半導体集積回路装置の設計方法
によれば、半導体集積回路装置の回路を構成するＭＯＳ
ＦＥＴの活性領域をレイアウトした後、この活性領域の
密度が低い領域を抽出し、この低密度領域にダミー領域
を生成してこれを活性領域と合成し、半導体領域パター
ンを生成するため、半導体基板上に形成される半導体領
域のパターンは、低密度領域を有さず、また、その密度
もほぼ均一なパターンとすることができる。その結果、
浅溝素子分離構造を形成する際のＣＭＰ研磨時に半導体
領域に凹みを生じず、半導体集積回路装置を高集積化に
対応したものとすることができる。

【００４１】（７）本発明の半導体集積回路装置の設計
方法は、前記（６）記載の半導体集積回路装置の設計方
法であって、活性領域間の距離が１００μｍ以上である
場合には、活性領域の密度が低い低密度領域であると判
定するものである。

【００４２】このような半導体集積回路装置の設計方法
によれば、活性領域間の距離が１００μｍ以上である場
合には、活性領域の密度が低い低密度領域であると判定
するため、判定の基準を明確にして、設計処理を容易に
することができる。その結果、設計処理をコンピュータ
等を用いて自動化することも可能となり、設計期間の短
縮、設計の信頼性の向上を図ることができる。

【００４３】なお、１００μｍという数値を例示した理
由は、前記（３）に記載した理由と同じである。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００４５】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の周辺回路領域におけ
る素子分離領域と半導体領域とのレイアウトの一例を示
した平面図であり、図２は、本実施の形態の半導体集積
回路装置の図１におけるＩＩ−ＩＩ線断面図である。

【００４６】本実施の形態１の半導体集積回路装置の周
辺回路領域は、素子形成領域Ａと配線領域Ｂとを有し、
素子形成領域Ａには周辺回路を構成する素子であるＭＯ
ＳＦＥＴが形成されている。

【００４７】半導体基板１の主面には、浅溝素子分離領
域２が形成され、浅溝素子分離領域２に囲まれた半導体
領域３を囲むようにｐウェル４およびｎウェル５が形成
されている。

【００４８】半導体領域３のうち、素子形成領域Ａに形
成された半導体領域３ａは、ＭＯＳＦＥＴの活性領域と
して作用し、配線領域Ｂに形成された半導体領域３ｂ
は、後に説明する浅溝素子分離構造を形成する際にＣＭ
Ｐ研磨の平坦性を向上するためのダミー領域として作用
する。

【００４９】すなわち、半導体領域３ｂを設けることに
より、半導体領域３ａのみの場合の局所的なパターン密
度の不均一を均一化し、孤立した半導体領域の形成を防
止する。たとえば、半導体領域３ｃのように半導体領域
３ｂが形成されない場合には孤立した半導体領域となる
ものに対して、半導体領域３ｂを形成することにより、
そのような孤立状態となることを防止することができ
る。

【００５０】なお、半導体領域３ｃと半導体領域３ｂに
着目すれば、半導体領域３ｃの近傍では依然孤立状態が
解消できていないように見受けられるが、発明が解決し
ようとする課題の項で説明したとおり、半導体領域によ
り形成されるラインアンドスペースの距離がある臨界値
以下、たとえば１００μｍ以下である場合には、そのス
ペース部に設けられた半導体領域に凹みが生じることは
ない。つまり、本実施の形態１では、半導体領域３ｂの
間隔は１００μｍ以下とすることにより半導体領域３ｃ
に凹みを発生しないようにすることができる。

【００５１】半導体領域３ａのｐウェル４の主面にはｎ
チャネル形のＭＯＳＦＥＴＱｎが形成され、半導体領域
３ａのｎウェル５の主面にはｐチャネル形のＭＯＳＦＥ
ＴＱｐが形成されている。

【００５２】ＭＯＳＦＥＴＱｎは、ｐウェル４の主面上
に、たとえばシリコン酸化膜からなるゲート絶縁膜６を
介して形成されたゲート電極７と、ゲート電極７の両側
のｐウェル４の主面に形成された不純物半導体領域８ａ
とから構成される。ゲート電極７は、たとえばボロンが
高濃度にドープされた低抵抗の多結晶シリコン膜からな
り、不純物半導体領域８ａには、ｎ形の導電形を示す不
純物たとえばリンまたは砒素が高濃度にドープされてい
る。

【００５３】ＭＯＳＦＥＴＱｐは、ｎウェル５の主面上
に、ＭＯＳＦＥＴＱｎと同様にゲート絶縁膜６を介して
形成されたゲート電極７と、ゲート電極７の両側の不純
物半導体領域８ｂとから構成される。不純物半導体領域
８ｂには、ｐ形の導電形を示す不純物たとえばボロンが
高濃度にドープされている。

【００５４】また、ＭＯＳＦＥＴＱｎおよびＱｐのゲー
ト電極７の側面には、サイドウォール９が形成されてい
る。

【００５５】半導体基板１の全面にＭＯＳＦＥＴＱｎ，
Ｑｐを覆うように絶縁膜１０が形成され、配線領域Ｂの
絶縁膜１０の上面には、配線１１が形成されている。ま
た、配線１１を覆って、半導体基板１の全面に絶縁膜１
２が形成されている。

【００５６】絶縁膜１０および絶縁膜１２は、たとえば
ＴＥＯＳを用いたＣＶＤ法あるいはプラズマＣＶＤ法に
よるシリコン酸化膜とすることができ、配線１１は、ア
ルミニウム等の金属膜を用いることができる。

【００５７】このような半導体集積回路装置によれば、
配線領域Ｂに半導体領域３ｂを形成しているため、浅溝
素子分離領域２を形成する際のＣＭＰ研磨時に、孤立領
域が形成されず、半導体基板１の表面に凹みを生じるこ
とがない。その結果、フォトリソグラフィのフォーカス
ずれを防止して、高集積化に対応した半導体集積回路装
置とすることができる。

【００５８】次に、図３から図１２を用いて、本実施の
形態１の半導体集積回路装置の製造方法を説明する。

【００５９】図３から図１２は、本発明の一実施の形態
である半導体集積回路装置の製造方法の一例を工程順に
示した要部断面図である。

【００６０】まず、単結晶シリコンからなる半導体基板
１を用意し、薄いシリコン酸化膜（図示せず）を形成し
た後、シリコン窒化膜１３を形成する（図３）。

【００６１】薄いシリコン酸化膜は、シリコン窒化膜１
３のストレスによる半導体基板１の主面への欠陥の発生
を防止するために形成されるものであり、シリコン窒化
膜１３は、たとえばプラズマＣＶＤにより形成され、後
に説明する浅溝を形成する際のハードマスクとして使用
するものである。

【００６２】次に、シリコン窒化膜１３の全面にフォト
レジストを塗布し、半導体領域３となる領域のみを残し
てフォトレジストをパターニングし、レジストパターン
１４を形成する。さらに、レジストパターン１４をマス
クとしてシリコン窒化膜１３をエッチングし、パターニ
ングする（図４）。

【００６３】フォトレジストのパターニングには公知の
フォトリソグラフィ技術を用いることができ、また、シ
リコン窒化膜１３のエッチングには公知のドライエッチ
ング技術を用いることができる。

【００６４】次に、レジストパターン１４をアッシング
技術を用いて除去した後、シリコン窒化膜１３のパター
ンをマスクとして浅溝１５を形成する（図５）。

【００６５】浅溝１５の形成は、たとえば、ドライエッ
チング技術を用いることができる。ここで、浅溝１５の
密度は、はぼ均一に形成されている。

【００６６】次に、半導体基板１の全面に絶縁膜１６を
堆積する（図６）。絶縁膜１６は、たとえばシリコン酸
化膜とすることができ、ＴＥＯＳを用いたＣＶＤ法によ
るＴＥＯＳシリコン酸化膜とすることもできる。ここ
で、絶縁膜１６の膜厚は、浅溝１５が完全に埋め込まれ
る以上の膜厚が必要である。また、堆積された後の絶縁
膜１６の表面は、下地の半導体基板１の形状を反映し、
凹凸が形成されているが、凸部の密度は、浅溝１５の密
度と同様にほぼ均一となっている。

【００６７】次に、絶縁膜１６をＣＭＰ法を用いて研磨
し、表面を平坦化する（図７）。

【００６８】ここで、ＣＭＰ法による研磨の際、表面の
特定の箇所に凹みが形成されることなく、平坦性に優れ
た表面を形成することができる。すなわち、絶縁膜１６
の表面の凹凸は、浅溝１５の密度を反映してほぼ均一に
形成されているため、特定の箇所に研磨圧力が集中する
ことがないためである。その結果、半導体基板１の表面
に形成される半導体領域３に凹みが形成されることがな
く、半導体基板１の表面を高い精度で平坦にすることが
できる。

【００６９】なお、シリコン窒化膜１３は、絶縁膜１６
の材料であるシリコン酸化膜よりもＣＭＰ研磨の速度が
遅いため、研磨ストッパとして機能させることができ
る。

【００７０】次に、シリコン窒化膜１３をエッチングし
て除去し、半導体領域３を形成する（図８）。なお、シ
リコン窒化膜１３の膜厚は十分薄いため、半導体基板１
表面の平坦性を損なうことはない。

【００７１】次に、ＭＯＳＦＥＴＱｎが形成される位置
にｐウェル４を、ＭＯＳＦＥＴＱｐが形成される位置に
ｎウェル５を形成する（図９）。

【００７２】ｐウェル４およびｎウェル５の形成は、フ
ォトレジストをマスクにして公知のイオン注入法により
形成することができる。なお、本実施の形態１では、Ｍ
ＯＳＦＥＴが形成されない領域にもｐウェル４およびｎ
ウェル５が形成されているが、形成されていなくてもか
まわない。

【００７３】次に、ゲート絶縁膜６となるシリコン酸化
膜およびゲート電極７となる多結晶シリコン膜を堆積
し、シリコン酸化膜および多結晶シリコン膜の積層膜を
公知のフォトリソグラフィ技術を用いてパターニング
し、ゲート絶縁膜６およびゲート電極７を形成する（図
１０）。

【００７４】ゲート絶縁膜６となるシリコン酸化膜は熱
ＣＶＤにより、ゲート電極７となる多結晶シリコン膜は
ＣＶＤ法により形成することができる。

【００７５】なお、ゲート電極７のパターニングを行う
フォトリソグラフィ工程では、一般的に最も微細な加工
精度が要求される工程であり、リソグラフィのフォーカ
スマージンも最も厳しいものとなる。しかし、本実施の
形態１では、半導体領域３に凹みが生じず、半導体基板
１の表面の平坦性が高い精度で維持されているため、厳
しいフォーカスマージンが要求される工程でも安定して
高精度な微細加工を行うことができる。

【００７６】次に、ＭＯＳＦＥＴＱｎが形成さるｐウェ
ル４の主面に、フォトレジストおよびゲート電極７をマ
スクとして不純物半導体領域８ａを形成し、ＭＯＳＦＥ
ＴＱｐが形成さるｎウェル５の主面に、フォトレジスト
およびゲート電極７をマスクとして不純物半導体領域８
ｂを形成する。さらに、ゲート電極７の側面にサイドウ
ォール９を形成する（図１１）。

【００７７】不純物半導体領域８ａおよび不純物半導体
領域８ｂはＭＯＳＦＥＴのソース・ドレインとして機能
し、不純物半導体領域８ａはｎ形の導電形を示す不純物
たとえばリンまたは砒素をイオン注入することにより、
不純物半導体領域８ｂはｐ形の導電形を示す不純物たと
えばボロンをイオン注入することにより形成することが
できる。また、サイドウォール９は、たとえばシリコン
酸化膜を半導体基板１の全面に形成した後、公知の異方
性エッチングを用いてエッチングして形成することがで
きる。また、サイドウォール９の材料としてはシリコン
窒化物であってもよい。

【００７８】なお、サイドウォール９を形成した後に、
これをマスクとしてさらに高濃度不純物半導体領域をイ
オン注入により形成し、不純物半導体領域８ａ，８ｂを
いわゆるＬＤＤ（Lightly Doped Drain)構造としてもよ
い。

【００７９】次に、たとえばＴＥＯＳを用いたＣＶＤ法
によりシリコン酸化膜を堆積し、これをＣＭＰ法または
エッチバックにより平坦化し、絶縁膜１０を形成する。
さらに、たとえばアルミニウムからなる金属膜を公知の
スパッタ法等により堆積し、フォトリソグラフィ技術を
用いてパターニングして配線１１を形成する（図１
２）。なお、絶縁膜１０は、ＳＯＧ（Spin On Glass)法
を用いて平坦化してもよい。

【００８０】最後に、たとえばＴＥＯＳを用いたＣＶＤ
法によりシリコン酸化膜を堆積し、絶縁膜１２を形成し
て、図２に示す半導体集積回路装置がほぼ完成する。

【００８１】このような半導体集積回路装置およびその
製造方法によれば、周辺回路領域内で素子が形成されな
い領域である配線領域Ｂすなわち低密度素子領域におい
ても、半導体領域３ｂが形成されているため、半導体領
域３の密度が均一となり、孤立した半導体領域が形成さ
れることがない。その結果、浅溝素子分離領域２を形成
する工程におけるＣＭＰ研磨の際に特定の半導体領域に
凹みが形成されず、半導体基板１の表面を高い精度で平
坦化することができる。これにより、ゲート電極７をパ
ターニングする際のフォトリソグラフィ工程における厳
しいフォーカスマージンの要求を達成し、フォーカスず
れを防止して、半導体集積回路装置の高集積化に対応す
ることができる。

【００８２】また、半導体基板１に形成される半導体領
域３の間隔を１００μｍ以内にすることにより、特定の
半導体領域３に凹みを生じることなく、半導体基板１の
表面を平坦にすることができる。

【００８３】（実施の形態２）図１３は、本発明の他の
実施の形態である半導体集積回路装置の一例を示した要
部断面図である。

【００８４】本実施の形態２の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂに不純物半導体領域
１７が形成されている以外は、実施の形態１に記載した
半導体集積回路装置と同様である。したがって、半導体
領域３ｂに形成された不純物半導体領域１７についての
み説明し、その他の部材についての説明は省略する。

【００８５】半導体領域３ｂに形成された不純物半導体
領域１７は、ｐウェル４に形成されている場合にはｐ形
の導電性を示す不純物たとえばボロンが高濃度にドープ
され、ｎウェル５に形成されている場合にはｎ形の導電
性を示す不純物たとえばリンまたは砒素が高濃度にドー
プされたものとすることができ、ｐウェル４またはｎウ
ェル５への給電領域として利用することができる。

【００８６】このような半導体集積回路装置によれば、
従来配線領域Ｂの下部には特定の機能を有する素子が形
成されていなかったのに対し、給電領域という機能素子
を形成することにより配線領域Ｂの下部を有効に使用す
ることができるという利点を、実施の形態１に記載した
半導体基板１の表面を平坦にすることができるという利
点と同時に得ることができる。

【００８７】なお、不純物半導体領域１７は、不純物半
導体領域８ａおよび不純物半導体領域８ｂと同時に形成
することができるので、製造方法の詳細な説明は省略す
る。

【００８８】（実施の形態３）図１４は、本発明のさら
に他の実施の形態である半導体集積回路装置の一例を示
した要部断面図である。

【００８９】本実施の形態３の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂのｐウェル４上に電
源間容量素子Ｃが形成され、ｐウェル４およびｎウェル
５の主面に各ウェルへの給電用の不純物半導体領域１７
が形成されているものであり、その他ＭＯＳＦＥＴＱ
ｎ，Ｑｐ等の部材については、実施の形態１に記載した
ものと同様であり、給電用の不純物半導体領域１７につ
いては実施の形態２と同様である。したがって、以下の
説明では、電源間容量素子Ｃについてのみ説明し、その
他の部材についての説明は省略する。

【００９０】電源間容量素子Ｃは、配線領域Ｂの半導体
領域３ｂに形成されたｐウェル４上に形成され、ゲート
電極７と同時に形成される容量電極１８と、容量電極１
８の両側の不純物半導体領域１９とから構成される。容
量電極１８の側面には、サイドウォール９が形成されて
いる。

【００９１】容量電極１８は、ゲート電極７におけるゲ
ート絶縁膜６と同様に絶縁膜２０を介してｐウェル４の
主面上に形成され、また、不純物半導体領域１９には、
ｎ形の不純物たとえばリンまたは砒素が高濃度にドープ
されている。すなわち、電源間容量素子Ｃは、ＭＯＳＦ
ＥＴのゲートとソースおよびドレインとの間の容量を利
用して容量素子を構成するものである。なお、容量電極
１８は電源Ｖｃｃに接続され、不純物半導体領域１９は
ともに電源Ｖｓｓに接続される。また、容量はＶｓｓ−
Ｖｃｃのみならず、他の安定化容量として用いてもよ
い。

【００９２】このような半導体集積回路装置によれば、
従来配線領域Ｂの下部には特定の機能を有する素子が形
成されていなかったのに対し、電源間容量素子Ｃという
機能素子を形成することにより配線領域Ｂの下部を有効
に使用することができるという利点を、実施の形態１に
記載した半導体基板１の表面を平坦にすることができる
という利点と同時に得ることができる。

【００９３】なお、容量電極１８および絶縁膜２０は、
ゲート電極７およびゲート絶縁膜６と同時に形成するこ
とができ、不純物半導体領域１９は不純物半導体領域８
ａと同時に形成することができるので、製造方法の詳細
な説明は省略する。

【００９４】（実施の形態４）図１５は、本発明の他の
実施の形態である半導体集積回路装置の一例を示した要
部断面図である。

【００９５】本実施の形態４の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂのｐウェル４上に拡
散層対向形静電破壊用保護素子Ｄ₁ が形成され、ｐウェ
ル４およびｎウェル５の主面に各ウェルへの給電用の不
純物半導体領域１７が形成されているものであり、その
他のＭＯＳＦＥＴＱｎ，Ｑｐ等の部材については、実施
の形態１に記載したものと同様であり、給電用の不純物
半導体領域１７については実施の形態２と同様である。
したがって、以下の説明では、拡散層対向形静電破壊用
保護素子Ｄ₁ についてのみ説明し、その他の部材につい
ての説明は省略する。

【００９６】拡散層対向形静電破壊用保護素子Ｄ₁ は、
配線領域Ｂの半導体領域３ｂに形成されたｐウェル４の
主面の不純物半導体領域２１により構成される。不純物
半導体領域２１にはｎ形の不純物が高濃度にドープさ
れ、電源Ｖｓｓおよび電源Ｖｃｃが交互に接続される。
すなわち、電源Ｖｓｓおよび電源Ｖｃｃ間を寄生ラテラ
ルバイポーラトランジスタにより静電破壊用保護素子を
形成する。

【００９７】このような半導体集積回路装置によれば、
従来配線領域Ｂの下部には特定の機能を有する素子が形
成されていなかったのに対し、拡散層対向形静電破壊用
保護素子Ｄ₁ という機能素子を形成することにより配線
領域Ｂの下部を有効に使用することができるという利点
を、実施の形態１に記載した半導体基板１の表面を平坦
にすることができるという利点と同時に得ることができ
る。

【００９８】なお、不純物半導体領域２１は、不純物半
導体領域８ａと同時に形成することができるので、製造
方法の詳細な説明は省略する。

【００９９】（実施の形態５）図１６は、本発明のさら
に他の実施の形態である半導体集積回路装置の一例を示
した要部断面図である。

【０１００】本実施の形態５の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂのｐウェル４上にク
ランプＭＯＳ形静電保護素子Ｄ₂ が形成され、ｐウェル
４およびｎウェル５の主面に各ウェルへの給電用の不純
物半導体領域１７が形成されているものであり、その他
ＭＯＳＦＥＴＱｎ，Ｑｐ等の部材については、実施の形
態１に記載したものと同様であり、給電用の不純物半導
体領域１７については実施の形態２と同様である。した
がって、以下の説明では、クランプＭＯＳ形静電保護素
子Ｄ₂ についてのみ説明し、その他の部材についての説
明は省略する。

【０１０１】クランプＭＯＳ形静電保護素子Ｄ₂ は、配
線領域Ｂの半導体領域３ｂのｐウェル４上にゲート絶縁
膜２２を介して形成されたゲート電極２３と、ゲート電
極２３の両側の不純物半導体領域２４とから構成され
る。ゲート電極２３の側面には、サイドウォール９が形
成されている。不純物半導体領域２４にはｎ形の不純物
たとえばリンまたは砒素が高濃度にドープされ、不純物
半導体領域２４は交互に電源Ｖｓｓおよび電源Ｖｃｃに
接続される。また、ゲート電極２３は電源Ｖｓｓに接続
されている。

【０１０２】このような半導体集積回路装置によれば、
従来配線領域Ｂの下部には特定の機能を有する素子が形
成されていなかったのに対し、クランプＭＯＳ形静電保
護素子Ｄ₂ という機能素子を形成することにより配線領
域Ｂの下部を有効に使用することができるという利点
を、実施の形態１に記載した半導体基板１の表面を平坦
にすることができるという利点と同時に得ることができ
る。

【０１０３】なお、ゲート絶縁膜２２およびゲート電極
２３は、ゲート絶縁膜６およびゲート電極７と同時に形
成することができ、不純物半導体領域２４は不純物半導
体領域８ａと同時に形成することができるので、製造方
法の詳細な説明は省略する。

【０１０４】（実施の形態６）図１７は、本発明の他の
実施の形態である半導体集積回路装置の一例を示した要
部断面図である。

【０１０５】本実施の形態６の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂのｎウェル５に形成
されたダイオード形静電破壊用保護素子Ｄ₃ が形成さ
れ、ｐウェル４およびｎウェル５の主面に各ウェルへの
給電用の不純物半導体領域１７が形成されているもので
あり、その他のＭＯＳＦＥＴＱｎ，Ｑｐ等の部材につい
ては、実施の形態１に記載したものと同様であり、給電
用の不純物半導体領域１７については実施の形態２と同
様である。したがって、以下の説明では、ダイオード形
静電破壊用保護素子Ｄ₃ についてのみ説明し、その他の
部材についての説明は省略する。

【０１０６】ダイオード形静電破壊用保護素子Ｄ₃ は、
ｎウェル５の主面に形成されたｐ形の導電形を示す不純
物たとえばボロンが高濃度にドープされたｐ形不純物半
導体領域２５、およびｎ形の導電形を示す不純物たとえ
ばリンまたは砒素が高濃度にドープされたｎ形不純物半
導体領域２６からなる。ｐ形不純物半導体領域２５は電
源Ｖｓｓに接続され、ｎ形不純物半導体領域２６は電源
Ｖｃｃに接続される。

【０１０７】このような半導体集積回路装置によれば、
従来配線領域Ｂの下部には特定の機能を有する素子が形
成されていなかったのに対し、ダイオード形静電破壊用
保護素子Ｄ₃ という機能素子を形成することにより配線
領域Ｂの下部を有効に使用することができるという利点
を、実施の形態１に記載した半導体基板１の表面を平坦
にすることができるという利点と同時に得ることができ
る。

【０１０８】なお、ｐ形不純物半導体領域２５およびｎ
形不純物半導体領域２６は、不純物半導体領域８ａおよ
びと不純物半導体領域８ｂと同時に形成することができ
るので、製造方法の詳細な説明は省略する。

【０１０９】（実施の形態７）図１８は、本発明のさら
に他の実施の形態であるＤＲＡＭの一例を示した平面図
であり、図１９は、図１８におけるＸＩＸ部を拡大した
平面図である。なお、図１９は、簡単のために半導体基
板１上に形成された浅溝素子分離領域２と半導体領域３
とを示し、また、一部メモリセルのビット線２７とワー
ド線２８とを示して、ＤＲＡＭを構成する蓄積容量、金
属配線等他の部材は省略している。

【０１１０】本実施の形態７のＤＲＡＭは、図１８に示
すように、半導体基板１に、メモリセルアレイ領域２
９、直接周辺回路であるセンスアンプ・列デコーダ領域
３０および行デコーダ領域３１、間接周辺回路領域であ
る行駆動回路３２および列選択・出力回路領域３３を有
するものである。また、図１９に示すように、半導体基
板１上には浅溝素子分離構造により形成された浅溝素子
分離領域２と浅溝素子分離領域２に囲まれた半導体領域
３とを有するものである。

【０１１１】メモリセルアレイ領域２９には、メモリセ
ルが規則的に配列されており、メモリセルを構成するＭ
ＯＳＦＥＴの活性領域である半導体領域３４も規則的に
配列されている。

【０１１２】センスアンプ・列デコーダ領域３０には、
メモリセルのビット線２７に接続されるセンスアンプ
と、列選択を実行する列デコーダが形成され、センスア
ンプおよび列デコーダを構成するＭＯＳＦＥＴの活性領
域となる半導体領域３５が形成されている。

【０１１３】行デコーダ領域３１には、メモリセルのワ
ード線が接続され、行選択を実行する行デコーダが形成
され、行デコーダを構成するＭＯＳＦＥＴの活性領域と
なる半導体領域３６が形成されている。

【０１１４】さらに、本実施の形態７のＤＲＡＭでは、
メモリセルアレイ領域２９、センスアンプ・列デコーダ
領域３０、行デコーダ領域３１、行駆動回路３２および
列選択・出力回路領域３３の各領域の相互間の境界領域
３７にメモリセルアレイ領域２９の半導体領域３４と同
一形状の半導体領域３８が形成されている。

【０１１５】このようなＤＲＡＭによれば、半導体基板
１の全面にわたって、メモリセルアレイ領域２９の半導
体領域３４と同一形状の半導体領域３８が形成されてい
るため、半導体領域の形成精密度がほぼ均一となり、孤
立した半導体領域が形成されることがない。この結果、
浅溝素子分離領域２を形成する際のＣＭＰ研磨時に特定
の半導体領域に凹みが形成されず、ＤＲＡＭを構成する
ＭＯＳＦＥＴのゲート電極を形成する際のフォトリソグ
ラフィのフォーカスずれを防止して、ＤＲＡＭの高集積
化に対応することができる。

【０１１６】なお、半導体基板１の周辺領域３９にもメ
モリセルアレイ領域２９の半導体領域３４と同一形状の
半導体領域３８を形成してもよい。

【０１１７】また、境界領域３７および周辺領域３９に
形成される半導体領域３８の形状は、センスアンプ・列
デコーダ領域３０、行デコーダ領域３１、行駆動回路３
２または列選択・出力回路領域３３の各領域に形成され
る半導体領域の形状と同一であっても良く、さらに、境
界領域３７および周辺領域３９に形成される半導体領域
３８の密度が、メモリセルアレイ領域２９、センスアン
プ・列デコーダ領域３０、行デコーダ領域３１、行駆動
回路３２または列選択・出力回路領域３３の各領域に形
成される半導体領域の密度と同等である限りは、その形
状が限定されることはなく、方形、矩形等任意の形状で
あってもよい。

【０１１８】なお、本実施の形態７のＤＲＡＭの製造方
法は、実施の形態１に記載の浅溝素子分離領域２、ＭＯ
ＳＦＥＴＱｎ，Ｑｐ、配線１１等の製造方法と同様であ
り、また、蓄積容量、ビット線の製造方法は、公知の製
造方法を用いることができるため、説明を省略する。

【０１１９】（実施の形態８）図２０は、本発明の他の
実施の形態である半導体集積回路装置の設計方法の一例
を示したフローチャートである。

【０１２０】本実施の形態８の半導体集積回路装置の設
計方法は、半導体集積回路装置を構成するＭＯＳＦＥＴ
の活性領域パターンから、実施の形態１〜７に記載した
半導体集積回路装置の半導体基板１に形成される浅溝素
子分離領域２とその浅溝素子分離領域２に囲まれる半導
体領域３のパターンを自動的に設計するものである。

【０１２１】まず、半導体集積回路装置に要求される機
能等から導かれる回路設計データを公知の設計手法によ
り生成する（ステップ２０１）。

【０１２２】次に、前記回路設計データからＭＯＳＦＥ
Ｔの活性領域パターンを公知の設計手法により生成する
（ステップ２０２）。

【０１２３】次に、活性領域パターンをメッシュに分割
する（ステップ２０３）。ここで、メッシュ間隔は、活
性領域パターンの平均間隔と同程度とすることができ
る。

【０１２４】次に、メッシュ内の活性領域密度を計算す
る（ステップ２０４）。活性領域密度は、メッシュ面積
に対する活性領域面積の総和とすることができる。

【０１２５】次に、活性領域密度が規定値よりも大きい
か否かを判別する（ステップ２０５）。規定値は、半導
体基板１全面の平均活性領域密度よりも一定の値だけ小
さい値とすることができる。たとえば、平均活性領域密
度の５０％程度とすることができる。

【０１２６】活性領域密度が規定値よりも大きい場合に
は次ステップであるステップ２０６に進み、活性領域密
度が規定値よりも小さい場合には、メッシュ内にダミー
領域を追加する（ステップ２０７）。ダミー領域の形状
は任意であるが、ダミー領域の面積は、メッシュ面積の
５０％程度とすることができる。

【０１２７】ステップ２０７でダミー領域を追加した後
は、ステップ２０６に進み、全メッシュの検定が終了し
たか否かを判別する（ステップ２０６）。

【０１２８】全メッシュの検定が終了していない場合
は、検定対象を次のメッシュに移動し（ステップ２０
８）、ステップ２０４に戻る。全メッシュの検定が終了
している場合には処理を終了する（ステップ２０９）。

【０１２９】このような半導体集積回路装置の設計方法
によれば、活性領域パターンからそのパターンの粗密を
自動的に判定し、活性領域パターン密度の低い部分には
ダミー領域を自動的に追加して浅溝素子分離領域に囲ま
れた半導体領域のパターンを生成することができる。こ
のような半導体領域パターンの密度は半導体基板１の全
面にわたってほぼ均一となっているため、このパターン
によるマスクを使用して浅溝素子分離領域２を形成する
場合には半導体領域３が孤立することなくほぼ均一に形
成されることとなる。よって、このような半導体基板１
に浅溝素子分離領域２を形成する際のＣＭＰ研磨時に半
導体領域３に凹みが形成されることなく、その後に実施
されるフォトリソグラフィのフォーカスずれを防止して
半導体集積回路装置の高集積化に対応することができ
る。

【０１３０】なお、活性領域密度の粗密は、図２１に示
すような設計方法によって判定することもできる。

【０１３１】図２１は、本発明の他の実施の形態である
半導体集積回路装置の設計方法の他の例を示したフロー
チャートである。

【０１３２】すなわち、上記と同様に回路設計データを
取得し（ステップ２１１）、活性領域パターンを生成し
て（ステップ２１２）、活性領域パターン間の距離を計
算する（ステップ２１３）。この計算した距離が１００
μｍよりも小さいか否かを判別し（ステップ２１４）、
小さい場合には全活性領域パターンについて検定が終了
したか否かの判別を行うステップ（ステップ２１５）に
進み、大きい場合には活性領域パターン間にダミー領域
パターンを挿入する（ステップ２１６）。ダミー領域パ
ターンを挿入後ステップ２１５に進み、全活性領域パタ
ーンについて検定が終了したか否かの判別を行い（ステ
ップ２１５）、終了していない場合には検定の対象を次
の活性領域パターンに移動して（ステップ２１７）、ス
テップ２１３に戻り、終了している場合には、処理を終
了する（ステップ２１８）。

【０１３３】このような半導体集積回路装置の設計方法
では、活性領域パターンの粗密の判断が１００μｍの距
離を有するか否かという明確な判断基準の下に行われる
ため、判断を明確化し、設計を容易に行うことができ
る。

【０１３４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１３５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３６】すなわち、ＣＭＰ法を用いて浅溝素子分離
領域を形成する場合に、半導体基板の浅溝による凸パタ
ーン密度の粗密によって発生する凹みを防止することが
できる。

【０１３７】また、凹みにより発生する表面形状の高低
差に起因したフォトリソグラフィ時のマージンの低下を
防止して、さらなる高集積化への対応を容易にすること
ができる。

【０１３８】さらに、従来デッドスペースとなっていた
素子分離領域に機能素子を形成することができ、半導体
集積回路装置の集積度と性能の向上を図ることができ
る。

【０１３９】また、半導体基板の浅溝に起因する半導体
基板表面の凹みを発生しない半導体領域パターンの設計
を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の周辺回路領域における素子分離領域と半導体領域と
のレイアウトの一例を示した平面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の図１におけるＩＩ−ＩＩ線断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した要部断面図であ
る。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した要部断面図であ
る。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した要部断面図であ
る。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した要部断面図であ
る。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の一例を示した要部断面図である。

【図１４】本発明のさらに他の実施の形態である半導体
集積回路装置の一例を示した要部断面図である。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の一例を示した要部断面図である。

【図１６】本発明のさらに他の実施の形態である半導体
集積回路装置の一例を示した要部断面図である。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の一例を示した要部断面図である。

【図１８】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの一例を示した平面図である。

【図１９】図１８におけるＸＩＸ部を拡大した平面図で
ある。

【図２０】本発明の他の実施の形態である半導体集積回
路装置の設計方法の一例を示したフローチャートであ
る。

【図２１】本発明の他の実施の形態である半導体集積回
路装置の設計方法の他の例を示したフローチャートであ
る。

【図２２】（ａ）は、本発明者らが検討したパターン密
度と凹み量との関係を示した相関図であり、（ｂ）は、
凹み量を定量化するための定義を説明する概念図であ
る。

【符号の説明】

１ 半導体基板 ２ 浅溝素子分離領域 ３ 半導体領域 ３ａ 半導体領域 ３ｂ 半導体領域 ３ｃ 半導体領域 ４ ｐウェル ５ ｎウェル ６ ゲート絶縁膜 ７ ゲート電極 ８ａ 不純物半導体領域 ８ｂ 不純物半導体領域 ９ サイドウォール １０ 絶縁膜 １１ 配線 １２ 絶縁膜 １３ シリコン窒化膜 １４ レジストパターン １５ 浅溝 １６ 絶縁膜 １７ 不純物半導体領域 １８ 容量電極 １９ 不純物半導体領域 ２０ 絶縁膜 ２１ 不純物半導体領域 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 不純物半導体領域 ２５ ｐ形不純物半導体領域 ２６ ｎ形不純物半導体領域 ２７ ビット線 ２８ ワード線 ２９ メモリセルアレイ領域 ３０ センスアンプ・列デコーダ領域 ３１ 行デコーダ領域 ３２ 行駆動回路 ３３ 列選択・出力回路領域 ３４ 半導体領域 ３５ 半導体領域 ３６ 半導体領域 ３７ 境界領域 ３８ 半導体領域 ３９ 周辺領域 １０１ 半導体基板 １０２ スペース部 １０３ 孤立部 １０４ ライン部 Ａ 素子形成領域Ｂ 配線領域 Ｃ 電源間容量素子 Ｄ₁ 拡散層対向形静電破壊用保護素子 Ｄ₂ クランプＭＯＳ形静電保護素子 Ｄ₃ ダイオード形静電破壊用保護素子 Ｑｎ，Ｑｐ ＭＯＳＦＥＴ Ｖｃｃ 電源 Ｖｓｓ 電源 ｔ₁ シリコン窒化膜厚 ｔ₂ シリコン窒化膜厚

Claims (8)

【特許請求の範囲】
1. 【請求項１】 浅溝素子分離構造と、前記浅溝素子分離
   構造に囲まれた半導体領域とを有する半導体基板の主面
   に、各々の最小加工寸法が異なる複数の素子形成領域を
   含む半導体集積回路装置であって、 前記素子形成領域間の境界領域の前記半導体基板の主面
   に、前記境界領域に隣接する前記素子形成領域と同等の
   密度、またはそれらの間の密度で前記半導体領域が形成
   されていることを特徴とする半導体集積回路装置。
2. 【請求項２】 浅溝素子分離構造と、前記浅溝素子分離
   構造に囲まれた半導体領域とを有する半導体基板の主面
   に、各々の最小加工寸法が異なる複数の素子形成領域を
   含む半導体集積回路装置であって、 前記素子形成領域内の素子密度が低い低密度素子領域の
   前記半導体基板の主面に、前記素子形成領域と同等の密
   度で前記半導体領域が形成されていることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置であ
   って、 前記低密度素子領域は、周辺回路領域内の配線領域であ
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、 前記半導体領域は、互いに１００μｍ以内の距離を隔て
   て形成されていることを特徴とする半導体集積回路装
   置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   集積回路装置であって、 前記半導体領域には、前記半導体基板への給電端子、半
   導体集積回路装置の電源安定化容量、または半導体集積
   回路装置の静電保護素子が形成されていることを特徴と
   する半導体集積回路装置。
6. 【請求項６】 半導体基板の主面に、浅溝素子分離構造
   と、前記浅溝素子分離構造に囲まれた半導体領域とを有
   する半導体集積回路装置であって、 前記半導体基板の任意の領域において前記半導体領域の
   密度が均一であることを特徴とする半導体集積回路装
   置。
7. 【請求項７】 半導体基板の主面に、浅溝素子分離構造
   と、前記浅溝素子分離構造に囲まれた半導体領域とを有
   する半導体集積回路装置の設計方法であって、 （ａ）半導体集積回路素子の活性領域をレイアウトする
   第１のステップと、 （ｂ）前記活性領域の密度が低い低密度領域を抽出する
   第２のステップと、 （ｃ）前記低密度領域にダミー領域を生成する第３のス
   テップと、 （ｄ）前記ダミー領域のパターンと前記活性領域のパタ
   ーンとを合成することにより前記半導体領域のパターン
   を生成する第４のステップと、 を含むことを特徴とする半導体集積回路装置の設計方
   法。
8. 【請求項８】 請求項７記載の半導体集積回路装置の設
   計方法であって、 前記活性領域間の距離が１００μｍ以上である場合に
   は、前記活性領域の密度が低い低密度領域であると判定
   することを特徴とする半導体集積回路装置の設計方法。