JP2001332706A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＧＩ応力の影響を軽減したペアトランジス
タを持つ半導体集積回路装置を提供する。 【解決手段】 差動形態で動作する第１と第２ＭＯＳＦ
ＥＴとを第１方向に並んで配置し、かかる第１と第２Ｍ
ＯＳＦＥＴからなる組の複数個を上記第１方向と直交す
る第２方向に配置し、上記第１ＭＯＳＦＥＴと隣接する
第１素子形成領域との間に設けられる第１ＳＧＩと、上
記第２ＭＯＳＦＥＴと隣接する２素子形成領域との間に
設けられる第２ＳＧＩのそれぞれにおいて、上記第１Ｓ
ＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向かう
応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの素
子形成領域に向かう応力との差を軽減するように上記第
２方向に延長してダミーの素子形成領域を設けて応力干
渉防止パターンとしての役割を持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばダイナミック型ＲＡＭ（ランダム・
アクセス・メモリ）のセンスアンプ部の素子レイアウト
技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】２５６Ｍビットのような記憶容量を持つ
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の
素子分離領域としてＳＧＩ（浅溝絶縁層）を用いるもの
がある。ＳＧＩでは、浅溝にシリコン酸化膜（ＳｉＯ
２）系ＣＶＤ膜を形成して素子分離領域として用いる。
このようなＤＲＡＭの例として、培風館発行「超ＬＳＩ
メモリ」伊藤著がある。

【０００３】

【発明が解決しようとする課題】図７には、本願発明に
先立って検討された２５６ＭビットのＤＲＡＭに用いら
れているセンスアンプ部の活性領域およびゲート電極の
配置が示されている。この配置では、ｎ型チャネルトラ
ンジスタが形成される領域とｐ型チャネルトランジスタ
が形成される領域のいずれの場合も、活性領域の左右に
おいて素子分離領域および別の活性領域の配置が異なっ
ている。つまり、ｎ型チャネルトランジスタは、メモリ
セルとの間にはシェアードスイッチ用のトランジスタが
配置され、他方にはパワースイッチ用のトランジスタが
配置される。ｐ型チャネルトランジスタは、上記ｎ型チ
ャネルトランジスタとの間に上記パワースイッチ用トラ
ンジスタが配置され、他方にはプリチャージ回路を構成
するトランジスタが配置される。

【０００４】同図の素子レイアウトパターンでは活性化
領域に斜線が付されており、構造断面ではそれと逆に素
子分離領域（ＳＧＩ）に斜線が付されている。ただし、
斜線の方向は互いに逆向になっている。上記ＳＧＩから
の圧縮応力は、素子分離幅やその配置によって異なって
くるため、上記ｎ型チャネルトランジスタが形成される
領域とｐ型チャネルトランジスタが形成される領域に加
わる圧縮応力は、活性領域の左右で異なってくる。通常
シリコン結晶は圧縮応力によってその特性が変化し、し
きい値電圧（以下、Ｖｔｈという）への影響としてみて
みると１００Ｍｐａの圧縮応力で１０数ｍＶ程度Ｖｔｈ
が低下する。

【０００５】したがって、上記活性領域の左右で圧縮応
力に差が生じると、ペアトランジスタにＶｔｈ差が生じ
てしまう。そのＶｔｈ差が、そのままセンスアンプの感
度を低下させる。例えば、キャパシタに蓄積された電荷
が接合リーク電流によって減少して電荷量が図３の実線
に示すような経時変化すると、ワード線を選択状態にし
た時に選ばれるビット線に現れる信号電圧は、図３の実
線に示すような経時変化を示す。ここで、経過時間は、
キャパシタに情報を書き込みワード線を非選択状態にし
た時から選択状態にした時までの時間である。すなわ
ち、センスアンプの感度と信号電圧が一致する時間が情
報保持時間に対応する。

【０００６】上記のようなＶｔｈ差がそのままセンス感
度となる場合、図３に示すように、情報保持時間が短く
なってしまう。この結果、リフレツシュに必要なサイク
ルを半分にしなければならなくなり、リフレッシュ特性
が劣化してしまう。以上のように、素子の微細化を進め
るとＳＧＩ応力の影響を受けて、ペアトランジスタのＶ
ｔｈ差が大きくなって、ペアトランジスタにオフセット
を生じしめてしまうことの結果、上記ＤＲＡＭのセンス
アンプにあってはリフレッシュ特性を急激に劣化させて
しまうことが本願発明者等の研究によって明らかにされ
た。

【０００７】この発明の目的は、ＳＧＩ応力の影響を軽
減したペアトランジスタを持つ半導体集積回路装置を提
供することにある。この発明の他の目的は、素子の微細
化を図りつつ、動作マージンの改善を図ったペアトラン
ジスタを持つ半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。差動形態で動作する第１と第２ＭＯＳ
ＦＥＴとを第１方向に並んで配置し、かかる第１と第２
ＭＯＳＦＥＴからなる組の複数個を上記第１方向と直交
する第２方向に配置し、上記第１ＭＯＳＦＥＴと隣接す
る第１素子形成領域との間に設けられる第１ＳＧＩと、
上記第２ＭＯＳＦＥＴと隣接する２素子形成領域との間
に設けられる第２ＳＧＩのそれぞれにおいて、上記第１
ＳＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向か
う応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの
素子形成領域に向かう応力との差を軽減するように上記
第２方向に延長してダミーの素子形成領域を設けて応力
干渉防止パターンとしての役割を持たせる。

【０００９】

【発明の実施の形態】図４には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。同図の各回路
は、上記半導体基板上での幾何学的な配置にほぼ合わせ
て描かれている。この実施例では、メモリアレイは、全
体として４個に分けられて、メモリバンク（Ｂａｎｋ）
０〜３を構成するようにされる。

【００１０】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路ＰＥＲ
Ｉが設けられる。この周辺回路ＰＥＲＩは、特に制限さ
れないが、ランダム・ロジック回路からなる各回路のレ
イアウトを合理的にするために、ランダム・ロジック回
路とボンディングパッドが並んで配置される。

【００１１】上記図示しないが周辺回路ＰＥＲＩの例と
しては、昇圧電圧発生回路とその動作を制御する制御回
路、外部電源電圧ＶＤＤＱを１／２に分圧して、差動回
路で構成された入力回路の参照電圧を形成する分圧回
路、入出力回路とそのクロックコントロール回路、Ｙプ
リデコーダとリード／ライトバッファ、周辺回路の動作
電圧を形成する降圧回路、ＶＰＰ電圧が所望の電圧であ
るか否かを検出するＶＰＰセンサ、上記降圧電圧ＶＰＥ
ＲＩを安定化する安定化容量、Ｘアドレスラッチ回路、
Ｙクロック回路、モードデコーダ／クロックバッファと
コマンド回路、Ｙカンウタとその制御回路、リフレッシ
ュ制御回路、ボンディングオプション回路、電源投入検
出回路等がある。

【００１２】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。

【００１３】上記メモリアレイの上記中間部分に沿って
前記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。特に制限されない
が、上記メモリアレイにおいて、上記チップ中央部分と
は反対側のチップ周辺側にＹデコーダＹＤＣが設けられ
る。

【００１４】上記中央側に配置されたメインアンプＭＡ
と周辺側に配置されたＹデコーダＹＤＣとにより上記４
分割されてなる各メモリアレイがそれぞれ挟さまれるよ
うに配置されるものである。この場合には、チップ中央
部には、縦方向と横方向に延長される配線チャンネルが
交差する部分が発生し、特に制限されないが、そこに安
定化容量Ｃが形成される。また、周辺回路等の隙間にも
分散して小さな容量値の安定化容量が適宜に設けられ
る。

【００１５】この実施例においては、上記中央側に配置
されたメインアンプＭＡと周辺側に配置されたＹデコー
ダＹＤＣとにより上記４分割されてなる各メモリアレイ
が挟さまれるように配置される。上記メモリアレイは、
その１つが拡大して示されているように、複数のサブア
レイ１５に分割される。かかるサブアレイ１５は、それ
を挟むように配置されたセンスアンプ領域１６、サブワ
ードドライバ領域１７に囲まれて形成される。上記セン
スアンプアンプ領域１６と、上記サブワードドライバ領
域１７の交差部は交差領域１８とされる。上記センスア
ンプ領域１６に設けられるセンスアンプは、シェアード
センス方式により構成され、メモリセルアレイの両端に
配置されるセンスアンプを除いて、センスアンプを中心
にして左右に相補ビット線が設けられ、左右いずれかの
メモリセルアレイの相補ビット線に選択的に接続され
る。

【００１６】１つのサブアレイ１５は、図示しないが例
えば５１２本のサブワード線と、それと直交する５１２
対からなる相補ビット線（又はデータ線）とにより構成
される。なお、サブアレイには不良ワード線又は不良ビ
ット線の救済のために予備のワード線及び予備の相補ビ
ット線も設けられるものである。上記１つのメモリアレ
イにおいて、上記サブアレイがワード線の配列方向に１
６個設けられるから、全体としての上記サブワード線は
約８Ｋ分設けられ、ビット線の配列方向に１６個設けら
れるから、相補ビット線は全体として約８Ｋ分設けられ
る。このようなメモリアレイが全体で４個設けられるか
ら、全体では４×８Ｋ×８Ｋ＝２５６Ｍビットのような
記憶容量を持つようにされる。

【００１７】上記１つのメモリアレイの分割されたサブ
アレイ１５毎にサブワードドライバ（サブワード線駆動
回路）１７が設けられる。サブワードドライバ１７は、
上記のようにメインワード線に対して１／１６の長さに
分割され、それと平行に延長されるサブワード線の選択
信号を形成する。この実施例では、メインワード線の数
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、相補ビット線方向
に４本からなるサブワード線を配置させる。このように
メインワード線方向には８本に分割され、及び相補ビッ
ト線方向に対して４本ずつが割り当てられたサブワード
線の中から１本のサブワード線を選択するために、メイ
ンワードドライバＭＷＤには図示しないサブワード選択
ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１８】図４のようなレイアウトを採用した場合に
おいて、Ｙアドレスが入力されると、アドレスバッファ
を通して上記メモリアレイの中間部に設けられた救済回
路、プリデコーダを介してチップの周辺側に配置された
ＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成
される。上記Ｙ選択信号より１つのサブアレイの相補ビ
ット線が選択されて、それと反対側のチップ中央部側の
メインアンプＭＡに伝えられ、増幅されて図示しない出
力回路を通して出力される。

【００１９】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。

【００２０】この実施例では、メモリアレイを挟んでメ
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。

【００２１】図５には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と交差
エリア１８に設けられる回路が例示的に示され、他はブ
ロック図として示されている。

【００２２】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャネル）には負のバックバイアス
電圧ＶＢＢが印加される。特に制限されないが、上記バ
ックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定
される。上記サブワード線ＳＷＬの選択レベルは、上記
ビット線のハイレベルに対して上記アドレス選択ＭＯＳ
ＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰ
Ｐとされる。

【００２３】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００２４】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたｎ型チャネ
ルの増幅ＭＯＳＦＥＴＱ５，Ｑ６及びｐ型チャネルの増
幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯ
Ｓラッチ回路で構成される。ｎ型チャネルＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。ｐ型チャネルＭＯＳＦＥＴＱ７とＱ８のソースは、
共通ソース線ＣＳＰに接続される。上記共通ソース線Ｃ
ＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥ
Ｔが接続される。ｎ型チャネルの増幅ＭＯＳＦＥＴＱ５
とＱ６のソースが接続された共通ソース線ＣＳＮには、
ｎ型チャネルのパワースイッチＭＯＳＦＥＴＱ１４によ
り接地電位に対応した動作電圧が与えられる。

【００２５】特に制限されないが、上記ｐ型チャネルの
増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通
ソース線ＣＳＰには、内部電圧ＶＤＬを供給するｎ型チ
ャネルのパワーＭＯＳＦＥＴＱ１５が設けられる。上記
ｎ型チャネルのパワーＭＯＳＦＥＴＱ１５のゲートに供
給されるセンスアンプ活性化信号ＳＡＰのハイレベルは
昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電
圧ＶＰＰは、約３．６Ｖであるので、上記ｎ型チャネル
ＭＯＳＦＥＴＱ１５を十分にオン状態してソース側から
内部電圧ＶＤＬに対応した電圧を出力させることができ
る。

【００２６】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００２７】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。

【００２８】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００２９】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたｎ
型チャネルＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯス
イッチ回路を介してメインアンプ６１の入力端子が接続
されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。

【００３０】上記ＩＯスイッチ回路は、Ｘ系のアドレス
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記ｎ型チャネル
ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにｐ型チャネル
ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成と
してもよい。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００３１】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤＱにより動作させられ、上記プ
リデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）により動作させられ、上記メインワードドライバ
１２は、昇圧電圧ＶＰＰにより動作させられる。このメ
インワードドライバ１２として、上記プリデコード信号
を受けるレベル変換機能付論理回路が用いられる。カラ
ムデコーダ（ドライバ）５３は、上記アドレスバフッァ
５１の時分割的な動作によって供給されるＹアドレス信
号を受けて、上記選択信号ＹＳを形成する。

【００３２】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から
供給される電源電圧ＶＤＤＱで動作させられる出力バッ
ファ６２を通して外部端子Ｄout から出力される。外部
端子Ｄinから入力される書き込み信号は、入力バッファ
６３を通して取り込まれ、同図においてメインアンプ６
１に含まれるライトアンプ（ライトドライバ）を通して
上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を
供給する。上記出力バッファ６２の入力部には、レベル
変換回路とその出力信号を上記クロック信号に対応した
タイミング信号に同期させて出力させるための論理部が
設けられる。

【００３３】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖ
にされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）は２．５Ｖに設定され、上記センスアンプの動作
電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選
択信号（昇圧電圧）は、３．６Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
上記外部端子から供給される電源電圧ＶＤＤＱは、第２
の形態として２．５Ｖのような低電圧にされてもよい。
このように低い電源電圧ＶＤＤＱのときには、降圧電圧
ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程
度と同じくしてもよい。

【００３４】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱに対して内部電
圧は、種々の実施形態を採ることができる。

【００３５】図６には、この発明が適用されるダイナミ
ック型ＲＡＭのセンスアンプ部の一実施例の回路図が示
されている。この実施例のＭＯＳＦＥＴに付された回路
記号は、前記図５に示したものと対応している。センス
アンプの単位回路を前記説明したようにｎ型チャネルＭ
ＯＳＦＥＴＱ５とＱ６及びｐ型チャネルＭＯＳＦＥＴＱ
７とＱ８から構成される。これらのラッチ形態のｎ型チ
ャネルＭＯＳＦＥＴＱ５とＱ６及びｐ型チャネルＭＯＳ
ＦＥＴＱ７とＱ８のソースは、前記同じサブアレイに対
応して設けられる図示しない他の同様なセンスアンプを
構成するｎ型チャネルＭＯＳＦＥＴ及びｐ型チャネルＭ
ＯＳＦＥＴのソースとをそれぞれ共通接続される共通ソ
ース線ＣＳＮとＣＳＰに接続される。

【００３６】上記共通ソース線ＣＳＮには、タイミング
信号ＳＡＮを受けるｎ型チャネルＭＯＳＦＥＴＱ１４を
介して動作電圧ＶＳＳＡが供給され、上記共通ソース線
ＣＳＰには、タイミング信号ＳＡＰを受けるｎ型チャネ
ルＭＯＳＦＥＴＱ１５を介して動作電圧ＶＤＬが供給さ
れる。この実施例では、上記センスアンプの一方の動作
電圧とされる接地電位ＶＳＳＡは、前記周辺回路等から
のノイズの影響を受けないようにするために、その接地
電位ＶＳＳとは分離された接地線により外部端子から供
給される接地電位が与えられる。つまり、センスアンプ
に与えられる接地電位ＶＳＳＡは、上記周辺回路や入出
力回路とは別に設けられた配線により外部端子から直接
的に回路の接地電位が与えられる。

【００３７】上記ラッチ回路の一対の入出力ノード（セ
ンスノード）ＳＡＴとＳＡＢには、それらを短絡するイ
コライズＭＯＳＦＥＴＱ１１と、ハーフプリチャージ電
圧ＶＢＬＲを上記センスノードＳＡＴとＳＡＢに伝える
プリチャージＭＯＳＦＥＴＱ９とＱ１０とからなるプリ
チャージ回路が設けられる。また、上記センスノードＳ
ＡＴとＳＡＢは、ゲートにカラム選択信号ＹＳが供給さ
れるカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介し
てローカル入出力線ＬＩＯＴとＬＩＯＢに接続される。
上記カラム選択信号ＹＳは、特に制限されないが、４対
のＬＩＯに対応した上記選択スイッチＭＯＳＦＥＴに共
通に供給される。そして、上記センスアンプ部を挟んで
左側に設けられる相補ビット線ＢＬＬＴ，ＢＬＬＢとの
間には、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２が
設けられ、右側に設けられる相補ビット線ＢＬＲＴとＢ
ＬＲＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ
３とＱ４が設けられる。

【００３８】上記シェアードスイッチＭＯＳＦＥＴＱ１
とＱ２のゲートには、制御信号ＳＨＬが供給され、上記
シェアードスイッチＭＯＳＦＥＴＱ３とＱ４のゲートに
は、制御信号ＳＨＲが供給される。上記センスアンプ部
の左側の相補ビット線ＢＬＬＴとＢＬＬＢとそれと直交
するように配置されたサブワード線ＳＷＬ１，ＳＷＬ２
等とのそれぞれの交点に前記のようなアドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミッ
ク型メモリセルが設けられる。同様に、上記センスアン
プ部の右側の相補ビット線ＢＬＲＴとＢＬＲＢとそれと
直交するように配置されたサブワード線ＳＷＬ３，ＳＷ
Ｌ４等とのそれぞれの交点に前記のようなアドレス選択
ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナ
ミック型メモリセルが設けられる。

【００３９】図１には、この発明に係るダイナミック型
ＲＡＭに用いられるセンスアンプ部の一実施例の構成図
が示されている。前記７と同様に同図の素子レイアウト
パターンでは活性化領域に斜線が付されており、構造断
面ではそれと逆に素子分離領域（ＳＧＩ）に斜線が付さ
れている。ただし、斜線の方向は互いに逆向になってい
る。この実施例では、図７と同様に同図の上側から順に
シェアードスイッチＭＯＳＦＥＴＱ１−２、プリチャー
ジ回路を構成するＭＯＳＦＥＴＱ９−１１、カラム選択
回路を構成するスイッチＭＯＳＦＥＴＱ１２−１３、Ｃ
ＭＯＳラッチ回路を構成するｐ型チャネル増幅ＭＯＳＦ
ＥＴＱ７−８、上記パワースイッチＭＯＳＦＥＴＱ１４
とＱ１５の形成領域を挟んでＣＭＯＳラッチ回路を構成
するｎ型チャネル増幅ＭＯＳＦＥＴＱ５−６、及びシェ
アードスイッチＭＯＳＦＥＴＱ３−４のように配置され
る。

【００４０】上記カラムスイッチＭＯＳＦＥＴＱ１２−
１３とｐ型チャネルＭＯＳＦＥＴＱ７−８の間に設けら
れる活性化領域は、ｐ型チャネルＭＯＳＦＥＴが形成さ
れる図示しないｎ型ウェル領域、及びｎ型チャネルＭＯ
ＳＦＥＴが形成される図示しないｐ型ウェル領域にＶＤ
Ｌ又はＶＳＳのようなバイアス電圧を与えるコンタクト
領域ＣＯＮＴとして用いられる。

【００４１】上記パワースイッチＭＯＳＦＥＴＱ１４と
Ｑ１５（同図ではそのうちの１つが示されている）は、
センスアンプ列に沿ってゲートが延長されるよう、例え
ば上記シェアードスイッチＭＯＳＦＥＴＱ１−２等に比
べてチャンネル幅が十分に大きく、言い換えるならば、
素子サイズが大きく形成されて大きな電流を流すことが
できるようにされる。このようにセンスアンプを駆動す
るパワースイッチＭＯＳＦＥＴをセンスアンプ列に分散
配置した場合には、センスノードとパワースイッチＭＯ
ＳＦＥＴとの間の距離が短くでき、サブアレイに設けら
れる複数のセンスアンプの動作タイミングを相互に均一
にすることができるとともに、クロスエリアを他の回路
（例えばメイン入出力線のサブ増幅回路）等を設けるた
めに有効利用することができる。

【００４２】図１に示すように、センスアンプを構成す
るｎ型チャネルトランジスタ及びｐ型チャネルトランジ
スタの活性領域の近傍に別の活性領域が設けられる。つ
まり、上記各トランジスタＱ５−６とＱ７−８が隣接す
る素子分離領域ＳＧＩにいわばダミーの活性化領域が応
力干渉防止パターンとして設けられる。断面構造におい
て、上記ダミーの活性化領域によってＳＧＩが分断され
ていることが判る。

【００４３】この実施例のように、センスアンプを構成
するトランジスタの活性領域の近傍に別の活性領域（応
力干渉防止パターン）を設けると、その周辺からの受け
る応力は別に設けた活性領域に影響するものとなる。つ
まり、センスアンプを構成するトランジスタの活性領域
への応力は、別に設けた活性領域との間のＳＧＩ応力で
殆ど決まることになる。すなわち、この実施例において
別に設けた活性領域である応力干渉防止用パターンは、
その周辺からの応力差を吸収するような役割を果たすも
のとなる。

【００４４】当然、センスアンプを構成するトランジス
タの活性領域と別に設けた活性領域との間のＳＧＩ応力
は、活性領域を別に設けない場合より大きくなる。しか
しながら、センスアンプを構成するトランジスタの活性
領域と別に設けた活性領域との間隔を同じにすれば、セ
ンスアンプを構成するトランジスタの活性領域左右で同
等の応力（応力中）となって、ペアＭＯＳＦＥＴＱ５と
Ｑ６及びＱ７とＱ８のＶｔｈ差を小さくすることができ
る。この結果、センスアンプのオフセットが低減でき、
その分感度が高くなって図３の特性図のように２０ｍＶ
程度までの信号をセンスすることができ、情報保持時間
を前記図７のレイアウトの場合に比べて約２倍も長くす
ることができる。

【００４５】基板表面が（１００）面方位から数°オフ
アングルを持った基板を用いた場合には、図２に示すよ
うに、ＳＧＩ側壁の傾きが上記トランジスタの活性領域
の両端で異なるものとなる。この場合には、側壁傾きが
大きい方のＳＧＩ幅を大きくし、側壁傾きが小さい方の
ＳＧＩ幅を相対的に小さくする。具体的には、上記のよ
うにダミーの活性化領域（応力干渉防止パターン）を設
ける位置を調整して、上記トランジスタの活性化領域に
対する傾きが大のときには上記ＳＧＩ幅を大きくし、傾
きが小の側ではＳＧＩ幅を小さく設定する。

【００４６】この理由は、上記ＳＧＩはその密度が粗で
あるために上記大きな応力を発生させる傾き大のＳＧＩ
は、その幅を大きくしてＳＧＩ自体で発生する応力を小
さくする。つまり、ＳＧＩ自体が応力を吸収してしまう
ので、その幅を大きくすることで予め発生する応力を小
さくしてトランジスタの活性化領域に与える応力を弱め
るものである。これに対して、傾き小のＳＧＩでは、Ｓ
ＧＩ幅を相対的に小さくして傾き小に見合った大き目の
応力を発生させて、上記活性化領域に与える応力のバラ
ンスを採るものである。

【００４７】上記のようにセンスアンプを構成するトラ
ンジスタの活性領域の近傍に、その周辺からの応力干渉
を少なくするために別の活性領域（応力干渉防止パター
ン又はダミー活性化領域）を設けことにより、活性領域
左右での応力起因のＶｔｈ差を小さくできる。その分セ
ンスアンプの感度を高めることができるので、図３に示
したように極端な情報保持時間の短縮を防止できる。そ
の結果、リフレッシュ特性劣化を防止することができ
る。本願発明者による回路シュミレーションにおいて
は、図７のようなセンスアンプのレイアウトでは約５０
ｍＶ程度あったペアトランジスタのＶｔｈ差を２０ｍＶ
程度以内にすることができ、情報保持時間を従来の１５
０ｍｓから３００ｍｓに約２倍に長くすることができ
た。

【００４８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 差動形態で動作する第１と第２ＭＯＳＦＥＴと
を第１方向に並んで配置し、かかる第１と第２ＭＯＳＦ
ＥＴからなる組の複数個を上記第１方向と直交する第２
方向に配置し、上記第１ＭＯＳＦＥＴと隣接する第１素
子形成領域との間に設けられる第１ＳＧＩと、上記第２
ＭＯＳＦＥＴと隣接する２素子形成領域との間に設けら
れる第２ＳＧＩのそれぞれにおいて、上記第１ＳＧＩか
ら上記第１ＭＯＳＦＥＴの素子形成領域に向かう応力
と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの素子形
成領域に向かう応力との差を軽減するように上記第２方
向に延長してダミーの素子形成領域を設けて応力干渉防
止パターンとしての役割を持たせることにより、上記第
１と第２ＭＯＳＦＥＴからなるペア素子のしきい値電圧
差を小さくすることができるという効果が得られる。

【００４９】（２） 上記に加えて、上記第１ＳＧＩの
上記第１ＭＯＳＦＥＴの素子形成領域に対する第１側壁
の傾きが、上記第２ＳＧＩの上記第２ＭＯＳＦＥＴの素
子形成領域に対する第２側壁の傾きより大きいとき、上
記第１ＳＧＩにおける応力干渉防止用パターンと上記第
１側壁との間の幅を、上記第２ＳＧＩにおける応力干渉
防止用パターンと上記第２側壁との間の幅に比べて大き
くすることにより、基板表面が（１００）面方位から数
°オフアングルを持った基板を用いた場合にも上記第１
と第２ＭＯＳＦＥＴからなるペア素子のしきい値電圧差
を小さくすることができるという効果が得られる。

【００５０】（３） 上記に加えて、複数のワード線と
複数の相補ビット線対と及びこれらのワード線と相補ビ
ット線対に対応して設けられた複数のダイナミック型メ
モリセルからなるメモリセルアレイを持つダイナミック
型ＲＡＭにおいて、上記第１ＭＯＳＦＥＴと第２ＭＯＳ
ＦＥＴを、ｎ型チャネルＭＯＳＦＥＴにより構成される
一対と、ｐ型チャネルＭＯＳＦＥＴにより構成される一
対とによってＣＭＯＳラッチ回路を構成するものとし、
上記複数の相補ビット線対の信号を増幅するセンスアン
プとすることにより、動作マージンの改善を図ることが
できるという効果が得られる。

【００５１】（４） 上記に加えて、上記ＣＭＯＳラッ
チ回路は上記メモリセルアレイの２つの間に配置し、上
記２つのメモリセルアレイの間には、上記ＣＭＯＳラッ
チ回路の他に、上記ビット線をプリチャージするプリチ
ャージ回路、上記２つのメモリセルアレイのビット線と
上記ＣＭＯＳラッチ回路の入出力ノードとの間に設けら
れる選択スイッチ回路、及び上記ＣＭＯＳラッチ回路の
入出力ノードと入出力線との間に設けられるカラムスイ
ッチ回路を設けことにより、高密度の回路レイアウトを
実現しつつ、動作マージンの改善、ひいてはメモリセル
の情報保持時間を長くすることができるという効果が得
られる。

【００５２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セン
スアンプは、前記のようなシェアードセンスアンプ方式
のものの他、ビット線とセンスアンプとが一対一に対応
して設けちらるもの、あるいは１交点方式のものにも同
様に適用することができる。この発明に係るペアＭＯＳ
ＦＥＴ（トランジスタ）は、前記のようなセンスアンプ
を構成するものの他、多数のペア素子が並んで配置され
る各種ＭＯＳＦＥＴ回路に広く利用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。差動形態で動作する第１と第２ＭＯＳ
ＦＥＴとを第１方向に並んで配置し、かかる第１と第２
ＭＯＳＦＥＴからなる組の複数個を上記第１方向と直交
する第２方向に配置し、上記第１ＭＯＳＦＥＴと隣接す
る第１素子形成領域との間に設けられる第１ＳＧＩと、
上記第２ＭＯＳＦＥＴと隣接する２素子形成領域との間
に設けられる第２ＳＧＩのそれぞれにおいて、上記第１
ＳＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向か
う応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの
素子形成領域に向かう応力との差を軽減するように上記
第２方向に延長してダミーの素子形成領域を設けて応力
干渉防止パターンとしての役割を持たせることにより、
上記第１と第２ＭＯＳＦＥＴからなるペア素子のしきい
値電圧差を小さくすることができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭに用いら
れるセンスアンプ部の一実施例を示す構成図である。

【図２】この発明の他の一実施例を示す概略形成領域断
面図である。

【図３】この発明を説明するためのメモリセルの情報記
憶特性図である。

【図４】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図５】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にし一実施例の回路図である。

【図６】この発明が適用されるダイナミック型ＲＡＭの
センスアンプ部の一実施例を示す回路図である。

【図７】本願発明に先立って検討された２５６Ｍビット
のＤＲＡＭに用いられているセンスアンプ部の構成図で
ある。

【符号の説明】

Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、ＸＤＣ…Ｘデコーダ、Ｙ
ＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＭＷＤ…メイ
ンワードドライバ、ＰＥＲＩ…周辺回路、ＲＯＷＰＤＣ
…Ｘ系プリデコーダ回路、ＲＯＷＲＥＤ…Ｘ系救済回
路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ回路、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、１５…サブアレイ、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
アリア、５１…アドレスバッファ、５２…プリデコー
ダ、１１…メインローデコーダ、１２…メインワードド
ライバ、５３…カラムデコーダ、６１…メインアンプ、
６２…入力バッファ、６３…出力バッファ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｆターム(参考） 5F032 AA34 BA08 CA23 5F048 AA07 AB01 AC03 BG11 5F083 AD00 GA12 GA30 LA03 LA10 NA01 ZA10 ZA28

Claims (4)

【特許請求の範囲】
1. 【請求項１】 差動形態で動作し、第１方向に並んで設
   けられる第１と第２ＭＯＳＦＥＴの複数組が上記第１方
   向と直交する第２方向に配置され、 上記第１ＭＯＳＦＥＴと隣接して設けられる第１素子形
   成領域との間に設けられる第１ＳＧＩと、 上記第２ＭＯＳＦＥＴと隣接して設けられる２素子形成
   領域との間に設けられる第２ＳＧＩとを備え、 上記第１と第２ＳＧＩのそれぞれにおいて、上記第１Ｓ
   ＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向かう
   応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの素
   子形成領域に向かう応力との差を軽減するように上記第
   ２方向に延長されるダミーの素子形成領域を応力干渉防
   止パターンとして設けてなることを特徴とする半導体集
   積回路装置。
2. 【請求項２】 請求項１において、 上記第１ＳＧＩの上記第１ＭＯＳＦＥＴの素子形成領域
   に対する第１側壁の傾きが、上記第２ＳＧＩの上記第２
   ＭＯＳＦＥＴの素子形成領域に対する第２側壁の傾きよ
   り大きいとき、上記第１ＳＧＩにおける応力干渉防止用
   パターンと上記第１側壁との間の幅を、上記第２ＳＧＩ
   における応力干渉防止用パターンと上記第２側壁との間
   の幅に比べて大きくしてなることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 請求項１又は２において、 複数のワード線と複数の相補ビット線対と及びこれらの
   ワード線と相補ビット線対に対応して設けられた複数の
   ダイナミック型メモリセルからなるメモリセルアレイを
   更に備え、 上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴは、ｎ型チャ
   ネルＭＯＳＦＥＴにより構成される一対と、ｐ型チャネ
   ルＭＯＳＦＥＴにより構成される一対とによってＣＭＯ
   Ｓラッチ回路を構成するものであり、上記複数の相補ビ
   ット線対の信号を増幅するセンスアンプを構成するもの
   であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記ＣＭＯＳラッチ回路は上記メモリセルアレイの２つ
   の間に配置され、 上記２つのメモリセルアレイの間には、上記ＣＭＯＳラ
   ッチ回路の他に、上記ビット線をプリチャージするプリ
   チャージ回路、上記２つのメモリセルアレイのビット線
   と上記ＣＭＯＳラッチ回路の入出力ノードとの間に設け
   られる選択スイッチ回路、及び上記ＣＭＯＳラッチ回路
   の入出力ノードと入出力線との間に設けられるカラムス
   イッチ回路を含むものであることを特徴とする半導体集
   積回路装置。