JP2006012942A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2006012942A
JP2006012942A JP2004184495A JP2004184495A JP2006012942A JP 2006012942 A JP2006012942 A JP 2006012942A JP 2004184495 A JP2004184495 A JP 2004184495A JP 2004184495 A JP2004184495 A JP 2004184495A JP 2006012942 A JP2006012942 A JP 2006012942A
Authority
JP
Japan
Prior art keywords
region
width
element isolation
formation region
dimension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004184495A
Other languages
English (en)
Other versions
JP4528561B2 (ja
Inventor
Yasutoshi Okuno
泰利 奥野
Masaru Yamada
雅留 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004184495A priority Critical patent/JP4528561B2/ja
Priority to US11/006,665 priority patent/US7446015B2/en
Publication of JP2006012942A publication Critical patent/JP2006012942A/ja
Application granted granted Critical
Publication of JP4528561B2 publication Critical patent/JP4528561B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】素子分離膜が形成された基板表面の平坦化を図るために設けるダミーパターンによって、素子形成領域が素子分離膜から受ける応力効果を低減できるようにし、また、応力効果を積極的に制御して素子の動作特性を向上できるようにする。
【解決手段】回路形成領域Ａの周囲には、素子分離領域２０が各活性領域１１に形成される素子の動作特性に影響を与える応力効果を緩和するための２μｍ以上の幅を持つ応力効果緩和領域Ｂが形成されている。応力効果緩和領域Ｂを含め回路形成領域Ａに形成される各ダミーパターン１２の平面寸法値は、回路形成領域Ａに形成される素子のうち縦方向及び横方向ごとに最も高い頻度で現われる寸法値である。また、ダミーパターン１２同士における間隔は、素子の製造上許される最小値に設定されている。
【選択図】 図５

Description

本発明は、複数の素子同士を互いに絶縁分離する素子分離膜が形成された半導体基板の表面を平坦化するためのダミーパターンを有する半導体装置及び半導体装置の製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び動作の高速化に伴って、ＬＯＣＯＳ（local oxidation of silicon）分離からトレンチ分離（ＳＴＩ：Shallow trench isolation）を用いる素子分離技術が活用されている。素子分離にトレンチ分離を用いると、従来のＬＯＣＯＳ分離と比較して、素子同士の間隔を小さくすることが可能とはなるものの、トレンチ分離技術を適用する際に必要な平坦化工程において、パターンの粗密によりディッシングと呼ばれるうねりが生じる。この平坦化を損なうディッシングを補正するために、パターン密度が比較的に疎な領域に、素子の活性領域として使用しない、いわゆるダミーパターンを形成する技術が、例えば特許文献１に提案されている。
特開平９−１０７０２８号公報（第４図）
しかしながら、半導体集積回路装置の微細化が進み、素子同士の間隔が小さくなると、素子又はダミーパターンの間隔に依存して、半導体基板に歪みや応力が生じるため、生じた歪みや応力によって、素子の動作特性に変動が生じるという問題がある。ここで、動作特性の変動とは、素子が電界効果トランジスタである場合には、しきい値電圧の変動、ドレイン電流の変動又はリーク電流の増大である。なお、本願明細書においては、基板の応力が素子の動作特性へ与える影響を応力効果と呼ぶ。
前記従来の問題に鑑み、本発明は、素子分離膜が形成された基板表面の平坦化を図るために設けるダミーパターンによって、素子形成領域（活性領域）が素子分離膜から受ける応力効果を低減できるようにすることを第１の目的とし、また、応力効果を積極的に制御（調整）して素子の動作特性を向上させることを第２の目的とする。
本願発明者らは、種々の検討を重ねた結果、半導体基板に形成される活性領域（ＯＤ：Oxide Definition）である素子形成領域及びそのダミー領域であるダミーパターンは、活性領域の周囲を取り巻く例えば絶縁性酸化膜からなる素子分離領域の幅（ＳＴＩ幅）が小さい程、活性領域が受ける応力が小さくなるという第１の知見を得ている。
また、複数の素子形成領域を含む回路形成領域の周囲に所定の幅を持たせて拡張すると、応力効果を緩和することができるという第２の知見をも得ている。ここでは、回路形成領域の周囲が拡張された領域を応力効果緩和領域と呼ぶ。
さらに、本願発明者らは、活性領域が素子分離領域から受ける応力は、該活性領域の幅（ＯＤ幅）とＳＴＩ幅とのいずれにも依存するという第３の知見を得ている。この第３の知見により、ＳＴＩ幅を製造上許される最小値に設定するだけではなく、応力を活性領域に積極的に生じさせることにより、素子の動作特性に所望の特性を与えることが可能となる。
第１の発明は、上記の第１の知見及び第２の知見に基づいてなされたものであり、第２の発明は、上記の第２の知見及び第３の知見に基づいてなされたものである。
具体的に、本発明に係る第１の半導体装置は、前記の第１の目的を達成するため、半導体基板に形成され、それぞれが素子分離領域に囲まれてなる複数の素子形成領域を有する回路形成領域を備え、回路形成領域の周囲には、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を緩和するための所定の幅を持つ応力効果緩和領域が形成されており、応力効果緩和領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて、素子形成領域と組成が同一である複数のダミーパターンが形成され、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であり、各ダミーパターン同士における所定の間隔は、素子の製造上許される最小値に設定されていることを特徴とする。
第１の半導体装置によると、回路形成領域の周囲に所定の幅で形成された応力効果緩和領域により、回路形成領域の周縁部に位置する素子形成領域に形成される素子は素子分離領域から受ける応力が緩和される。また、応力効果緩和領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて素子形成領域と組成が同一の複数のダミーパターンが形成されるため、素子分離領域形成後の平坦化処理においても、ディッシング等のうねりが生じることがない。その上、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値に設定されているため、回路形成領域に形成される素子の動作特性のばらつきが低減する。さらに、各ダミーパターン同士における所定の間隔すなわち素子分離幅は、素子の製造上許される最小値に設定されているため、第１の知見から、各活性領域が素子分離領域から受ける応力が小さくなるので、回路形成領域の全面にわたって応力効果を低減することができる。
また、本発明に係る第２の半導体装置は、前記の第２の目的を達成するため、半導体基板に形成され、それぞれが素子分離領域に囲まれてなる複数の素子形成領域を有する回路形成領域を備え、回路形成領域の周囲には、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を制御するための所定の幅を持つ応力効果制御領域が形成されており、応力効果制御領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて、素子形成領域と組成が同一である複数のダミーパターンが形成され、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であり、各ダミーパターン同士における所定の間隔は、各ダミーパターンが素子分離領域から受ける応力の該素子分離領域の幅寸法依存性に基づいて、素子分離領域が回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定されていることを特徴とする。
第２の半導体装置によると、回路形成領域の周囲に所定の幅で形成された応力効果制御領域により、回路形成領域の周縁部に位置する素子形成領域に形成される素子に対しても素子分離領域から受ける応力が制御される。また、応力効果緩和領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて素子形成領域と組成が同一の複数のダミーパターンが形成されるため、素子分離領域形成後の平坦化処理においても、ディッシング等のうねりが生じることがない。その上、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値に設定されているため、回路形成領域に形成される素子の動作特性のばらつきがなくなる。さらに、各ダミーパターン同士における所定の間隔は、各ダミーパターンが素子分離領域から受ける応力の該素子分離領域の幅寸法依存性に基づいて、素子分離領域が回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定されているため、第３の知見から、各活性領域が素子分離領域から受ける応力が均等化されるので、回路形成領域の全面にわたって応力効果を制御することができる。
第２の半導体装置において、素子分離領域の幅寸法依存性には、第３の知見であって、素子分離領域の幅寸法を一定とした場合に、ダミーパターン（素子形成領域を含む）の平面寸法が大きい程、一定の幅寸法を持つ素子分離領域がダミーパターンに対して与える応力が小さくなり、且つ、ダミーパターンの幅寸法を一定とした場合に、素子分離領域の幅寸法が小さい程、素子分離領域が一定の幅寸法を持つダミーパターンに対して与える応力が小さくなる関係を用いることが好ましい。
また、第２の半導体装置において、素子分離領域の幅寸法依存性には、第３の知見に基づいて導出された関係であって、所定の幅を持つ素子分離領域に囲まれ且つ所定の平面寸法を持つダミーパターン（素子形成領域を含む）が該素子分離領域から受ける応力を１として規格化し、規格化された応力を、素子分離領域の幅及びダミーパターンの幅の和に対するダミーパターンの幅の比に乗じた値が、ダミーパターンの幅に対して１次関数的に減少する関係を用いることが好ましい。このようにすると、ダミーパターン（素子形成領域）の幅及び素子分離領域の幅の一方の値を決定すれば他方の値が一意に決定されるため、素子分離領域から素子形成領域に対してその縦方向及び横方向ごとに所望の応力を生じさせることができる。
第１の半導体装置において、応力効果緩和領域における所定の幅は２μｍ以上であることが好ましい。
また、第２の半導体装置において、応力効果制御領域における所定の幅は２μｍ以上であることが好ましい。
本願発明者らは、第２の知見における検討結果から、半導体基板にシリコンを用いる場合には、複数の素子形成領域を有する回路形成領域の周囲に設ける応力効果緩和領域又は応力効果制御領域の幅寸法を２μｍ以上に設定する必要があることを確認している。
本発明に係る第１の半導体装置の製造方法は、半導体基板の主面を、それぞれが素子分離領域に囲まれた複数の素子形成領域を有する回路形成領域を設定する工程（ａ）と、半導体基板の主面における回路形成領域の周囲に、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を緩和するための応力効果緩和領域を所定の幅で設定する工程（ｂ）と、応力効果緩和領域を含む回路形成領域における素子形成領域を除く部分に、所定の平面寸法を持ち且つ互いに所定の間隔をおいて、素子形成領域と組成が同一である複数のダミーパターンを形成する工程（ｃ）とを備え、工程（ｃ）において、各ダミーパターンにおける所定の平面寸法値を、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値を求めるか又は所定の寸法値を設定すると共に、各ダミーパターン同士における所定の間隔を、素子の製造上許される最小値に設定することを特徴とする。
第１の半導体装置の製造方法によると、半導体基板の主面における回路形成領域の周囲に、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を緩和するための応力効果緩和領域を所定の幅で設定するため、回路形成領域の周縁部に位置する素子形成領域に形成される素子は素子分離領域から受ける応力が緩和される。また、応力効果緩和領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて素子形成領域と組成が同一の複数のダミーパターンを形成するため、素子分離領域形成後の平坦化処理においても、ディッシング等のうねりが生じることがない。その上、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値に設定するため、回路形成領域に形成される素子の動作特性のばらつきが低減する。さらに、各ダミーパターン同士における所定の間隔を、素子の製造上許される最小値に設定するため、第１の知見から、各活性領域が素子分離領域から受ける応力が小さくなるので、回路形成領域の全面にわたって応力効果を低減することができる。
本発明に係る第２の半導体装置製造方法は、半導体基板の主面を、それぞれが素子分離領域に囲まれた複数の素子形成領域を有する回路形成領域を設定する工程（ａ）と、半導体基板の主面における回路形成領域の周囲に、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を制御するための応力効果制御領域を所定の幅で設定する工程（ｂ）と、応力効果制御領域を含む回路形成領域における素子形成領域を除く部分に、所定の平面寸法を持ち且つ互いに所定の間隔をおいて、素子形成領域と組成が同一である複数のダミーパターンを形成する工程（ｃ）とを備え、工程（ｃ）は、各ダミーパターンにおける所定の平面寸法値を、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値を求めるか又は所定の寸法値を設定する工程と、各ダミーパターンが素子分離領域から受ける応力の該素子分離領域の幅寸法依存性を求める工程と、各ダミーパターン同士における所定の間隔を、素子分離領域の幅寸法依存性に基づいて、素子分離領域が回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定する工程とを含むことを特徴とする。
第２の半導体装置の製造方法によると、半導体基板の主面における回路形成領域の周囲に、素子分離領域が各素子形成領域に形成される素子の動作特性に影響を与える応力効果を制御するための応力効果制御領域を所定の幅で設定するため、回路形成領域の周縁部に位置する素子形成領域に形成される素子に対しても素子分離領域から受ける応力を制御することができる。また、応力効果制御領域を含む回路形成領域には、素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて素子形成領域と組成が同一の複数のダミーパターンを形成するため、素子分離領域形成後の平坦化処理においても、ディッシング等のうねりが生じることがない。その上、各ダミーパターンにおける所定の平面寸法値は、回路形成領域に形成される複数の素子のうち素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値に設定するため、回路形成領域に形成される素子の動作特性のばらつきが低減する。さらに、各ダミーパターン同士における所定の間隔を、各ダミーパターンが素子分離領域から受ける応力の該素子分離領域の幅寸法依存性に基づいて、素子分離領域が回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定するため、第３の知見から、各活性領域が素子分離領域から受ける応力が均等化されるので、回路形成領域の全面にわたって応力効果を制御することができる。
第２の半導体装置の製造方法において、素子分離領域の幅寸法依存性には、素子分離領域の幅寸法を一定とした場合に、ダミーパターンの平面寸法が大きい程、一定の幅寸法を持つ素子分離領域がダミーパターンに対して与える応力が小さくなり、且つ、ダミーパターンの幅寸法を一定とした場合に、素子分離領域の幅寸法が小さい程、素子分離領域が一定の幅寸法を持つダミーパターンに対して与える応力が小さくなる関係を用いることが好ましい。
また、第２の半導体装置の製造方法において、素子分離領域の幅寸法依存性は、所定の幅を持つ素子分離領域に囲まれ且つ所定の平面寸法を持つダミーパターンが所定の幅を持つ素子分離領域から受ける応力を１として規格化し、規格化された応力を、素子分離領域の幅及びダミーパターンの幅の和に対するダミーパターンの幅の比に乗じた値が、ダミーパターンの幅に対して１次関数的に減少する関係を用いることが好ましい。
第１の半導体装置の製造方法は、工程（ｂ）において、応力効果緩和領域における所定の幅は２μｍ以上であることが好ましい。
第２の半導体装置の製造方法は、工程（ｂ）において、応力効果制御領域における所定の幅は、２μｍ以上であることが好ましい。
本発明に係る第１の半導体装置及びその製造方法によると、複数の素子形成領域を有する回路形成領域において、基板応力が均一化されて応力効果が低減されることにより、回路形成領域に形成される素子の動作特性（デバイス特性）のばらつきを防止することができる。
本発明に係る第２の半導体装置及びその製造方法によると、本発明の第１の半導体装置及びその製造方法と同等の効果を得られる上に、回路形成領域の全面にわたって応力効果を制御することができるため、回路形成領域の素子形成領域に形成される各素子に所望の動作特性を与えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、上述した第１の知見及び第２の知見の検証結果を説明する。
図１は第１の知見であって、シリコン（Ｓｉ）からなる半導体基板に形成された活性領域（素子形成領域）がその周囲に位置する、酸化シリコン（ＳｉＯ2 ）からなる素子分離領域（ＳＴＩ）から受ける圧縮応力の素子分離の幅依存性を表わしている。ここでは、１つの活性領域（ＯＤ）の平面形状を一辺が２μｍの正方形状とし、測定方法には顕微ラマン分光法を用いている。図１に示すように、素子分離領域の分離幅を小さくする程、活性領域が受ける圧縮応力は小さくなることが分かる。
図２は第２の知見であって、シリコンからなる半導体基板に形成された活性領域（素子形成領域）がその周囲に位置する、酸化シリコンからなる素子分離領域（ＳＴＩ）から受ける圧縮応力の素子分離領域の位置依存性を表わしている。ここでは、１つの活性領域（ＯＤ）の平面寸法を長辺が１０μｍで短辺が３μｍの長方形状とし、互いに対向する短辺同士の一端部から他端部に向かって長辺と平行な中心線に沿って測定した。図２に示すように、活性領域においては、素子分離領域の端部から約２μｍまでの間の領域が素子分離領域からの影響を受けることが分かる。
以下、第１及び第２の知見に基づいた第１の実施形態に係る半導体装置の製造方法であって、活性領域のダミーであるダミーパターンの回路形成領域への配置方法を図面に基づいて説明する。
図３は本発明の第１の実施形態に係るダミーパターンの配置方法の処理フローを示し、図４は複数の活性領域（素子形成領域）１１及び該活性領域１１のダミーであるダミーパターンの配置対象である回路形成領域Ａの平面構成を示している。
まず、図３に示すように、第１ステップＳＴ１において、レイアウト上で配置対象となる領域を指定する。ここでは、図４に示すように、それぞれ素子分離領域（ＳＴＩ）２０に囲まれ且つ平面サイズが異なる複数の活性領域（素子形成領域）１１を含む回路形成領域Ａが指定されたとする。この指定された回路形成領域Ａに形成される各活性領域１１に対して応力効果が低減されるようにダミーパターンを配置する。
次に、図３の第２ステップＳＴ２において、第２の知見に基づいて回路形成領域Ａの平面サイズを縦方向及び横方向に共に例えば２μｍずつ拡大することにより、図４に示すように応力効果緩和領域Ｂを設定する。このように、指定された回路形成領域Ａの周囲を少なくとも２μｍ拡大することにより、回路形成領域Ａがその周囲の素子分離領域２０から受ける応力の影響を確実に低減することができる。図２に示したように、応力効果緩和領域Ｂの幅が２μｍ未満である場合には、回路形成領域Ａの周縁部において、回路形成領域Ａの周囲からの基板応力の影響を無視することができないため、本発明の応力効果が低減されるという効果は小さい。なお、ここでは、応力効果緩和領域Ｂの幅を縦方向と横方向とで同一の寸法値としたが、異なる値に設定してもよい。
次に、図３の第３ステップＳＴ３において、回路形成領域Ａに配置される活性領域１１の平面サイズとその出現頻度をレイアウト上のＸ方向及びＹ方向別に求める。第１の実施形態においては、回路形成領域Ａに形成されるすべての素子に対して応力効果が平均的に低減されるように、活性領域１１におけるＸ方向の長さの最頻値ＬODx 及びＹ方向の長さの最頻値ＬODy を抽出する。ここで、回路形成領域Ａにおいて、所定の平面サイズを有する活性領域１１に形成される素子に対して応力効果を低減をする場合には、その所定の平面サイズを持つ活性領域１１のＸ方向及びＹ方向のサイズを選択する。従って、この場合には、所定の平面サイズを持つ活性領域１１に形成される素子に対して応力効果が最も緩和されることになる。
次に、図３の第４ステップＳＴ４において、素子分離領域２０に複数のダミーパターンを配置する際の該ダミーパターン同士の間隔、すなわち互いに隣接するダミーパターン同士の間に位置することになる素子分離領域のＸ方向の幅及びＹ方向の幅（分離幅）を決定する。第１の知見によると、活性領域１１の平面サイズが一定である場合は、分離幅が小さい程、活性領域１１は素子分離領域２０から受ける応力が小さくなる。従って、分離幅を変えることによって、活性領域１１が受ける応力効果を低減するには、半導体装置を設計ルール又は製造上許される最小の分離幅をダミーパターン同士の間隔として、Ｘ方向でＬSTIx とし、Ｙ方向でＬSTIy として設定する。なお、ここでは、素子分離領域２０におけるＸ方向の幅ＬSTIx とＹ方向の幅ＬSTIy とは同一としている。
次に、図３の第５ステップＳＴ５において、図５に示すように、応力効果緩和領域Ｂを含む回路形成領域Ａに対して、第３ステップＳＴ３において決定された平面サイズである、それぞれＸ方向がＬODx で且つＹ方向がＬODy の複数のダミーパターン１２を、Ｘ方向の間隔ＬSTIx 及びＹ方向の間隔ＬSTIy で配置する。
比較用として図６に従来の回路形成領域Ａに複数のダミーパターン１２０を配置した平面構成を示す。図６に示すように、従来のダミーパターン１２０は、それぞれ平面寸法が異なる活性領域２２との間隔（分離幅）が大きい部分と小さい部分とが混在しており、これに対し、図５に示す本発明に係るダミーパターン１２は、各活性領域１１との間隔（分離幅）が回路形成領域Ａにおいてより均一となっていることが分かる。
このように、第１の実施形態によると、回路形成領域Ａの周囲に、素子分離領域２０が各活性領域（素子形成領域）１１に形成される素子の動作特性に影響を与える応力効果を緩和するための幅が２μｍ以上の応力効果緩和領域Ｂが形成されていること、該応力効果緩和領域Ｂを含む回路形成領域Ａには、活性領域１１を除く部分に平面寸法（ＬODx ，ＬODy ）を持ち且つ互いに間隔（ＬSTIx ，ＬSTIy ）をおいて、活性領域１１のダミーであって組成が活性領域１１と同一である複数のダミーパターン１２が形成されていること、各ダミーパターン１２の平面寸法（ＬODx ，ＬODy ）の値は、回路形成領域Ａに形成される複数の素子のうち活性領域１１における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であること、及び各ダミーパターン１２同士における間隔（ＬSTIx ，ＬSTIy ）は、素子の製造上許される最小値に設定されていることにより、回路形成領域Ａに形成される素子が受ける応力効果が確実に低減される。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、上述した第３の知見を得る検証結果を説明する。
図７は第３の知見であって、シリコンからなる半導体基板に形成された活性領域（ダミーパターンを含む）がその周囲に位置する、酸化シリコンからなる素子分離領域（ＳＴＩ）から受ける圧縮応力の素子分離の幅依存性を活性領域（ＯＤ）の幅寸法を１μｍ、２μｍ、５μｍ及び１０μｍの４通りで表わしている。図７からは、活性領域の幅寸法を一定とした場合に、該活性領域の平面寸法が大きい程、素子分離領域が活性領域に与える応力が小さくなり、逆に、活性領域の幅寸法を一定とした場合には、素子分離領域の幅寸法が小さい程、素子分離領域が活性領域に与える応力が小さくなることが分かる。
図８は、図７に示される関係から導出した関係であって、幅が１μｍの素子分離領域に囲まれ且つ一辺が２μｍの正方形状を有する活性領域（ＯＤ）が該素子分離領域から受ける応力を１として規格化し、規格化された応力を、素子分離領域と活性領域とを合わせた幅に該活性領域の幅が占める割合に乗じた値が、活性領域の幅を変数として１次関数的に減少する関係を表わしている。
ここでは、活性領域の幅を変数ｘとし、規格化された応力を素子分離領域と活性領域とを合わせた幅に該活性領域の幅が占める割合に乗じた値をｙとすると、最小２乗法によって、下記の近似式（１）を得ることができる。
ｙ＝−０．０６５４ｘ＋０．８３２６ …（１）
この近似式によって、活性領域の幅ｘを決定すると、規格化された応力ｙを算出することができ、また、規格化された応力ｙを決定すると、それぞれと対応する活性領域の幅ｘを算出することができる。
以下、第２及び第３の知見に基づいた第２の実施形態に係る半導体装置の製造方法であって、活性領域のダミーであるダミーパターンの回路形成領域への配置方法を図面に基づいて説明する。
図９は本発明の第２の実施形態に係るダミーパターンの配置方法の処理フローを示し、図１０は複数の活性領域（素子形成領域）１１及び該活性領域１１のダミーであるダミーパターンの配置対象である回路形成領域Ａの平面構成を示している。
まず、図９に示すように、第１ステップＳＴ１１において、レイアウト上で配置対象となる領域を指定する。ここでは、図１０に示すように、それぞれ素子分離領域（ＳＴＩ）２０に囲まれ且つ平面サイズが異なる複数の活性領域（素子形成領域）１１を含む回路形成領域Ａが指定されたとする。この指定された回路形成領域Ａの各活性領域１１に対して応力効果を制御できるようにダミーパターンを配置する。
次に、図９の第２ステップＳＴ１２において、第２の知見に基づいて回路形成領域Ａの平面サイズを縦方向及び横方向に共に例えば２μｍずつ拡大することにより、図１０に示すように応力効果制御領域Ｃを設定する。このように、指定された回路形成領域Ａの周囲を少なくとも２μｍ拡大することにより、回路形成領域Ａがその周囲の素子分離領域２０から受ける応力の影響を確実に制御することができる。図２に示したように、応力効果制御領域Ｃの幅が２μｍ未満である場合には、回路形成領域Ａの周縁部において、回路形成領域Ａの周囲からの基板応力を十分に制御することができない。なお、ここでは、応力効果制御領域Ｃの幅を縦方向と横方向とで同一の寸法値としたが、異なる値に設定してもよい。
次に、図９の第３ステップＳＴ１３において、回路形成領域Ａに配置される活性領域１１の平面サイズとその出現頻度をレイアウト上のＸ方向及びＹ方向別に求める。第２の実施形態においては、回路形成領域Ａに形成されるすべての素子に対して応力効果を平均的に制御できるように、活性領域１１におけるＸ方向の長さの最頻値ＬODx 及びＹ方向の長さの最頻値ＬODy を抽出する。ここで、回路形成領域Ａにおいて、応力効果を選択的に制御したい素子がある場合には、その素子を形成する活性領域１１のＸ方向及びＹ方向のサイズを選択する。従って、この場合には、選択された平面サイズを持つ活性領域１１に形成される素子に対して応力効果の制御が最も有効に働くことになる。
次に、図９の第４ステップＳＴ１４及び第５ステップＳＴ１５において、素子分離領域２０に複数のダミーパターンを配置する際の該ダミーパターン同士の間隔、すなわち互いに隣接するダミーパターン同士の間に位置することになる素子分離領域２０のＸ方向の幅及びＹ方向の幅（分離幅）を決定する。第３の知見によると、上述した近似式（１）により、ダミーパターンのサイズと分離幅とを所望の規格化応力に基づいて導出することにより、回路形成領域Ａにおいて所望の応力を得ることができる。従って、ここでは、素子分離領域２０から活性領域１１に付与したい応力値（ＩStress）をあらかじめ決定しておき、決定した所望の応力値から、素子分離領域２０の分離幅をダミーパターン同士の間隔として、Ｘ方向にはＬSTIx として、Ｙ方向にはＬSTIy としてそれぞれ算出する。
次に、図９の第６ステップＳＴ１６において、図１１に示すように、応力効果制御領域Ｃを含む回路形成領域Ａに対して、第３ステップＳＴ１３において決定された平面サイズである、それぞれＸ方向がＬODx で且つＹ方向がＬODy の複数のダミーパターン１２を、Ｘ方向の間隔ＬSTIx 及びＹ方向の間隔ＬSTIy で配置する。
このように、第２の実施形態によると、回路形成領域Ａの周囲に、素子分離領域２０が各活性領域（素子形成領域）１１に形成される素子の動作特性に影響を与える応力効果を制御可能とするための幅が２μｍ以上の応力効果制御領域Ｃが形成されていること、該応力効果制御領域Ｃを含む回路形成領域Ａには、活性領域１１を除く部分に平面寸法（ＬODx ，ＬODy ）を持ち且つ互いに間隔（ＬSTIx ，ＬSTIy ）をおいて、活性領域１１のダミーであって組成が活性領域１１と同一である複数のダミーパターン１２が形成されていること、各ダミーパターン１２の平面寸法（ＬODx ，ＬODy ）の値は、回路形成領域Ａに形成される複数の素子のうち活性領域１１における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であること、及び各ダミーパターン１２同士における間隔（ＬSTIx ，ＬSTIy ）は、素子分離領域２０から活性領域１１に付与したい応力値（ＩStress）を得られるように設定されていることにより、回路形成領域Ａに形成される素子が受ける応力効果が制御される。
ここで、応力効果の制御対象は、素子が電界効果トランジスタである場合には、しきい値電圧の制御、ドレイン電流の制御又はリーク電流の抑止等である。
本発明に係る半導体装置及びその製造方法は、複数の素子形成領域を有する回路形成領域において、基板応力が均一化されて応力効果が低減されることにより、回路形成領域に形成される素子の動作特性のばらつきを防止し、また応力効果を制御可能とするという効果を有し、複数の素子同士を絶縁分離する素子分離膜を有する基板表面の平坦化に用いられるダミーパターンを設けた半導体装置及び半導体装置の製造方法等として有用である。
本発明の第１の知見であって、シリコン基板に形成された活性領域がその周囲に位置する素子分離領域から受ける圧縮応力の素子分離の幅依存性を表わすグラフである。 本発明の第１の知見であって、シリコン基板に形成された活性領域がその周囲に位置する素子分離領域から受ける圧縮応力の素子分離領域の位置依存性を表わすグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法であってダミーパターンの配置方法を示すフロー図である。 本発明の第１の実施形態に係る半導体装置の製造方法であってダミーパターンを配置する前の応力効果緩和領域を含む回路形成領域を示す平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法であってダミーパターンを配置した後の応力効果緩和領域を含む回路形成領域を示す平面図である。 比較用であって、従来のダミーパターンを配置した後の回路形成領域を示す平面図である。 本発明の第３の知見であって、シリコン基板に形成された活性領域がその周囲に位置する素子分離領域から受ける圧縮応力の素子分離の幅依存性を活性領域の幅寸法を４通りに変えて測定した結果を表わすグラフである。 図７に示される関係から導出され、規格化された応力を素子分離領域と活性領域とを合わせた幅に該活性領域の幅が占める割合に乗じた値の活性領域の幅依存性を表わすグラフである。 本発明の第２の実施形態に係る半導体装置の製造方法であってダミーパターンの配置方法を示すフロー図である。 本発明の第２の実施形態に係る半導体装置の製造方法であってダミーパターンを配置する前の応力効果制御領域を含む回路形成領域を示す平面図である。 本発明の第２の実施形態に係る半導体装置の製造方法であってダミーパターンを配置した後の応力効果制御領域を含む回路形成領域を示す平面図である。
符号の説明
Ａ 回路形成領域
Ｂ 応力効果緩和領域
Ｃ 応力効果制御領域
１１ 活性領域（素子形成領域）
１２ ダミーパターン
１２０ ダミーパターン
２０ 素子分離領域（ＳＴＩ）

Claims (12)

  1. 半導体基板に形成され、それぞれが素子分離領域に囲まれてなる複数の素子形成領域を有する回路形成領域を備え、
    前記回路形成領域の周囲には、前記素子分離領域が前記各素子形成領域に形成される素子の動作特性に影響を与える応力効果を緩和するための所定の幅を持つ応力効果緩和領域が形成されており、
    前記応力効果緩和領域を含む前記回路形成領域には、前記素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて、前記素子形成領域と組成が同一である複数のダミーパターンが形成され、
    前記各ダミーパターンにおける前記所定の平面寸法値は、前記回路形成領域に形成される複数の素子のうち前記素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であり、
    前記各ダミーパターン同士における前記所定の間隔は、前記素子の製造上許される最小値に設定されていることを特徴とする半導体装置。
  2. 半導体基板に形成され、それぞれが素子分離領域に囲まれてなる複数の素子形成領域を有する回路形成領域を備え、
    前記回路形成領域の周囲には、前記素子分離領域が前記各素子形成領域に形成される素子の動作特性に影響を与える応力効果を制御するための所定の幅を持つ応力効果制御領域が形成されており、
    前記応力効果制御領域を含む前記回路形成領域には、前記素子形成領域を除く部分に所定の平面寸法を持ち且つ互いに所定の間隔をおいて、前記素子形成領域と組成が同一である複数のダミーパターンが形成され、
    前記各ダミーパターンにおける前記所定の平面寸法値は、前記回路形成領域に形成される複数の素子のうち前記素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値又は所定の寸法値であり、
    前記各ダミーパターン同士における前記所定の間隔は、前記各ダミーパターンが前記素子分離領域から受ける応力の該素子分離領域の幅寸法依存性に基づいて、前記素子分離領域が前記回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定されていることを特徴とする半導体装置。
  3. 前記素子分離領域の幅寸法依存性は、
    前記素子分離領域の幅寸法を一定とした場合に、前記ダミーパターンの平面寸法が大きい程、前記一定の幅寸法を持つ素子分離領域が前記ダミーパターンに対して与える応力が小さくなり、且つ、前記ダミーパターンの幅寸法を一定とした場合に、前記素子分離領域の幅寸法が小さい程、前記素子分離領域が前記一定の幅寸法を持つダミーパターンに対して与える応力が小さくなる関係であることを特徴とする請求項２に記載の半導体装置。
  4. 前記素子分離領域の幅寸法依存性は、
    所定の幅を持つ前記素子分離領域に囲まれ且つ所定の平面寸法を持つ前記ダミーパターンが前記所定の幅を持つ前記素子分離領域から受ける応力を１として規格化し、規格化された応力を、前記素子分離領域の幅及び前記ダミーパターンの幅の和に対する前記ダミーパターンの幅の比に乗じた値が、前記ダミーパターンの幅に対して１次関数的に減少する関係であることを特徴とする請求項２に記載の半導体装置。
  5. 前記応力効果緩和領域における前記所定の幅は、２μｍ以上であることを特徴とする請求項１に記載の半導体装置。
  6. 前記応力効果制御領域における前記所定の幅は、２μｍ以上であることを特徴とする請求項２に載の半導体装置。
  7. 半導体基板の主面を、それぞれが素子分離領域に囲まれた複数の素子形成領域を有する回路形成領域を設定する工程（ａ）と、
    前記半導体基板の主面における前記回路形成領域の周囲に、前記素子分離領域が前記各素子形成領域に形成される素子の動作特性に影響を与える応力効果を緩和するための応力効果緩和領域を所定の幅で設定する工程（ｂ）と、
    前記応力効果緩和領域を含む前記回路形成領域における前記素子形成領域を除く部分に、所定の平面寸法を持ち且つ互いに所定の間隔をおいて、前記素子形成領域と組成が同一である複数のダミーパターンを形成する工程（ｃ）とを備え、
    前記工程（ｃ）において、
    前記各ダミーパターンにおける前記所定の平面寸法値を、前記回路形成領域に形成される複数の素子のうち前記素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値を求めるか又は所定の寸法値を設定すると共に、
    前記各ダミーパターン同士における前記所定の間隔を、前記素子の製造上許される最小値に設定することを特徴とする半導体装置の製造方法。
  8. 半導体基板の主面を、それぞれが素子分離領域に囲まれた複数の素子形成領域を有する回路形成領域を設定する工程（ａ）と、
    前記半導体基板の主面における前記回路形成領域の周囲に、前記素子分離領域が前記各素子形成領域に形成される素子の動作特性に影響を与える応力効果を制御するための応力効果制御領域を所定の幅で設定する工程（ｂ）と、
    前記応力効果制御領域を含む前記回路形成領域における前記素子形成領域を除く部分に、所定の平面寸法を持ち且つ互いに所定の間隔をおいて、前記素子形成領域と組成が同一である複数のダミーパターンを形成する工程（ｃ）とを備え、
    前記工程（ｃ）は、
    前記各ダミーパターンにおける前記所定の平面寸法値を、前記回路形成領域に形成される複数の素子のうち前記素子形成領域における縦方向及び横方向ごとに最も高い頻度で現われる寸法値を求めるか又は所定の寸法値を設定する工程と、
    前記各ダミーパターンが前記素子分離領域から受ける応力の該素子分離領域の幅寸法依存性を求める工程と、
    前記各ダミーパターン同士における前記所定の間隔を、前記素子分離領域の幅寸法依存性に基づいて、前記素子分離領域が前記回路形成領域に対してその縦方向及び横方向ごとに所定の応力を生じさせる寸法値に設定する工程とを含むことを特徴とする半導体装置の製造方法。
  9. 前記素子分離領域の幅寸法依存性は、
    前記素子分離領域の幅寸法を一定とした場合に、前記ダミーパターンの平面寸法が大きい程、前記一定の幅寸法を持つ素子分離領域が前記ダミーパターンに対して与える応力が小さくなり、且つ、前記ダミーパターンの幅寸法を一定とした場合に、前記素子分離領域の幅寸法が小さい程、前記素子分離領域が前記一定の幅寸法を持つダミーパターンに対して与える応力が小さくなる関係であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記素子分離領域の幅寸法依存性は、
    所定の幅を持つ前記素子分離領域に囲まれ且つ所定の平面寸法を持つ前記ダミーパターンが前記所定の幅を持つ前記素子分離領域から受ける応力を１として規格化し、規格化された応力を、前記素子分離領域の幅及び前記ダミーパターンの幅の和に対する前記ダミーパターンの幅の比に乗じた値が、前記ダミーパターンの幅に対して１次関数的に減少する関係であることを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記工程（ｂ）において、前記応力効果緩和領域における前記所定の幅は、２μｍ以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記工程（ｂ）において、前記応力効果制御領域における前記所定の幅は、２μｍ以上であることを特徴とする請求項８に記載の半導体装置の製造方法。
JP2004184495A 2004-06-23 2004-06-23 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP4528561B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004184495A JP4528561B2 (ja) 2004-06-23 2004-06-23 半導体装置及び半導体装置の製造方法
US11/006,665 US7446015B2 (en) 2004-06-23 2004-12-08 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004184495A JP4528561B2 (ja) 2004-06-23 2004-06-23 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006012942A true JP2006012942A (ja) 2006-01-12
JP4528561B2 JP4528561B2 (ja) 2010-08-18

Family

ID=35504738

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004184495A Expired - Fee Related JP4528561B2 (ja) 2004-06-23 2004-06-23 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7446015B2 (ja)
JP (1) JP4528561B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258374A (ja) * 2012-06-14 2013-12-26 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246061A1 (en) * 2007-04-03 2008-10-09 United Microelectronics Corp. Stress layer structure
US8649209B1 (en) * 2011-03-25 2014-02-11 Altera Corporation Memory element circuitry with reduced oxide definition width

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01289264A (ja) * 1988-05-17 1989-11-21 Toshiba Corp 半導体装置
JPH09107028A (ja) * 1995-08-31 1997-04-22 Samsung Electron Co Ltd 半導体装置の素子分離方法
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
JP2001144171A (ja) * 1999-11-17 2001-05-25 Nec Corp 半導体装置およびその製造方法
JP2001332706A (ja) * 2000-05-19 2001-11-30 Hitachi Ltd 半導体集積回路装置
JP2003068845A (ja) * 2001-08-23 2003-03-07 Seiko Epson Corp 半導体装置およびその製造方法
JP2004356374A (ja) * 2003-05-29 2004-12-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4068340B2 (ja) 2001-12-17 2008-03-26 エルピーダメモリ株式会社 半導体集積回路装置
JP4401097B2 (ja) * 2003-03-28 2010-01-20 株式会社ルネサステクノロジ 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01289264A (ja) * 1988-05-17 1989-11-21 Toshiba Corp 半導体装置
JPH09107028A (ja) * 1995-08-31 1997-04-22 Samsung Electron Co Ltd 半導体装置の素子分離方法
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
JP2001144171A (ja) * 1999-11-17 2001-05-25 Nec Corp 半導体装置およびその製造方法
JP2001332706A (ja) * 2000-05-19 2001-11-30 Hitachi Ltd 半導体集積回路装置
JP2003068845A (ja) * 2001-08-23 2003-03-07 Seiko Epson Corp 半導体装置およびその製造方法
JP2004356374A (ja) * 2003-05-29 2004-12-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258374A (ja) * 2012-06-14 2013-12-26 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050285217A1 (en) 2005-12-29
US7446015B2 (en) 2008-11-04
JP4528561B2 (ja) 2010-08-18

Similar Documents

Publication Publication Date Title
JP7089656B2 (ja) ナノワイヤ又はナノシートトランジスタデバイスのトランジスタ遅延を制御する方法
US8896067B2 (en) Method of forming finFET of variable channel width
US9857677B2 (en) Dummy patterns
TWI672815B (zh) 金氧半導體電晶體與形成閘極佈局圖的方法
JP5252743B2 (ja) トランジスタ性能に対するシャロートレンチアイソレーション（ｓｔｉ）の応力変動を低減するダミーフィル
US7811893B2 (en) Shallow trench isolation stress adjuster for MOS transistor
TW201521118A (zh) 鰭式場效電晶體之製作方法及其結構
JP2002261244A (ja) 半導体装置及びその製造方法
JP2009004481A (ja) ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
TWI399857B (zh) 半導體裝置
US20160260636A1 (en) Method for fabricating semiconductor device
JP4488837B2 (ja) 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム
JP4528561B2 (ja) 半導体装置及び半導体装置の製造方法
JP2006196617A (ja) 半導体装置の製造方法とその方法で製造した半導体装置
CN113380784B (zh) 集成电路的布局设计制造方法
US9208276B1 (en) Method for generating layout pattern
US7932178B2 (en) Integrated circuit having a plurality of MOSFET devices
JP5527964B2 (ja) 半導体装置の製造方法及び半導体装置
JP2004335497A (ja) 半導体装置の製造方法
CN109920846B (zh) 晶体管及其形成方法、存储器
JP2008124466A (ja) ライン抵抗ばらつきを伴う配線構造
JP2003241362A (ja) 半導体装置及び半導体装置の製造方法
US8575034B2 (en) Fabricating method of semiconductor element
TWI469304B (zh) 電路佈局結構及縮小積體電路佈局的方法
JP2009081453A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100518

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100607

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees