TW201521118A - 鰭式場效電晶體之製作方法及其結構 - Google Patents

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Abstract

本發明係關於一種鰭式場效電晶體之製作方法及其結構，其利用額外之光罩定義形成高矽鰭高度之區域，利用對絕緣層的多次蝕刻來達成具有矽鰭之間存在高低差異的結構，其可結合現有的矽基底鰭式場效電晶體製程而有效克服電子通道寬度量子化效應的問題，提升鰭式場效電晶體的性能。

Description

鰭式場效電晶體之製作方法及其結構
本發明係關於一種製作鰭式場效電晶體之方法及其結構，尤指一種使用額外光罩而使鰭式場效電晶體(FinFET)能具有不同之矽鰭高度，以有效減少電子通道寬度量子化效應之一種鰭式場效電晶體之製作方法及其結構。
鰭式場效電晶體是一種新穎的多重閘道之立體式電晶體，其實現了重大的效能提升並降低功耗，遠勝過既有的互補式金氧半導體(CMOS)等平面式元件。在鰭式場效電晶體當中，元件的閘道環繞包裹著通道，這樣可以獲致更佳的電子特性、提供更低臨界電壓和更高效能，以及減少洩漏與動態功耗。
鰭式場效電晶體係以鰭狀結構在立體空間上的特殊性讓摩爾定律得以延續，其迥然不同於過去倚賴電晶體在平面空間上所致力的線性微縮。當平面式電晶體縮小到20奈米以下時，會降低通道閘極(Gate)控制效果，造成汲極(Drain)到源極(Source)的漏電流增加，並引發不必要的短通道效應(Short Channel Effect)，而電晶體也會進入不當關閉狀態，進而增加電子裝置待機耗電量。所幸立體式的鰭式電晶體技術出現後發揮作用，在鰭式場效電晶體結構中，由於通道被三層閘極包覆，可更有效壓制關閉狀態漏電流。
不過，立體式的鰭式場效電晶體亦帶來一些設計上的改變，特別是在以往平面式電晶體的領域中，可任意改變電晶體之寬度而管理驅動電流，但鰭式場效電晶體就不能如此，其只能透過新增或減少鰭狀結構的數量來改變驅動電流，並且是以整數增加或減少，也就是所謂的寬度量子化(Width Quantization)的問題。
美國專利公開號US 20080128797一案曾揭示了一種具有多重鰭高之鰭式場效電晶體，其所製作之鰭式場效電晶體當中，係具有不同高度之鰭狀結構，此種結構之目的在於不改變鰭狀結構的特性之下，讓驅動電流的變化不是以整數倍為之，也就是改善寬度量子化的問題。其係使用不同厚度之氧植入光罩而控制半導體層在不同區塊所被植入之氧原子數量，然後經由燒結而形成特定結構之埋氧化層(Buried Oxide Layer)，再一次性移除非埋氧化層，取得具有不同暴露高度之鰭狀結構。
此種透過不同鰭高而改善寬度量子化效應的方法係為一種相當有效的手段，惟如何結合現有的矽基底鰭式場效電晶體製程，而開發一種能夠大量製造、排除使用困難度高或成本較高之半導體技術，以在完全相容於現有半導體電路製造的流程下有效提升鰭式場效電晶體的性能，即是本發明所要解決的問題。
本發明之主要目的，係提供一種鰭式場效電晶體之製作方法，其透過額外增加一道光罩之程序，使得鰭式場效電晶體結構當中的絕緣層之深度出現具有變化之落差，讓暴露出的矽鰭因距離絕緣層之長度不同而有高鰭、短鰭之分別。
本發明之另一目的，係提供一種鰭式場效電晶體之製作方法，其透過額外光罩製程之參與而讓矽鰭的長度產生了非均一性之變化，因此讓鰭式場效電晶體的有效寬度(effective width)能夠有更線性的選擇，改善寬度量子化的效應。
本發明之再一目的，係提供一種鰭式場效電晶體之製作方法，其透過額外光罩製程之參與，致使鰭式場效電晶體在相同的佈局寬度(layout width)之下，可藉由高鰭所具有的較高鰭高、較短鰭寬之結構特性，使得單一鰭式場效電晶體在平面上所占有之面積減少；這在製作諸如靜態隨機存取記憶體(Static Random Access Memory, SRAM)等電子元件時，不需要先進微影技術，而是基於更密集之佈局的可行性增加，就可對其作進一步的元件微縮化。
本發明之更一目的，係提供一種鰭式場效電晶體之結構，其在矽鰭底部與絕緣層的接面處具有突出的錐體結構(Taper)，使得鰭式場效電晶體的有效寬度進一步可透過不同鰭高之矽鰭所被錐體結構覆蓋的高度差異為變異參數，讓有效寬度在控制上能夠更靈活，更有效地改善寬度量子化的效應。
為了達到上述之目的，本發明揭示了一種鰭式場效電晶體之製作方法及其結構，其在步驟上係包含：蝕刻一矽基板，於該矽基板形成複數個等高之矽鰭；設置一絕緣層於該矽基板之上，並暴露該些矽鰭；以及使用一光罩而部分蝕刻該絕緣層，使該絕緣層形成具有高低差之一第一區塊和一第二區塊；其中，於該第一區塊以及該第二區塊，所暴露於該絕緣層之外之該些矽鰭之矽鰭高度係為不同。而基於此製作方法，更可在進一步使用額外光罩之下，形成異於前述第一區塊和第二區塊之其他區塊，使矽鰭高度有更多的變化。而在結構上，其則在濕蝕刻的處理下，於矽鰭與絕緣層之接面處具有錐體結構，並且不同的鰭高之矽鰭能依其被具有不同之錐體高度之錐體結構所覆蓋之高度，而提供更為線性的有效寬度；依此製程之步驟處理而製備之新穎結構，即可讓鰭式場效電晶體的演進獲致突破性的發展。
1‧‧‧矽基板
11‧‧‧矽鰭
2‧‧‧絕緣層
21‧‧‧第一區塊
22‧‧‧第二區塊
23‧‧‧第三區塊
24‧‧‧第四區塊
3‧‧‧光罩
31‧‧‧第一光阻層
32‧‧‧第二光阻層
4‧‧‧介電層
5‧‧‧閘極
6‧‧‧圖案化遮罩
7‧‧‧錐體結構
W‧‧‧矽鰭寬度
H、H1、H2、H3、H4‧‧‧矽鰭高度
T1、T2、T4‧‧‧錐體高度

第一圖：其係為本發明一較佳實施例之步驟流程圖；
第二圖：其係為本發明中，設置圖案化遮罩於矽基板上之結構示意圖；
第三圖：其係為本發明中，經蝕刻矽基板而形成複數個等高之矽鰭之結構示意圖；
第四圖：其係為本發明中，設置絕緣層於矽基板上之結構示意圖；
第五圖：其係為本發明中，蝕刻絕緣層而暴露矽鰭之結構示意圖；
第六圖：其係為本發明中，使用光罩而部分蝕刻絕緣層之結構示意圖；
第七圖：其係為本發明中，絕緣層形成具有高低差之第一區塊和第二區塊之結構示意圖；
第八圖：其係為本發明中，變更光罩位置而再次部分蝕刻絕緣層之結構示意圖；
第九圖：其係為本發明中，絕緣層形成具有高低差之第一區塊、第二區塊和第三區塊之結構示意圖；
第十圖：其係為本發明所製作之鰭式場效電晶體之結構示意圖；以及
第十一圖：其係為本發明中，錐體結構及其錐體高度之結構示意圖；以及
第十一圖：其係為本發明中，厚度非為漸層變化之絕緣層2之結構示意圖。
為使本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：
首先，請參考第一圖，其係揭示了本發明在步驟上的技術特徵，其係包含步驟：
步驟S1：蝕刻一矽基板，於該矽基板形成複數個等高之矽鰭；
步驟S2：設置一絕緣層於該矽基板之上，並暴露該些矽鰭；
步驟S3：使用一光罩而部分蝕刻該絕緣層，使該絕緣層形成具有高低差之一第一區塊和一第二區塊；以及
步驟S4：變更該光罩之位置而部分蝕刻該絕緣層，使該絕緣層進一步形成一第三區塊，該第一區塊、該第二區塊以及該第三區塊之間係具有高低差。
於本發明中，其關鍵步驟在於額外的至少一道光罩處理，以降低寬度量子化的問題，讓設計人員可不必僅透過新增或減少矽鰭數量來改變驅動電流，而可以透過本發明所揭示之方法來實現矽鰭之間的佈局寬度(Layout Width)非以整數倍率為差異之目的。
在本發明的操作過程中，鰭式場效電晶體在結構上的變化則請先參考第二圖。於步驟S1中，本發明係先行蝕刻矽基板1，而此矽基板1所要蝕刻出的矽鰭寬度W和位置會先透過設置圖案化遮罩6於矽基板1之上而預先設定。蝕刻後的矽基板1則如第三圖所示，其於被蝕刻之一面形成複數個突起之鰭狀結構，其即為鰭式場效電晶體所發揮立體化之功能之矽鰭11。此些矽鰭11之矽鰭高度H在此階段係為相同。
接著請參考第四圖，矽基板1經蝕刻而形成矽鰭11之一面會設置絕緣層2，通常是透過沉積的方式讓氧化物材料覆蓋於矽基板1之上並遮蔽該些矽鰭11，例如使用高密度電漿化學氣相沉積法(HDPCVD)讓二氧化矽沉積於矽基板1之上。
接著蝕刻此絕緣層2，使原本被覆蓋之矽鰭11得以暴露於絕緣層2之外，如第五圖所示，且其因未蝕刻掉的絕緣層2存在而使其矽鰭高度H有所縮減。此時所剩餘之絕緣層2係填充於矽鰭11之間的溝槽而作為淺溝槽絕緣(Shallow Trench Isolation, STI)之用途。
在一般鰭式場效電晶體之製作方法中，所暴露之矽鰭11之結構因為相等，故其佈局寬度，也就是兩倍之矽鰭高度H與一倍之矽鰭寬度W之總和，在各個矽鰭之間係為相等，使得驅動電流的改變單純是受矽鰭11的數量增減而有固定倍率之影響。然而，本發明之製程會進一步對矽鰭高度H做改變，以降低上述關於寬度量子化效應的影響程度。
請參考第六圖和第七圖，其係先設置一光罩3，透過經光罩3而圖案化之第一光阻層31於部分之絕緣層2之上，並同時覆蓋該區域之矽鰭11，然後進行蝕刻，使未受第一光阻層31所覆蓋之絕緣層2被部分移除；此蝕刻可為乾蝕刻或濕蝕刻，特別是透過濕蝕刻可取得錐體結構而更有效地改善寬度量子化的效應(後詳述)。經過此部分蝕刻處理，絕緣層2即形成具有高低差之第一區塊21以及第二區塊22，同時讓位於第一區塊21和第二區塊22之矽鰭11的矽鰭高度H存在差異。
藉由額外使用光罩3，原本製程上所形成之固定矽鰭高度H即不再具有一致性。以第六圖為例，當以第一區塊21當中之矽鰭高度H1 為習知技藝中所慣用之標準高度時，第二區塊22當中較短之矽鰭高度H2 即可視為矽鰭高度H1 之進一步分割，使鰭式場效電晶體的有效寬度(Effective Width)/佈局寬度之比值能夠更趨近於平面式金氧半場效電晶體所具有的正比曲線。
舉例而言，當第一區塊21當中之矽鰭11為習知技藝慣用之標準模型，且其單一矽鰭11之佈局寬度為0.06um時，一般之鰭式場效電晶體僅能視矽鰭的數量而提供0.06um、0.12um、0.18um、…等規格，但若有第二區塊22之矽鰭11做搭配，在其單一矽鰭11之佈局寬度為0.02um時，就能產生0.06um、0.08um、0.10um、…等規格，以更線性的形式減輕寬度量子化的影響。
請參考第八圖，本發明所揭示的方法能更進一步提供一種較前述具有更靈活、高實用性之鰭式場效電晶體結構；其係變更光罩3之位置而再次部分蝕刻絕緣層2；如圖所示，其係在移除第六圖之第一光阻層31後，塗佈第二光阻層32於絕緣層2之上，此第二光阻層32與第一光阻層31受光罩3的面積大小、圖案或位置係不相同而產生差異，因此不會對絕緣層2發生完全重複的蝕刻處理。經過此次再蝕刻，使絕緣層2至少會進一步形成一第三區塊23，且原有之第一區塊21以及第二區塊22會與第三區塊23之間具有高低差。
請參考第九圖，在第一區塊21、第二區塊22以及第三區塊23之間，本發明方法所製作之鰭式場效電晶體所暴露於絕緣層2之外之矽鰭11之矽鰭高度H係為不同。其中，第一區塊21和第二區塊22當中的矽鰭高度H1 和H2 皆在第二光阻層32的遮蔽之下沒有變化，而絕緣層2於第三區塊23之深度則在多重蝕刻之處理下與第一區塊21和第二區塊22不同，可為介於前述兩者之間或是更深(如第四區塊24，其與第三區塊23為可交替之區塊)，因此可獲得新的矽鰭高度H3 (或矽鰭高度H4 )作為搭配選擇，提供更為線性之佈局寬度，讓設計人員在控制鰭式場效電晶體的驅動電流時有更佳的靈活性。
本發明所揭示之步驟容許使用額外一次或多次的光罩而讓絕緣層被蝕刻之深度具有高低變化，致使所暴露出的矽鰭具有不同之矽鰭高度；搭配不同矽鰭高度之組合，所製作的鰭式場效電晶體就可表現出近似於平面式金氧半場效電晶體的佈局寬度任意性，可以有效大幅降低電子通道寬度量子化效應對電路的影響。
當架構完成所設計之矽鰭結構後，如第十圖所示，接著就可設置一介電層4於該些矽鰭11之上以降低漏電流，然後再將閘極5設置於介電層4之上；此階段為相當成熟的沉積技術，換言之，本發明可完全相容於現有之鰭式場效電晶體製作技術，並不會造成元件製作的困難度增加，只要增加光罩之次數以及光罩之間的形式變化即可。
第十一圖係為本發明進一步透過蝕刻絕緣層之過程中所產生的錐體結構而讓鰭式場效電晶體的有效寬度有更多的變化。如圖所示，本發明所製作之鰭式場效電晶體除了前述之矽基板1、位於矽基板1之上而具有多個區塊(放大擷取第一區塊21、第二區塊22以及第四區塊24為例)之絕緣層2，以及自矽基板1向上延伸而穿透絕緣層2的矽鰭11以外，在本發明採用濕蝕刻處理之下，絕緣層2與矽鰭11接面之處會環繞地存在複數個錐部結構7，這些錐部結構7會覆蓋住矽鰭11靠近底部之一部分。
由於佈局寬度的計算上是兩倍之矽鰭高度H與一倍之矽鰭寬度W之總和，但在本發明存在錐部結構7的影響下，佈局寬度必須考量到部分的矽鰭已被錐部結構7遮蔽，因此每一矽鰭高度H都需先扣除錐體高度。進一步而言，本發明經過多次光罩而讓絕緣層2產生具有高低差不同之區塊，此些區塊之間的錐部結構7之錐體高度又係為不同，例如第十一圖在第一區塊21、第二區塊22以及第四區塊24在不同的濕蝕刻處理後，控制其產生的錐部結構7之錐體高度T1 、T2 以及T4 各自不同，使佈局寬度的設計規劃上有更大的靈活性，可以取得更多的有效寬度，或者是藉由錐體高度的介入而減少所需要的黃光製程次數，提高產品的良率，並且降低製作上的難度，實現量產的目的。上述錐部結構7本身的高寬比係介於1:0.2~1:5之範圍之間。
第十二圖所示之結構，係為本發明所開發之新穎製程所能製備之特殊結構樣式；如圖所示，其中的絕緣層2基於額外之光罩所為之黃光處理而形成具有高低差之第一區塊21、第二區塊22以及第三區塊23，三個區塊的其中之一者可低於相鄰兩側的區塊。如圖中所示之第一區塊21，該處之絕緣層2的厚度係小於相鄰於兩側之第二區塊22以及第三區塊23，使絕緣層2本身之厚度變化呈現非漸層之不規則起伏。此種在結構上的靈活性，係基於本發明所揭示之製造方法在控制光罩位置之自由度很高，因此可提供更多元且更符合需求之有效寬度，徹底改善電子通道寬度量子化的問題。
而除了改善電子通道寬度量子化的問題以外，以製作靜態隨機存取記憶體(SRAM)為例，此電子元件係包含六個電晶體，而本發明可透過多次光罩處理而在六個矽鰭高度H之間具有高低差之下，讓較高之矽鰭11有縮減其矽鰭寬度W之空間，進而在減少矽鰭寬度W而減少所占用之平面面積之下，可減少靜態隨機存取記憶體約20%之元件尺寸大小，係為開發系統單晶片(System on Chip, SoC)之一大突破性進展。
綜上所述，本發明詳細揭示了一種鰭式場效電晶體之製作方法及其結構，其提供多重鰭高之設計概念和由光罩定義不同鰭高位置，並且有效利用經蝕刻而產生之錐體結構作為調整有效寬度之變數，有別於傳統單一鰭高之鰭式場效電晶體元件的製作方法，而可以有效減少電子通道寬度量子化效應的問題。本發明利用現有的矽基底鰭式場效電晶體製程，只須額外一張光罩定義高矽鰭高度之區域，利用淺溝槽絕緣(STI)的過蝕刻來達成。利用本發明所生產之鰭式場效電晶體元件結構，可以應用於生產出大容量的內嵌式靜態隨機儲存記憶體晶胞設計，在所有製程和現有半導體產業製造技術完全相容，並可以重覆大量製造之下，配合其良好的效能，總結而言，本發明無疑提供了一種充分展現經濟價值之一種鰭式場效電晶體結構之製作方法。
惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
1‧‧‧矽基板
11‧‧‧矽鰭
2‧‧‧絕緣層
21‧‧‧第一區塊
22‧‧‧第二區塊
23‧‧‧第三區塊
24‧‧‧第四區塊
W‧‧‧矽鰭寬度
H1、H2、H3、H4‧‧‧矽鰭高度

Claims (18)

  1. 一種鰭式場效電晶體之製作方法，其係包含步驟：
    蝕刻一矽基板，於該矽基板形成複數個等高之矽鰭；
    設置一絕緣層於該矽基板之上，並暴露該些矽鰭；以及
    使用一光罩而部分蝕刻該絕緣層，使該絕緣層形成具有高低差之一第一區塊和一第二區塊；其中，於該第一區塊以及該第二區塊，暴露於該絕緣層之外之該些矽鰭之矽鰭高度係為不同，且該些矽鰭與該絕緣層之接面處，經該部分蝕刻而形成複數個錐部結構，該些錐部結構環繞並覆蓋該些矽鰭之部分。
  2. 如申請專利範圍第1項所述之方法，其中於形成該第一區塊和該第二區塊之後，更包含一步驟：變更該光罩之位置而部分蝕刻該絕緣層，使該絕緣層進一步形成一第三區塊，該第一區塊、該第二區塊以及該第三區塊之間係具有高低差。
  3. 如申請專利範圍第2項所述之方法，其中於該第一區塊、該第二區塊或該第三區塊中，任一區塊之內所具有之該些矽鰭之矽鰭高度係為相同。
  4. 如申請專利範圍第1項所述之方法，其中於該第一區塊之該些矽鰭之矽鰭高度，係大於該第二區塊之該些矽鰭之矽鰭高度。
  5. 如申請專利範圍第2項所述之方法，其中該第三區塊之深度，係介於該第一區塊以及該第二區塊之間。
  6. 如申請專利範圍第2項所述之方法，其中該第三區塊之深度，係大於該第一區塊以及該第二區塊。
  7. 如申請專利範圍第1或2項所述之方法，其中於部分蝕刻該絕緣層時，係塗佈一光阻層於該絕緣層之上。
  8. 如申請專利範圍第2項所述之方法，其中於變更該光罩之位置而部分蝕刻該絕緣層之步驟中，該光罩之面積大小或圖案亦有變更。
  9. 如申請專利範圍第1項所述之方法，其中於變更該光罩之位置而部分蝕刻該絕緣層之步驟之後，更包含步驟：設置一介電層於該些矽鰭之上。
  10. 如申請專利範圍第9項所述之方法，其中於設置該介電層於該些矽鰭之上之步驟後，更包含步驟：設置一閘極於該介電層之上。
  11. 如申請專利範圍第1項所述之方法，其中於使用該光罩而部分蝕刻該絕緣層之步驟中，其蝕刻方法係包含乾蝕刻或濕蝕刻。
  12. 如申請專利範圍第2項所述之方法，其中於使用變更該光罩之位置而部分蝕刻該絕緣層之步驟中，其進一步形成一第四區塊，該第一區塊、該第二區塊、進一步形成一第三區塊，該第一區塊、該第二區塊、該第三區塊以及該第四區塊之間係具有高低差，且暴露於該絕緣層之外之該些矽鰭之矽鰭高度於不同區塊係為不同。
  13. 一種鰭式場效電晶體之結構，其係包含：
    一矽基板；
    一絕緣層，其係覆蓋於該矽基板之上，該絕緣層係包含一第一區塊以及一第二區塊，該第一區塊以及該第二區塊之間係具有高低差；
    複數個矽鰭，其係自該矽基板向上延伸而穿透該絕緣層；以及
    複數個錐部結構，其係環繞於該些矽鰭與該絕緣層之接面處，並覆蓋該些矽鰭之部分；其中，於該第一區塊以及該第二區塊，暴露於該絕緣層之外之該些矽鰭之矽鰭高度係為不同。
  14. 如申請專利範圍第13項所述之結構，其中該絕緣層更包含一第三區塊，該第三區塊係相鄰於該第一區塊或該第二區塊，且該第三區塊與該第一區塊以及該第二區塊之間係具有高低差。
  15. 如申請專利範圍第14項所述之結構，其中於該第一區塊、該第二區塊以及該第三區塊之間，所暴露於該絕緣層之外之該些矽鰭之矽鰭高度係為不同。
  16. 如申請專利範圍第14項所述之結構，其中於該第一區塊、該第二區塊以及該第三區塊之間，位於該些矽鰭與該絕緣層之接面之該些錐部結構之錐體高度係為不同。
  17. 如申請專利範圍第13項所述之結構，其中該些錐部結構之高寬比係介於1:0.2~1:5。
  18. 如申請專利範圍第14項所述之結構，其中於該第一區塊、該第二區塊以及該第三區塊所組成之群組中，其中之一者之絕緣層厚度係小於相鄰於兩側之另外兩者之絕緣層厚度。
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