CN106409681B - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

Info

Publication number
CN106409681B
CN106409681B CN201610556719.2A CN201610556719A CN106409681B CN 106409681 B CN106409681 B CN 106409681B CN 201610556719 A CN201610556719 A CN 201610556719A CN 106409681 B CN106409681 B CN 106409681B
Authority
CN
China
Prior art keywords
fin
power consumption
fins
trench isolation
shallow trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610556719.2A
Other languages
English (en)
Other versions
CN106409681A (zh
Inventor
埃米·马哈德夫·沃克
谢贺捷
董祥厚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106409681A publication Critical patent/CN106409681A/zh
Application granted granted Critical
Publication of CN106409681B publication Critical patent/CN106409681B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明的实施例提供了一种用于在晶圆上制造半导体器件的方法，包括：图案化晶圆上的多个鳍部；形成围绕多个鳍部的浅沟槽隔离区；以及蚀刻STI区以形成具有鳍高度的多个鳍部，从而使得半导体器件具有期望的功耗。多个鳍部分别对应于半导体器件的多个finFET。

Description

用于制造半导体器件的方法
技术领域
本发明实施例涉及半导体领域，更具体地涉及用于制造半导体器件的方法。
背景技术
本发明涉及一种用于制造半导体器件的方法，并且更具体地涉及一种根据finFET的鳍高度来调整半导体器件的功耗的方法。
用于超大规模集成(ULSI)电路的主要半导体技术是平面型金属氧化物半导体场效应晶体管(MOSFET)技术。为了节能，按比例缩小平面型晶体管的栅极长度和宽度。因为减小了平面型晶体管的栅极长度，所以平面型晶体管可面临一种问题：栅极大致不能控制沟道的通/断状态。由于具有短沟道长度的晶体管导致栅极控制的降低的现象被称为短沟道效应。此外，按比例缩小平面型晶体管的宽度还影响了晶体管的阈值电压，其被称为窄宽度效应。因此，发展鳍式场效应晶体管(finFET)以缓解上述问题，例如，窄沟道效应和短沟道效应。
发明内容
本发明的实施例提供了一种用于在晶圆上制造半导体器件的方法，所述方法包括：图案化所述晶圆上的多个鳍部；形成围绕所述多个鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有鳍高度的所述多个鳍部，从而使得所述半导体器件具有期望的功耗；其中，所述多个鳍部分别对应于所述半导体器件的多个finFET。
本发明的实施例还提供了一种用于在晶圆上制造finFET的方法，所述方法包括：图案化所述晶圆上的鳍部；形成围绕所述鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有鳍高度的所述鳍部，从而使得所述finFET具有期望的功耗；其中，所述鳍高度是从所述浅沟槽隔离区的表面至所述鳍部的顶面的长度。
本发明的实施例还提供了一种用于调节半导体器件的功耗的方法，所述方法包括：图案化所述晶圆上的多个鳍部；形成围绕所述多个鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有多个不同鳍高度的所述多个鳍部，以用于调节所述半导体器件的所述功耗；其中，所述多个鳍部对应于所述半导体器件的多个finFET。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1是示出了根据一些实施例的finFET的立体图的示图。
图2是示出了根据一些实施例的在晶圆上制造半导体器件的方法的流程图。
图3是根据一些实施例的晶圆上的多个鳍部的截面图。
图4是根据一些实施例的晶圆上的多个鳍部和STI区的截面图。
图5是根据一些实施例的晶圆上的多个鳍部、STI区和掩模的截面图。
图6是根据一些实施例的晶圆上的多个暴露的鳍部的截面图。
图7是根据一些实施例的晶圆上的暴露的鳍部和多个栅极堆叠件的截面图。
图8是示出了根据一些实施例的用于在晶圆上制造半导体器件的方法的流程图。
图9是根据一些实施例的晶圆上的鳍部的截面图。
图10是根据一些实施例的晶圆上的鳍部和STI区的截面图。
图11是根据一些实施例的晶圆上鳍部、STI区和掩模的截面图。
图12是根据一些实施例的晶圆上的暴露的鳍部的截面图。
图13是根据一些实施例的晶圆上的暴露的鳍部和栅极堆叠件的截面图。
图14是示出了根据一些实施例的用于在晶圆上制造半导体器件的方法的流程图。
图15是根据一些实施例的晶圆上的多个鳍部的截面图。
图16是根据一些实施例的晶圆上的多个鳍部和多个STI区的截面图。
图17是根据一些实施例的晶圆上的多个鳍部、多个STI区和多个掩模的截面图。
图18是根据一些实施例的晶圆上的多个暴露的鳍部的截面图。
图19是根据一些实施例的晶圆上的多个暴露的鳍部和多个栅极堆叠件的截面图。
具体实施方式
下列公开内容提供了用于实现所提供主题的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
以下详细地讨论了实施例的制造和使用。然而，应该意识到，本发明提供了诸多能够在多种特定环境中体现的可适用的发明构思。所讨论的特定实施例仅说明了制造和使用本发明的特定方式，且不限于本发明的范围。
此外，在此可使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”、“左边的”以及“右边的”等的空间关系术语，以易于描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。应该理解，当一个元件被称为“连接至”或“耦合至”另一元件时，其可直接连接至或耦合至其他元件，或可存在中间元件。
在本发明中，提出一种实施finFET的功率调整的有效方式。功率调整适用于在半导体制造工艺期间不改变用于制造芯片的掩模组的情况下调整芯片的功耗和/或性能。在不改变finFET的沟道长度的情况下，通过全局或局部调节finFET的鳍高度来进行finFET的功率调整。当晶圆上的所有finFET的鳍高度按比例缩小了相同的量级时，该调节被称为全局调节。当晶圆上的finFET的一部分的鳍高度按比例缩小了一定量级时，并且晶圆上的finFET的另一部分的鳍高度按比例缩小了另一种量级时，该调节被称为局部调节。
图1是示出了根据一些实施例的finFET 100的立体图的示图。finFET100包括鳍部102和栅极堆叠件104。形成围绕鳍部102的下部的STI(浅沟槽隔离)区103，而从STI区103暴露出鳍部102的上部。栅极堆叠件104形成在顶面105的一部分、鳍部102的侧壁106、107的一部分和STI区103的顶面108的一部分的上方。栅极堆叠件104可包括栅极电介质和栅电极。栅极电介质形成在顶面105的一部分、鳍部102的侧壁106、107的一部分和STI区103的顶面108的一部分的上方。栅电极形成在栅极电介质上方，用以将电压信号传导至栅极电介质以使finFET 100导通。栅极电介质可以是一种或多种绝缘材料的组合。栅电极可以是一种或多种金属的组合和/或半导体材料。栅极堆叠件104，或更具体地，栅极电介质，具有栅极长度Lg，其也被称为沟道长度。鳍部102具有鳍宽度Fw。鳍高度Fh是从STI区103的顶面108至鳍部102的顶面105的长度。finFET 100的漏极区109和源极区110是鳍部102的从栅极堆叠件104的两侧延伸的部分。通过注入鳍部102轻掺杂漏极区109和源极区110。应该注意，finFET100只是用于讨论本发明的发明部件的简单说明。本领域的普通技术人员将会意识到，还包括其他功能层。
finFET 100的有效或总宽度是鳍宽度Fw和两倍的鳍高度Fh的总长度，表示为下列等式(1)：
Wf＝Fw+2*Fh (1)
因此，通过改变鳍部102的鳍高度Fh同时保持鳍宽度Fw不变可调节finFET 100的有效宽度Wf。较高的鳍高度将导致finFET 100产生较高的电流密度。然而，较高的鳍高度还将导致较高的栅极电容，这样导致finFET100的较高的功耗。在应用中，具有短鳍高度的由finFET实施的半导体器件用于超低耗(ULP)应用，然而具有高鳍高度的由finFET实施的半导体器件用于高性能或高功率应用。因此，在设计半导体器件方面，半导体器件中具有作为调整finFET的鳍高度的附加功率调谐旋钮。半导体器件可以是单个芯片。
具体地，对于诸如数字电路的半导体器件而言，在操作期间有功功耗Pa是数字电路的功耗。有功功耗Pa与数字电路的净电容(net capacitance)C、电源V和操作频率f成正比，如下列关系(2)所示：
Pa∝CV2f (2)
操作频率f可被认为是数字电路的速度。根据等式(2)，当净电容C降低时，有功功耗Pa也降低。
此外，数字电路的操作频率f与数字电路的驱动电流I成正比，并且操作频率f与净电容C和电源V成反比，如下列关系(3)所示：
Figure BDA0001050301840000051
当净电容C降低时，操作频率f增大。
净电容C可被认为是finFET的栅极电容Cg和数字电路中的寄生负载电容Cp之和，如下列等式(4)所示：
C＝Cg+Cp (4)
finFET的栅极电容Cg与finFET的栅极长度Lg和有效宽度Wf成正比，如下列关系(5)所示：
Cg∝Wf*Lg*Cox (5)
Cox表示finFET的栅极的每单元面积的氧化物电容。根据等式(1)，有效宽度Wf与finFET的鳍部的鳍高度Fh成正比。因此，当finFET的鳍高度Fh减小时，有效宽度Wf也减小。然后，栅极电容Cg也降低。
此外，对于单个finFET而言，finFET的驱动电流Id与finFET的有效宽度Wf成正比，如下列关系(6)所示：
Id∝Wf (6)
当按比例缩小finFET的鳍高度Fh时，finFET的驱动电流Id和栅极电容Cg也按比例缩小相同的量级。
因此，对于数字电路而言，当降低了数字电路中的finFET的鳍高度Fh时，数字电路的有功功耗Pa也降低。然而，数字电路的操作频率f可保持不变或可仅略微偏离。这是因为数字电路的操作频率f与驱动电流I成正比且与关系(3)所示的净电容C成反比。因此，当数字电路中的finFET的鳍高度Fh降低时，数字电路的有功功耗Pa也降低而数字电路的性能不一定受很大影响。
根据等式或关系(1)-(6)，当设计由finFET技术实施的具有特定功能或性能的半导体器件时，半导体器件能被制造成具有带有任意期望的长度的finFET，以调整或设定半导体器件的功耗。例如，当在服务器或桌面中应用半导体器件时，半导体器件可被制造成具有高鳍部finFET以便具有高功耗。再例如，当在超低耗(ULP)或物联网(IoT)应用中应用半导体器件时，半导体器件可被制造成具有短鳍部finFET以便具有低功耗。再例如，当在正常应用(例如，移动装置)中应用半导体器件时，半导体器件可被制造成具有正常鳍部finFET以便具有正常功耗。因此，半导体器件中的finFET的鳍高度可用作有效旋钮以调节半导体器件的功耗从而适应不同的应用。
图2是示出了根据一些实施例的用于在晶圆上制造半导体器件的方法200的流程图。半导体器件被设计有特定功能或操作频率。方法200用于制造半导体器件，从而使得半导体具有符合应用的功率要求的期望的功耗。具体地，当诸如IC工厂的半导体制造商接收到半导体器件的设计布局时，半导体制造商可实施方法200以限定半导体器件中的期望的功耗。半导体器件的设计布局可被编译进DGS(图形数据系统)文件或GDSII文件中。方法200至少包括图案化晶圆上的具有鳍宽度Fw的多个鳍部的操作202、形成STI区以围绕多个鳍部的操作204、使用掩模在晶圆上开槽除了STI区以外的区域的操作206、蚀刻STI区以形成具有鳍高度的多个鳍部从而使得半导体器件具有期望的功耗的操作208、以及分别在多个鳍部上方形成具有固定栅极长度的多个栅极堆叠件的操作210。应该注意，方法200是为了说明目的的简单方法。假设大致实现相同的结果，那么不必以准确的顺序或连续地实施图2所示的流程图的操作，这样可插入其他操作。
图3至图7是示出了根据一些实施例的制造半导体器件的阶段的示意图。具体地，图3是根据一些实施例的晶圆302上的多个鳍部302a-302d的截面图。图4是根据一些实施例的晶圆302上的鳍部302a-302d和STI区402的截面图。图5是根据一些实施例的晶圆302上的鳍部302a-302d、STI区402和掩模502的截面图。图6是根据一些实施例的晶圆302上的暴露的鳍部302a-302d的截面图。图7是根据一些实施例的晶圆302上暴露的鳍部302a-302d和多个栅极堆叠件702a-702d的截面图。
参照图3和操作202，蚀刻晶圆302的衬底以形成多个沟槽，从而使得在晶圆302上形成鳍部302a-302d。在本实施例中，鳍部302a-302d代表晶圆302上的所有鳍部。
参照图4和操作204，STI区402形成在沟槽中以围绕且覆盖鳍部302a-302d。STI区402可以是通过高密度等离子体化学汽相沉积工艺(HDP-CVD)形成的氧化物层。
参照图5和操作206，形成掩模502以在晶圆302上开槽除了STI区402以外的区域。因此，STI区402未被掩模502掩蔽。
参照图6和操作208，蚀刻STI区402以暴露鳍部302a-302d，直到鳍高度Fh达到特定长度。如先前所讨论，特定长度取决于半导体器件的功耗。例如，当鳍高度Fh大于约45纳米(nm)时，制造的半导体器件的功耗可被认为是高功耗。当鳍高度Fh在约30nm-45nm的范围内时，功耗可被认为是正常功耗。当鳍高度Fh小于约30nm时，功耗可被认为是低功耗。应该注意，上述分类仅为实例且不限制本实施例。
再例如，根据等式(1)，当暴露的鳍部302a-302d中的每个鳍部的有效宽度Wf大于约95nm时，制造的半导体器件的功耗可被认为是高功耗。当鳍部302a-302d中的每个鳍部的有效宽度Wf在约75nm-95nm的范围内时，功耗是正常功耗。当鳍部302a-302d中的每个鳍部的有效宽度Wf小于约75nm时，功耗为低功耗。
参照图7和操作210，当获得期望的鳍高度Fh时，具有固定栅极长度(即，Lg)的栅极堆叠件702a-702d分别形成在鳍部302a-302d上方。在操作210中，还去除在操作206中形成的掩模502。应该注意，操作202-210仅示出了在半导体器件中形成多个finFET的鳍部302a-302d。可应用其他操作形成半导体器件的剩余组件，并且为了简明，此处省略详细的描述。
当晶圆上的所有finFET被调整了相同的量级时，在半导体制造工艺期间不需要额外的掩模。这是因为晶圆上的鳍部的鳍高度取决于当设计为晶圆指定的掩模组时对STI区402所实施的蚀刻工艺的深度。因此，对于具有掩模组的半导体器件而言，半导体制造商可使用相同的掩模组制造或调整半导体器件以便通过调整晶圆上的鳍部的鳍高度分别实施不同的应用。
根据方法200，将晶圆302上的所有finFET调整为具有相同的鳍高度，从而使得半导体器件具有特定的功耗。因此，由方法200所实施的调整可被认为是半导体器件的finFET的全局调节。然而，这不是对于本发明的限制。该调节还可应用于调节晶圆上的部分finFET而不是所有finFET的鳍高度，用以调节晶圆上的半导体器件的部分finFET的功耗。图8是示出了根据一些实施例的用于在晶圆上制造半导体器件的方法800的流程图。具体地，当半导体制造商接收到半导体器件的设计布局时，应用方法800以调节半导体器件中的例如一个finFET的鳍高度，以便调节finFET的功耗。半导体器件的设计布局可被编译进GDS文件或GDSII文件中。方法800至少包括图案化晶圆上的具有鳍宽度Fw’的鳍部的操作802、形成STI区以围绕该鳍部的操作804、使用掩模在晶圆上开槽除了STI区以外的区域的操作806、蚀刻STI区以形成具有鳍高度的鳍部从而使得相应的finFET具有期望的功耗的操作808、以及在鳍部上方形成具有固定栅极长度的栅极堆叠件的操作810。应该注意，方法800是为了说明目的的简单方法。假设大致实现了相同的结果，那么不必以准确的顺序或连续地实施图8所示流程图的操作，这样使得可插入其他操作。
图9至图13是示出了根据一些实施例的制造半导体器件的阶段的示意图。具体地，图9是根据一些实施例的晶圆902上的具有鳍宽度Fw’的鳍部904的截面图。图10是根据一些实施例的晶圆902上的鳍部904和STI区1002的截面图。图11是根据一些实施例的晶圆902上的鳍部904、STI区1002和掩模1102的截面图。图12是根据一些实施例的晶圆902上的暴露的鳍部904的截面图。图13是根据一些实施例的晶圆902上的暴露的鳍部904和栅极堆叠件1302的截面图。
参照图9和操作802，蚀刻晶圆902的衬底以在晶圆902上形成鳍部904。为了说明目的图9至图13中仅示出了一个鳍部。晶圆902上的鳍部904可被其他数量的鳍部而非所有鳍部代替。
参照图10和操作804，形成围绕且覆盖鳍部904的STI区1002。STI区1002可以是通过高密度等离子体化学汽相沉积工艺(HDP-CVD)形成的氧化物层。
参照图11和操作806，掩模1102用于在晶圆902上开槽除了STI区1002以外的区域。因此，STI区1002不被掩模1102掩蔽。
参照图12和操作808，蚀刻STI区1002以暴露出鳍部904，直到鳍高度Fh’达到特定长度。如上述段落中给出的解释，特定长度取决于finFET的功耗。
参照图13和操作812，当获得鳍高度Fh’时，具有固定的栅极长度(即，Lg’)的栅极堆叠件1302形成在鳍部904上方。在操作810中，去除在操作806中形成的掩模1102。应该注意，操作802-810仅示出了在半导体器件中形成鳍部904。可应用其他操作形成半导体器件的剩余组件，并且为了简明，此处省略了详细描述。
根据方法800，仅调整或调节晶圆902上的预定数量的finFET，从而使得这些finFET具有相同的鳍高度以及由此产生的特定功耗。因此，方法800实施的调节可被认为是局部调节晶圆902上的finFET。然而，这并不是对本发明的局部调节的限制。当半导体制造商接收到半导体器件的设计布局时，另一局部调节可以是调节晶圆上的多个finFET的多个鳍高度以使多个finFET具有多种功耗的情况。图14是示出了根据一些实施例的用于在晶圆上制造半导体器件的方法1400的流程图。半导体器件的设计布局可编译进GDS文件或GDSII文件中。方法1400至少包括用于图案化晶圆上的具有鳍宽度Fw”的多个鳍部的操作1402、用于形成分别围绕多个鳍部的多个STI区的操作1404、用于使用一个或多个掩模在晶圆上开槽除了STI区以外的区域的操作1406、用于蚀刻多个STI区以形成具有多个鳍高度的鳍部从而使得多个finFET具有多种功耗的操作1408、以及用于在多个鳍部上方形成具有固定的栅极长度的多个栅极堆叠件的操作1410。应该注意，为了说明目的，方法1400是简单的方法。假设大致实现了相同的结果，那么不需要以准确的顺序或连续地实施图14所示的流程图的操作，这样使得可插入其他操作。
图15至图18是示出了根据一些实施例的制造半导体器件的阶段的示意图。具体地，图15是根据一些实施例的晶圆1502上的多个鳍部150a、150b和150c的截面图。图16是根据一些实施例的晶圆1502上的鳍部150a、150b和150c和多个STI区160a、160b和160c的截面图。图17是根据一些实施例的晶圆1502上的鳍部150a、150b和150c、STI区160a、160b和160c和多个掩模170a、170b、170c和170d的截面图。图18是根据一些实施例的晶圆1502上的暴露的鳍部150a、150b和150c的截面图。图19是根据一些实施例的晶圆1502上的暴露的鳍部150a、150b和150c和多个栅极堆叠件190a、190b和190c的截面图。
参照图15和操作1402，蚀刻晶圆1502的衬底以在晶圆1502上形成鳍部150a、150b和150c。
参照图16和操作1404，STI区160a、160b和160c被设置成分别围绕且覆盖鳍部150a、150b和150c。STI区160a、160b和160c可以是通过高密度等离子体化学汽相沉积工艺(HDP-CVD)形成的氧化物层。
参照图17和操作1406，掩模170a、170b、170c和170d用于在晶圆1502上开槽除了STI区160a、160b和160c以外的区域。
参照图18和操作1408，蚀刻STI区160a、160b和160c以暴露出鳍部150a、150b和150c，从而使得鳍部150a、150b和150c分别具有多个鳍高度Fh1”、Fh2”和Fh3”。鳍高度Fh1”、Fh2”和Fh3”可以具有不同的长度，该长度取决于制造的finFET所需的功耗，如上述段落中给出的解释。应该注意，在操作1408中可通过不同的蚀刻工艺形成鳍部150a、150b和150c。例如，可首先通过蚀刻相应的STI区(例如，160a)形成鳍部150a、150b和150c中的最短鳍部，以及最后可通过蚀刻相应的STI区(例如，160c)可形成最长的鳍部。
参照图19和操作1410，当获得鳍高度Fh1”、Fh2”和Fh3”时，在鳍部150a、150b和150c上方分别形成具有固定的栅极长度的栅极堆叠件190a、190b和190c。在操作1410中，去除在操作1406中形成的掩模170a、170b、170c和170d。应该注意，操作1402-1410仅示出了在半导体器件中形成鳍部150a、150b和150c。可应用其他操作形成半导体器件的剩余组件，并且为了简明省略详细的描述。
根据方法1400，在性能未有急剧退化的情况下，相同芯片上的多个鳍高度可为相同芯片的高性能和低功率电路提供最佳解决方案。
简明地说，根据本发明，根据期望的功耗，通过调节相应的鳍部的鳍高度能够调整晶圆上的部分finFET或晶圆上的全部finFET。当将晶圆上的全部finFET调整了相同量级时，半导体器件的finFET被全局调节并且在半导体制造工艺期间不需要额外的掩模。当晶圆上的部分finFET被调整为不同的鳍高度时，半导体器件的finFET被局部调节。因此，通过应用本发明，可根据应用的要求优化半导体器件的功耗。
在本发明的一些实施例中，公开了一种用于在晶圆上制造半导体器件的方法。该方法包括：图案化晶圆上的多个鳍部；形成围绕多个鳍部的STI区；以及蚀刻STI区以形成具有鳍高度的多个鳍部从而使得半导体器件具有期望的功耗。多个鳍部分别对应于半导体器件的多个finFET。
在本发明的一些实施例中，公开了一种用于在晶圆上制造finFET的方法。该方法包括：图案化晶圆上的鳍部；形成围绕器件的STI区；以及蚀刻STI区以形成具有鳍高度的鳍部从而使得finFET具有期望的功耗。鳍高度是从STI区的表面至鳍部的顶面的长度。
在本发明的一些实施例中，公开了一种用于调节半导体器件的功耗的方法。该方法包括：图案化晶圆上的多个鳍部；形成围绕多个鳍部的STI区；以及蚀刻STI区以形成具有用于调节半导体器件的功耗的多个不同鳍高度的多个鳍部。多个鳍部分别对应于半导体器件的多个finFET。
本发明的实施例提供了一种用于在晶圆上制造半导体器件的方法，所述方法包括：图案化所述晶圆上的多个鳍部；形成围绕所述多个鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有鳍高度的所述多个鳍部，从而使得所述半导体器件具有期望的功耗；其中，所述多个鳍部分别对应于所述半导体器件的多个finFET。
根据本发明的一个实施例，其中，所述半导体器件的所述期望的功耗与所述鳍高度成正比。
根据本发明的一个实施例，方法还包括：在所述多个鳍部上方分别形成具有固定的栅极长度的多个栅极堆叠件。
根据本发明的一个实施例，其中，当所述鳍高度大于45nm时，所述期望的功耗是第一功耗；当所述鳍高度在30nm至45nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍高度小于30nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，图案化所述晶圆上的所述多个鳍部还包括：形成所述多个鳍部以具有鳍宽度；其中，所述多个鳍部中的每一个鳍部的有效宽度是所述鳍宽度和两倍的所述鳍高度的总长度，并且当所述多个鳍部中的每一个鳍部的所述有效宽度大于95nm时，所述期望的功耗是第一功耗；当所述多个鳍部中的每一个鳍部的所述有效宽度在75nm至95nm的范围内时，所述期望的功耗是第二功耗；以及当所述多个鳍部中的每一个鳍部的所述有效宽度小于75nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，蚀刻所述浅沟槽隔离区以形成具有所述鳍高度的所述多个鳍部从而使得所述半导体器件具有所述期望的功耗包括：使用掩模在所述晶圆上开槽除了所述浅沟槽隔离区以外的区域；以及蚀刻所述浅沟槽隔离区以暴露具有所述鳍高度的所述多个鳍部以使得所述半导体器件具有特定的功耗。
本发明的实施例还提供了一种用于在晶圆上制造finFET的方法，所述方法包括：图案化所述晶圆上的鳍部；形成围绕所述鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有鳍高度的所述鳍部，从而使得所述finFET具有期望的功耗；其中，所述鳍高度是从所述浅沟槽隔离区的表面至所述鳍部的顶面的长度。
根据本发明的一个实施例，其中，所述finFET的所述期望的功耗与所述鳍高度成正比。
根据本发明的一个实施例，方法还包括：在所述鳍部上方形成具有固定的栅极长度的栅极堆叠件。
根据本发明的一个实施例，其中，当所述鳍部的所述鳍高度大于45nm时，所述期望的功耗是第一功耗；当所述鳍部的所述鳍高度在30nm至45nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍部的所述鳍高度小于30nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，图案化所述晶圆上的所述鳍部还包括：形成所述鳍部以具有鳍宽度；其中，所述鳍部的有效宽度是所述鳍宽度和两倍的所述鳍高度的总长度；并且当所述鳍部的所述有效宽度大于95nm时，所述期望的功耗是第一功耗；当所述鳍部的所述有效宽度在75nm至95nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍部的所述有效宽度小于75nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，蚀刻所述浅沟槽隔离区以形成具有所述鳍高度的所述鳍部从而使得所述finFET具有所述期望的功耗包括：使用掩模在所述晶圆上开槽除了所述浅沟槽隔离区以外的区域；以及蚀刻所述浅沟槽隔离区以暴露具有所述鳍高度的所述鳍部以使得所述finFET具有所述期望的功耗。
本发明的实施例还提供了一种用于调节半导体器件的功耗的方法，所述方法包括：图案化所述晶圆上的多个鳍部；形成围绕所述多个鳍部的浅沟槽隔离(STI)区；以及蚀刻所述浅沟槽隔离区以形成具有多个不同鳍高度的所述多个鳍部，以用于调节所述半导体器件的所述功耗；其中，所述多个鳍部对应于所述半导体器件的多个finFET。
根据本发明的一个实施例，方法还包括：在所述多个鳍部上方分别形成具有固定的栅极长度的多个栅极堆叠件。
根据本发明的一个实施例，其中，第一鳍高度大于45nm，第二鳍高度在30nm至45nm的范围内，并且第三鳍高度小于30nm。
根据本发明的一个实施例，其中，蚀刻所述浅沟槽隔离区以形成具有所述多个不同鳍高度的所述多个鳍部以用于调节所述半导体器件的所述功耗包括：对于所述多个鳍部中的第一鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第一鳍高度的所述第一鳍部，从而使得对应于所述第一鳍部的第一finFET具有第一功耗；对于所述多个鳍部中的第二鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第二鳍高度的所述第二鳍部，从而使得对应于所述第二鳍部的第二finFET具有第二功耗；其中，所述第一鳍高度大于所述第二鳍高度，并且所述第一功耗大于所述第二功耗。
根据本发明的一个实施例，其中，蚀刻所述浅沟槽隔离区以形成具有所述多个不同鳍高度的所述多个鳍部以用于调节所述半导体器件的所述功耗还包括：对于所述多个鳍部中的第三鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第三鳍高度的所述第三鳍部，从而使得对应于所述第三鳍部的第三finFET具有第三功耗；其中，所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，图案化所述晶圆上的所述多个鳍部还包括：形成具有鳍宽度的所述多个鳍部，并且所述多个鳍部中的鳍部的有效宽度是所述鳍宽度和两倍的相应的鳍高度的总长度；对于所述多个鳍部中的第一鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第一有效宽度的所述第一鳍部，从而使得对应于所述第一鳍部的第一finFET具有第一功耗；以及对于所述多个鳍部中的第二鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第二有效宽度的所述第二鳍部，从而使得对应于所述第二鳍部的第二finFET具有第二功耗；其中，所述第一有效宽度大于所述第二有效宽度，并且所述第一功耗大于所述第二功耗。
根据本发明的一个实施例，方法还包括：对于所述多个鳍部中的第三鳍部而言：蚀刻所述浅沟槽隔离区以形成具有第三有效宽度的所述第三鳍部，从而使得对应于所述第三鳍部的第三finFET具有第三功耗；其中，所述第二功耗大于所述第三功耗。
根据本发明的一个实施例，其中，所述第一有效宽度大于95nm，所述第二有效宽度在75nm至95nm的范围内，以及所述第三有效宽度小于75nm。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (20)

1.一种用于在晶圆上制造半导体器件的方法，所述方法包括：
图案化所述晶圆上的多个鳍部，所述多个鳍部突出于所述晶圆的上表面；
在所述晶圆的上表面上形成分别围绕所述多个鳍部的多个分离的浅沟槽隔离(STI)区；
直接在除了所述浅沟槽隔离区以外的所述晶圆的上表面上形成多个掩模，所述多个掩模中的每个的顶面与所述多个分离的浅沟槽隔离区中的每个的顶面共面，以使得每个所述鳍部和相应的每个所述浅沟槽隔离区分别位于相邻的所述掩模之间；以及
在不使用附加掩模覆盖所述多个鳍部中的一个的情况下蚀刻相邻的所述掩模之间的每个所述浅沟槽隔离区以形成具有鳍高度的所述多个鳍部，从而使得所述半导体器件具有期望的功耗，其中，经蚀刻的相邻的所述掩模之间的每个所述浅沟槽隔离区具有平坦的顶面，所述鳍高度是从所述浅沟槽隔离区的所述顶面至所述鳍部的顶面的长度；
其中，所述多个鳍部分别对应于所述半导体器件的多个finFET。
2.根据权利要求1所述的方法，其中，所述半导体器件的所述期望的功耗与所述鳍高度成正比。
3.根据权利要求1所述的方法，还包括：
在所述多个鳍部上方分别形成具有固定的栅极长度的多个栅极堆叠件。
4.根据权利要求1所述的方法，其中，当所述鳍高度大于45nm时，所述期望的功耗是第一功耗；当所述鳍高度在30nm至45nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍高度小于30nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
5.根据权利要求1所述的方法，其中，图案化所述晶圆上的所述多个鳍部还包括：
形成所述多个鳍部以具有鳍宽度；
其中，所述多个鳍部中的每一个鳍部的有效宽度是所述鳍宽度和两倍的所述鳍高度的总长度，并且当所述多个鳍部中的每一个鳍部的所述有效宽度大于95nm时，所述期望的功耗是第一功耗；当所述多个鳍部中的每一个鳍部的所述有效宽度在75nm至95nm的范围内时，所述期望的功耗是第二功耗；以及当所述多个鳍部中的每一个鳍部的所述有效宽度小于75nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
6.根据权利要求1所述的方法，其中，蚀刻所述浅沟槽隔离区以形成具有所述鳍高度的所述多个鳍部从而使得所述半导体器件具有所述期望的功耗包括：
蚀刻所述浅沟槽隔离区以暴露具有所述鳍高度的所述多个鳍部以使得所述半导体器件具有特定的功耗。
7.一种用于在晶圆上制造finFET的方法，所述方法包括：
图案化所述晶圆上的鳍部，所述鳍部突出于所述晶圆的上表面；
在所述晶圆的上表面上形成分别围绕所述鳍部的多个分离的浅沟槽隔离(STI)区；
直接在除了所述浅沟槽隔离区以外的所述晶圆的上表面上形成掩模，所述掩模的顶面与所述浅沟槽隔离区的顶面共面，以使得每个所述鳍部和相应的每个所述浅沟槽隔离区分别位于相邻的所述掩模之间；以及
在不使用附加掩模覆盖所述鳍部的情况下蚀刻相邻的所述掩模之间的每个所述浅沟槽隔离区以形成具有鳍高度的所述鳍部，从而使得所述finFET具有期望的功耗；
其中，经蚀刻的相邻的所述掩模之间的每个所述浅沟槽隔离区具有平坦的表面，所述鳍高度是从所述浅沟槽隔离区的所述表面至所述鳍部的顶面的长度。
8.根据权利要求7所述的方法，其中，所述finFET的所述期望的功耗与所述鳍高度成正比。
9.根据权利要求7所述的方法，还包括：
在所述鳍部上方形成具有固定的栅极长度的栅极堆叠件。
10.根据权利要求7所述的方法，其中，当所述鳍部的所述鳍高度大于45nm时，所述期望的功耗是第一功耗；当所述鳍部的所述鳍高度在30nm至45nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍部的所述鳍高度小于30nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
11.根据权利要求7所述的方法，其中，图案化所述晶圆上的所述鳍部还包括：
形成所述鳍部以具有鳍宽度；
其中，所述鳍部的有效宽度是所述鳍宽度和两倍的所述鳍高度的总长度；并且当所述鳍部的所述有效宽度大于95nm时，所述期望的功耗是第一功耗；当所述鳍部的所述有效宽度在75nm至95nm的范围内时，所述期望的功耗是第二功耗；以及当所述鳍部的所述有效宽度小于75nm时，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。
12.根据权利要求7所述的方法，其中，蚀刻所述浅沟槽隔离区以形成具有所述鳍高度的所述鳍部从而使得所述finFET具有所述期望的功耗包括：
蚀刻所述浅沟槽隔离区以暴露具有所述鳍高度的所述鳍部以使得所述finFET具有所述期望的功耗。
13.一种用于调节半导体器件的功耗的方法，所述方法包括：
图案化晶圆上的多个鳍部，所述多个鳍部突出于所述晶圆的上表面；
在所述晶圆的上表面上形成分别围绕所述多个鳍部的多个分离的浅沟槽隔离(STI)区；
直接在除了所述浅沟槽隔离区以外的所述晶圆的上表面上形成多个掩模，所述多个掩模中的每个的顶面与所述多个分离的浅沟槽隔离区中的每个的顶面共面，以使得每个每个所述鳍部和相应的每个所述浅沟槽隔离区分别位于相邻的所述掩模之间；以及
在不使用附加掩模覆盖所述多个鳍部中的一个的情况下蚀刻相邻的所述掩模之间的每个所述浅沟槽隔离区以形成具有多个不同鳍高度的所述多个鳍部，以用于调节所述半导体器件的所述功耗，其中，经蚀刻的相邻的所述掩模之间的每个所述浅沟槽隔离区具有平坦的顶面，所述鳍高度是从所述浅沟槽隔离区的所述顶面至所述鳍部的顶面的长度；
其中，所述多个鳍部对应于所述半导体器件的多个finFET。
14.根据权利要求13所述的方法，还包括：
在所述多个鳍部上方分别形成具有固定的栅极长度的多个栅极堆叠件。
15.根据权利要求13所述的方法，其中，第一鳍高度大于45nm，第二鳍高度在30nm至45nm的范围内，并且第三鳍高度小于30nm。
16.根据权利要求13所述的方法，其中，蚀刻所述浅沟槽隔离区以形成具有所述多个不同鳍高度的所述多个鳍部以用于调节所述半导体器件的所述功耗包括：
对于所述多个鳍部中的第一鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第一鳍高度的所述第一鳍部，从而使得对应于所述第一鳍部的第一finFET具有第一功耗；
对于所述多个鳍部中的第二鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第二鳍高度的所述第二鳍部，从而使得对应于所述第二鳍部的第二finFET具有第二功耗；
其中，所述第一鳍高度大于所述第二鳍高度，并且所述第一功耗大于所述第二功耗。
17.根据权利要求16所述的方法，其中，蚀刻所述浅沟槽隔离区以形成具有所述多个不同鳍高度的所述多个鳍部以用于调节所述半导体器件的所述功耗还包括：
对于所述多个鳍部中的第三鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第三鳍高度的所述第三鳍部，从而使得对应于所述第三鳍部的第三finFET具有第三功耗；
其中，所述第二功耗大于所述第三功耗。
18.根据权利要求13所述的方法，其中，图案化所述晶圆上的所述多个鳍部还包括：
形成具有鳍宽度的所述多个鳍部，并且所述多个鳍部中的鳍部的有效宽度是所述鳍宽度和两倍的相应的鳍高度的总长度；
对于所述多个鳍部中的第一鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第一有效宽度的所述第一鳍部，从而使得对应于所述第一鳍部的第一finFET具有第一功耗；以及
对于所述多个鳍部中的第二鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第二有效宽度的所述第二鳍部，从而使得对应于所述第二鳍部的第二finFET具有第二功耗；
其中，所述第一有效宽度大于所述第二有效宽度，并且所述第一功耗大于所述第二功耗。
19.根据权利要求18所述的方法，还包括：
对于所述多个鳍部中的第三鳍部而言：
蚀刻所述浅沟槽隔离区以形成具有第三有效宽度的所述第三鳍部，从而使得对应于所述第三鳍部的第三finFET具有第三功耗；
其中，所述第二功耗大于所述第三功耗。
20.根据权利要求19所述的方法，其中，所述第一有效宽度大于95nm，所述第二有效宽度在75nm至95nm的范围内，以及所述第三有效宽度小于75nm。
CN201610556719.2A 2015-07-31 2016-07-15 用于制造半导体器件的方法 Active CN106409681B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/815,753 2015-07-31
US14/815,753 US20170033012A1 (en) 2015-07-31 2015-07-31 Method for fabricating fin of finfet of semiconductor device

Publications (2)

Publication Number Publication Date
CN106409681A CN106409681A (zh) 2017-02-15
CN106409681B true CN106409681B (zh) 2020-07-24

Family

ID=57882905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610556719.2A Active CN106409681B (zh) 2015-07-31 2016-07-15 用于制造半导体器件的方法

Country Status (4)

Country Link
US (1) US20170033012A1 (zh)
KR (1) KR20170015071A (zh)
CN (1) CN106409681B (zh)
TW (1) TW201705301A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366999B2 (en) * 2016-03-31 2019-07-30 Xilinx, Inc. Single event upset (SEU) mitigation for FinFET technology using fin topology

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201521118A (zh) * 2013-11-25 2015-06-01 Nat Applied Res Laboratories 鰭式場效電晶體之製作方法及其結構

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128797A1 (en) * 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
JP2014096479A (ja) * 2012-11-09 2014-05-22 Toshiba Corp 半導体装置およびその製造方法
US9530654B2 (en) * 2013-04-15 2016-12-27 Globalfoundaries Inc. FINFET fin height control

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201521118A (zh) * 2013-11-25 2015-06-01 Nat Applied Res Laboratories 鰭式場效電晶體之製作方法及其結構

Also Published As

Publication number Publication date
US20170033012A1 (en) 2017-02-02
KR20170015071A (ko) 2017-02-08
TW201705301A (zh) 2017-02-01
CN106409681A (zh) 2017-02-15

Similar Documents

Publication Publication Date Title
US10290718B2 (en) Metal-oxide-semiconductor transistor and method of forming gate layout
CN104599970B (zh) 形成FinFET器件的机制
US8703557B1 (en) Methods of removing dummy fin structures when forming finFET devices
TWI594435B (zh) 鰭式場效電晶體元件的形成方法
US20130200449A1 (en) Finfet structure with novel edge fins
US20070290250A1 (en) Multiple dielectric finfet structure and method
CN109417097A (zh) 采用单和双扩散中断以提高性能的鳍式场效应晶体管(finfet)互补金属氧化物半导体(cmos)电路
US20150145068A1 (en) STRUCTURE OF FinFETs
US20130082333A1 (en) Multi-gate field-effect transistors with variable fin heights
US8993425B2 (en) Tunneling field effect transistor (TFET) formed by asymmetric ion implantation and method of making same
US10784168B2 (en) Dummy MOL removal for performance enhancement
CN113851426A (zh) 半导体结构及其方法
US11121038B2 (en) Spacer structure and manufacturing method thereof
CN106409681B (zh) 用于制造半导体器件的方法
JP5654184B1 (ja) 半導体装置の製造方法、及び、半導体装置
TWI635534B (zh) 半導體元件及其製造方法
US11527526B2 (en) Semiconductor device
CN105023846A (zh) 在金属栅极线端中具有t形的器件和制造半导体器件的方法
CN108022926B (zh) 半导体器件及其形成方法
US8552478B2 (en) Corner transistor and method of fabricating the same
KR101272155B1 (ko) 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법
JP2010186837A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant