KR101272155B1 - 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법 - Google Patents
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Abstract
본 발명은 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법에 관한 것으로서, 실리콘 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 형성한 게이트 절연 유전체; 게이트 절연막과 맞닿는 게이트 절연 유전체를 직방형상으로 식각하여 소정 깊이의 홈을 갖도록 형성한 폴리실리콘 게이트; 및 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체;를 포함한다.
상기와 같은 본 발명에 따르면, 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체를 구성함으로써, 터널링 트랜지스터의 양방향 전류 현상을 정방향에서의 전류감소 없이 억제하고, 추가의 마스크 공정을 생략할 수 있으며, 소자의 면적에 있어서 추가적인 면적을 필요로 하지 않는 효과가 있다.
상기와 같은 본 발명에 따르면, 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체를 구성함으로써, 터널링 트랜지스터의 양방향 전류 현상을 정방향에서의 전류감소 없이 억제하고, 추가의 마스크 공정을 생략할 수 있으며, 소자의 면적에 있어서 추가적인 면적을 필요로 하지 않는 효과가 있다.
Description
본 발명은 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법에 관한 것으로 더욱 상세하게는, 터널링 트랜지스터의 문제점인 양방향 전류 특성을 줄이면서도 터널링 트랜지스터의 동작전류를 감소시키지 않는 새로운 소자 형태를 제공하는 기술에 관한 것이다.
터널링 트랜지스터의 경우 기존의 트랜지스터와는 다른 서로 다른 타입의 반도체 내부에서 일어나는 터널링을 전류를 발생시키는 방법을 사용하여 기존의 트랜지스터에 비해서 상당히 낮은 누설전류 특성을 갖는다. 이와 같은 특성에 의하여 저전력 시스템 분야에서 많은 연구가 이루어지고 있다.
이러한, 터널링 트랜지스터의 경우 채널 부분의 전류를 제어하는 게이트와 채널 부분과 게이트를 절연하는 유전체 그리고 중성에 가까운 채널 영역과 서로 다른 극성의 도핑을 갖는 소스 부분과 드레인 부분으로 구성된다.
또한, 터널링 트랜지스터의 경우 필연적으로 게이트에 가해지는 전압의 극성에 관계없이 전류가 흐르는 양방향 전류특성을 갖게 된다. 이와 같은 양방향 전류특성의 경우 회로 설계시 여러 가지 제약을 발생시키게 되어 이와 같은 양방향 전류특성을 줄이기 위한 다양한 연구가 진행되었다.
도 1에 도시된 바와 같이 대한민국 공개특허 제10-2011-0024328호(고유전율막을 갖는 터널링 전계 트랜지스터)는, 반도체 기판과, 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 게이트 밑에 위치한 반도체 기판을 채널영역으로 하고, 채널영역을 사이에 두고 반도체 기판 양측에 형성된 N+영역과 P+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 게이트 절연막은 게이트 길이방향의 일단 또는 양단 밑에 다른 부위보다 유전율이 큰 고유전율막으로 형성된 것을 특징으로 하고 있습니다.
그러나, 전술한 선행특허는 터널링 트랜지스터에 대한 성능개선에 주안점을 둔 기술로, 평면 구조에 절연막 일부를 다른 막으로 대체하는 것에 불과하며, 전류특성에 대해서는 전혀 고려되지 않은 구성입니다.
또한, 종래의 양방향 전류 특성을 줄이기 위해서 사용된 방법들은 소자의 면적을 증가시키거나 켜진 상태에서의 전류를 감소시키는 부작용을 동반하는 문제점이 있다.
따라서, 이와 같은 부작용을 동반하지 않으면서 양방향 전류특성을 감소하는 기술을 도입함으로써, 향후 저전력 시스템 분야에서 경쟁력 있는 제품을 생산할 수 있는 기반을 마련 할 수 있을 것으로 기대 된다.
본 발명은 상기와 같은 문제점을 해결하고자 안출된 것으로, 수직형 채널을 갖는 터널링 트랜지스터의 게이트 형성시 추가적인 유전체막을 삽입함으로써, 소자 전체의 면적을 증가시키거나 동작 전류를 감소시키지 않으면서도 공정 조건과 소자 구조의 최적화를 통하여 양방향 전류특성을 감소시키는데 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터는, 실리콘 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 형성한 게이트 절연 유전체; 게이트 절연막과 맞닿는 게이트 절연 유전체를 직방형상으로 식각하여 소정 깊이의 홈을 갖도록 형성한 폴리실리콘 게이트; 및 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체;를 포함한다.
그리고, 실리콘 기판 상부의 게이트 절연막 일측에 형성된 소스 단자; 및 실리콘 기판 상부의 게이트 절연막 타측에 드레인 단자;를 포함한다.
한편, 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 양방향 전류특성 억제 방법은, 반도체 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 게이트 절연 유전체를 형성하는 (a) 단계; 반도체 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 게이트 절연 유전체를 형성하는 (b) 단계; 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 측벽구조를 갖는 유전체를 형성하는 (c) 단계; 실리콘 기판 상부의 게이트 절연막 일측에 소스 단자를 형성하는 (d) 단계; 및 실리콘 기판 상부의 게이트 절연막 타측에 드레인 단자를 형성하는 (e) 단계;를 포함한다.
상기와 같은 본 발명에 따르면, 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체를 구성함으로써, 터널링 트랜지스터의 양방향 전류 현상을 정방향에서의 전류감소 없이 억제하는 효과가 있다.
그리고, 본 발명에 따르면, 측벽구조를 갖는 유전체를 제공함으로써, 추가의 마스크 공정을 생략할 수 있고, 소자의 면적에 있어서 추가적인 면적을 필요로 하지 않는 효과가 있다.
도 1은 종래의 고유전율막을 갖는 터널링 전계 트랜지스터를 도시한 구성도.
도 2는 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터를 도시한 구성도.
도 3은 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 측벽구조를 갖는 유전체가 양방향 전류특성에 영향을 미치는 것을 도시한 도면.
도 4는 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 양방향 전류특성 억제 방법을 도시한 순서도.
도 2는 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터를 도시한 구성도.
도 3은 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 측벽구조를 갖는 유전체가 양방향 전류특성에 영향을 미치는 것을 도시한 도면.
도 4는 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 양방향 전류특성 억제 방법을 도시한 순서도.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 2에 도시된 바와 같이 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터(T)는, 실리콘 기판(30) 상부에 형성한 실리콘 산화막(50)을 식각하고, 실리콘 기판(30) 상부에 측벽을 갖도록 게이트 절연막(20)을 증착하고 식각하여 게이트 절연 유전체(60)를 형성하고, 게이트 절연막(20)과 맞닿는 게이트 절연 유전체(60)를 직방형상으로 식각하여 소정 깊이의 홈을 갖는 폴리실리콘 게이트(70)를 형성하며, 게이트 절연막(20)과 맞닿는 폴리실리콘 게이트(70)를 식각하여 측벽구조를 갖는 유전체(40)를 형성한다.
또한, 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터(T)는, 실리콘 기판(30) 상부의 게이트 절연막(20) 일측에 소스 단자(10)를 형성하고, 실리콘 기판(30) 상부의 게이트 절연막(20) 타측에 드레인 단자(80)를 형성한다.
즉, 전술한 바와 같은 측벽구조를 갖는 유전체(40)는, 드레인 단자(80)와 채널 사이의 영역에 가해지는 게이트의 전계를 저감시키고, 게이트의 전계가 약해짐에 따라 상대적으로 채널과 드레인 단자(80) 사이에 형성되는 터널링 장벽의 길이가 증가하게 되어 양방향 전류를 형성하는 전자의 터널링 현상이 감소하게 된다.
따라서, 양방향 전류특성이 감소하게 되고, 측벽구조의 유전체(40)는 소스 단자(10)와 채널 부분 사이에 가해지는 전계에는 영향을 주지 않기 때문에, 동작 전류 자체에는 영향을 주지 않는다.
또한, 측벽구조의 유전체(40)가 폴리실리콘 게이트(70) 내부에 형성되므로 소자 전체의 크기에도 영향을 주지 않는다.
한편, 도 3은 소자 시뮬레이션을 이용하여 본 발명에 따른 측벽구조의 유전체가 양방향 전류특성에 미치는 영향을 도시한 예시도이다.
도 3에 도시된 바와 같이, 소스 단자와 드레인 단자 영역이 각각 1020cm-3 으로 도핑 되었고, 측벽구조를 갖는 유전체를 포함하는 채널 부분은 1014cm-3 으로 도핑된 p형 반도체를 사용할 경우 측벽 구조 유전체의 좌우 폭에 따른 양방향 전류특성 결과를 소자 시뮬레이션으로 확인한 결과이다.
도 3에 도시된 바와 같이, 측벽 구조 유전체가 채널 부분에 영향을 미치는 면적이 증가하면 증가할수록 터널링 장벽의 두께가 증가하게 되어 더 낮은 음의 전압에서 전류가 도통되는 현상을 관찰할 수 있다.
이하, 도 4를 참조하여 본 발명에 따른 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 양방향 전류특성 억제 방법에 대해 살피면 아래와 같다.
먼저, 반도체 기판(30) 상부에 측벽을 갖도록 게이트 절연막(20)을 증착하고 식각하여 게이트 절연 유전체(60)를 형성한다(S10).
이어서, 게이트 절연막(20)과 맞닿는 게이트 절연 유전체(60)를 직방형상으로 식각하여 소정 깊이의 홈을 갖는 폴리실리콘 게이트(70)를 형성한다(S20).
뒤이어, 게이트 절연막(20)과 맞닿는 폴리실리콘 게이트(70)를 식각하여 측벽구조를 갖는 유전체(40)를 형성한다(S30).
이어서, 실리콘 기판(30) 상부의 게이트 절연막(20) 일측에 소스 단자(10)를 형성한다(S40).
그리고, 실리콘 기판(30) 상부의 게이트 절연막(20) 타측에 드레인 단자(80)를 형성한다(S50).
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
T: 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터
10: 소스 단자 20: 게이트 절연막
30: 실리콘 기판 40: 측벽구조를 갖는 유전체
50: 실리콘 산화막 60: 게이트 절연 유전체
70: 폴리실리콘 게이트 80: 드레인 단자
10: 소스 단자 20: 게이트 절연막
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50: 실리콘 산화막 60: 게이트 절연 유전체
70: 폴리실리콘 게이트 80: 드레인 단자
Claims (3)
- 수직형 터널링 트랜지스터에 있어서,
실리콘 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 형성한 게이트 절연 유전체;
상기 게이트 절연막과 맞닿는 게이트 절연 유전체를 직방형상으로 식각하여 소정 깊이의 홈을 갖도록 형성한 폴리실리콘 게이트; 및
상기 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 형성한 측벽구조를 갖는 유전체;를 포함하는 것을 특징으로 하는 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터. - 제 1 항에 있어서,
상기 실리콘 기판 상부의 게이트 절연막 일측에 형성된 소스 단자; 및
상기 실리콘 기판 상부의 게이트 절연막 타측에 드레인 단자;를 포함하는 것을 특징으로 하는 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터. - (a) 반도체 기판 상부에 측벽을 갖도록 게이트 절연막을 증착하고 식각하여 게이트 절연 유전체를 형성하는 단계;
(b) 상기 게이트 절연막과 맞닿는 게이트 절연 유전체를 직방형상으로 식각하여 소정 깊이의 홈을 갖는 폴리실리콘 게이트를 형성하는 단계;
(c) 상기 게이트 절연막과 맞닿는 폴리실리콘 게이트를 식각하여 측벽구조를 갖는 유전체를 형성하는 단계;
(d) 상기 실리콘 기판 상부의 게이트 절연막 일측에 소스 단자를 형성하는 단계; 및
(e) 상기 실리콘 기판 상부의 게이트 절연막 타측에 드레인 단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터의 양방향 전류특성 억제 방법.
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2012
- 2012-05-30 KR KR1020120057303A patent/KR101272155B1/ko not_active IP Right Cessation
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