KR101120174B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘게르마늄(SiGe)층을 이용한 소스/드레인 형성 시 게이트 패턴 사이에 형성된 트렌치 내에 절연막 패턴을 형성함으로써 소스/드레인 영역의 형성 시 전기적 필드(field)를 감소시켜 GIDL(Gate Induced Drain Leakage) 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 필드(Field)를 개선하기 위한 소스/드레인 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
현재 당면하고 있는 문제 중 가장 큰 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 단채널효과라 할 수 있다.
즉, 채널의 길이가 종래의 장채널(long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소스/드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과가 발생하기 때문이다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다. 그러나 문턱 전압은 더 낮아지게 되면 단채널효과에 의해 소자를 제어하기가 불가능하게 된다. 또한, 단채널효과는 핫캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
또한, 주변회로영역에 형성되는 PMOS 트랜지스터에서는 다수 캐리어(majority carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 내부로 유입(trapping)되어 PMOS트랜지스터의 채널을 인버전(inversion)시킴으로써, 유효 채널 길이를 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전(inversion) 현상은 게이트 패턴 아래의 소자분리막과 접하는 활성 영역의 가장자리에서 발생한다.
상술한 바와 같이, PMOS 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 턴-오프(turn-off)시의 누설 전류를 증가시켜 전력 소모를 증가시키고, 동작 속도를 저하시킬 뿐만 아니라, 항복 전압(Breakdown Voltage, BV)을 감소시키는 문제를 일으킨다. 이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 실리콘게르마늄(SiGe)층을 이용한 소스/드레인 형성 시 게이트 패턴 사이에 형성된 트렌치 내에 절연막 패턴을 형성함으로써 소스/드레인 영역의 형성 시 전기적 필드(field)를 감소시켜 GIDL(Gate Induced Drain Leakage) 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 게이트 패턴을 형성하는 단계, 트렌치 마스크를 이용하여 상기 게이트 패턴 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 절연막을 에치백(Etchback)하여 절연막 패턴을 형성하는 단계 및 노출된 상기 반도체 기판을 성장시켜 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴의 측벽에 스페이서(Spacer)를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계 후, 상기 게이트 패턴을 포함한 전면에 하드마스크층을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 하드마스크층은 질화막(Nitride)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 산화막(Oxide)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 절연막 패턴을 형성하는 단계는 상기 절연막 패턴이 상기 트렌치 내의 양 외곽 하부의 모서리 부분에 일부 남아 있는 것을 특징으로 한다.
본 발명은 실리콘게르마늄(SiGe)층을 이용한 소스/드레인 형성 시 게이트 패턴 사이에 형성된 트렌치 내에 절연막 패턴을 형성함으로써 소스/드레인 영역의 형성 시 전기적 필드(field)를 감소시켜 GIDL(Gate Induced Drain Leakage) 특성을 개선할 수 있는 장점을 가진다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 전극 패턴(110)을 형성한다. 이때, 반도체 기판(100)은 실리콘게르마늄(SiGe)층이 바람직하다.
다음에는, 게이트 전극 패턴(110)을 포함한 전면에 스페이서용 물질(미도시)을 증착한 후, 에치백(Etchback)하여 상기 게이트 전극 패턴(110)의 측벽에 스페이서(Spacer, 120)를 형성한다. 이때, 스페이서는 질화막(Nitride)으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 게이트 전극 패턴(110)을 포함한 전면에 하드마스크층(130)을 형성한다. 이때, 하드마스크층(130)은 질화막(Nitride)으로 형성하는 것이 바람직하다.
다음에는, 상기 하드마스크층(130)을 포함한 전면에 감광막을 형성한 후, 트렌치(trench) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 마스크로 상기 하드마스크층(110) 및 반도체 기판(100)을 식각하여 게이트 전극 패턴(110) 사이에 트렌치(140)를 형성한다.
도 1c를 참조하면, 상기 트렌치(140)를 포함한 전면에 절연막(150)을 증착한다. 이때, 절연막(150)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 절연막(150)을 식각하여 소스/드레인 영역 내에 절연막 패턴(160)을 형성한다. 여기서, 상기 반도체 기판(100)이 노출될 때까지 절연막(150)을 에치백(Etchback)하되, 상기 트렌치(140) 내의 양 외곽 모서리 부분에 상기 절연막(150)이 일정 크기로 남아서 절연막 패턴(160)을 형성하는 것이 바람직하다.
이러한 절연막 패턴(160)은 후속 공정 중 소스/드레인 형성 시 소스/드레인의 전기적 필드(Electric field)를 감소시켜 반도체 소자의 GIDL(Gate Induced Drain Leakage) 특성을 개선할 수 있다.
도 1e를 참조하면, 노출된 반도체 기판(100)을 성장시켜 성장된 실리콘 게르마늄(SiGe, 170)층을 형성한다.
전술한 바와 같이, 본 발명은 실리콘게르마늄(SiGe)층을 이용한 소스/드레인 형성 시 게이트 패턴 사이에 형성된 트렌치 내에 절연막 패턴을 형성함으로써 소스/드레인 영역의 형성 시 전기적 필드(field)를 감소시켜 GIDL(Gate Induced Drain Leakage) 특성을 개선할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판상에 게이트 패턴을 형성하는 단계;
트렌치 마스크를 이용하여 상기 게이트 패턴 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 포함한 전면에 절연막을 형성하는 단계;
상기 반도체 기판이 노출될 때까지 상기 절연막을 에치백(Etchback)하여 절연막 패턴을 형성하되, 상기 절연막 패턴은 상기 트렌치 내의 양 외곽 하부의 모서리 부분에 일부 남는 단계; 및
노출된 상기 반도체 기판을 성장시켜 소스/드레인 영역을 형성하는 단계
를 포함하는 반도체 소자의 제조 방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 게이트 패턴을 형성하는 단계 이후,
상기 게이트 패턴의 측벽에 스페이서(Spacer)를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 게이트 패턴을 형성하는 단계 후, 상기 게이트 패턴을 포함한 전면에 하드마스크층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,
상기 하드마스크층은 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 절연막은 산화막(Oxide)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
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