KR100745925B1 - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 형성 시 리세스 게이트 영역과 게이트를 정렬시킬 때 오정렬(Miss-Align)되는 문제 및 후속의 랜딩 플러그를 형성하는 공정에서 리세스 게이트와 랜딩 플러그가 단락되는 문제를 해결하기 위하여, 리세스 게이트를 반도체 기판에 매립된 형태로 형성하는 방법을 제공함으로써 오정렬 및 랜딩 플러그와 리세스 게이트의 단락 문제를 원천적으로 해결하고 반도체 소자의 전기적 특성을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 리세스 게이트 형성 방법 및 그 문제점을 도시한 단면도.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 형성 시 리세스 게이트 영역과 게이트를 정렬시킬 때 오정렬(Miss-Align)되는 문제 및 후속의 랜딩 플러그를 형성하는 공정에서 리세스 게이트와 랜딩 플러그가 단락되는 문제를 해결하기 위하여, 리세스 게이트를 반도체 기판에 매립된 형태로 형성하는 방법을 제공함으로써 오정렬 및 랜딩 플러그와 리세스 게이트의 단락 문제를 원천적으로 해결하고 반도체 소자의 전기적 특성을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법에 관한 것이다.

반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱전압(Threshold Voltage : Vt)이다. 문턱전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차아지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다. 이러한 문턱전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. 그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏채널효과라 할 수 있겠다.

반도체소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱전압도 낮은 전압을 요구하고 있다.

그러나 문턱전압은 더 낮아지게 되면 숏채널효과에 의해 소자를 제어하기가 불가능하게 된다. 또한, 숏채널효과는 핫캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.

이러한 숏채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완상태이다.

현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 숏채널효과의 해결 방법은 되지 못한다. 현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant) 통한 할로 구조(Halo Structure) 를 갖는 채널(Channel)을 형성하는 방법 등이 연구되어 지고 있다.

그러나, 게이트 산화막 두께, 채널 농도를 통한 숏채널효과의 감소는 근본적 인 한계를 가지고 있다.

최근에는, 근본적인 한계를 극복하기 위하여 리세스 게이트(Recess Gate)로 채널 길이를 증가시킬 수 있도록 하고 있다.

도 1은 종래 기술에 따른 리세스 게이트 형성 방법 및 그 문제점을 도시한 단면도이다.

도 1을 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)을 형성한 후 게이트 예정 영역의 활성영역(20)을 식각하여 리세스 게이트 영역(40)을 형성한다. 다음에는, 리세스 게이트 영역(40)에 게이트 산화막(45)을 형성한 후 리세스 게이트 영역(40)을 매립하는 게이트 폴리실리콘층(50)을 형성한다. 그 다음에는, 전면에 도전층(60) 및 하드마스크층(65)을 순차적으로 형성한 후 게이트 형성을 위한 감광막 패턴을 노광 및 현상하는 공정으로 게이트를 형성하고 그 측벽에 스페이서(55)를 형성하여 리세스 게이트(70)를 완성한다. 그 다음에는 전면에 층간절연막(75)을 형성한 후 랜딩 플러그를 구성하는 스토리지 노드 콘택 플러그(80) 및 비트라인 콘택 플러그(85)를 형성한다. 그 다음에는, 비트라인 콘택 플러그(85)와 접속되는 비트라인(90)을 형성한다.

이때, 반도체 기판 하부의 리세스 게이트 영역과 리세스 게이트 형성을 위한 감광막 패턴의 오정렬에 의하여 리세스 게이트가 리세스 게이트 영역을 중심축에서 옆으로 밀려난 비대칭적 형태로 형성된다. 이 때문에 후속 공정에서 게이트의 양측의 소스/드레인 영역이 서로 비대칭적으로 형성되어 반도체 소자의 전기적 특성을 열화시키는 원인이 된다.
또한, 스토리지 노드 콘택 플러그 및 비트라인 콘택 플러그로 구성된 랜딩 플러그 형성 공정에서 스토리지 노드 콘택 플러그 또는 비트라인 콘택 플러그와 리세스 게이트가 단락되는 문제(a, b 영역 참조)가 발생할 수 있고, 콘택 플러그의 크기도 일정하지 않아 적정한 공정 마진을 확보하는데 어려움이 있다.

상술한 바와 같이, 종래기술에 따른 반도체 소자의 형성 방법은, 숏채널효과에 의한 문제를 극복하기 위하여 리세스 게이트를 형성하여 채널 길이를 증가시킬 수 있는 방법을 사용하였다. 그러나, 리세스 게이트 영역과 게이트의 오정렬에 의한 문제 및 후속 공정에서의 콘택 플러그와 리세스 게이트와 단락되는 문제로 인해 반도체 소자의 전기적 특성이 열화 되고 형성 수율이 감소하게 되는 문제가 발생하였다.

상기 문제점을 해결하기 위하여, 리세스 게이트를 반도체 기판에 매립된 형태로 형성함으로써 리세스 게이트 영역과 게이트를 정렬시킬 때 오정렬되는 문제를 원천적으로 해결할 수 있으며, 게이트 스페이서 형성 공정과 같은 단계를 생략할 수 있으므로 공정 마진을 향상시키고, 리세스 게이트와 랜딩 플러그와 단락되는 문제를 해결할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,

소자분리막 및 활성영역이 구비된 반도체 기판의 게이트 예정 영역을 식각하여 리세스 게이트 영역을 형성하는 단계와,

상기 리세스 게이트 영역 표면에 게이트 산화막을 및 폴리실리콘층을 순차적으로 형성하는 단계와,

상기 리세스 게이트 영역을 매립하는 텅스턴층을 형성하는 단계와,
상기 반도체 기판 표면이 노출될 때까지 CMP 공정을 수행하여 반도체 기판 내에 매립된 형태의 리세스 게이트를 형성하는 단계와,
상기 CMP 공정을 수행한 후 반도체 기판 전면에 층간절연막을 형성하는 단계와,
랜딩 플러그 마스크를 이용하여 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 단계 및

상기 식각된 영역에 플러그 물질을 매립하여 스토리지 노드 콘택 플러그 및 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.

도 2a를 참조하면, 소자분리막(130) 및 활성영역(120)이 구비된 반도체 기판(100) 상에 리세스 게이트 영역(140)을 형성한다. 이때, 리세스 게이트 영역(140)은 활성영역(120)의 장축방향에 수직한 라인 타입으로 활성영역(120) 및 소자분리막(130)을 지나가도록 형성하는 것이 바람직하다.

도 2b를 참조하면, 리세스 게이트 영역(140) 표면에 게이트 산화막(145) 및 폴리실리콘층(150)을 순차적으로 형성한다.

도 2c를 참조하면, 리세스 게이트 영역(140)을 매립하는 텅스턴층(155)을 형성한다.

도 2d를 참조하면, 반도체 기판(100) 표면이 노출될 때까지 CMP 공정을 수행하여 반도체 기판(100) 내에 매립된 형태의 리세스 게이트(160)를 형성한다.

도 2e를 참조하면, 리세스 게이트(160)가 형성된 반도체 기판(100) 전면에 층간절연막(170)을 형성한다.

도 2f를 참조하면, 랜딩 플러그 마스크를 이용하여 층간절연막(170)을 식각하여 게이트 사이의 영역인 반도체 기판(100)을 노출시키고, 노출된 영역에 플러그 물질을 매립하여 스토리지 노드 콘택 플러그(180) 및 비트라인 콘택 플러그(185)를 형성한다.

상술한 바와 같이, 리세스 게이트를 반도체 기판에 매립된 형태로 형성함으로써 랜딩 플러그의 면적을 충분하게 확보할 수 있다. 따라서 오정렬에 대한 공정 마진을 증가시키고, 후속의 랜딩 플러그를 형성하는 공정에서 리세스 게이트와 랜딩 플러그가 단락되는 문제를 해결하여 반도체 소자의 전기적 특성이 저하되는 문제를 해결할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 리세스 게이트를 반도체 기판에 매립된 형태로 형성함으로써 리세스 게이트 영역과 게이트를 정렬시킬 때 오정렬되는 문제를 원천적으로 해결할 수 있으며, 게이트 스페이서 형성 공정과 같은 단계를 생략하고 랜딩 플러그와 리세스 게이트가 단락되는 문제를 해결할 수 있으므로 공정 마진을 더 향상시킬 수 있다. 따라서, 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 반도체 소자의 전기적 특성 향상 및 생산 시간 및 비용 절감과 같은 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 소자분리막 및 활성영역이 구비된 반도체 기판의 게이트 예정 영역을 식각하여 리세스 게이트 영역을 형성하는 단계;

   상기 리세스 게이트 영역 표면에 게이트 산화막을 및 폴리실리콘층을 순차적으로 형성하는 단계;

   상기 리세스 게이트 영역을 매립하는 텅스턴층을 형성하는 단계; 및

   상기 반도체 기판 표면이 노출될 때까지 CMP 공정을 수행하여 반도체 기판 내에 매립된 형태의 리세스 게이트를 형성하는 단계;

   상기 CMP 공정을 수행한 후 반도체 기판 전면에 층간절연막을 형성하는 단계;

   랜딩 플러그 마스크를 이용하여 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 단계; 및

   상기 식각된 영역에 플러그 물질을 매립하여 스토리지 노드 콘택 플러그 및 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 삭제

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