KR101096211B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 에칭(Etching)시 게이트 산화막이 노출될 때까지 에칭하지 않고, 폴리실리콘층을 얇게 남긴 상태에서 선택적 산화(Selective Oxidation) 공정을 실시함으로써, 폴리실리콘층 측벽이 비대칭적으로 산화되는 현상을 방지하고, 게이트 리닝(Leaning)을 개선할 수 있는 기술을 개시한다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 사진도.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
200: 반도체 기판 210: 절연막
220: 질화막 230: 트렌치
240: 소자분리막 250: 활성 영역
260: 산화막 270: 탄소층
280: 하드마스크층 290: 리세스 영역
300: 폴리실리콘층 310: 배리어메탈
320: 텅스텐층 330: 제 1 질화막
340: 리세스 게이트 영역 350: 제 2 질화막
360: 폴리실리콘층 패턴 370: 선택적 산화
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 에칭(Etching)시 게이트 산화막이 노출될 때까지 에칭하지 않고, 폴리실리콘층을 얇게 남긴 상태에서 선택적 산화(Selective Oxidation) 공정을 실시함으로써, 폴리실리콘층 측벽이 비대칭적으로 산화되는 현상을 방지하고, 게이트 리닝(Leaning)을 개선할 수 있는 기술을 개시한다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
이러한 반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다.
문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차아지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다.
이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다.
그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏(Short) 채널효과라 할 수 있겠다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다.
그러나 문턱 전압은 더 낮아지게 되면 숏(Short) 채널효과에 의해 소자를 제어하기가 불가능하게 된다.
또한, 숏(Short) 채널효과는 핫 캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
이러한 숏(Short) 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완 상태이다.
현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 쇼트(Short) 채널효과의 해결 방법은 되지 못한다.
현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant)방법을 통한 할로 구조(Halo Structure)를 갖는 채널(Channel) 형성 방법 등이 연구되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 사진도이다.
도 1을 참조하면, 활성 영역 상에 리세스 게이트와 소자분리막 CD(Critical Dimension)가 증가하여 게이트의 폴리실리콘층의 일측이 타측보다 많이 노출된다.
이후, 선택적 산화(Selective Oxidation) 공정 진행 시 게이트의 폴리실리콘층 양측의 면적이 다르게 형성되어 게이트의 리닝(Leaning) 현상이 발생한다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 반도체 디바이스(Device)가 점점 축소되면서 발생하는 게이트와 리세스 게이트 간의 미스 얼라인(Mis-align)으로 인해 게이트 식각 공정 시 게이트 일측이 리세스 게이트까지 식각되어 게이트 폴리실리콘층이 많이 드러나고, 게이트 프로파일(Profile)에서도 차이가 발생한다.
이후, 후속 산화(Oxidation) 공정을 진행함으로써, 리세스 게이트 하부까지 산화되어 게이트의 리닝(Leaning) 현상이 발생하는 문제가 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 에칭(Etching)시 게이트 산화막이 노출될 때까지 에칭하지 않고, 폴리실리콘층을 얇게 남긴 상태에서 선택적 산화(Selective Oxidation) 공정을 실시함으로써, 폴리실리콘층 측벽이 비대칭적으로 산화되는 현상을 방지하고, 게이트 리닝(Leaning)을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 활성 영역을 식각하여 리세스 영역을 형성하는 단계와,
상기 리세스 영역을 포함한 전체 표면상에 게이트 산화막, 폴리실리콘층, 배리어메탈, 텅스텐층 및 제 1 질화막을 순차적으로 형성하는 단계와,
상기 제 1 질화막, 텅스텐층, 배리어메탈 및 폴리실리콘층을 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 포함한 전체 표면상에 제 2 질화막을 형성하는 단계와,
상기 제 2 질화막 및 폴리실리콘층을 식각하되, 상기 리세스 게이트 영역 간의 상기 폴리실리콘층이 서로 연결되도록 식각되는 단계 및
상기 폴리실리콘층을 선택적 산화 공정을 이용하여 산화시키는 단계를 포함하는 것을 특징으로 한다.
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상기 게이트 산화막은 30 ~ 50Å 두께로 형성하는 것과,
상기 폴리실리콘층은 600 ~ 1000Å 두께로 형성하는 것과,
상기 텅스텐층은 300 ~ 1000Å 두께로 형성하는 것과,
상기 제 1 질화막은 2000 ~ 3000Å 두께로 형성하는 것과,
상기 폴리실리콘층이 서로 연결되도록 식각되는 단계 시, 상기 폴리실리콘층을 20 ~ 30Å 두께로 남기는 것과,
여기서, 상기 리세스 영역을 형성하는 단계는,
상기 반도체 기판상에 패드 절연막 및 패드 질화막을 형성하는 단계와,
상기 패드 질화막 및 패드 절연막을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치는 산화막을 매립하여 소자분리막을 형성하는 단계와,
상기 패드 질화막 및 패드 절연막을 제거하여 활성 영역을 노출시키는 단계와,
상기 활성 영역을 포함한 전체 표면상에 산화막, 탄소층 및 하드마스크층을 형성하는 단계 및
상기 하드 마스크층, 탄소층 및 산화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 패드 절연막은 50 ~ 150Å 두께로 형성하는 것과,
상기 패드 질화막은 500 ~ 700Å 두께로 형성하는 것과,
상기 트렌치는 2000 ~ 3000Å 깊이(depth)로 형성하는 것과,
여기서, 상기 패드 절연막은 50 ~ 150Å 두께로 형성하는 것과,
상기 패드 질화막은 500 ~ 700Å 두께로 형성하는 것과,
상기 트렌치는 2000 ~ 3000Å 깊이(depth)로 형성하는 것과,
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200)상에 패드 절연막(210) 및 패드 질화막(220)을 형성한다.
다음에는, 패드 질화막(220) 상에 감광막을 형성한 후, 트렌치 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
도 2b를 참조하면, 감광막 패턴을 마스크로 패드 질화막(220), 패드 절연막(210) 및 반도체 기판(200)을 식각하여 트렌치(230)를 형성한다.
도 2c를 참조하면, 트렌치(230)에 산화막(Oxide)을 매립하여 소자분리막(240)을 형성한다.
도 2d를 참조하면, 소자분리막(240) 형성 후, 패드 질화막(220) 및 패드 절연막(210)을 제거하여 활성 영역(250)을 노출시킨다.
도 2e를 참조하면, 활성 영역(250)을 포함한 전체 표면상에 산화막(260), 탄소층(270) 및 하드마스크층(280)을 형성한다.
다음에는, 하드마스크층 상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
도 2f를 참조하면, 감광막 패턴을 마스크로 하드마스크층(280), 탄소층(270) 및 산화막(260)을 식각하여 리세스 영역(290)을 형성한다.
도 2g를 참조하면, 리세스 영역(290)을 포함한 전체 표면상에 게이트 산화막(미도시), 폴리실리콘층(300), 배리어메탈(310), 텅스텐층(320) 및 제 1 질화막(330)을 순차적으로 형성한다
도 2h를 참조하면, 제 1 질화막 상에 감광막을 형성한 후, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.
도 2i를 참조하면, 감광막 패턴을 마스크로 제 1 질화막(330), 텅스텐층(320), 배리어메탈(310) 및 폴리실리콘층(300)을 식각하여 리세스 게이트 영역(340)을 형성한다.
도 2j를 참조하면, 리세스 게이트 영역(340)을 포함한 전체 표면상에 제 2 질화막(350)을 형성한다.
도 2k를 참조하면, 제 2 질화막(350) 및 폴리실리콘층(도 2j의 300)을 식각하여 리세스 영역(290)을 포함한 리세스 게이트 영역(340) 간에 서로 연결하는 폴리실리콘층 패턴(360)을 남긴다.
도 2l을 참조하면, 선택적 산화(Selective Oxidation; 370) 공정을 이용하여 폴리실리콘층 패턴(360)을 일부 산화시켜 리세스 게이트 패턴을 완성한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 에칭(Etching)시 게이트 산화막이 노출될 때까지 에칭하지 않고, 폴리실리콘층을 얇게 남긴 상태에서 선택적 산화(Selective Oxidation) 공정을 실시함으로써, 폴리실리콘층 측벽이 비대칭적으로 산화되는 현상을 방지하고, 게이트 리닝(Leaning)을 개선할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 반도체 기판상에 활성 영역을 식각하여 리세스 영역을 형성하는 단계;상기 리세스 영역을 포함한 전체 표면상에 게이트 산화막, 폴리실리콘층, 배리어메탈, 텅스텐층 및 제 1 질화막을 순차적으로 형성하는 단계;리세스 게이트 형성용 마스크를 식각 마스크로 이용하여 상기 제 1 질화막, 텅스텐층, 배리어메탈 및 폴리실리콘층을 식각하여 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역을 포함한 전체 표면상에 제 2 질화막을 형성하는 단계;상기 제2 질화막 및 상기 폴리실리콘층을 식각하되, 상기 리세스 게이트 영역 간의 상기 폴리실리콘층이 서로 연결되도록 식각되는 단계; 및이웃한 상기 폴리실리콘층이 분리되도록 상기 폴리실리콘층을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 산화막은 30 ~ 50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 폴리실리콘층은 600 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 텅스텐층은 300 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 질화막은 2000 ~ 3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 폴리실리콘층이 서로 연결되도록 식각되는 단계 시, 상기 폴리실리콘층은 20 ~ 30Å 두께로 남기는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 리세스 영역을 형성하는 단계는,상기 반도체 기판상에 패드 절연막 및 패드 질화막을 형성하는 단계;상기 패드 질화막 및 패드 절연막을 식각하여 트렌치를 형성하는 단계;상기 트렌치는 산화막을 매립하여 소자분리막을 형성하는 단계;상기 패드 질화막 및 패드 절연막을 제거하여 상기 활성 영역을 노출시키는 단계;상기 활성 영역을 포함한 전체 표면상에 산화막, 탄소층 및 하드마스크층을 형성하는 단계; 및상기 하드 마스크층, 탄소층 및 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 패드 절연막은 50 ~ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 패드 질화막은 500 ~ 700Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 트렌치는 2000 ~ 3000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040009021A (ko) * | 2002-07-20 | 2004-01-31 | 노수형 | 치질치료제 |
-
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- 2008-03-17 KR KR1020080024630A patent/KR101096211B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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