KR101075524B1 - 스파이크라디칼산화를 이용한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 채널영역의 도펀트분포를 균일하고 넓게 형성하면서도 게이트산화막의 균일도를 확보할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조방법은 반도체기판 내에 도펀트를 주입하여 채널영역을 형성하는 단계; 제1라디칼산화를 진행하는 단계; 및 제2라디칼산화(Radical oxidation)를 진행하여 상기 실리콘기판 상에 게이트산화막을 형성하는 단계를 포함하고, 상기 제1라디칼산화는 상기 제2라디칼산화보다 높은 온도에서 짧은 시간동안 제1라디칼산화(스파이크라디칼산화)를 진행하는 것을 특징으로 하며, 상술한 본 발명은 서브 50nm 급 반도체장치 개발시 보다 안정적인 장치특성을 얻기 위해 스파이크(Spike)라는 개념을 게이트산화공정에 접목시킴으로써 도펀트의 활성화에 의해 채널영역 내에서 도펀트 분포가 균일하게 하는 게이트산화막을 형성함으로써 셀과 주변회로영역에서 트랜지스터 특성이 우수한 새들핀 트랜지스터(S-FINFET)를 구현함과 동시에 후속 공정에 대한 추가적인 도펀트의 외확산(Out-diffusion)을 최소한 억제시킴으로 인해 충분한 공정 마진을 확보할 수 있다.
게이트산화막, 채널영영역, 라디칼산화, 스파이크, 새들핀트랜지스터
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 스파이크라디칼산화를 이용한 반도체장치 제조 방법에 관한 것이다.
최근 디자인룰이 서브 50nm 이하의 레벨로 급격히 감소함에 따라 셀영역 감소에 의한 셀동작전류(Cell Operation Curren)t 특성 열화 현상이 메모리장치 개발에 가장 큰 걸림돌로 판단되고 있다.
현재 전류경로(Current Path) 감소 즉, 활성영역 폭(Active Width) 방향의 면적이 감소함에 따라 44nm 급 이하의 고집적 메모리장치 동작을 위한 셀구동전류(Cell Drive Current) 특성 확보는 사실상 불가능하다.
이러한 문제점을 해결하기 위해 최근 리세스게이트(RG)와 핀(FIN) 구조가 결합된 새들핀(Saddle FIN)에 대한 연구가 활발히 이루어 지고 있는 실정이다.
새들핀은 기존 리세스게이트 구조에서의 안정적인 리프레시 특성을 확보함과 동시에 리세스의 바닥면을 핀(FIN) 구조로 구현하여 폭(Width) 방향의 전류경로(Current Path)를 보다 확장시킨 구조이다.
새들핀 구조는 후속에 게이트산화막이 형성되게 될 채널의 입체적인 구조와 그에 따른 채널 면적 증가를 가져오기에, 채널과 게이트산화막의 계면 특성이 중요한 역할을 하게 된다.
현재 DRAM에서는 건식산화(Dry Oxidation) 방법, 라디칼산화(Radical Oxidation) 방법을 이용하여 게이트산화막(Gate Oxide)을 형성하고 있으나, 채널영역 내에 존재하는 도펀트(Dopant)의 불균일한 분포 또는 채널과 게이트산화막 계면에 도펀트축적(Dopant Pile-up)이 게이트산화막의 균일한 형성을 방해하고 있어 셀특성(낮은 마진 열화, 전류 감소)과 주변회로특성(문턱전압 산포증가, DIBL특성 열화)의 열화를 보이고 있다.
이에 채널영역 도펀트의 활성화(Activation)을 극대화 시킬 수 있는 새로운 방법이 요구된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 채널영역의 도펀트분포를 균일하고 넓게 형성하면서도 게이트산화막의 균일도를 확보할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판 내에 도펀트를 주입하여 채널영역을 형성하는 단계; 제1라디칼산화를 진행하여 상기 채널영역의 도펀트를 활성화시키는 단계 및 제2라디칼산화(Radical oxidation)를 진행하여 상기 반도체기판 상에 게이트산화막을 형성하는 단계를 포함하고, 상기 제1라디칼산화는 제2라디칼산화보다 높은 온도에서 짧은 시간동안 진행하는 것을 특징으로 한다. 상기 제1라디칼산화와 제2라디칼산화는 라디칼산화장비에서 인시튜로 진행하며, 상기 제1라디칼산화는 1000∼1100℃ 온도에서 1∼10초동안 진행하고, 상기 제2라디칼산화는 750∼850℃ 온도에서 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판 내에 도펀트를 주입하여 채널영역을 형성하는 단계; 및 제1라디칼산화와 상기 제1라디칼산화보다 낮은 온도에서 진행되는 제2라디칼산화를 번갈아 진행하여 상기 반도체기판 상에 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제1라디칼산화와 제2라디칼산화는 라디칼산화장비에서 인시튜로 진행하고, 상기 제1라디칼산화와 제2 라디칼산화는 적어도 3회 이상 번갈아 진행하며, 상기 제1라디칼산화와 제2라디칼산화는 700∼1000℃ 온도 구간에서 30∼50초동안 진행하는 것을 특징으로 한다.
상술한 본 발명은 서브 50nm 급 반도체장치 개발시 보다 안정적인 장치특성을 얻기 위해 스파이크(Spike)라는 개념을 게이트산화공정에 접목시킴으로써 도펀트의 활성화에 의해 채널영역 내에서 도펀트 분포가 균일하게 하는 게이트산화막을 형성함으로써 셀과 주변회로영역에서 트랜지스터 특성이 우수한 새들핀 트랜지스터(S-FINFET)를 구현함과 동시에 후속 공정에 대한 추가적인 도펀트의 외확산(Out-diffusion)을 최소한 억제시킴으로 인해 충분한 공정 마진을 확보할 수 있다.
이에 따라, 향후 고집적화시 셀트랜지스터(Cell Transistor)의 소자 특성 열화 현상에 대한 최적의 대안인 새들핀트랜지스터를 구현 가능하도록 하며 안정적인 셀과 주변회로 특성을 제공할 수 있다. 따라서 44nm급 레벨로 디자인룰이 감소하더라도 정상적인 셀동작이 가능한 소자 특성을 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 의한 라디칼 산화(Radical oxidation) 공정은 통상적인 열 산 화(Thermal oxidation) 공정과는 달리 소스 가스를 라디칼 상태로 활성화시켜서 실리콘과의 산화 반응을 일으키는 방법이다. 라디칼 산화 공정에 의하면 산화 반응이 활발하게 일어날 뿐만이 아니라, 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나게 할 수 있다. 따라서, 라디칼 산화 공정을 실시하면 짧은 시간 내에 충분한 두께의 라디칼 산화막을 형성할 수 있다.
본 발명은 서브 50nm 급 공정 개발시 안정적인 메모리장치를 구현하기 위하여 스파이크라디칼산화(Spike radical oxidation)를 이용하여 게이트산화막을 형성하는 것이 주요 핵심이다. 최근 DRAM 제조시 디자인룰 감소에 따른 셀동작전류 확보를 위해서는 셀접합과 플러그영역의 콘택저항(Rc) 및 시트저항(Rs) 감소가 반드시 수반되어야 하며 또한 보다 확장된 전류경로(Current Path)가 필요하다. 이에 새들핀(S-FIN) 구조가 도입되었으나, 이러한 새들핀을 형성함에도 불구하고 셀영역의 낮은 마진 특성과 주변회로특성 열화가 발생하고 있어 이에 개선이 요구된다.
이에 본 발명에서는 게이트산화막형성 방법에 스파이크 라디칼산화(Spike radical oxidation)라는 개념을 도입하여 채널도펀트를 활성화시킴으로써, 보다 균일한 게이트산화막을 형성하여 셀과 주변회로 특성을 개선하고자 한다.
즉, 스파이크라디칼산화 공정을 이용한 게이트산화막 형성 방법을 도입하여 게이트산화막을 형성하기 전에 채널영역의 도펀트를 미리 활성화시키므로써 셀트랜지스터와 주변회로 트랜지스터특성을 개선한다.
스파이크 라디칼산화 공정(Spike Radical Oxidation)은 RTO(Rapid Thermal Oxidation) 장비를 이용하여 수 초의 고온을 인가하여 도펀트를 활성화시킨 후에 라디칼산화 공정을 진행하는 방법이다.
일반적으로 건식산화(Dry Oxidation) 진행시 라디칼산화를 진행하였을 때보다 웨이퍼내 문턱전압 산포가 증가하고 있다. 이는 산화 방법의 차이에 따른 반응성 차이와 도펀트의 균일한 분포정도에 따른 산화막의 균일도(Uniformity)와 관련이 있다.
산화방법에 따른 채널의 도펀트 응집(Segregation) 정도는 건식산화방법 > 라디칼산화 방법 > 스파이크라디칼산화 방법 순으로 감소하므로, 게이트산화막특성은 건신산화막 < 라디칼산화막 < 스파이크라디칼산화막의 순서로 개선된다.
도 1은 본 발명의 제1실시예에 따른 스파이크 라디칼산화 방법의 메카니즘을 설명하기 위한 도면이다. 도 2는 본 발명의 제2실시예에 따른 스파이크 라디칼산화 방법의 메카니즘을 설명하기 위한 도면이다.
도 1을 참조하면, 라디칼산화(도면부호 'RO')는 800℃ 이상의 온도에서 약 40초동안 산화를 진행하며, 스파이크라디칼산화(도면부호 'S' 참조)는 라디칼산화(RO)를 진행하기 전에 미리 1000℃ 이상의 고온에서 약 10초동안 라디칼산화를 진행한다. 바람직하게, 스파이크라디칼산화는 1000∼1100℃의 온도에서 1∼10초동안 진행하며, 라디칼산화는 750∼850℃ 온도에서 스파이크라디칼산화보다 긴 시간동안 진행한다.
도 2를 참조하면, 스파이크라디칼산화(S)와 라디칼산화(도면부호 'RO')를 주기적으로 반복하여 진행한다. 여기서, 스파이크라디칼산화(S)는 1000℃ 근처의 온도에서 약 10초동안 산화를 진행하며, 라디칼산화(도면부호 'RO' 참조)는 800℃ 근 처의 온도에서 약 10초동안 진행한다. 바람직하게, 700∼1000℃의 온도구간에서 30∼50초 동안 3회의 스파이크라디칼산화과 라디칼산화를 번갈아 진행한다. 스파이크라디칼산화와 라디칼산화를 번갈아 진행할 때 반드시 스파이크라디칼산화를 먼저 진행한다. 그리고, 스파이크라디칼산화와 라디칼산화를 번갈아 진행할 때 스파이크라디칼산화가 진행되는 시간과 라디칼산화가 진행되는 시간은 동일하게 한다.
스파이크라디칼산화와 라디칼산화를 병행하면 원하는 두께타겟의 게이트산화막을 얻을 수 있다. 즉, 스파이크라디칼산화만으로는 1000℃ 이상의 고온을 부여하기 때문에 원하는 두께를 얻기 힘들지만, 라디칼산화를 병행하면 원하는 두께의 게이트산화막을 충분히 얻을 수 있다.
도 1에 도시된 바와 같이, 1000℃ 이상의 온도에서 스파이크라디칼산화를 진행하여 도펀트를 활성화시킨 후에 필수적으로 850℃ 이상의 온도에서 라디칼산화를 진행한다.
또한, 도 2에 도시된 바와 같이, 적어도 3회의 주기적인 스파이크산화 및 라디칼산화를 진행한다.
결과적으로, 스파이크라디칼산화를 통해 채널영역의 도펀트를 미리 활성화시켜 주고, 이후 라디칼산화를 통해 게이트산화막을 형성하므로써 게이트산화막을 균일하게 형성할 수 있다.
또한, 스파이크라디칼산화를 통한 채널도펀트의 활성화를 통해 도펀트의 균일한 분포가 후속 써멀에 의한 도펀트의 외확산(Out-diffusion)을 억제한다. 이로 인해 셀트랜지스터의 온/오프 전류(On/off-current) 특성이 우수하고 주변회로 특 성에 열화가 없는 새들핀 트랜지스터(S-FINFET)를 구현할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 스파이크라디칼산화를 이용한 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역이 정의된다. 반도체기판(21)은 셀영역과 주변회로영역이 정의되어 있다.
이어서, 스크린산화막(Screen Oxide) 공정, 웰(Well) 및 채널이온주입(Channel Implant) 공정을 영역별로 선택적으로 실시한다. 이에 따라, 반도체기판(21)의 일정 깊이에 채널영역(23)이 형성된다. 여기서, 주변회로영역에서는 반도체기판의 표면 아래에 채널영역이 형성되며, 셀영역에서는 새들핀 트랜지스터를 위해 이온주입깊이를 깊게 조절할 수 있다.
이어서, 하드마스크막(24)을 식각장벽으로 이용한 식각공정을 통해 새들핀(25)을 형성한다. 이때, 새들핀(25)은 활성영역은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 새들핀(25)또한 라인형태이며, 새들핀(25)의 라인형태에 의해 활성영역과 소자분리막(22)을 동시에 가로지르는 라인형태의 새들핀(25)이 형성된다. 새들핀(25) 형성을 위해 활성영역과 소자분리막을 동시에 식각한 후 소자분리막(22)을 일정깊이 더 식각한다. 새들핀(25)의 깊이는 2500∼3500Å이 될 수 있다.
새들핀(25)을 형성하기 위한 식각 공정은 하드마스크막(24)을 식각장벽으로 이용하는데, 하드마스크막(24)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(24)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(24)은 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.
하드마스크막(24)을 적용한 경우에는 새들핀(25) 형성후에 감광막패턴을 스트립할 수 있다.
셀영역에서는 새들핀(25) 아래에 채널영역(23)이 분포한다.
도 3b에 도시된 바와 같이, 하드마스크막(24)을 제거한 후에 도 1 및 도2의 방법을 적용하여 50∼60Å 두께의 제1게이트산화막(26)을 형성한다. 이때, 제1게이트산화막은 셀영역 및 주변회로영역에서 동시에 형성된다.
도 1 및 도 2의 방법에 따라 제1게이트산화막(26) 형성시에는 스파이크라디칼산화가 미리 수행되므로 채널영역(23A)의 도펀트가 활성화되고, 이에 따라 라디칼산화 진행시에 제1게이트산화막(26)을 균일하게 형성할 수 있다.
도 3c에 도시된 바와 같이, DGO MK(Dual GateOxide Mask, 27)를 통해 주변회로영역의 제1게이트산화막을 제거한 후 주변회로영역에 도 1 및 도 2의 방법을 이용하여 20∼30Å두께의 제2게이트산화막(28)을 형성시킨다.
후속 공정은 일반적인 DRAM 형성 공정 절차와 동일하다.
도 4a 및 4b는 본 발명의 실시예와 종래기술에 따른 채널영역의 도펀트분포 를 비교한 도면으로서, 도 4a는 셀영역에서의 분포를 비교한 도면이고, 도 4b는 주변회로영역에서의 분포를 비교한 도면이다. 종래기술은 건식산화를 적용한 경우이고, 본 발명의 실시예는 스파이크라디칼산화를 적용한 경우이다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시예에 따라 스파이크라디칼산화를 진행하면 채널영역의 도펀트가 더욱 균일하고 넓게 분포함을 알 수 있다.
이와 같이, 채널영역의 도펀트가 균일하게 분포하면 후속 게이트산화막의 형성을 방해하지 않으므로, 게이트산화막을 균일하게 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제1실시예에 따른 스파이크 라디칼산화 방법의 메카니즘을 설명하기 위한 도면.
도 2는 본 발명의 제2실시예에 따른 스파이크 라디칼산화 방법의 메카니즘을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 스파이크라디칼산화를 이용한 반도체장치 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23, 23A : 채널영역 25 : 새들핀
26 : 제1게이트산화막 28 : 제2게이트산화막
Claims (12)
- 반도체기판 내에 도펀트를 주입하여 채널영역을 형성하는 단계; 및제1라디칼산화를 진행하여 상기 채널영역의 도펀트를 활성화시키는 단계; 및제2라디칼산화를 진행하여 상기 반도체기판 상에 게이트산화막을 형성하는 단계를 포함하고,상기 제1라디칼산화는 상기 제2라디칼산화보다 높은 온도에서 짧은 시간동안 진행하는 반도체장치 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1라디칼산화와 제2라디칼산화는 라디칼산화장비에서 인시튜로 진행하는 반도체장치 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1라디칼산화는 1000∼1100℃ 온도에서 1∼10초동안 진행하는 반도체장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 제2라디칼산화는 750∼850℃ 온도에서 진행하는 반도체장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항 내지 제4항 중 어느 한 항에 있어서,상기 제1라디칼산화를 진행하기 전에 상기 반도체기판에는 트랜지스터의 채널이 되는 새들핀(Saddle FIN) 구조가 형성되는 반도체장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 반도체기판이 셀영역과 주변회로영역으로 구분되고, 상기 새들핀 구조는 상기 셀영역에 형성되어 있는 반도체장치 제조 방법.
- 반도체기판 내에 도펀트를 주입하여 채널영역을 형성하는 단계; 및제1라디칼산화와 상기 제1라디칼산화보다 낮은 온도에서 진행되는 제2라디칼산화를 번갈아 진행하여 상기 반도체기판 상에 게이트산화막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 제1라디칼산화와 제2라디칼산화는 라디칼산화장비에서 인시튜로 진행하는 반도체장치 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 제1라디칼산화와 제2라디칼산화는 각각 3회 번갈아 진행하는 반도체장치 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 제1라디칼산화와 제2라디칼산화는 700∼1000℃ 온도 구간에서 30∼50초동안 진행하는 반도체장치 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제7항 내지 제10항 중 어느 한 항에 있어서,상기 게이트산화막을 형성하기 전에 상기 반도체기판에는 트랜지스터의 채널이 되는 새들핀(Saddle FIN) 구조가 형성되어 있는 반도체장치 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 반도체기판이 셀영역과 주변회로영역으로 구분되고, 상기 새들핀 구조는 상기 셀영역에 형성되어 있는 반도체장치 제조 방법.
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| KR1020080135636A KR101075524B1 (ko) | 2008-12-29 | 2008-12-29 | 스파이크라디칼산화를 이용한 반도체장치 제조 방법 |
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|---|---|
| KR20100077633A KR20100077633A (ko) | 2010-07-08 |
| KR101075524B1 true KR101075524B1 (ko) | 2011-10-20 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101364378B1 (ko) * | 2011-11-03 | 2014-02-17 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｆｉｎ 전계 효과 트랜지스터 게이트 산화물 |
-
2008
- 2008-12-29 KR KR1020080135636A patent/KR101075524B1/ko not_active IP Right Cessation
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| KR20100077633A (ko) | 2010-07-08 |
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