KR101102542B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 GIDL 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴의 측벽에 산화촉매막을 형성하는 단계; 산화공정을 진행하여 상기 리세스 패턴을 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 리세스 패턴을 매립하고 나머지는 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계를 포함하여, 리세스 패턴 또는 트렌치의 측벽에 고유전 절연막을 이용한 산화촉매막을 형성하고, 산화촉매막을 촉매물질로 사용하여 다른 영역에 비해 소스와 드레인영역이 두꺼운 게이트 절연막을 형성하는 효과가 있다. 따라서, GIDL 열화 방지 및 리프레시 특성을 개선하고, 게이트 절연막의 신뢰성을 향상시키는 효과가 있다.
게이트절연막, 고유전절연막, GIDL

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 절연막 제조 방법에 관한 것이다.
메모리 소자의 집적도가 증가함에 따라 2차원적인 트랜지스터 구조로는 요구되는 전류 구동능력 (Current Drivability)을 만족시킬 수 없는 등, 여러가지 측면에 한계가 있다. 따라서, 이러한 문제를 극복하기 위해 리세스 채널 트랜지스터(Recess Channel Transistor) 또는 핀트랜지스터(Fin Tr. or saddle Fin Tr.)구조와 같은 3차원 트랜지스터가 제안되었다.
특히, 핀트랜지스터(이하, FinFET이라고 칭함)의 특징은 3면이 채널로 사용되며, 그 결과 전류구동력(Current drivability)이 뛰어난 특징을 가지고 있다. 그러나, 3면이 채널로 쉽게 열리기 때문에 문턱전압(Threshold voltage)을 일정 수준 이상으로 높이기가 매우 힘든 단점이 있다. 따라서, 약 0.8 V 이상의 높은 문턱전압이 요구되는 디램(DRAM) 같은 메모리 소자의 셀 트랜지스터(Cell Transistor) 로 는 FinFET을 적용하는데 어려움이 있다. 디램(DRAM)에서는 문턱전압을 일정 수준 이상 올리지 못하면 오프 누설전류(Off leakage) 특성이 현저히 저하되기 때문이다.
FinFET의 문턱전압을 쉽게 높이기 위해, 메모리 소자의 NMOS 셀트랜지스터로 적용되는 FinFET의 게이트 전극으로, 종래의 인(Ph)이 도핑된 폴리실리콘 게이트 (In-Situ Ph doped Poly Si Gate) 전극 대신, 붕소(B)가 도핑된 폴리실리콘 게이트 (In-Situ Boron Doped Poly Si Gate) 전극을 형성하는 방법이 있다. 이론적으로 p+ 폴리실리콘의 일함수(Workfunction)는 n+형 보다 ~1ev 더 높기 때문에 nMOSFET에서 게이트전극의 교체만으로도 약 0.8V∼1.0V 정도의 문턱전압을 높일 수 있다.
그러나, P+ 게이트를 사용하면 GIDL(Gate Induced Drain Leakage) 특성이 N+ 게이트 경우보다 매우 취약해져서 디램에서 데이타 보유(Data Retention)특성이 급격히 열화되는 문제점이 있다.
도 1은 N+ 폴리실리콘과 P+ 폴리실리콘의 밴드 다이어그램(Band Diagram)을 비교하기 위한 그래프이다.
도 1를 참조하면, 게이트절연막 및 N형 소오스/드레인 접합 위에 각각 N+ 폴리실리콘과 P+ 폴리실리콘을 형성했을 때의 밴드 다이어그램을 비교할 수 있다. N+ 게이트는 일함수(Work Function)가 약 4.2 eV이며, P+ 게이트는 일함수가 약 5.2 eV이다.
그러나, P+ 게이트의 경우 게이트 절연막과 접합영역의 계면에서 밴드 벤딩(Band Bending)이 N+ 게이트와는 반대로 심하게 휘어져 있음을 알 수 있다. 즉, P+ 게이트를 사용하면 GIDL 특성이 N+ 게이트 경우보다 매우 취약해져서 디램에서 데이트 보유특성이 급격히 열화된다.
한편, 다면 채널을 적용하는 반도체 장치의 경우, 게이트 절연막의 두께 균일도를 위해 라디칼 산화 공정이 적용되고 있다.
도 2는 건식산화와 라디칼 산화에 따른 게이트 절연막의 두께 균일도를 비교하기 위한 그래프이다.
도 2에 도시된 바와 같이, 라디칼 산화에 따른 게이트 절연막(라디칼 산화막)은 리세스패턴에 전체적으로 균일한 두께를 갖는 것을 알 수 있다. 이에 반해, 건식 산화에 따른 게이트 절연막(건식산화막)은 리세스패턴의 상부 S, T 영역에 과도한 두께로 형성된다.
상부 S, T 영역에 과도한 두께로 게이트 절연막이 형성되는 경우, 리세스패턴의 상부를 막아버려서, 리세스패턴에 매립이 불가능한 문제점이 있다.
따라서, 전체 구조에 균일하게 형성되는 라디칼 산화 공정을 적용하는 것이다.
그러나, GIDL 특성을 향상시키기 위해서는 접합영역의 게이트 절연막이 두꺼울 필요성이 있으며, 따라서 라디칼 산화 공정 만으로는 GIDL 특성을 향상시킬 수 없는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, GIDL 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴의 측벽에 산화촉매막을 형성하는 단계; 산화공정을 진행하여 상기 리세스 패턴을 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 리세스 패턴을 매립하고 나머지는 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 산화촉매막은 고유전 절연막이고, 산화촉매막은 금속산화막 또는 금속산화실리사이드막을 포함하되, 상기 금속산화막은 알루미늄산화막, 하프늄산화막, 지르코늄산화막, 란탄산화막, 디스프로슘산화막, 스킨듐산화막, 이트륨산화막, 가돌리늄산화막, 네오디뮴산화막, 세륨산화막 및 프라세오디륨산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 이종화합물 또는 이들의 3종화합물을 포함하고, 상기 금속산화실리사이드막은 상기 금속산화막에 실리콘을 포함하는 것을 특징으로 한다.
또한, 상기 산화촉매막은 원자층증착법(Atomic Layer Deposition), 화학기상 증착법(Chemical Vapor Deposition) 및 촉매를 이용한 화학기상증착법으로 이루어진 그룹 중에 선택된 어느 하나의 증착법을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 산화공정은 라디칼 산화공정(Radical Oxidation)으로 진행하되, 열을 이용한 라디칼 산화공정 또는 플라즈마를 이용한 라디칼 산화공정을 포함하며, 상기 열을 이용한 라디칼 산화공정은, 600℃∼1200℃의 온도와 1mTorr∼100Torr의 압력에서, 수소(H2) 또는 중수소(D2)가스와 산소(O2)가스를 사용하여 진행하고, 상기 플라즈마를 이용한 라디칼 산화공정은, 아르곤(Ar), 수소 및 산소의 혼합가스, 아르곤 및 산소의 혼합가스, 헬륨(He), 수소 및 산소의 혼합가스, 헬륨 및 산소의 혼합가스와 수소 및 산소의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 혼합가스 또는 산소가스를 소스가스로 이용하여 진행하며, 마이크로 웨이브(Micro wave) 또는 무선주파수(Radio frequency)를 이용하여, 100Ｗ∼3000Ｗ의 플라즈마 파워를 인가하고, 기판 온도는 0℃∼600℃로 유지하여 5초∼600초 동안 진행하는 것을 특징으로 한다.
또한, 상기 산화촉매막을 형성하는 단계 전에, 상기 리세스 패턴을 포함하는 전체구조의 단차를 따라 실리콘산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 게이트절연막을 형성하는 단계 후, 잔류하는 상기 산화촉매막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 반도체 소자의 제조 방법은 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 소자분리막을 일정깊이 식각하여 상기 활성영역의 측벽을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 산화촉매막을 형성하는 단계; 산화공정을 진행하여 상기 트렌치를 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 매립하고 나머지는 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은 리세스 패턴 또는 트렌치의 측벽에 고유전 절연막을 이용한 산화촉매막을 형성하고, 산화촉매막을 촉매물질로 사용하여 다른 영역에 비해 소스와 드레인영역이 두꺼운 게이트 절연막을 형성하는 효과가 있다.
따라서, GIDL 열화 방지 및 리프레시 특성을 개선하고, 게이트 절연막의 신뢰성을 향상시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 고유전산화막을 적용한 라디칼 산화에 따른 게이트 절연 막의 두께를 설명하기 위한 TEM사진 및 그래프이다.
도 3a에 도시된 바와 같이, 실리콘 기판 상에 고유전 절연막(High-k dielectric)을 일정 두께로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 고유전 절연막이 증착되지 않은 실리콘 기판에서 산화막이 30Å의 두께로 성장되는 라디칼 산화공정을 진행한다.
고유전 절연막이 증착되지 않은 실리콘 기판 상에 30Å의 산화막이 성장되는 조건으로 라디칼 산화공정을 진행하였으나, 고유전 절연막을 진행한 경우 180Å의 두께(도 3c의 그래프 참조)로 산화막이 형성된 것을 알 수 있다. 즉, 고유전 절연막이 산화공정시 촉매로 작용함으로써 고유전 절연막이 증착되지 않은 조건과 대비하여 산화 속도가 6배 증가한 것이다.
도 3c를 참조하면, 도 3b를 깊이 방향으로 조성을 분석한 결과를 확인할 수 있다. 이때, 고유전 절연막과 실리콘 기판 사이에 180Å의 산화막이 형성되며, 산화막 내에 고유전(High-k) 원소가 소량 나타남을 알 수 있다. 즉, 고유전 절연막을 형성한 후 산화공정을 통해 형성된 산화막은 소량의 고유전 원소를 포함하는 실리케이트(Silicate)라고 할 수 있다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 진행하는 것이 바람직하다.
이어서, 기판(11) 상에 마스크 패턴(13)을 형성한다. 마스크 패턴(13)은 리세스 형성지역을 정의하도록 패터닝되며, 감광막 패턴으로 형성할 수 있다. 또는, 식각마진을 증가시키기 위해 하드마스크 패턴과 감광막 패턴의 적층구조로 형성할 수 있다.
도 4b에 도시된 바와 같이, 마스크 패턴(13, 도 4a 참조)을 식각장벽으로 기판(11)을 식각하여 리세스 패턴(14)을 형성한다. 리세스 패턴(14)은 500Å∼5000Å의 깊이로 형성하는 것이 바람직하다. 리세스 패턴(14)은 'U'자형으로 도시되어 있으나, 벌브형 등의 다각형 패턴으로 형성할 수 있다. 또한, 리세스 패턴(14)은 새들핀(Saddle Fin)의 리세스 패턴일 수 있다.
이어서, 리세스 패턴(14)을 포함하는 전체구조의 단차를 따라 고유전 절연막(15)을 형성한다. 고유전 절연막(15)은 후속 게이트 절연막 형성을 위한 촉매 물질로 사용하기 위한 것으로, 30Å∼500Å의 두께로 형성하는 것이 바람직하다. 또한, 고유전 절연막(15)을 형성하기 전에 리세스 패턴(14)을 포함하는 전체구조의 단차를 따라 실리콘산화막(SiO2)을 형성할 수 있다.
촉매 물질로 사용되기 위한 고유전 절연막(15)은 금속산화막 또는 금속산화실리사이드막으로 형성하는 것이 바람직하다. 금속산화막은 알루미늄산화막, 하프늄산화막, 지르코늄산화막, 란탄산화막, 디스프로슘산화막, 스킨듐산화막, 이트륨산화막, 가돌리늄산화막, 네오디뮴산화막, 세륨산화막 및 프라세오디륨산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 이종화합물 또는 이들의 3종화합물을 포함한다. 또한, 금속산화실리사이드막은 금속산화막에 실리콘을 포함하는 실리케이 트(Silicate) 물질을 포함한다.
고유전 절연막(15)은 원자층증착법(Atomic Layer Deposition), 화학기상증착법(Chemical Vapor Deposition) 및 촉매를 이용한 화학기상증착법으로 이루어진 그룹 중에 선택된 어느 하나의 증착법을 이용하여 형성하는 것이 바람직하다.
도 4c에 도시된 바와 같이, 고유전 절연막(15, 도 4b 참조)을 식각하여 리세스 패턴(14)의 측벽에 잔류시킨다. 고유전 절연막(15)은 에치백(Etch back) 공정으로 식각할 수 있다. 이하, 리세스 패턴(14)의 측벽에 잔류하는 고유전 절연막(15)을 '산화촉매막(15A)'이라고 한다.
도 4d에 도시된 바와 같이, 산화공정을 진행하여 리세스 패턴(14)을 포함하는 전체구조의 단차를 따라 게이트절연막(16)을 형성한다.
산화공정은 라디칼 산화(Radical Oxidation)공정으로 진행할 수 있다. 리세스 패턴(14)의 측벽에 형성된 산화촉매막(15A)이 촉매 역할을 함으로써, 산화촉매막(15A)이 형성되지 않은 곳보다 산화속도가 6배 빨라 상부 및 하부에 비해 측벽부분 즉, 소스/드레인 영역이 두꺼운 게이트절연막(16)을 형성할 수 있다.
라디칼 산화공정은 열을 이용한 라디칼 산화공정(Thermal Radical Oxidation) 또는 플라즈마를 이용한 라디칼 산화공정(Plasma Radical Oxidation)으로 진행하는 것이 바람직하다.
열을 이용한 라디칼 산화공정은 600℃∼1200℃의 온도에서 1mTorr∼100Torr의 압력으로 진행하며, 수소(H2) 또는 중수소(D2)가스와 산소(O2)가스를 챔버(Chamber) 내에 동시에 주입하여 활성산소를 형성할 수 있다.
플라즈마를 이용한 라디칼 산화공정은 아르곤(Ar), 수소 및 산소의 혼합가스, 아르곤 및 산소의 혼합가스, 헬륨(He), 수소 및 산소의 혼합가스, 헬륨 및 산소의 혼합가스와 수소 및 산소의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 혼합가스 또는 산소가스를 소스가스로 주입하여 형성한다. 이때, 소스가스의 총 유량은 5sccm∼2000sccm으로 진행한다. 또한, 플라즈마 소스로는 마이크로 웨이브(Micro Wave) 또는 무선주파수(Radio Frequency)를 이용하며, 플라즈마 파워(Plasma Power)는 100Ｗ∼3000Ｗ로 인가한다. 그리고, 플라즈마 처리는 5초∼600초 동안 진행하며, 이때 기판온도는 0℃∼600℃로 유지한다.
도 4e에 도시된 바와 같이, 게이트절연막(16) 상에 리세스 패턴(14)을 매립하고 나머지는 기판(11) 상부로 돌출되는 게이트 패턴(17)을 형성한다. 본 발명에서는 게이트 패턴(17)을 형성하기 전에 산화공정 후 잔류하는 산화촉매막(15A)을 제거하고 있으나, 산화촉매막(15A)을 제거하지 않고 산화촉매막(15A) 및 게이트절연막(16) 상에 게이트 패턴(17)을 형성할 수도 있다.
게이트 패턴(17)은 폴리실리콘 전극(17A) 및 금속전극(17B)의 적층구조로 형성될 수 있다.
위와 같이, 측벽이 상부 및 하부에 비해 두꺼운 즉, 소스와 드레인이 접하는 부분이 다른 부분에 비해 두꺼운 게이트절연막(16)을 형성함으로써 GIDL(Gate Induced Drain Leakage) 열화문제를 개선할 수 있다. 또한, GIDL의 열화에 따른 리프레시 특성을 개선할 수 있으며, 게이트절연막의 신뢰성을 향상시킬 수 있다.
본 발명의 제1실시예에서는 리세스 패턴(14)을 나타내는 단면도를 도시하고 있으나, 본 발명은 리세스 패턴(14) 외에 새들핀에도 동일하게 적용된다.
도 5a 및 도 5b는 핀펫 및 새들핀을 나타내는 사시도이다.
도 5a에 도시된 바와 같이, 기판(101)에 소자분리막(102)을 형성하여 활성영역(101A)을 정의한다. 그리고, 소자분리막(102)을 일정깊이 식각하여 활성영역(101A)의 측벽을 노출시키는 트렌치(103, Trench)를 형성한다. 위와 같이, 소자분리막(102)이 일정깊이 식각되어 활성영역(101A)이 돌출된 구조를 핀펫(FinFET)구조라고 한다.
도 5b에 도시된 바와 같이, 기판(201)에 소자분리막(202)을 형성하여 활성영역(201A)을 정의한다. 그리고, 소자분리막(202) 및 활성영역(201A)을 일정깊이 식각하여 새들핀(Saddle Fin)구조를 형성한다. 이때, 활성영역(201A)은 500Å∼5000Å의 깊이로 식각되며, 식각된 깊이는 트렌치(203)의 깊이보다 얕은 깊이를 갖는다.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 도 6a 내지 도 6e는 도 5a 및 도 5b를 I-I'방향에서 바라본 공정 단면도이다.
도 6a에 도시된 바와 같이, 기판(21)에 소자분리막(22)을 형성하여 활성영역(21A)을 정의한다.
이어서, 소자분리막(22)을 일부깊이 식각하여 활성영역(21A)의 측벽을 노출 시키는 트렌치(23)를 형성한다. 이때, 소자분리막(22)만 선택적으로 식각하여 트렌치(23)를 형성하는 경우를 핀펫구조라고 하고, 소자분리막(22)과 함께 활성영역(21A)을 일부 식각하는 경우를 새들핀구조라고 한다.
도 6b에 도시된 바와 같이, 트렌치(23)를 포함하는 전체구조의 단차를 따라 고유전 절연막(24)을 형성한다.
고유전 절연막(24)은 후속 게이트 절연막 형성을 위한 촉매 물질로 사용하기 위한 것으로, 30Å∼500Å의 두께로 형성하는 것이 바람직하다. 또한, 고유전 절연막(24)을 형성하기 전에 트렌치(23)를 포함하는 전체구조의 단차를 따라 실리콘산화막(SiO2)을 형성할 수 있다.
촉매 물질로 사용되기 위한 고유전 절연막(24)은 금속산화막 또는 금속산화실리사이드막으로 형성하는 것이 바람직하다. 금속산화막은 알루미늄산화막, 하프늄산화막, 지르코늄산화막, 란탄산화막, 디스프로슘산화막, 스킨듐산화막, 이트륨산화막, 가돌리늄산화막, 네오디뮴산화막, 세륨산화막 및 프라세오디륨산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 이종화합물 또는 이들의 3종화합물을 포함한다. 또한, 금속실리사이드막은 금속산화막에 실리콘을 포함하는 실리케이트(Silicate) 물질을 포함한다.
고유전 절연막(24)은 원자층증착법(Atomic Layer Deposition), 화학기상증착법(Chemical Vapor Deposition) 및 촉매를 이용한 화학기상증착법으로 이루어진 그룹 중에 선택된 어느 하나의 증착법을 이용하여 형성하는 것이 바람직하다.
도 6c에 도시된 바와 같이, 고유전 절연막(24, 도 6b 참조)을 식각하여 트렌 치(23)의 측벽에 잔류시킨다. 고유전 절연막(24)은 에치백(Etch back) 공정으로 식각할 수 있다. 이하, 트렌치(23)의 측벽에 잔류하는 고유전 절연막(24)을 '산화촉매막(24A)'이라고 한다.
도 6d에 도시된 바와 같이, 산화공정을 진행하여 트렌치(23)를 포함하는 전체구조의 단차를 따라 게이트절연막(25)을 형성한다.
산화공정은 라디칼 산화(Radical Oxidation)공정으로 진행할 수 있다. 트렌치(23)의 측벽에 형성된 산화촉매막(24A)이 촉매 역할을 함으로써, 산화촉매막(24A)이 형성되지 않은 곳보다 산화속도가 6배 빨라 상부 및 하부에 비해 측벽부분 즉, 소스/드레인영역이 두꺼운 게이트절연막(25)을 형성할 수 있다.
라디칼 산화공정은 열을 이용한 라디칼 산화공정(Thermal Radical Oxidation) 또는 플라즈마를 이용한 라디칼 산화공정(Plasma Radical Oxidation)으로 진행하는 것이 바람직하다.
열을 이용한 라디칼 산화공정은 600℃∼1200℃의 온도에서 1mTorr∼100Torr의 압력으로 진행하며, 수소(H2) 또는 중수소(D2)가스와 산소(O2)가스를 챔버(Chamber) 내에 동시에 주입하여 활성산소를 형성할 수 있다.
플라즈마를 이용한 라디칼 산화공정은 아르곤(Ar), 수소 및 산소의 혼합가스, 아르곤 및 산소의 혼합가스, 헬륨(He), 수소 및 산소의 혼합가스, 헬륨 및 산소의 혼합가스와 수소 및 산소의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 혼합가스 또는 산소가스를 소스가스로 주입하여 형성한다. 이때, 소스가스의 총 유량은 5sccm∼2000sccm으로 진행한다. 또한, 플라즈마 소스로는 마이크로 웨이 브(Micro Wave) 또는 무선주파수(Radio Frequency)를 이용하며, 플라즈마 파워(Plasma Power)는 100Ｗ∼3000Ｗ로 인가한다. 그리고, 플라즈마 처리는 5초∼600초 동안 진행하며, 이때 기판온도는 0℃∼600℃로 유지한다.
도 6e에 도시된 바와 같이, 게이트절연막(25) 상에 트렌치(23)를 매립하고 나머지는 활성영역(21A) 상부로 돌출되는 게이트 패턴(26)을 형성한다. 본 발명에서는 게이트 패턴(26)을 형성하기 전에 산화공정 후 잔류하는 산화촉매막(24A)을 제거하고 있으나, 산화촉매막(24A)을 제거하지 않고 산화촉매막(24A) 및 게이트절연막(25) 상에 게이트 패턴(26)을 형성할 수도 있다.
게이트 패턴(26)은 폴리실리콘 전극(26A) 및 금속전극(26B)의 적층구조로 형성될 수 있다.
위와 같이, 측벽이 상부 및 하부에 비해 두꺼운 즉, 소스와 드레인이 접하는 부분이 다른 부분에 비해 두꺼운 게이트절연막(25)을 형성함으로써 GIDL 열화문제를 개선할 수 있다. 또한, GIDL의 열화에 따른 리프레시 특성을 개선할 수 있으며, 게이트절연막의 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 N+ 폴리실리콘과 P+ 폴리실리콘의 밴드 다이어그램(Band Diagram)을 비교하기 위한 그래프,
도 2는 건식산화와 라디칼 산화에 따른 게이트 절연막의 두께 균일도를 비교하기 위한 그래프,
도 3a 내지 도 3c는 고유전산화막을 적용한 라디칼 산화에 따른 게이트 절연막의 두께를 설명하기 위한 TEM사진 및 그래프,
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도,
도 5a 및 도 5b는 핀펫 및 새들핀을 나타내는 사시도,
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.

Claims (29)

  1. 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계;
    상기 리세스 패턴의 측벽에 산화촉매막을 형성하는 단계;
    라디칼 산화공정을 진행하여 상기 리세스 패턴을 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 리세스 패턴을 매립하고 나머지는 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계를 포함하고,
    상기 산화촉매막은 고유전 절연막이며, 금속산화막 또는 금속산화실리사이드막을 포함하며, 상기 산화촉매막은 원자층증착법(Atomic Layer Deposition), 화학기상증착법(Chemical Vapor Deposition) 및 촉매를 이용한 화학기상증착법으로 이루어진 그룹 중에 선택된 어느 하나의 증착법을 이용하여 형성되고,
    상기 게이트절연막은 실리케이트이며, 상기 게이트절연막을 형성하는 단계에서 상기 산화촉매막이 형성된 영역에 형성되는 상기 게이트절연막의 두께가 상기 산화촉매막이 형성되지 않은 영역에 형성되는 상기 게이트절연막의 두께보다 두껍게 형성되는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 금속산화막은 알루미늄산화막, 하프늄산화막, 지르코늄산화막, 란탄산화막, 디스프로슘산화막, 스킨듐산화막, 이트륨산화막, 가돌리늄산화막, 네오디뮴산화막, 세륨산화막 및 프라세오디륨산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 이종화합물 또는 이들의 3종화합물을 포함하는 반도체 소자의 제조 방법
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에있어서,
    상기 금속산화실리사이드막은 상기 금속산화막에 실리콘을 포함하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 삭제
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 라디칼 산화공정은,
    열을 이용한 라디칼 산화공정 또는 플라즈마를 이용한 라디칼 산화공정을 포함하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 열을 이용한 라디칼 산화공정은,
    600℃∼1200℃의 온도와 1mTorr∼100Torr의 압력에서, 수소(H2) 또는 중수소(D2)가스와 산소(O2)가스를 사용하여 진행하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 플라즈마를 이용한 라디칼 산화공정은,
    아르곤(Ar), 수소 및 산소의 혼합가스, 아르곤 및 산소의 혼합가스, 헬 륨(He), 수소 및 산소의 혼합가스, 헬륨 및 산소의 혼합가스와 수소 및 산소의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 혼합가스 또는 산소가스를 소스가스로 이용하여 진행하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 플라즈마를 이용한 라디칼 산화공정은,
    마이크로 웨이브(Micro wave) 또는 무선주파수(Radio frequency)를 이용하여 진행하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 플라즈마를 이용한 라디칼 산화공정은,
    100Ｗ∼3000Ｗ의 플라즈마 파워를 인가하고, 기판 온도는 0℃∼600℃로 유지하여 5초∼600초 동안 진행하는 반도체 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 산화촉매막을 형성하는 단계 전에,
    상기 리세스 패턴을 포함하는 전체구조의 단차를 따라 실리콘산화막을 형성 하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트절연막을 형성하는 단계 후,
    잔류하는 상기 산화촉매막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 소자분리막을 일정깊이 식각하여 상기 활성영역의 측벽을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화촉매막을 형성하는 단계;
    라디칼 산화공정을 진행하여 상기 트렌치를 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 트렌치를 매립하고 나머지는 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계를 포함하고,
    상기 산화촉매막은 고유전 절연막이며, 금속산화막 또는 금속산화실리사이드막을 포함하며, 상기 산화촉매막은 원자층증착법(Atomic Layer Deposition), 화학기상증착법(Chemical Vapor Deposition) 및 촉매를 이용한 화학기상증착법으로 이루어진 그룹 중에 선택된 어느 하나의 증착법을 이용하여 형성하고,
    상기 게이트절연막은 실리케이트이며, 상기 게이트절연막을 형성하는 단계에서 상기 산화촉매막이 형성된 영역에 형성되는 상기 게이트절연막의 두께가 상기 산화촉매막이 형성되지 않은 영역에 형성되는 상기 게이트절연막의 두께보다 두껍게 형성되는 반도체 소자의 제조 방법.
  16. 삭제
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 금속산화막은 알루미늄산화막, 하프늄산화막, 지르코늄산화막, 란탄산화막, 디스프로슘산화막, 스킨듐산화막, 이트륨산화막, 가돌리늄산화막, 네오디뮴산화막, 세륨산화막 및 프라세오디륨산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 이종화합물 또는 이들의 3종화합물을 포함하는 반도체 소자의 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제15항에있어서,
    상기 금속산화실리사이드막은 상기 금속산화막에 실리콘을 포함하는 반도체 소자의 제조 방법.
  20. 삭제
  21. 삭제
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 라디칼 산화공정은,
    열을 이용한 라디칼 산화공정 또는 플라즈마를 이용한 라디칼 산화공정을 포함하는 반도체 소자의 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    600℃∼1200℃의 온도와 1mTorr∼100Torr의 압력에서, 수소(H2) 또는 중수소(D2)가스와 산소(O2)가스를 사용하여 진행하는 반도체 소자의 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 플라즈마를 이용한 라디칼 산화공정은,
    아르곤(Ar), 수소 및 산소의 혼합가스, 아르곤 및 산소의 혼합가스, 헬륨(He), 수소 및 산소의 혼합가스, 헬륨 및 산소의 혼합가스와 수소 및 산소의 혼합가스로 이루어진 그룹 중에서 선택된 어느 하나의 혼합가스 또는 산소가스를 소스가스로 이용하여 진행하는 반도체 소자의 제조 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 플라즈마를 이용한 라디칼 산화공정은,
    마이크로 웨이브(Micro wave) 또는 무선주파수(Radio frequency)를 이용하여 진행하는 반도체 소자의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    상기 플라즈마를 이용한 라디칼 산화공정은,
    100Ｗ∼3000Ｗ의 플라즈마 파워를 인가하고, 기판 온도는 0℃∼600℃로 유지하여 5초∼600초 동안 진행하는 반도체 소자의 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 산화촉매막을 형성하는 단계 전에,
    상기 트렌치를 포함하는 전체구조의 단차를 따라 실리콘산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 게이트절연막을 형성하는 단계 후,
    잔류하는 상기 산화촉매막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 트렌치 형성시 상기 트렌치보다 얕은 두께로 상기 활성영역을 식각하는 반도체 소자의 제조 방법.
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KR20050038843A (ko) * 2003-10-23 2005-04-29 삼성전자주식회사 리세스 구조의 트랜지스터 제조방법
KR20050049582A (ko) * 2003-11-21 2005-05-27 삼성전자주식회사 리세스 채널을 갖는 트랜지스터의 제조방법
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050038843A (ko) * 2003-10-23 2005-04-29 삼성전자주식회사 리세스 구조의 트랜지스터 제조방법
KR20050049582A (ko) * 2003-11-21 2005-05-27 삼성전자주식회사 리세스 채널을 갖는 트랜지스터의 제조방법
KR100526460B1 (ko) 2003-12-24 2005-11-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자 및 그 제조 방법
KR20070056467A (ko) * 2005-11-29 2007-06-04 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 형성방법

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