KR20050038843A - 리세스 구조의 트랜지스터 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
본 발명은 트랜지스터의 성능을 개선할 수 있는 리세스 구조의 트랜지스터 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 더미 게이트 절연막을 형성하고, 상기 트렌치의 바닥에 형성된 상기 더미 게이트 절연막을 선택적으로 제거하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 스택을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 메모리 소자에서 사용되는 트랜지스터의 제조방법에 관한 것으로, 상세하게는 트렌치(Trench) 채널을 갖는 리세스 구조의 트랜지스터의 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어드는 추세에 있다. 또한, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 점점 감소함에 따라 소오스와 드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다.
이러한 단채널 효과를 극복하기 위해 얕은 접합(shallow junction)과 더불어 채널영역의 하부에 반대 도전형의 불순물(dopant)을 이온주입 함으로써 해결하고자 하였으나. 반도체 소자 내에서는 고 전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되어 소자의 불량을 야기할 수 있다.
이러한 핫 캐리어를 감소시키기 위해 대부분의 트랜지스터 제조공정은 LDD(Lightly Doped Drain)구조를 채택하고 있는 데, 이는 게이트 영역과 고농도로 주입된 드레인영역의 사이에 저농도로 주입된 완충영역을 형성한다.
그러나, 계속적인 반도체 소자의 고집적화 요구에 따라 채널길이가 더욱 짧아지기 때문에 상술한 LDD구조의 트랜지스터 역시 단 채널 현상과 핫캐리어 현상을 줄이는 데 한계에 있다. 또한, 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough)효과를 발생시키는 문제점이 있다.
이러한 문제점을 해결하고, 반도체 기판 내부에 형성된 고밀도 패킹의 메모리 셀의 크기를 줄이기 위한 일환으로, 단위 면적당 플래너형보다 게이트 채널 길이가 리세스(Recess) 또는 그루브(groove)형 트랜지스터 개발의 필요성이 대두되고 있다.
상기 리세스 구조의 트랜지스터는 채널이 형성될 영역에 트렌치를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓혀 종국적으로 반도체 소자의 고집적화에 도움을 줄 수 있다.
이하, 도면을 참조하여 종래의 리세스 구조의 트랜지스터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1k는 종래 기술에 따른 리세스 구조의 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다. 이때, 도 1a 내지 도 1k에 도시된 공정 단면도들은 각각 비트 라인(도시하지 않음)을 따라 절개한 부분을 나타내고, 워드 라인(도시하지 않음)을 따라 절개한 부분을 나타내는 것으로서 왼쪽의 I-I' 선상을 자른 단면을 오른쪽 부분에 확대하여 나타낸다.
도 1a에 도시한 바와 같이, 소자 분리막(10)에 활성영역이 정의되는 반도체 기판(12) 상에 패드 산화막(14) 및 마스크 막(16)을 순차적으로 적층하고, 상기 마스크 막(16) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트 패턴(18)을 형성한다. 도시하지는 않았지만, 상기 패드 산화막(14)를 형성한 후 상기 반도체 기판(12)에 채널 조절용 불순물을 이온주입하여 제1 불순물 영역을 형성하고, 상기 마스크막(16)을 한다.
도 1b에 도시한 바와 같이, 상기 포토레지스트 패턴(18)을 식각 마스크로 사용하여 상기 패드 산화막(14)이 노출되도록 상기 마스크 막(16)의 일부를 식각한다. 또한, 상기 포토레지스트 패턴(18)을 제거한다.
도 1c에 도시한 바와 같이, 상기 마스크 막(16)을 식각 마스크로 사용하여 상기 반도체 기판(12)이 노출되도록 상기 패드 산화막(14)의 일부를 제거한다.
도 1d에 도시한 바와 같이, 상기 마스크 막(16) 및 패드 산화막(14)을 식각 마스크층으로 사용하여 상기 반도체 기판(12)의 표면을 소정 깊이까지 식각하여 트렌치(20)를 형성한다.
도 1e에 도시한 바와 같이, 상기 마스크 막(16)을 제거한 후 등방성 식각 방법으로 상기 트렌치(20)의 측벽을 제거하여 소오스 및 드레인 영역을 분리한다.
도 1f에 도시한 바와 같이, 상기 트랜치(20) 형성 공정 및 등방성 식각방법의 식각에 의해 손상된 상기 트랜치(20) 내부의 상기 반도체 기판(12) 표면을 안정화하기 위해 열산화 공정으로 상기 반도체 기판(12) 상에 더미 게이트 절연막(25)을 형성한다.
도 1g에 도시한 바와 같이, 습식 식각방법을 이용하여 상기 반도체 기판(12) 상에 형성된 상기 더미 게이트 절연막(25) 및 패드 산화막(14)을 제거한다. 이때, 상기 습식 식각방법은 상기 실리콘 산화막으로 형성된 상기 더미 게이트 절연막(25) 및 패드 산화막(14)을 선택적으로 식각할 수 있는 식각용액을 이용하여 식각이 이루어지기 때문에 활성영역의 상기 반도체 기판(12) 전면을 노출시킬 수 있다.
도 1h에 도시한 바와 같이, 상기 트렌치(20)를 포함하는 반도체 기판(12) 전면에 게이트 절연막(26)을 형성한다.
도 1i에 도시한 바와 같이, 상기 게이트 절연막(26)이 형성된 반도체 기판(12) 상에 게이트 전극(28), 금속 실리사이드 층(30) 및 게이트 상부 절연막(32)을 적층한다.
도 1j에 도시한 바와 같이, 상기 소오스 및 드레인 영역과 상기 트렌치 상의 일부 상기 게이트 상부 절연막(32), 금속 실리사이드 층(30) 및 게이트 전극(28)을 순차적으로 제거하여 게이트 스택(34)을 형성한다.
도 1k에 도시한 바와 같이, 상기 게이트 측벽에 스페이서(36)를 형성하고, 상기 게이트 스택(34)을 중심으로 소오스 및 드레인 영역에 불순물을 이온주입하여 불순물 영역(38)을 형성한다. 이때, 제2 불순물 영역(38)은 상기 제1 불순물 영역(22)과 반대 도전형의 불순물을 도핑하여 형성된다.
이와 같은 일련의 공정을 통하여 종래 기술의 리세스 구조의 트랜지스터를 완성하고, 상기 소오스 및 드레인 영역 상의 게이트 절연막(26)을 제거한 후, 상기 소오스 및 드레인 영역에 비트라인 콘택(Bitline contact) 및 스토리지 노드 콘택(storage node contact)을 형성할 수 있다.
하지만, 종래 기술에 따른 리세스 구조의 트랜지스터의 제조방법은 다음과 같은 문제가 있었다.
종래 기술의 리세스 구조의 트랜지스터의 제조방법은 게이트 전(28)극의 양측 소스/드레인 영역의 제 2 불순물 영역에 인접한 게이트 절연막(26)이 채널 영역에 형성되는 게이트 절연막(26)과 동일한 두께로 형성됨으로, 게이트 전압의 인가 시 게이트 전극(28)과 제 2 불순물 영역(38)사이에서 발생되는 게이트 로딩 캐패시턴스(Gate loading capacitance)가 증가하여 트랜지스터의 성능을 떨어뜨리는 단점이 있었다.
본 발명의 목적은 게이트 전극과 제 2 불순물 영역 사이에서 발생되는 게이트 로딩 캐패시턴스를 감소시켜 반도체 소자의 성능을 개선할 수 있는 리세스 구조의 트랜지스터 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 리세스 구조의 트랜지스터는, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 더미 게이트 절연막을 형성하고, 상기 트렌치의 바닥에 형성된 상기 더미 게이트 절연막을 선택적으로 제거하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 스택을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.
도 2a 내지 도 2k는 본 발명에 따른 리세스 구조의 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다. 이때, 도 2a 내지 도 2k에 도시된 공정 단면도들은 각각 비트 라인(도시하지 않음)을 따라 절개한 부분을 나타내고, 워드 라인(도시하지 않음)을 따라 절개한 부분을 나타내는 것으로서 왼쪽의 I-I' 선상을 자른 단면을 오른쪽 부분에 확대하여 나타낸다.
도 2a에 도시한 바와 같이, 소자 분리막(50)에 활성영역이 정의되는 반도체 기판(52) 상에 패드 산화막(54) 및 마스크 막(56)을 순차적으로 적층하고, 상기 마스크 막(56) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트 패턴(58)을 형성한다. 여기서, 상기 패드 산화막(54)은 MTO(Medium Temperature Oxide) 방법으로 일정한(예를 들어 약 300Å 내지 1000Å정도) 두께를 갖도록 형성되고, 상기 마스크 막(56)은 CVD 방법으로 폴리 실리콘을 이용하여 소정(예를 들어 약 1000Å 내지 1500Å정도) 두께를 갖도록 형성된다. 도시하지는 않았지만, 상기 패드 산화막(54)을 형성한 후, 상기 반도체 기판(52) 상에 채널 조절용 불순물을 이온주입하여 제 1 불순물 영역을 형성하고, 상기 패드 산화막(54) 상에 상기 마스크막(56)을 형성한다.
도 2b에 도시한 바와 같이, 상기 포토레지스트 패턴(58)을 식각 마스크로 사용하여 상기 패드 산화막(54)이 노출되도록 상기 마스크 막(56)의 일부를 식각한다. 또한, 상기 포토레지스트 패턴(58)을 제거한다.
도 2c에 도시한 바와 같이, 상기 마스크 막(56)을 식각 마스크로 사용하여 상기 반도체 기판(52)이 노출되도록 상기 패드 산화막(54)의 일부를 제거한다.
도 2d에 도시한 바와 같이, 상기 마스크 막(56) 및 패드 산화막(54)을 식각 마스크층으로 사용하여 상기 반도체 기판(52)의 표면을 소정 깊이까지 식각하여 트렌치(60)를 형성한다. 여기서, 상기 트렌치(60)는 오픈 임계치수에 따라 깊이 프로파일(Depth profile)이 달라질 수 있기 때문에 일정한 오픈(Open) 임계치수(Critical Demesion)를 갖도록 형성된다. 예컨대, 상기 트렌치(60)는 약 700Å 내지 900Å 정도의 오픈 임계치수와, 1000Å 내지 1500Å 정도의 깊이를 갖도록 형성한다. 또한, 상기 패드 산화막(54)의 식각 공정과 상기 트렌치(60)의 형성 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행되어진다.
이때, 상기 마스크 막(56)은 희생층으로서, 상기 트렌치(60)의 형성 공정 시 제거되고, 상기 패드 산화막(54)은 상기 마스크 막(56)층의 식각 시 식각 저지층으로서 역할을 수행한다.
도 2e에 도시한 바와 같이, 상기 마스크 막(56)을 제거한 후 CDE(Chemical Dry Etching)공정을 이용한 등방성 식각 방법으로 상기 트렌치(60)의 측벽을 제거하여 소오스 및 드레인 영역을 분리한다. 이때, 상기 등방성 식각 방법은 상기 트렌치(60) 내부의 반도체 기판(52) 표면을 등방적으로 식각하기 때문에 상기 트렌치(60)의 측벽뿐만 아니라, 상기 트렌치(60)의 깊이를 더 증가시킬 수도 있다.
도 2f에 도시한 바와 같이, 상기 트렌치(60) 형성 공정 및 CDE 공정의 식각에 의해 발생되는 폴리머 성분을 제거하고, 상기 트렌치(60) 내부의 상기 반도체 기판(52) 표면을 안정화하기 위해 에싱 또는 세정 공정을 수행한다. 도시하지는 않았지만, 상기 세정 공정 시 습식식각 방법을 이용하여 상기 패드 산화막(54)을 제거할 수도 있다.
다음, 열산화 공정으로 상기 반도체 기판(52) 상에 더미 게이트 절연막(65)을 형성한다. 이때, 상기 더미 게이트 절연막(65)은 실리콘 산화막으로 이루어지며 예컨대 약 30 내지 100Å정도의 두께를 갖도록 형성될 수 있다.
도 2g에 도시한 바와 같이, 상기 더미 게이트 절연막(65)이 형성된 반도체 기판(52)에 건식식각 방법으로 상기 트렌치(60) 하부에 형성된 상기 더미 게이트 절연막을 제거한다. 이때, 건식식각 방법은 플라즈마 반응가스를 이용하여 상기 실리콘 산화막에 대한 식각 특성이 우수할 뿐만 아니라, 수직 식각(etching)특성이 탁월하기 때문에 상기 반도체 기판(52)의 평탄면 및 상기 트렌치(60) 하부(bottom)에 형성된 더미 게이트 절연막(65)을 선택적으로 식각할 수 있다. 따라서, 상기 트렌치(60) 측벽에 형성된 더미 게이트 절연막(65)은 건식 식각방법에 의해 일부 식각될 수 있지만, 수직 프로파일이 단차가 크기 때문에 전체가 식각되지 않고 상기 트렌치(60)의 측벽에 형성된 더미 게이트 절연막(65)의 일부는 남아 있게 된다.
도 2h에 도시한 바와 같이, 상기 트렌치(60) 측벽에 더미 게이트 절연막(65)이 형성된 반도체 기판(52) 상에 실리콘 산화막 또는 실리콘 산질화막을 이용하여 일정한 두께의 게이트 절연막(66)을 형성한다. 예컨대 상기 게이트 절연막(66)은 상기 반도체 기판(52) 상의 전면에서 약 30Å 내지 100Å정도의 두께를 갖도록 형성할 수 있다. 따라서, 상기 트렌치(60) 측벽에는 상기 더미 게이트 절연막(65) 및 게이트 절연막(66)이 적층되기 때문에 상기 트렌치(60) 측벽에 형성되는 더미 게이트 절연막(65) 및 게이트 절연막(66)의 전체 두께는 상기 트렌치(60) 하부에 형성된 게이트 절연막(66)의 두께보다 더 크게 형성된다.
도 2i에 도시한 바와 같이, 상기 게이트 절연막(66)이 형성된 반도체 기판(52) 상에 폴리 실리콘 재질로 형성된 게이트 전극(68), 금속 실리사이드 층(70) 및 게이트 상부 절연막(72)을 순차적으로 적층한다.
도 2j에 도시한 바와 같이, 상기 소오스 및 드레인 영역과 상기 트렌치(60) 상의 일부 상기 게이트 상부 절연막(72), 금속 실리사이드 층(70) 및 게이트 전극(68)을 순차적으로 제거하여 게이트 스택(74)을 형성한다. 이때, 상기 게이트 스택(74)의 임계치수를 트렌치(60)의 오픈 임계치수 보다 작게 하여 상기 트렌치(60)의 내부까지 들어오도록 할 수 있다.
도 2k에 도시한 바와 같이, 상기 게이트 측벽에 스페이서(76)를 형성하고, 상기 게이트 스택(74)을 중심으로 소오스 및 드레인 영역에 불순물을 이온주입하여 불순물 영역(78)을 형성한다. 이때, 제2 불순물 영역(78)은 상기 제1 불순물 영역과 반대 도전형의 불순물을 도핑함으로써 형성된다.
또한, 본 발명에 따른 리세스 구조의 트랜지스터의 제조공정을 완료하고, 상기 소오스 및 드레인 영역 상의 게이트 절연막(66)을 제거한 후, 상기 소오스 및 드레인 영역에 비트라인 콘택(Bitline contact) 및 스토리지 노드 콘택(storage node contact)을 형성할 수 있다.
따라서, 본 발명의 리세스 구조의 트랜지스터의 제조방법은 게이트 전극(68)과 양측 소스/드레인 영역의 상기 제 2 불순물 영역(78)간의 거리를 종래보다 커지도록 하여 게이트 전압의 인가 시 게이트 전극(68)과 제 2 불순물 영역(78)사이에서 발생되는 게이트 로딩 캐패시턴스(Gate loading capacitance)를 줄임으로써 트랜지스터의 성능을 개선시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같이, 본 발명의 리세스 구조의 트랜지스터의 제조방법에 있어서, 트렌치 측벽에 형성된 게이트 절연막의 두께를 트렌치 하부에 형성된 게이트 절연막의 두께보다 크게 형성하여 로딩 캐패시턴스를 감소시킬 수 있기 때문에 반도체 소자의 성능을 증가 또는 극대화할 수 있다. 또한, 종래의 리세스 구조의 트랜지스터의 제조방법에서 추가 공정 없이 트렌치 내부에서 게이트 절연막의 두께를 다르게 형성할 수 있는 효과가 있다.
도 1a 내지 도 1k는 종래 기술에 따른 리세스 구조의 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도들이이다.
도 2a 내지 도 2k는 본 발명에 따른 리세스 구조의 트랜지스터 제조방법을 나타내기 위한 공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
50 : 소자 분리막 52 : 반도체 기판
54 : 패드 산화막 56 : 마스크 막
58 : 포토레지스트 패턴 60 : 트렌치
60a: 제1 개구부 60b: 제2 개구부
64 : 성장 실리콘층 66 : 게이트 절연막
68 : 게이트 전극 70 : 금속 실리사이드 층
72 : 게이트 상부 절연막 74 : 게이트 스택
76 : 스페이서 78 : 제2 불순물 영역
Claims (10)
- 반도체 기판의 활성영역에 트렌치를 형성하는 단계와,상기 트렌치를 포함하는 반도체 기판 상에 더미 게이트 절연막을 형성하고, 상기 트렌치의 바닥에 형성된 상기 더미 게이트 절연막을 선택적으로 제거하는 단계와,상기 트렌치를 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트 스택을 형성하는 단계를 포함함을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 트렌치는 700Å 내지 900Å정도의 오픈 임계치수를 갖는 것을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 트렌치는 1000Å 내지 1500Å정도의 깊이를 갖는 것을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 트렌치의 바닥에 형성된 게이트 절연막은 상기 트렌치의 측벽에 형성된 더미 게이트 절연막 및 게이트 절연막의 두께보다 작은 것을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 트렌치 형성 공정 후에 상기 반도체 기판을 에싱 또는 세정하는 단계를 더 포함함을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 더미 게이트 절연막은 약 30Å 내지 100Å정도의 두께를 갖도록 형성함을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 트렌치 바닥에 형성된 상기 더미 게이트 절연막의 제거는 건식식각을 이용하여 이루어짐을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막은 30Å 내지 100Å정도의 두께를 갖도록 형성하는 것을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막은 열산화 방법을 이용하여 형성함을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 스택의 형성 단계는,상기 게이트 절연막이 형성된 반도체 기판 상에 게이트 전극, 금속 실리사이드 및 게이트 상부 절연막을 순차적으로 적층하는 단계와,소오스 및 드레인 영역 상의 게이트 절연막이 노출되도록 상기 게이트 상부 절연막, 금속 실리사이드 층 및 게이트 전극을 순차적으로 식각하여 게이트 영역에 게이트 스택을 형성하는 단계와,상기 게이트 스택의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 구조의 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074127A KR20050038843A (ko) | 2003-10-23 | 2003-10-23 | 리세스 구조의 트랜지스터 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074127A KR20050038843A (ko) | 2003-10-23 | 2003-10-23 | 리세스 구조의 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050038843A true KR20050038843A (ko) | 2005-04-29 |
Family
ID=37241162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030074127A KR20050038843A (ko) | 2003-10-23 | 2003-10-23 | 리세스 구조의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050038843A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720238B1 (ko) * | 2006-01-23 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100733228B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100843900B1 (ko) * | 2007-04-13 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100845051B1 (ko) * | 2006-04-28 | 2008-07-09 | 주식회사 하이닉스반도체 | 리세스게이트를 갖는 반도체 소자의 제조방법 |
| KR100855834B1 (ko) * | 2007-05-25 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100905778B1 (ko) * | 2006-12-29 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101102542B1 (ko) * | 2008-10-06 | 2012-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2003
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720238B1 (ko) * | 2006-01-23 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100733228B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US7459358B2 (en) | 2006-01-23 | 2008-12-02 | Hynix Semiconductor Inc. | Method for fabricating a semiconductor device |
| US8110871B2 (en) | 2006-01-23 | 2012-02-07 | 658868 N.B. Inc. | Semiconductor device with recess and fin structure |
| KR100845051B1 (ko) * | 2006-04-28 | 2008-07-09 | 주식회사 하이닉스반도체 | 리세스게이트를 갖는 반도체 소자의 제조방법 |
| KR100905778B1 (ko) * | 2006-12-29 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100843900B1 (ko) * | 2007-04-13 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100855834B1 (ko) * | 2007-05-25 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101102542B1 (ko) * | 2008-10-06 | 2012-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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