KR100843900B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 핀 채널(Fin channel)이 형성되는 활성 영역의 폭을 좁게 하고, 핀 채널 영역을 정의하는 리세스 게이트 마스크를 아일랜드 형으로 형성하도록 반도체 소자를 설계함으로써, 단 채널 효과를 개선하고, 소자의 특성을 향상시킬 수 있는 기술이다.
Description
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 6a 내지 6f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 7a 내지 7c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 8a 내지 8c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 9a 내지 9c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 개선된 핀 트랜지스터 포함한 반도체 소자 및 그 제조 방법에 관한 것이다.
핀-채널-어레이-트랜지스터(FCAT: Fin-channel-array-transistor)에서 핀 채널 트랜지스터는 그 폭이 활성 영역 마스크의 단축 폭에 의해 결정된다. 즉, 디램(DRAM: Dynamic random access memory)에서 게이트 마스크 단축 폭은 활성 영역 마스크의 단축 폭과 같기 때문에, 핀 채널 트랜지스터는 그 폭이 인접한 접합 영역 사이의 길이보다 작게 될 수 없다. 핀 채널 트랜지스터에서 그 폭이 좁을수록 단 채널 효과를 개선할 수 있다. 그러나 일반적 핀 채널 트랜지스터에서는 핀 채널 트랜지스터의 폭을 좁히는데 제한이 있다.
또한, 핀 채널 트랜지스터를 형성하기 위한 리세스 게이트 마스크를 라인-형(Line-type)으로 형성하기 때문에, 전하 저장 접합 영역과 소자 분리 구조상에 형성된 게이트 전극과 게이트 절연막에 의해 분리되어 소자 분리 구조 상부에 형성된 게이트 전극의 기생 정전용량이 증가한다. 이렇게 증가한 게이트 전극의 기생 정전용량은 셀 트랜지스터의 동작 속도를 저하하며, 전하 저장 접합 영역과 사이에서 GIDL 효과에 의한 누설 전류가 증가한다.
그리고 리세스 게이트 마스크와 게이트 마스크의 선폭 차이 및 정렬 오차, LDD 영역에 이온 주입된 불순물의 측면 확산에 의해 게이트 전극은 LDD 영역이 게이트 산화막에 의해 중첩되기 때문에, 게이트 전극과 LDD 영역 사이에서 GIDL 효과에 의한 누설 전류가 증가한다. 따라서, 디램 소자의 리프레쉬 특성은 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 핀 채널(Fin channel)이 형성되는 활성 영역의 폭을 좁게 하도록 반도체 소자를 설계한다. 또한, 핀 채널 영역을 정의하는 리세스 게이트 마스크를 아일랜드 형(Island type)으로 형성한다. 그리고 핀 형 활성 영역 상부의 게이트 절연막의 두께보다 다른 활성 영역 상부의 그것을 두껍게 형성한다. 따라서, 본 발명은 소자의 단 채널 효과를 개선하고, 리프레쉬 특성과 같은 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
소스/드레인 영역으로 예정된 제 1 활성 영역과 게이트 영역으로 예정된 제 2 활성 영역을 포함한 활성 영역 및 활성 영역을 정의하는 소자 분리 영역을 포함하며, 제 1 활성 영역은 반도체 기판의 게이트 영역 사이에 위치하며, 제 2 활성 영역은 핀 형 구조로 형성되고, 게이트 영역의 길이 방향에 따라 상기 제 1 활성 영역보다 선폭이 좁게 형성하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 소자 분리 구조를 형성하여 폭이 다른 제 1 활성 영역과 제 2 활성 영역을 포함한 활성 영역을 정의하는 단계와, 아일랜드 형(Island type) 리세스 마스크로 게이트 영역과 중첩된 활성 영역에 인접한 소자 분리 구조의 일부를 식각하여 핀 형 활성 영역을 노출하는 리세스를 형성하는 단계와, 핀 형 활성 영역을 포함한 리세스를 매립하는 게이트 도전층을 포함한 핀 게이트를 형성하는 단계를 포함하되, 제 1 활성 영역은 소스/드레인 예정 영역에 형성되고, 제 2 활성 영역은 게이트 예정 영역에 형성하며, 게이트 영역의 길이 방향에서 제 2 활성 영역의 선폭이 제 1 활성 영역보다 좁은 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따라 소자 분리 영역(120)에 의해 정의되는 활성 영역(101), 리세스 게이트 영역(103) 및 게이트 영역(105)을 도시한 반도체 소자의 레이아웃이다. 활성 영역(101)은 게이트 영역(105)의 길이 방향에서 폭이 다른 제 1 활성 영역(101a)과 제 2 활성 영역(101b)을 포함한다. 한편, 이하에서는 게이트 영역(105)의 길이 방향을 '수직방향'으로 정의하고, 활성 영역(101)의 길이 방향을 '수평방향'으로 정의한다.
제 1 활성 영역(101a)은 게이트 영역들(105) 사이에 위치하며, 그 일측의 수직방향 선폭은 F(F는 게이트 영역(105)의 수평방향 선폭이며, 인접한 게이트 영역들(105) 사이의 선폭이다)보다 H(0≤H≤F/4)만큼 넓게 도시된다. 즉, 제 1 활성 영역(101a)에서 수직방향 선폭은 F+2H으로 도시된다. 제 2 활성 영역(101b)은 게이트 영역(105)과 중첩되는 곳에 위치하며, 그 일측의 수직방향 선폭은 F보다 G(0≤G＜F/2)만큼 좁게 도시된다. 즉, 제 2 활성 영역(101b)에서 수직방향 선폭은 F-2G으로 도시된다.
리세스 게이트 영역(103)은 아일랜드-형(Island-type)으로 정의한다. 리세스 게이트 영역(103)의 일측의 수직방향 선폭은 F보다 E(0≤E≤F/2)만큼 넓게 도시된다. 즉, 리세스 게이트 영역(103)의 수직방향 선폭은 F+2E으로 도시된다. 또한, 리세스 게이트 영역(103)의 일측의 수평방향 선폭은 F보다 D(0≤D＜F/2)만큼 좁게 도시된다. 즉, 리세스 게이트 영역(103)의 수평방향 선폭은 F-2D으로 도시된다.
도 2는 본 발명의 다른 실시 예에 따라 소자 분리 영역(220)에 의해 정의되는 제 1 활성 영역(201), 제 2 활성 영역(202), 리세스 게이트 영역(203) 및 게이트 영역(205)을 도시한 반도체 소자의 레이아웃이다. 제 2 활성 영역(202)은 게이트 영역들(205) 사이에 위치하며, 그 일측의 수직방향 선폭은 F보다 H(0≤H≤F/4)만큼 넓게 도시된다. 즉, 제 2 활성 영역(202)에서 수직방향 선폭은 F+2H으로 도시된다.
제 1 활성 영역(201)은 이웃한 리세스 게이트 영역들(203) 사이에 위치한 제 2 활성 영역(202)으로부터 양측에 인접한 제 2 활성 영역(202)의 일부까지 연장하는 곳에 위치하며, 그 일측의 수평방향 선폭은 게이트 영역(205)으로부터 J(0≤J≤F/2)만큼 더 연장된다. 즉, 제 1 활성 영역(201)의 수평방향 선폭은 3F+2J로 도시된다. 또한, 그 일측의 수직방향 선폭은 F보다 G(0≤G＜F/2)만큼 좁게 도시된다. 즉, 제 1 활성 영역(201)에서 수직방향 선폭은 F-2G으로 도시된다.
리세스 게이트 영역(203)은 아일랜드-형(Island-type)으로 정의한다. 리세스 게이트 영역(203)의 일측의 수직방향 선폭은 F보다 E(0≤E≤F/2)만큼 더 넓게 도시된다. 즉, 리세스 게이트 영역(203)의 수직방향 선폭은 F+2E으로 도시된다. 또한, 리세스 게이트 영역(203)의 일측의 수평방향 선폭은 F보다 D(0≤D＜F/2)만큼 더 좁게 도시된다. 즉, 리세스 게이트 영역(203)의 수평방향 선폭은 F-2D으로 도시된다.
도 3은 본 발명의 다른 실시 예에 따라 소자 분리 영역(320)에 의해 정의되는 제 1 활성 영역(301), 제 2 활성 영역(302), 리세스 게이트 영역(303) 및 게이트 영역(305)을 도시한 반도체 소자의 레이아웃이다. 제 1 활성 영역(301)은 통상의 활성 영역과 동일한 크기로 정의하며, 그 수직방향 선폭은 F이고, 수평방향 선폭은 5F로 도시된다. 제 2 활성 영역(302)은 게이트 영역들(305) 사이에 위치하며, 그 일측의 수직방향 선폭은 F보다 H(0≤H≤F/4)만큼 넓게 도시된다. 즉, 제 2 활성 영역(302)에서 수직방향 선폭은 F+2H으로 도시된다.
리세스 게이트 영역(303)은 아일랜드-형(Island-type)으로 정의한다. 리세스 게이트 영역(303)의 일측의 수직방향 선폭은 F보다 E(0≤E≤F/2)만큼 더 넓게 도시된다. 즉, 리세스 게이트 영역(303)의 수직방향 선폭은 F+2E으로 도시된다. 또한, 리세스 게이트 영역(303)의 일측의 수평방향 선폭은 F보다 D(0≤D＜F/2)만큼 더 좁게 도시된다. 즉, 리세스 게이트 영역(303)의 수평방향 선폭은 F-2D으로 도시된다.
도 4는 본 발명의 다른 실시 예에 따라 소자 분리 영역(420)에 의해 정의되는 활성 영역(401), 제 1 리세스 게이트 영역(403), 제 2 리세스 게이트 영역(404) 및 게이트 영역(405)을 도시한 반도체 소자의 레이아웃이다. 활성 영역(401)의 일측의 수직방향 선폭은 F보다 H(0≤H≤F/4)만큼 넓게 도시된다. 즉, 활성 영역(401)에서 수직방향 선폭은 F+2H으로 도시된다. 한편, 활성 영역(401)의 수평방향 선폭은 5F(이하에서 이를 'M'이라 한다)이다.
제 1 리세스 게이트 영역(403)은 라인-형(Line-type)으로 게이트 영역(405)과 중첩되는 곳에 위치한다. 제 1 리세스 게이트 영역(403)의 일측의 수평방향 선폭은 F보다 D(0≤D＜F/2)만큼 더 좁게 도시된다. 즉, 제 1 리세스 게이트 영역(403)의 수평방향 선폭은 F-2D으로 도시된다.
제 2 리세스 게이트 영역(404)은 아일랜드-형(Island-type)으로 정의한다. 제 2 리세스 게이트 영역(404)의 일측의 수직방향 선폭은 F보다 E(0≤E≤F/2)만큼 더 넓게 도시된다. 즉, 제 2 리세스 게이트 영역(403)의 수직방향 선폭은 F+2E으로 도시된다. 또한, 제 2 리세스 게이트 영역(404)의 일측의 수평방향 선폭은 활성 영역(401)의 그것보다 L(F/2≤L≤F)만큼 좁게 도시된다. 즉, 제 2 리세스 게이트 영역(304)의 수평방향 선폭은 M -2L으로 도시된다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 도 5(i)는 도 1의 I-I'을 따른 단면도이며, 도 5(ii)는 도 1의 II-II'을 따른 단면도이고, 도 5(iii)는 도 1의 III-III'을 따른 단면도이다. 특히, 도 5(i)는 수평방향 단면도이고, 도 5(ii)는 제 2 활성 영역에서 수직방향 단면도이며, 도 5(iii)는 제 1 활성 영역에서 수직방향 단면도이다.
도 5를 참조하면, 반도체 소자는 소자 분리 구조(520), 핀 형 활성 영역(532), 게이트 절연막(540), 핀 게이트 구조물(580), 저장 전극 접합 영역(582) 및 비트라인 접합 영역(584)을 포함한다. 소자 분리 구조(520)는 도 1의 활성 영역(101)을 정의한다. 이때, 활성 영역(101)은 수직방향에서 선폭이 다른 제 1 활성 영역(101a)과 제 2 활성 영역(101b)을 정의한다.
핀 형 활성 영역(532)은 아일랜드 형 리세스 게이트 마스크(미도시)를 이용하여 도 1에 도시된 제 2 활성 영역(101b)에 인접한 소자 분리 구조(520)를 소정 두께 식각하여 형성한 리세스(미도시) 내에 노출된다. 핀 형 활성 영역(532)의 수직방향 선폭은 도 1에 도시된 제 1 활성 영역(101a)의 수직방향 선폭보다 좁게 형성하여 단 채널 효과를 개선할 수 있다(도 5(ii) 및 5(iii) 참조).
게이트 절연막(540)은 핀 형 활성 영역(532)을 포함한 활성 영역 상부에 위치한다. 도 1에 도시된 제 1 활성 영역(101a) 상부에 형성된 게이트 절연막(540)은 핀 형 활성 영역(532) 상부에 형성된 그것보다 두껍게 형성한다. 따라서, 저장 전극 접합 영역(582) 및 비트라인 접합 영역(584)을 포함한 접합 영역과 게이트 전극(562)의 중첩에 의해 발생하는 GIDL(Gate induced drain leakage) 전류를 개선할 수 있다. 본 발명의 일 실시 예에 따르면, 수평방향에서 활성 영역 상부에 형성된 게이트 절연막(540)은 제 1 산화막(524)과 제 2 산화막(534)을 포함하는 것이 바람직하다.
핀 게이트 구조물(580)은 핀 형 활성 영역(532)을 포함한 리세스를 매립한 게이트 전극(562)과 게이트 하드 마스크층(570)을 포함한다. 게이트 전극(562)은 하부 게이트 전극(550)과 상부 게이트 전극(560)을 포함한다. 본 발명의 일 실시 예에 따르면, 하부 게이트 전극은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, n+ 실리콘 게르마늄(SiGe)층, p+ 실리콘 게르마늄(SiGe)층, 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 티타늄 실리사이드(TiSix)층, 텅스텐 실리사이드(WSix)층, 탄탈륨 실리 사이드(TaSix)층, 코발트 실리사이드(CoSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 상부 게이트 전극(560)은 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 텅스텐(W)층, 티타늄(Ti)층, 코발트(Co)층, 티타늄 실리사이드(TiSix)층, 텅스텐 실리사이드(WSix)층, 코발트 실리사이드(CoSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
저장 전극 접합 영역(582)과 비트라인 접합 영역(584)은 LDD 영역(미도시)과 소스/드레인 영역(미도시)으로 사용되며, 핀 게이트 구조물(580) 사이의 반도체 기판(510)에 위치한다.
도 6a 내지 6f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 6a(i) 내지 6g(i)는 도 1의 I-I'을 따른 단면도들이며, 도 6a(ii) 내지 6g(ii)는 도 1의 II-II'을 따른 단면도들이고, 도 6a(iii) 내지 6g(iii)는 도 1의 III-III'을 따른 단면도들이다. 특히, 도 6a(i) 내지 6g(i)는 수평방향 단면도이고, 도 6a(ii) 내지 6g(ii)는 제 2 활성 영역에서 수직방향 단면도이며, 도 6a(iii) 내지 6g(iii)는 제 1 활성 영역에서 수직방향 단면도이다.
도 6a를 참조하면, 반도체 기판(610) 상부에 패드 산화막(612) 및 패드 질화막(614)을 형성한 후, 패드 질화막(614) 감광막(미도시)을 형성한다. 다음으로, 소자 분리 마스크(미도시)로 감광막을 노광 및 현상하여 소자 분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 패드 질화막(614), 패드 산화막(612) 및 소정 두께의 반도체 기판(610)을 식각하여 도 1의 활성 영역(101)을 정의하는 트렌치(미도시)를 형성한 후, 감광막 패턴을 제거한다. 그 다음, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 질화막(614)을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(620)를 형성한다.
본 발명의 일 실시 예에 따르면, 소자 분리용 절연막에 대한 평탄화 식각 공정은 CMP(Chemical mechanical polishing) 방법 또는 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 트렌치 상부에 열 산화막, 질화막, 산화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성한 후, 소자 분리용 절연막을 매립하여 소자 분리 구조(620)를 형성할 수도 있다.
도 6b를 참조하면, 소자 분리 구조(620)를 선택 식각하여 그 높이를 낮춘 후, 패드 질화막(614) 및 패드 산화막(612)을 제거하여 반도체 기판(610)을 노출한다. 다음으로, 반도체 기판(610) 상부에 희생 산화막(622)을 형성한 후, 반도체 기판(610) 상부에 감광막(미도시)을 형성한다. 이후, 셀 영역을 노출하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 이온 주입 공정을 수행하여 웰 및 셀 이온 주입 영역(미도시)을 형성한다. 그 다음, 감광막 패턴을 제거한다. 본 발명의 일 실시 예에 따르면, 소자 분리 구조(620)에 대한 선택 식각 공정은 습식 식각 방법으로 수행되는 것이 바람직하다. 본 발명의 다 른 실시 예에 따르면, 이온 주입 공정을 수행하여 웰 이온 주입 영역(미도시)만을 형성할 수도 있다.
도 6c 및 6d를 참조하면, 희생 산화막(622)을 제거하여 반도체 기판(610)을 노출한 후, 노출된 반도체 기판(610) 상부에 제 1 산화막(624)을 형성한다. 다음으로, 전체 구조물 상부에 하드 마스크층(626)을 형성한 후, 하드 마스크층(626) 상부에 감광막(미도시)을 형성한다. 이후, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 도 1의 리세스 게이트 영역(103)을 정의하는 감광막 패턴(628)을 형성한 후, 감광막 패턴(628)을 식각 마스크로 하드 마스크층(626)을 식각하여 그 하부에 제 1 산화막(624)을 노출한다. 그 다음, 노출된 제 1 산화막(624) 및 소정 두께의 소자 분리 구조(620)를 선택 식각하여 핀 형 활성 영역(632)을 노출하는 리세스(630)를 형성한다.
본 발명의 일 실시 예에 따르면, 희생 산화막(622)을 제거하지 않고, 그 상부에 제 1 산화막(624)을 형성할 수도 있다. 본 발명의 다른 실시 예에 따르면, 하드 마스크층(626)은 비정질 탄소(Amorphous Carbon)막, 다결정 실리콘막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 감광막 패턴(628) 하부에 노출된 제 1 산화막(624)을 제거하여 반도체 기판(610)을 노출한 후, 노출된 반도체 기판(610)을 소정 두께 식각한다. 이후, 소정 두께의 소자 분리 구조(620)를 식각하여 핀 형 활성 영역(632)을 노출하는 리세스(630)를 형성할 수도 있다.
도 6e를 참조하면, 소프트 식각 공정으로 리세스(630)에 노출된 반도체 기 판(610)과 핀 형 활성 영역(632)의 표면을 둥글게 만든다. 이후, 표면이 둥근 반도체 기판(610)과 핀 형 활성 영역(632)에 불순물 이온을 주입하여 문턱 전압을 조절용 이온 주입 영역(미도시)을 형성한 후, 감광막 패턴(628)과 하드 마스크층(626)을 제거한다. 본 발명의 일 실시 예에 따르면, 소프트 식각 공정은 등방성 식각 방법으로 수행하는 것이 바람직하다.
도 6f를 참조하면, 노출된 반도체 기판(610)을 포함한 제 1 산화막(624)과 핀 형 활성 영역(632) 상부에 제 2 산화막(634)을 형성하여 제 1 산화막(624)과 제 2 산화막(634)으로 정의되는 게이트 절연막(640)을 형성한다. 다음으로, 전체 구조물 상부에 하부 게이트 도전층(650)을 형성하여 최소 핀 형 활성 영역(632)을 포함한 리세스(630)를 매립한다. 이후, 하부 게이트 도전층(650) 상부에 상부 게이트 도전층(660)과 게이트 하부 마스크층(670)을 형성한다.
본 발명의 일 실시 예에 따르면, 하부 게이트 도전층(650)은 n+ 다결정 실리콘층, p+ 다결정 실리콘층, n+ 실리콘 게르마늄(SiGe)층, p+ 실리콘 게르마늄(SiGe)층, 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 티타늄 실리사이드(TiSix)층, 텅스텐 실리사이드(WSix)층, 탄탈륨 실리사이드(TaSix)층, 코발트 실리사이드(CoSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 상부 게이트 도전층(660)은 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 텅스텐(W)층, 티타늄(Ti)층, 코발트(Co)층, 티타늄 실리사이드(TiSix)층, 텅스텐 실리사이드(WSix)층, 코발트 실리사이드(CoSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다.
도 6g를 참조하면, 게이트 하드 마스크층(670) 상부에 감광막(미도시)을 도포한 후, 도 1의 게이트 영역(105)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 식각 마스크로 게이트 하드 마스크층(670), 상부 게이트 도전층(660) 및 하부 게이트 도전층(650)을 패터닝하여 핀 게이트 구조물(680)을 형성한 후, 감광막 패턴을 제거한다. 이후, 이온 주입 공정을 수행하여 LDD 영역과 소스/드레인 영역으로 사용되는 저장 전극 접합 영역(682)과 비트 라인 접합 영역(684)을 형성한다.
도 7a 내지 7c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 특히, 도 7a 내지 7c는 도 2의 레이아웃을 적용하여 도 6a를 형성하기 위한 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 7a(i) 내지 7c(i)는 도 2의 I-I'을 따른 단면도들이며, 도 7a(ii) 내지 7c(ii)는 도 2의 II-II'을 따른 단면도들이고, 도 7a(iii) 내지 7c(iii)는 도 2의 III-III'을 따른 단면도들이다.
도 7a를 참조하면, 반도체 기판(710) 상부에 패드 산화막(712), 패드 질화막(714), 제 1 하드 마스크층(716), 제 2 하드 마스크층(미도시) 및 감광막(미도시)을 형성한 후, 도 2의 제 1 활성 영역(201)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 제 1 감광막 패턴(719)을 형성한다. 이후, 제 1 감광막 패턴(719)을 식각 마스크로 제 2 하드 마스크층(718)을 선택 식각하여 제 2 하드 마스크층 패턴(718)을 형성한다.
도 7b를 참조하면, 제 1 감광막 패턴(719)을 제거한 후, 전체 구조물 상부에 감광막(미도시)을 도포하여 제 2 하드 마스크층 패턴(718)을 매립한다. 다음으로, 도 2의 제 2 활성 영역(202)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 제 2 감광막 패턴(721)을 형성한다. 이후, 제 2 감광막 패턴(721)과 제 2 하드 마스크층 패턴(718)을 식각 마스크로 제 1 하드 마스크층(716)을 식각하여 제 1 하드 마스크층 패턴(716a)을 형성한다.
본 발명의 일 실시 예에 따르면, 제 1 하드 마스크층(716) 및 제 2 하드 마스크층은 산화막, 비정질 탄소막, 다결정 실리콘막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 한편, 제 1 하드 마스크층(716)과 제 2 하드 마스크층은 식각 선택비가 서로 다른 물질로 형성하여 제 1 하드 마스크층 패턴(716a) 형성 시 제 2 하드 마스크층 패턴(718)이 식각되지 않는 것이 바람직하다.
도 7c를 참조하면, 제 1 하드 마스크층 패턴(716a), 제 2 하드 마스크층 패턴(718) 및 제 2 감광막 패턴(721)을 식각 마스크로 패드 질화막(714), 패드 산화막(712) 및 소정 두께의 반도체 기판(710)을 식각하여 트렌치(미도시)를 형성한다. 이후, 제 2 감광막 패턴(721), 제 2 하드 마스크층 패턴(718a) 및 제 1 하드 마스크층 패턴(716a)을 제거한다. 다음으로, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 질화막(714)을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(720)를 형성한다.
이후 공정은 도 6b 내지 도 6f에 도시된 반도체 소자의 제조 방법을 수행하 여 반도체 소자를 제조할 수 있다. 본 발명의 일 실시 예에 따르면, 도 2의 제 2 활성 영역(202)을 정의하는 마스크를 이용하여 제 2 하드 마스크층 패턴(미도시)을 형성한 후, 제 1 활성 영역(201)을 정의하는 마스크를 이용하여 제 1 하드 마스크층 패턴(미도시)을 형성한다. 이후, 제 1 하드 마스크층 패턴과 제 2 하드 마스크층 패턴을 식각 마스크로 도 7c와 동일한 구조를 형성할 수 있다.
도 8a 내지 8c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 특히, 도 8a 내지 8c는 도 3의 레이아웃을 적용하여 도 6a를 형성하기 위한 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 8a(i) 내지 8c(i)는 도 3의 I-I'을 따른 단면도들이며, 도 8a(ii) 내지 8c(ii)는 도 3의 II-II'을 따른 단면도들이고, 도 8a(iii) 내지 8c(iii)는 도 3의 III-III'을 따른 단면도들이다.
도 8a를 참조하면, 반도체 기판(810) 상부에 패드 산화막(812), 패드 질화막(814), 제 1 하드 마스크층(816), 제 2 하드 마스크층(미도시) 및 감광막(미도시)을 형성한 후, 도 3의 제 1 활성 영역(301)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 제 2 하드 마스크층을 선택 식각하여 제 2 하드 마스크층 패턴(818)을 형성한 후, 감광막 패턴을 제거한다. 그 다음, 제 2 하드 마스크층 패턴(818)을 등방성 식각하여 그 크기가 줄어든 제 2-1 하드 마스크층 패턴(818a)을 형성한다.
도 8b를 참조하면, 전체 구조물 상부에 감광막(미도시)을 도포하여 제 2-1 하드 마스크층 패턴(818a)을 매립한 후, 도 3의 제 2 활성 영역(302)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(821)을 형성한다. 다음으로, 감광막 패턴(821)을 식각 마스크로 제 1 하드 마스크층(816)을 식각하여 제 1 하드 마스크층 패턴(816a)을 형성한다.
본 발명의 일 실시 예에 따르면, 제 1 하드 마스크층(816) 및 제 2 하드 마스크층은 산화막, 비정질 탄소막, 다결정 실리콘막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 한편, 제 1 하드 마스크층(816)과 제 2 하드 마스크층은 식각 선택비가 서로 다른 물질로 형성하여 제 1 하드 마스크층 패턴(816a) 형성 시 제 2 하드 마스크층 패턴(818a)이 식각되지 않는 것이 바람직하다.
도 8c를 참조하면, 제 1 하드 마스크층 패턴(816a), 제 2-1 하드 마스크층 패턴(818a) 및 감광막 패턴(821)을 식각 마스크로 패드 질화막(814), 패드 산화막(812) 및 소정 두께의 반도체 기판(810)을 식각하여 트렌치(미도시)를 형성한다. 이후, 감광막 패턴(821), 제 2-1 하드 마스크층 패턴(818b) 및 제 1 하드 마스크층 패턴(816a)을 제거한다. 다음으로, 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후, 패드 질화막(814)을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(820)를 형성한다.
이후 공정은 도 6b 내지 도 6f에 도시된 반도체 소자의 제조 방법을 수행하여 반도체 소자를 제조할 수 있다. 본 발명의 일 실시 예에 따르면, 도 3의 제 2 활성 영역(302)을 정의하는 마스크를 이용하여 제 2 하드 마스크층 패턴(미도시)을 형성한 후, 제 1 활성 영역(301)을 정의하는 마스크를 이용하여 제 1 하드 마스크 층 패턴(미도시)을 형성한다. 이후, 제 1 하드 마스크층 패턴과 제 2 하드 마스크층 패턴을 식각 마스크로 도 8c와 동일한 구조를 형성할 수 있다.
도 9a 내지 9c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 특히, 도 9a 내지 9c는 도 4의 레이아웃을 적용하여 도 6c 및 6d를 형성하기 위한 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 9a(i) 내지 9c(i)는 도 4의 I-I'을 따른 단면도들이며, 도 9a(ii) 내지 9c(ii)는 도 4의 II-II'을 따른 단면도들이고, 도 9a(iii) 내지 9c(iii)는 도 4의 III-III'을 따른 단면도들이다.
희생 산화막을 제거하여 반도체 기판(910)을 노출한 후, 노출된 반도체 기판(910) 상부에 제 1 산화막(924)을 형성한다. 다음으로, 전체 구조물 상부에 제 1 하드 마스크층(926), 제 2 하드 마스크층(936) 및 제 3 하드 마스크층(미도시)을 형성한 후, 제 3 하드 마스크층 상부에 감광막(미도시)을 형성한다. 이후, 도 4의 제 1 리세스 게이트 영역(403)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 제 3 감광막 패턴(942)을 형성한 후, 제 3 감광막 패턴(942)을 식각 마스크로 제 3 하드 마스크층을 식각하여 제 3 하드 마스크층 패턴(938)을 형성한다.
본 발명의 일 실시 예에 따르면, 제 1 하드 마스크층(926), 제 2 하드 마스크층(936) 및 제 3 하드 마스크층은 각각 질화막, 산화막, 비정질 탄소막, 다결정 실리콘층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 또한, 제 2 하드 마스크층(936) 및 제 3 하드 마스크층은 식각 선택비가 서로 다른 물질로 형성하는 것이 바람직하다.
도 9b 및 9c를 참조하면, 제 3 감광막 패턴(942)을 제거한 후, 제 3 하드 마스크층 패턴(938)을 포함하는 반도체 기판(910) 상부에 감광막(미도시)을 형성한다. 다음으로, 도 4의 제 2 리세스 게이트 영역(404)을 정의하는 마스크(미도시)로 감광막을 노광 및 현상하여 제 4 감광막 패턴(944)을 형성한 후, 제 4 감광막 패턴(944)과 제 3 하드 마스크층 패턴(938)을 식각 마스크로 노출된 제 2 하드 마스크층(936) 및 제 1 하드 마스크층(926)을 선택 식각하여 리세스 영역(931)을 형성한다. 이후, 리세스 영역(931) 하부에 노출된 제 1 산화막(924)과 소정 두께의 소자 분리 구조(920)를 선택 식각하여 핀 형 활성 영역(932)을 노출하는 리세스(930)를 형성한다. 본 발명의 일 실시 예에 따르면, 리세스 영역(931) 형성 시 제 3 하드 마스크층 패턴(938)은 식각 선택비 차이로 식각되지 않는 것이 바람직하다.
이후 공정은 도 6e 및 도 6f에 도시된 반도체 소자의 제조 방법을 수행하여 반도체 소자를 제조할 수 있다. 또한, 상술한 바와 같은 본 발명은 바람직한 실시 예에 따라 기술되어 있으나, 상기한 실시 예는 그 설명을 위한 것이며 제한하기 위한 것이 아님을 주의하여야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 게이트 영역 하부의 핀 채널이 형성되어 활성 영역의 폭을 좁게 하여 단 채널 효과를 개선할 수 있는 효과가 있다. 또한, 아일랜드 형 리세스 게이트 마스크를 이용하여 소자 분리 구조를 불필요하게 식각하지 않아, 게이트 전극의 기생 정전용량을 감소시킬 수 있다. 따라서, 소자의 동작 속도를 개선할 수 있는 이점이 있다.
그리고 저장 전극 접합 영역과 게이트 전극 사이에 발생하는 GIDL 효과를 방지하여 누설 전류를 감소시킬 수 있다. 또한, LDD 영역 상부의 게이트 절연막의 두께를 증가시켜 LDD 영역과 인접한 게이트 전극 사이에서 발생하는 GIDL 효과를 방지하여 누설 전류를 감소시킬 수 있다. 따라서, 소자의 리프레쉬 특성을 개선할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (26)
- 소스/드레인 영역으로 예정된 제 1 활성 영역과 게이트 영역으로 예정된 제 2 활성 영역을 포함한 활성 영역 및 상기 활성 영역을 정의하는 소자 분리 영역을 포함하며,상기 제 1 활성 영역은 반도체 기판의 게이트 영역 사이에 위치하며, 상기 제 2 활성 영역은 핀 형 구조로 형성되고, 상기 게이트 영역의 길이 방향에 따라 상기 제 1 활성 영역보다 선폭이 좁게 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 게이트 영역의 길이 방향에 따라 상기 제 1 활성 영역의 선폭은 F보다 크거나 같고 3F/2보다는 같거나 작으며, 상기 제 2 활성 영역의 선폭은 F보다 같거나 작은 것을 특징으로 하는 반도체 소자(단, F는 게이트 라인 사이의 거리).
- 제 1항에 있어서,상기 제 2 활성 영역을 포함한 상기 활성 영역 상부에 위치하는 게이트 절연막을 더 포함하되, 상기 제 1 활성 영역에 위치한 상기 게이트 절연막의 두께는 상기 핀 형 활성 영역에 위치한 그것과 다른 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 게이트 영역 상에 형성되는 게이트 전극은 n+ 다결정 실리콘, p+ 다결정 실리콘, n+ 실리콘 게르마늄(SiGe)막, p+ 실리콘 게르마늄(SiGe)막, 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 티타늄 실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 탄탈륨 실리사이드(TaSix)막, 및 코발트 실리사이드(CoSix)막으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성한 하부 게이트 전극과 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 텅스텐(W)막, 티타늄(Ti)막, 코발트(Co)막, 텅스텐 실리사이드(WSix)막, 티타늄 실리사이드(TiSix)막, 및 코발트 실리사이드(CoSix)막으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성한 상부 게이트 전극의 적층 구조인 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 소자 분리 구조를 형성하여 폭이 다른 제 1 활성 영역과 제 2 활성 영역을 포함한 활성 영역을 정의하는 단계;아일랜드 형(Island type) 리세스 마스크로 게이트 영역과 중첩된 상기 활성 영역에 인접한 상기 소자 분리 구조의 일부를 식각하여 핀 형 활성 영역을 노출하는 리세스를 형성하는 단계;상기 핀 형 활성 영역을 포함한 상기 리세스를 매립하는 게이트 도전층을 포함한 핀 게이트를 형성하는 단계를 포함하되,상기 제 1 활성 영역은 소스/드레인 예정 영역에 형성되고,상기 제 2 활성 영역은 게이트 예정 영역에 형성하며, 상기 게이트 영역의 길이 방향에서 상기 제 2 활성 영역의 선폭이 상기 제 1 활성 영역보다 좁은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 게이트 영역의 길이 방향에 따라 상기 제 1 활성 영역의 선폭은 F보다 크거나 같고 3F/2보다는 같거나 작으며, 상기 제 2 활성 영역의 선폭은 F보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 5항에 있어서,상기 활성 영역을 정의하는 단계는상기 반도체 기판에 패드 절연막을 형성하는 단계;상기 패드 절연막 상부에 제 1 하드 마스크층 및 제 2 하드 마스크층을 형성하는 단계;제 1 마스크로 상기 제 2 하드 마스크층을 식각하여 제 2 하드 마스크층 패턴을 형성하는 단계;상기 제 2 하드 마스크층 패턴과 제 2 마스크로 상기 제 1 하드 마스크층을 선택 식각하여 상기 활성 영역을 정의하는 제 1 하드 마스크층 패턴을 형성하는 단계;상기 제 1 하드 마스크층 패턴을 마스크로 상기 패드 절연막 및 소정 두께의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 제 1 하드 마스크층 패턴 및 상기 제 2 하드 마스크층 패턴을 제거하는 단계; 및상기 트렌치를 매립하는 소자 분리 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 제 1 마스크는 상기 활성 영역의 일부와 중첩하며, 그 길이는 3F보다 같거나 크고 4F보다 같거나 작고, 그 선폭은 F보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 7항에 있어서,상기 제 2 마스크는 상기 게이트 영역들 사이의 상기 활성 영역과 중첩하며, 그 선폭은 F보다 같거나 크고 3F/2보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 7항에 있어서,상기 제 1 하드 마스크층 및 상기 제 2 하드 마스크층은 산화막, 비정질 탄소막, 및 다결정 실리콘막으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성하되, 서로 식각 선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 활성 영역을 정의하는 단계는상기 반도체 기판에 패드 절연막을 형성하는 단계;상기 패드 절연막 상부에 제 3 하드 마스크층 및 제 4 하드 마스크층을 형성하는 단계;제 3 마스크로 상기 제 4 하드 마스크층을 식각하여 제 4 하드 마스크층 패턴을 형성하는 단계;상기 제 4 하드 마스크층 패턴을 선택 식각하여 그 크기가 줄어든 제 6 하드 마스크층 패턴을 형성하는 단계;상기 제 6 하드 마스크층 패턴 및 제 4 마스크로 상기 제 3 하드 마스크층을 선택 식각하여 상기 활성 영역을 정의하는 제 3 하드 마스크층 패턴을 형성하는 단계;상기 제 3 하드 마스크층 패턴을 마스크로 상기 패드 절연막 및 소정 두께의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 제 3 하드 마스크층 패턴 및 상기 제 6 하드 마스크층 패턴을 제거하는 단계; 및상기 트렌치를 매립하는 소자 분리 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11항에 있어서,상기 제 3 마스크는 그 길이는 5F이고, 그 선폭은 F인 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리이다).
- 제 11항에 있어서,상기 제 4 마스크는 상기 게이트 영역들 사이의 상기 활성 영역과 중첩하며, 그 선폭은 F보다 같거나 크고 3F/2보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 11항에 있어서,상기 제 3 하드 마스크층 및 상기 제 4 하드 마스크층은 산화막, 비정질 탄소막, 및 다결정 실리콘막으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성하되, 서로 식각 선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 리세스 형성 단계는제 1 산화막을 형성하는 단계;전체 구조물 상부에 제 5 하드 마스크층을 형성하는 단계;상기 제 5 하드 마스크층 상부에 감광막을 형성하는 단계;제 5 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크 상기 제 5 하드 마스크층과 상기 제 1 산화막을 식각하여 리세스 영역을 노출하는 단계; 및상기 리세스 영역에 노출된 상기 소자 분리 구조를 소정 두께 식각하여 상기 핀 형 활성 영역을 노출하는 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15항에 있어서,상기 제 5 마스크는 아일랜드 형(Island type) 리세스 게이트 마스크로 상기 게이트 영역과 중첩하며, 그 길이는 F보다 같거나 크고 2F보다 같거나 작고, 그 선폭은 F보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 15항에 있어서,상기 감광막 패턴 형성 단계는제 6 마스크로 상기 감광막을 노광 및 현상하여 제 1 감광막 패턴을 형성하는 단계;전체 구조물 상부에 감광막을 형성하여 상기 제 1 감광막 패턴을 매립하는 단계; 및제 7 마스크로 상기 감광막을 노광 및 현상하여 제 2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 17항에 있어서,상기 제 6 마스크는 라인 형(Line type) 리세스 게이트 마스크로 상기 게이트 영역과 중첩하고, 그 선폭은 F보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 17항에 있어서,상기 제 7 마스크는 아일랜드 형 리세스 게이트 마스크로, 그 길이는 상기 활성 영역의 길이보다 F ~ 2F만큼 좁고, 그 폭은 F보다 같거나 크고 3F/2보다 같거나 작은 것을 특징으로 하는 반도체 소자의 제조 방법(단, F는 게이트 라인 사이의 거리).
- 제 15항에 있어서,상기 리세스 내에 노출된 상기 반도체 기판을 등방성 식각하여 상기 노출된 반도체 기판의 표면을 둥글게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 20항에 있어서,상기 감광막 패턴을 제거하는 단계;상기 제 5 하드 마스크층을 제거하는 단계; 및상기 리세스 내에 노출된 상기 핀 형 활성 영역을 포함한 상기 반도체 기판 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 제 1 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 리세스 내에 노출된 상기 핀 형 활성 영역을 포함한 상기 반도체 기판에 채널 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 활성 영역에 웰 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 핀 게이트를 형성하는 단계는상기 핀 형 활성 영역을 포함한 상기 리세스를 최소 매립하는 하부 게이트 도전층을 형성하는 단계;상기 하부 게이트 도전층 상부에 상부 게이트 도전층을 형성하는 단계;상기 상부 게이트 도전층 상부에 게이트 하드 마스크층을 형성하는 단계; 및게이트 마스크로 상기 게이트 하드 마스크층, 상기 상부 게이트 도전층 및 상기 하부 게이트 도전층 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 25항에 있어서,상기 하부 게이트 도전층은 n+ 다결정 실리콘, p+ 다결정 실리콘, n+ 실리콘 게르마늄(SiGe)막, p+ 실리콘 게르마늄(SiGe)막, 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 티타늄 실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 탄탈륨 실리사이드(TaSix)막, 및 코발트 실리사이드(CoSix)막으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성하며, 상기 상부 게이트 도전층은 티타늄 질화(TiN)막, 텅스텐 질화(WN)막, 텅스텐(W)막, 티타늄(Ti)막, 코발트(Co)막, 텅스텐 실리사이드(WSix)막, 티타늄 실리사이드(TiSix)막, 및 코발트 실리사이드(CoSix)막 으로 이루어진 일군으로부터 선택된 적어도 하나 이상의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|---|
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| US8878299B2 (en) | 2012-05-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | Buried channel transistor and method of forming the same |
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| KR20190063353A (ko) * | 2017-11-29 | 2019-06-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 커팅 프로세스 및 이에 의해 형성되는 구조물들 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050038843A (ko) * | 2003-10-23 | 2005-04-29 | 삼성전자주식회사 | 리세스 구조의 트랜지스터 제조방법 |
| KR20060058959A (ko) * | 2004-11-26 | 2006-06-01 | 삼성전자주식회사 | 리세스 게이트 및 그 형성 방법 |
| KR20070003341A (ko) * | 2005-07-01 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-04-13 KR KR1020070036466A patent/KR100843900B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050038843A (ko) * | 2003-10-23 | 2005-04-29 | 삼성전자주식회사 | 리세스 구조의 트랜지스터 제조방법 |
| KR20060058959A (ko) * | 2004-11-26 | 2006-06-01 | 삼성전자주식회사 | 리세스 게이트 및 그 형성 방법 |
| KR20070003341A (ko) * | 2005-07-01 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8869089B2 (en) | 2012-03-30 | 2014-10-21 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit and method of designing the same |
| US8878299B2 (en) | 2012-05-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | Buried channel transistor and method of forming the same |
| US9576978B2 (en) | 2012-10-09 | 2017-02-21 | Samsung Electronics Co., Ltd. | Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same |
| KR20190063353A (ko) * | 2017-11-29 | 2019-06-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 커팅 프로세스 및 이에 의해 형성되는 구조물들 |
| KR102101750B1 (ko) | 2017-11-29 | 2020-04-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 커팅 프로세스 및 이에 의해 형성되는 구조물들 |
| US10833077B2 (en) | 2017-11-29 | 2020-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure cutting process and structures formed thereby |
| US10867998B1 (en) | 2017-11-29 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure cutting process and structures formed thereby |
| US11444080B2 (en) | 2017-11-29 | 2022-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure cutting process and structures formed thereby |
| US11855085B2 (en) | 2017-11-29 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure cutting process and structures formed thereby |
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