KR20070003341A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 리세스 게이트영역을 정의하는 리세스 트랜치의 너비를 반도체 기판 상부의 게이트폴리 너비보다 크게 형성함으로써, 사진식각공정의 마진을 확보할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 소자분리막을 포함하는 반도체 기판의 리세스 게이트 예정영역을 노출시키는 하드마스크를 이용하여 이온을 주입하고, 하드마스크를 이용하여 리세스 게이트영역을 형성한 후, 리세스 게이트영역의 상측의 너비를 게이트 도전막 하부의 너비보다 넓게 형성하고, 전면에 게이트 산화막을 형성하고, 그 전면에 게이트 도전막, 및 하드마스크의 적층구조로 게이트 구조물을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}
도 1은 종래의 기술에 따른 트랜지스터의 단면도.
도 2는 도 1의 트랜지스터의 사진식각공정시의 문제점을 설명하는 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 셀 트랜지스터의 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 리세스 게이트영역을 정의하는 리세스 트랜치의 너비를 반도체 기판 상부의 게이트폴리 너비보다 크게 형성함으로써, 사진식각공정의 마진을 확보할 수 있는 기술이다.
일반적으로, 디램(dynamic random access memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 모스 트랜지스터를 제조한 후, 모스 트랜지스터의 드레인에 저속되는 캐패시터를 형성함과 아울러 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다.
도 1은 종래의 기술에 따른 트랜지스터의 단면도이다.
종래의 트랜지스터는 소자분리막(12)을 포함하는 반도체 기판(11)의 상부에 소정 두께의 게이트산화막(13)이 형성되고, 그 상부에 복수개의 게이트(10)이 형성되고, 그 전면에 산화막(17)이 형성된다. 이때, 복수개의 게이트(10)은 각각 분리되어 형성되고, 각 게이트(10)은 게이트폴리(13), 텅스텐층(14), 및 하드마스크 질화막(15)이 순차적으로 적층된 구조를 갖는다. 또한, 게이트 폴리(14)는 반도체 기판(12) 상부와 반도체 기판(12) 내의 리세스 게이트영역에 연속하여 형성된다.
이때, 리세스 게이트영역의 게이트폴리(14)의 너비(B)가 반도체 기판(11) 상부의 게이트폴리(14)의 너비(A)보다 작아서 도 2와 같이, 게이트의 사진식각공정시에 미스얼라인이 발생하는 문제점이 있다. 또한, 이러한 게이트 폴리의 미스얼라인에 의해 리세스 게이트영역 상부의 모서리부분에 전계가 집중하게 되어 반도체 소자의 오동작을 유발하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 리세스 게이트영역의 게이트폴리의 너비를 반도체 기판 상부의 게이트폴리의 너비보다 크게 형성하여 게이트의 사진식각공정시에 미스얼라인을 방지하여 반도체 소자의 오동작을 방지하는데 있다.
상기 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막을 포함하는 반도체 기판의 리세스 게이트 예정영역을 노출시키는 하드마스크를 이용하여 이온을 주입하는 제 1 공정과, 상기 하드마스크를 이용하여 리세스 게이트영역을 형성하는 제 2 공정과, 상기 리세스 게이트영역의 상측의 너비를 상기 게 이트 도전막 하부의 너비보다 넓게 형성하는 제 3 공정과, 전면에 게이트 산화막을 형성하고, 그 전면에 게이트 도전막, 및 하드마스크의 적층구조로 게이트 구조물을 형성하는 제 4공정을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 셀 트랜지스터의 공정단면도이다.
먼저, 도 3a를 참조하면, 반도체 기판(101) 상에 패드산화막(103) 및 질화막(미도시)을 형성한 후 패터닝 및 식각공정을 통해 소자분리막(102)을 형성하기 위한 트랜치를 형성하고, 그 트랜치내에 HDP를 증착한 후 CMP 공정을 실시하여 소자분리막(102)을 형성한다.
도 3b를 참조하면, 상기 구조물의 전면에 하드마스크(104) 및 포토레지스트패턴(105)을 형성하여 도 3c의 리세스 게이트 영역을 정의하고 이온을 주입한다. 이때, 이온은 n 타입의 도펀트(dopant)를 주입하는 것이 바람직하고, 하드마스크(104)는 폴리물질을 이용하여 증착하는 것이 바람직하다.
도 3c를 참조하면, 식각공정을 통해 포토레지스트패턴(105)을 제거하고 반도체 기판(101) 내에 트랜치구조의 리세스 게이트 영역(106)을 형성한다. 이때, 리세스 게이트 영역(106)에 인접한 반도체 기판의 상부 모서리부분(C)에 주입된 이온이 잔류하게 된다.
도 3d를 참조하면, 반도체 기판(101)의 노출표면에 산소조건으로 열처리 등 을 하여 산화시킴으로써 그 전면에 산화막(107)을 형성한다. 이때, 리세스 게이트 영역(106)에 인접한 반도체 기판(101) 상부의 모서리부분(D)에 잔류하고 있던 불순물 이온에 의해 산화가 더 잘 되어 산화막(107)이 두껍게 형성된다. 이처럼, 산화막(107)이 모서리부분(D)에 두껍게 형성되면서 리세스 게이트 영역(106)의 입구의 너비가 커지게 된다. 여기서, 산화막(107)은 불순물 이온 주입시 반도체 기판(101)에 가해지는 손상을 방지하기 위한 것이다.
도 3e를 참조하면, 식각공정을 통해 상기 산화막(107)을 전부 식각하고, 그 상부에 게이트 산화막(108)을 형성한 후, 게이트 폴리(109)를 리세스 게이트 영역(106)내에 매립하여 전면에 증착하고 그 상부에 텅스텐실리사이드막(110) 및 하드마스크 질화막(111)을 순차적으로 증착한다.
도 3f를 참조하면, 게이트를 형성하기 위한 패터닝을 한, 사진식각공정을 통해 게이트 폴리(109), 텅스텐실리사이드막(110) 및 하드마스크 질화막(111)의 일부를 식각하여 게이트(100)를 형성한다. 이때, 리세스 게이트영역의 게이트폴리(109)의 너비(F)가 반도체 기판(101) 상부의 게이트폴리(109)의 너비(E)보다 넓게 형성된다. 그 후, 상기 구조물을 보호하기 위한 산화막(113)을 그 전면에 형성한다.
추후, 도시하고 있지는 않으나, 이온 주입을 통해 드레인 및 소스를 형성한다.
이상에서 살펴본 바와 같이, 본 발명은 리세스 게이트영역의 게이트폴리의 너비를 반도체 기판 상부의 게이트폴리의 너비보다 크게 형성하여 게이트의 사진식 각공정시에 미스얼라인을 방지하는 효과가 있다.
또한, 리세스 게이트영역 상부의 모서리부분에서의 게이트폴리의 미스얼라인에 의한 전계집중현상을 방지하여 반도체 소자의 오동작을 방지함으로써 수율을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 소자분리막을 포함하는 반도체 기판의 리세스 게이트 예정영역을 노출시키는 하드마스크를 이용하여 이온을 주입하는 제 1 공정;
    상기 하드마스크를 이용하여 리세스 게이트영역을 형성하는 제 2 공정;
    상기 리세스 게이트영역의 상측의 너비를 상기 게이트 도전막 하부의 너비보다 넓게 형성하는 제 3 공정;
    전면에 게이트 산화막을 형성하고, 그 전면에 게이트 도전막, 및 하드마스크의 적층구조로 게이트 구조물을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 1 공정의 이온주입 공정은, n 타입 도펀트를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 3 공정은,
    상기 반도체 기판 전면에 산화공정을 하여 상기 제 1 공정의 이온주입시 상기 리세스 게이트영역 상부의 모서리부분에 잔류된 이온들에 의해 상기 리세스 게이트영역 상부의 모서리부분에 산화막을 두껍게 형성하는 공정; 및
    상기 산화막을 식각하여 상기 리세스 게이트영역의 너비가 상기 게이트 도전막 하부의 너비보다 넓게 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
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