JP2018107235A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の特性を向上させる。【解決手段】ＭＯＳトランジスタが形成される活性領域ＡＣを、平面視において、Ｘ方向に延在する辺Ｌ１と、辺Ｌ１と対向する辺Ｌ２とを有し、辺Ｌ１から突出した引出部（突出部）１Ａと、辺Ｌ２から後退した切欠き部（後退部）２Ａと、を有するように構成する。このように、引出部１Ａが設けられている辺Ｌ１と対向する辺Ｌ２に、切欠き部２Ａを設けることにより、ラウンド部Ｒ１による活性領域ＡＣの増加分を、ラウンド部Ｒ２による活性領域ＡＣの減少分で、相殺することにより、ゲート電極ＧＥが、引出部１Ａと近接して配置されても、ゲート幅の変化を抑制することができ、ＭＯＳトランジスタの特性を向上させることができる。また、引出部１Ａとゲート電極ＧＥとの距離Ｄ１を小さく設定することができ、ＭＯＳトランジスタの微細化を図ることができる。【選択図】図７

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置に好適に利用できるものである。
ＭＯＳトランジスタの特性を維持しつつ、微細化を図る技術が重要である。例えば、レチクルに描かれたパターン（以下、レチクルパターンという）を、精度良く、半導体デバイスの構成膜に転写するために、光学シミュレーションを用い、レチクルパターンを補正する技術が採用されている。
例えば、特開２００６−５８４１３号公報（特許文献１）には、ＯＰＣ（optical proximity correction）補正したパターンに基づいてマスクの形成を行い、形成したマスクによりウエハプロセスを行う技術が開示されている。
特開２００６−５８４１３号公報
本発明者は、ＭＯＳトランジスタを有する半導体基板の特性向上について、鋭意検討している。
ＭＯＳトランジスタは、分離絶縁領域で区画された活性領域と、この上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の半導体基板中に配置されたソース、ドレイン領域と、を有している。そして、このＭＯＳトランジスタの活性領域やゲート電極は、回路レイアウトに対応して、種々の形状に加工される。例えば、活性領域には、ソース、ドレイン領域と接続される引出部が設けられ、また、ゲート電極には、コンタクト領域となる幅広部が設けられる。このような引出部や幅広部のパターンには、平面形状において角部が設けられるものの、追って詳細に説明するように、角部の加工が精度良く行えず、半導体装置の素子特性の劣化に繋がると言う問題があった。
例えば、上記ＯＰＣ補正のような、加工精度の向上技術もあるが、加工精度には限界があるため、加工精度にかかわらず、半導体装置の特性を維持することができる装置構成やその製造方法の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、矩形状の活性領域やゲート電極の平面形状において、一の長辺に設けられた突出部（引出部）に対応して、他の長辺に切欠き部を設ける。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、矩形状の活性領域やゲート電極の形成工程において、一の長辺に設けられた突出部に対応して、他の長辺に切欠き部を設ける。
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を模式的に示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の活性領域を示す平面図である。 実施の形態１の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。 比較例の半導体装置の構成を示す平面図である。 比較例の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 切欠き部を設けた場合と設けない場合の実効拡散層幅を示す図である。 切欠き部の大きさ、および引出部とゲート電極と切欠き部との位置関係を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。 実施の形態２の半導体装置の活性領域を示す平面図である。 実施の形態３の半導体装置の活性領域を示す平面図である。 実施の形態３の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。 実施の形態４の半導体装置の構成を示す平面図である。 実施の形態５の半導体装置の構成を示す平面図である。 実施の形態５の半導体装置の他の構成を示す平面図である。 切欠き部の形状例を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２は、例えば、図１のＡ−Ａ断面部に対応する。
図１および図２に示すように、本実施の形態の半導体装置は、ＭＯＳトランジスタを有する。ここでは、ＭＯＳトランジスタとして、ｎ型ＭＯＳトランジスタ（ｎチャネル型ＭＯＳＦＥＴともいう）を有する場合について説明する。
ｎ型ＭＯＳトランジスタは、半導体基板Ｓ中に設けられたｐ型ウエル領域（ｐ型拡散層領域ともいう）ＰＷの主表面に形成されている。即ち、ｎ型ＭＯＳトランジスタは、ｐ型ウエル領域ＰＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびその両側の半導体基板（ｐ型ウエル領域ＰＷ）Ｓ中に形成されたソース、ドレイン領域（拡散層）を有する。このソース、ドレイン領域は、低濃度ｎ型半導体領域ＮＭと高濃度ｎ型半導体領域ＮＰよりなる。このような構成を、ＬＤＤ構造という。ゲート電極ＧＥの両側には、側壁絶縁膜ＳＷが形成され、低濃度ｎ型半導体領域ＮＭは、ゲート電極ＧＥの側面に対して自己整合的に形成され、高濃度ｎ型半導体領域ＮＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。
また、高濃度ｎ型半導体領域ＮＰおよびゲート電極ＧＥの上部には、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術などにより、金属シリサイド層（金属シリサイド膜）ＳＩＬが形成されている。金属シリサイド層ＳＩＬは、例えば、コバルトシリサイド層からなる。この金属シリサイド層ＳＩＬ上には、プラグ（コンタクト部）Ｐ１が形成されている。プラグＰ１は、層間絶縁膜ＩＬ１中の接続孔Ｃ１内に埋め込まれた導電性膜よりなる。
上記ｎ型ＭＯＳトランジスタは、素子分離部ＳＴＩで囲まれた活性領域ＡＣに形成される（図１）。素子分離部ＳＴＩは、素子分離溝Ｔに埋め込まれた絶縁膜よりなる。また、活性領域ＡＣは、例えば、ｐ型ウエル領域ＰＷの露出領域である。ここで、本実施の形態のｎ型ＭＯＳトランジスタは、活性領域ＡＣのうち、トランジスタ領域ＴＡに設けられている。
このトランジスタ領域ＴＡは、Ｘ方向に延在する長辺を有する略矩形の領域である。このトランジスタ領域ＴＡを横断するように、Ｙ方向に延在する長辺を有する略矩形のゲート電極ＧＥが配置されている。なお、ゲート電極ＧＥの一端は、幅広部となっており、この上にプラグＰ１が配置される。また、トランジスタ領域ＴＡにおいて、ゲート電極ＧＥの両側は、ソース、ドレイン領域となっており、図１中、ゲート電極ＧＥの左側の領域は、引出部（突出部ともいう）１Ａによって、コンタクト領域（電源接続部ともいう）ＣＡと接続されている。よって、トランジスタ領域ＴＡと引出部１Ａとの接続部は、屈曲部となっている。このように、活性領域ＡＣは、トランジスタ領域ＴＡと、引出部１Ａと、コンタクト領域ＣＡとを有する。ここで、トランジスタ領域ＴＡには、引出部１Ａと対応する位置に、切欠き部２Ａを有する。
即ち、トランジスタ領域ＴＡは、Ｘ方向に延在する辺（長辺）Ｌ１から突出する引出部１Ａと、Ｘ方向に延在する辺（長辺）Ｌ２から後退する切欠き部２Ａと、を有する。これらは、少なくともゲート電極ＧＥの一方の側（図１においては左側）のソース、ドレイン領域に、設けられている。引出部１ＡのＸ方向の長さはＬ１ＡＸ、Ｙ方向の長さはＬ１ＡＹであり、切欠き部２ＡのＸ方向の長さはＬ２ＡＸ、Ｙ方向の長さはＬ２ＡＹである。Ｄ１は、引出部１Ａとゲート電極ＧＥとの距離であり、Ｄ２は、切欠き部２Ａとゲート電極ＧＥとの距離である。
このように、引出部１Ａが設けられている辺Ｌ１と対向する辺Ｌ２に、切欠き部２Ａを設けることにより、半導体装置の微細化を図ることができる。また、半導体装置の特性の向上を図ることができる。
図３は、本実施の形態の半導体装置の活性領域を示す平面図である。図４は、本実施の形態の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。
図１においては、レチクルパターン（マスクパターンとも言う）の形状を反映させ、略９０°に交差する辺よりなる角部（コーナー部とも言う）を有する形状に活性領域ＡＣを記載したが、実際には、図３に示すように、角部がラウンド化する。
このようなラウンド化の現象は、以下の原因による。（１）フォトレジスト膜ＰＲの露光や現像の際、光学像のボケなどにより、パターンの角部がラウンド化する。（２）フォトレジストをマスクにエッチングを行う際に、角部がラウンド化する。（３）そもそもレチクルパターンの形成時に、パターンの角部がラウンド化する。このように、活性領域ＡＣのパターンにおいて、例えば、Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部において、略９０°に交差する辺よりなる角部を形成することは困難であり、図３に示すように、角部がラウンド化してしまう。
このように、ラウンド化した場合、図５に示すように、Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部の近傍に、ゲート電極ＧＥが配置される場合において、図６（ａ）に示すように、ゲート電極ＧＥがラウンド化した領域にかからないように、引出部１Ａとゲート電極ＧＥとの距離Ｄ１を大きくする必要がある。例えば、距離Ｄ１を６０ｎｍ以上とする必要がある。また、このような配慮を行わず、図６（ｂ）に示すように、微細化のため、引出部１Ａにゲート電極ＧＥを近接して配置すると、ゲート電極ＧＥがラウンド化した領域と重なり、ゲート幅Ｗが大きくなってしまう。図５および図６は、比較例の半導体装置の構成を示す平面図である。
このように、比較例の半導体装置においては、半導体装置の微細化を図ることができず、また、ゲート幅の変化により、半導体装置の所望の特性を維持することができない。
これに対し、本実施の形態によれば、図７に示すように、引出部１Ａと対応する位置に、切欠き部２Ａを設けることにより、Ｘ方向に延在する辺Ｌ２と切欠き部２Ａとの交差部がラウンド化され、活性領域ＡＣが減少する。よって、Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部において増加した活性領域ＡＣを、Ｘ方向に延在する辺Ｌ２と切欠き部２Ａとの交差部において減少した活性領域ＡＣにより、調整することができる。Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部において増加した活性領域ＡＣを、ラウンド部Ｒ１とし、Ｘ方向に延在する辺Ｌ２と切欠き部２Ａとの交差部において減少した活性領域ＡＣを、ラウンド部Ｒ２とする。
このように、ラウンド部Ｒ１による活性領域ＡＣの増加分を、ラウンド部Ｒ２による活性領域ＡＣの減少分で、相殺することにより、ゲート電極ＧＥが、引出部１Ａと近接して配置されても、ゲート幅（Ｗ）の変化を抑制することができ、ＭＯＳトランジスタの特性を向上させることができる。また、引出部１Ａとゲート電極ＧＥとの距離Ｄ１を小さく設定することができ、ＭＯＳトランジスタの微細化を図ることができる。図７は、本実施の形態の半導体装置の構成を示す平面図である。
図８は、切欠き部を設けた場合と設けない場合の実効拡散層幅を示す図である。Ｘ方向に延在するトランジスタ領域ＴＡとコンタクト領域ＣＡとが、Ｙ方向に延在する引出部１Ａによって接続された形状の活性領域ＡＣにおいて、（ａ１）に示すように、切欠き部２Ａを設けた場合と、（ｂ１）に示すように、切欠き部２Ａを設けない場合について検討した。切欠き部２Ａを設けた場合のＳＥＭ写真を（ａ２）に、切欠き部２Ａを設けない場合のＳＥＭ写真を（ｂ２）に示す。なお、図８においては、パターンの対称性を良くするため、切欠き部２Ａを２カ所設けてある。
図８の（ａ２）と（ｂ２）の比較から明らかなように、実効拡散層幅となる活性領域のＡＢ間の距離は、（ｂ２）においては、図中右側から左側へ、引出部１Ａに近づくにしたがって大きくなっている。これに対し、切欠き部２Ａを設けた（ａ２）においては、実効拡散層幅（ＡＢ間）が上側にずれるものの、図中右側から左側へ、引出部１Ａに近づいても、その変化はほとんどない。図８（ｃ）に、Ｘ方向の位置に対する実効拡散層幅［ｎｍ］を示す。横軸において数値が大きい方が、引出部１Ａ側である。グラフ（ｂ）は、切欠き部２Ａを設けていない（ｂ２）に対応し、グラフ（ａ）は、切欠き部２Ａを設けた（ａ２）に対応する。これらのグラフからも明らかなように、グラフ（ｂ）では、Ｘ方向の位置が引出部１Ａに近づくにしたがって、実効拡散層幅が大きくなり、グラフ（ａ）では、Ｘ方向の位置が引出部１Ａに近づいても実効拡散層幅の増加がほとんどなく、実効拡散層幅の変化が小さい。
このように、本実施の形態によれば、引出部１Ａが設けられている辺Ｌ１と対向する辺Ｌ２に、切欠き部２Ａを設けることにより、引出部１Ａとゲート電極ＧＥとの間の実効拡散層幅の変化を抑制することができ、ゲート幅のばらつきを低減し、半導体装置の特性の向上を図ることができる。また、引出部１Ａとゲート電極ＧＥとの距離を小さくしても、所望の半導体装置の特性を維持でき、半導体装置の微細化を図ることができる。
次いで、切欠き部２Ａの大きさ、および引出部１Ａとゲート電極ＧＥと切欠き部２Ａとの位置関係について説明する。図９は、切欠き部の大きさ、および引出部とゲート電極と切欠き部との位置関係を示す図である。
図９（ａ）、（ｂ）、（ｃ）に示すように、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）が、Ｌ２ＡＹ１、Ｌ２ＡＹ２、Ｌ２ＡＹ３の順に大きくなると、ラウンド部（Ｘ方向に延在する辺Ｌ２と切欠き部２Ａとの交差部において減少した活性領域ＡＣ）Ｒ２が順に大きくなる。別の言い方をすれば、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）が、大きくなると、ラウンド部Ｒ２の端部（エッジ）の曲率半径ｒ１が大きくなる。また、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）が、大きくなると、ラウンド部Ｒ２の端部のカーブが緩やかとなる。また、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）が、大きくなると、ラウンド部Ｒ２の端部の曲率が小さくなる。
このように、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）を調整することにより、ラウンド部Ｒ２の大きさを調整することができる。この切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）は、例えば、略矩形の切欠き部２ＡのＹ方向に延在する辺のうち、ゲート電極ＧＥ側の辺の仮想的な長さに対応する。
また、図１においては、引出部１Ａとゲート電極ＧＥとの距離Ｄ１を、切欠き部２Ａとゲート電極ＧＥとの距離Ｄ２と同程度としたが、距離Ｄ２、即ち、切欠き部２Ａの位置はこれに限られるものではない。
例えば、図９（ｄ）に示すように、距離Ｄ２が距離Ｄ１より大きい場合でも、ラウンド部Ｒ２を大きく確保することにより、図７を参照しながら説明したように、ラウンド部Ｒ１による活性領域ＡＣの増加分を、ラウンド部Ｒ２による活性領域ＡＣの減少分で、相殺することができる。
ここで、引出部１Ａとゲート電極ＧＥと切欠き部２Ａとの位置関係について、好ましい範囲を以下に示す。
距離Ｄ１は、ゲート長Ｌの２倍以下とすることが好ましい（Ｄ１≦２×Ｌ）。また、距離Ｄ２は、距離Ｄ１以上であって、距離Ｄ１と引出部１ＡのＸ方向の長さ（Ｌ２ＡＸ）の２倍の和以下とすることが好ましい（Ｄ１≦Ｄ２≦Ｄ１＋２×Ｌ２ＡＸ）。さらに、距離Ｄ２は、距離Ｄ１以上であって、距離Ｄ１と引出部１ＡのＸ方向の長さ（Ｌ２ＡＸ）の和以下とすることがより好ましい（Ｄ１≦Ｄ２≦Ｄ１＋Ｌ２ＡＸ）。この場合、略矩形の切欠き部２ＡのＹ方向に延在する辺のうち、ゲート電極ＧＥ側の辺が、引出部１Ａに対応する位置に配置されることとなる。
このように、切欠き部２Ａの大きさや、引出部１Ａとゲート電極ＧＥと切欠き部２Ａとの位置関係については、種々の状態を取り得る。例えば、レチクルパターンやラウンド部Ｒ１、Ｒ２の形状について、リソグラフィ・シミュレータや実験データをもとに、切欠き部２Ａの形状や位置を調整することができる。
［製法説明］
次いで、図１０〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、その構成を明確にする。図１０、図１１、図１３、図１５〜図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。図１２は、本実施の形態の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。図１４は、本実施の形態の半導体装置の製造工程を示す平面図である。
まず、図１０に示すように、半導体基板Ｓとして、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板を準備する。
次いで、図１１に示すように、半導体基板上に、ハードマスクＨＭ（例えば、酸化シリコン膜とその上の窒化シリコン膜よりなる積層膜）を形成し、さらに、ハードマスクＨＭ上に、フォトレジスト膜ＰＲを形成する。次いで、フォトリソグラフィ技術を用いて露光・現像することにより、素子分離領域（分離絶縁領域ともいう）のフォトレジスト膜ＰＲを除去する。例えば、図１２に示す、レチクルパターンをフォトレジスト膜ＰＲに転写（露光）し、素子分離領域以外の領域（活性領域）のフォトレジスト膜ＰＲを硬化させる。そして、フォトレジスト膜ＰＲを現像することにより、素子分離領域のフォトレジスト膜ＰＲを除去する。レチクルパターンＲＰは、トランジスタ領域ＴＡ、引出部１Ａ、コンタクト領域ＣＡおよび切欠き部２Ａに対応する各部位（ＲＴＡ、Ｒ１Ａ、ＲＣＡ、Ｒ２Ａ）を有する。なお、レチクルパターンＲＰと、これを用いて加工されるパターンの大きさは、１：１である必要はなく、縮小されている場合がある。
この際、前述したように、レチクルパターンＲＰの角部のラウンド化により（図１２参照）、対応するフォトレジスト膜ＰＲの角部がラウンド化し得る。また、フォトレジスト膜ＰＲの感光性によっても、角部がラウンド化し得る。また、フォトレジスト膜ＰＲの現像の際にも、角部がラウンド化し得る。
次いで、フォトレジスト膜（マスク膜）ＰＲをマスクとして、ハードマスクＨＭをエッチングした後、フォトレジスト膜ＰＲをアッシングなどにより除去する。このハードマスクＨＭのエッチングの際にも、角部がラウンド化し得る。なお、上記のようなフォトリソグラフィ技術およびエッチング技術を用いた膜（この場合、ハードマスクＨＭ）の加工を、パターニングと言う。
次いで、図１３に示すように、ハードマスク（マスク膜）ＨＭをマスクとして、半導体基板Ｓをエッチングすることにより、素子分離溝Ｔを形成する。別の言い方をすれば、素子分離溝Ｔで区画された活性領域ＡＣを形成する（図１４参照）。この際、活性領域ＡＣの平面形状（パターン）は、図１４に示すように、角部がラウンド化している。しかしながら、ラウンド部Ｒ１による活性領域ＡＣの増加分は、ラウンド部Ｒ２による活性領域ＡＣの減少分で、調整されており（図７参照）、引出部１Ａの近傍の活性領域ＡＣの幅Ｗの変化が抑制されている。
次いで、素子分離溝Ｔの内部を含むハードマスクＨＭ上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ法などを用いて除去する。このようにして、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、素子分離部ＳＴＩを形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。次いで、ハードマスクＨＭを除去するとともに、素子分離部ＳＴＩの高さを調整する（図１５）。
次いで、図１６に示すように、半導体基板（活性領域ＡＣ）Ｓ中に、ｐ型ウエル領域ＰＷを形成する。例えば、ｐ型ウエル領域ＰＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板（活性領域ＡＣ）Ｓ中にｐ型の不純物をイオン注入することによって、ｐ型ウエル領域ＰＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、図１７に示すように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。例えば、半導体基板Ｓを熱処理（熱酸化処理）することなどによって、ｐ型ウエル領域ＰＷの表面に、酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＩ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥを形成する。
次いで、図１８、図１９に示すように、ゲート電極ＧＥの両側のｐ型ウエル領域ＰＷ中にＬＤＤ構造のソース、ドレイン領域を形成する。例えば、図１８に示すように、ゲート電極ＧＥの両側のｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物（ｎ型の不純物イオン）を注入することで、ｎ−型半導体領域ＮＭを形成する。この際、ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に自己整合して形成される。次いで、図１９に示すように、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、ゲート電極ＧＥ上を含む半導体基板Ｓ上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、ゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、単層の酸化シリコン膜の他、単層の窒化シリコン膜や酸化シリコン膜と窒化シリコン膜との積層膜などの絶縁膜を用いてもよい。
次いで、例えば、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域ＮＰを形成する。この際、ｎ＋型半導体領域ＮＰは、ゲート電極ＧＥの側壁の側壁絶縁膜ＳＷに自己整合して形成される。このようにして、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰとからなるＬＤＤ構造のソース、ドレイン領域が形成される。ｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い。
次に、ソース、ドレイン領域に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、ｎ型ＭＯＳトランジスタを形成することができる。なお、不純物の導電型を逆導電型とすることで、ｐ型ＭＯＳトランジスタを形成することができる。
この後、図２０に示すように、サリサイド技術を用いて、ソース、ドレイン領域（ｎ＋型半導体領域ＮＰ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。例えば、ゲート電極ＧＥ上を含む半導体基板Ｓ上に、金属膜として、例えばＣｏ膜を形成し、半導体基板に対して熱処理を施すことによって、ソース、ドレイン領域と上記金属膜とを反応させ、また、ゲート電極ＧＥと上記金属膜とを反応させる。これにより、ソース、ドレイン領域（ｎ＋型半導体領域ＮＰ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬとしてＣｏＳｉＸ（コバルトシリサイド）を形成することができる。次いで、未反応の金属膜を除去する。
次いで、図２１に示すように、層間絶縁膜ＩＬ１を形成する。例えば、半導体基板Ｓ上に、窒化シリコン膜などからなる絶縁膜ＩＬ１ａをＣＶＤ法などを用いて形成し、次いで、絶縁膜ＩＬ１ａ上に、比較的厚い酸化シリコン膜などからなる絶縁膜ＩＬ１ｂをＣＶＤ法などを用いて形成する。これにより、絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂの積層膜よりなる層間絶縁膜ＩＬ１を形成する。次いで、プラグＰ１の形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、層間絶縁膜ＩＬ１（ＩＬ１ａ、ＩＬ１ｂ）をエッチングし、接続孔Ｃ１を形成する。次いで、上記フォトレジスト膜（図示せず）を除去し、接続孔Ｃ１の内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜（例えば、タングステン膜）との積層膜を堆積する。次いで、堆積した導電性膜のうち、接続孔Ｃ１以外の導電性膜をＣＭＰ法などを用いて除去する。このように、接続孔Ｃ１内に導電性膜を埋め込むことにより、プラグＰ１を形成する（図１、図２参照）。
この後、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、配線（図示せず）を形成する。例えば、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、Ａｌ膜などの導電性膜を堆積し、パターニングすることにより配線を形成する。なお、ダマシン法により配線を形成してもよい。例えば、層間絶縁膜ＩＬ１上に絶縁膜を形成し、パターニングすることにより配線溝を形成した後、この配線溝内に、銅膜などの導電性膜を埋め込むことにより、配線を形成する。
さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことにより多層の配線を形成してもよい。そして、例えば、最上層配線上に、保護膜を形成し、最上層配線の一部（パッド電極）が露出するように最上層配線上の保護膜を除去する。
以上の工程により、本実施の形態の半導体装置を形成することができる。
（実施の形態２）
本実施の形態においては、ＯＰＣ補正と切欠き部を組み合わせたレチクルパターンを用いた半導体装置の製造方法について説明する。
図２２は、本実施の形態の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。図２３は、本実施の形態の半導体装置の活性領域を示す平面図である。
図２２に示すように、レチクルパターンＲＰは、トランジスタ領域ＴＡ、引出部１Ａ、コンタクト領域ＣＡおよび切欠き部２Ａに対応する各部位（ＲＴＡ、Ｒ１Ａ、ＲＣＡ、Ｒ２Ａ）を有する。ここで、図２２に示すレチクルパターンＲＰにおいては、トランジスタ領域ＴＡに対応する部位ＲＴＡと、引出部１Ａに対応する部位Ｒ１Ａとの交差部において、ＯＰＣ補正に基づく補正パターンＲＣＰが形成されている。ここでは、上記交差部に、略Ｌ字状の切欠きパターンが補正パターンＲＣＰとして設けられている。
このような補正パターンＲＣＰを有するレチクルを用いて、フォトレジスト膜やハードマスクＨＭまたは半導体基板Ｓを加工した場合、これらの平面形状において、交差部におけるラウンド化が緩和される。別の言い方をすれば、より急なカーブとなり、より直角に近い角部となる（図２３）。
例えば、図２３において、補正パターンＲＣＰに対応する活性領域ＡＣの角部であるラウンド部Ｒ１と、活性領域ＡＣの角部であるが補正パターンＲＣＰと対応していない角部であるラウンド部Ｒ３とを比較する。ラウンド部Ｒ１は、Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部のうち、ゲート電極（ＧＥ）の配置側であり、ラウンド部Ｒ３は、Ｘ方向に延在する辺Ｌ１と引出部１Ａとの交差部のうち、ゲート電極（ＧＥ）の配置側と逆側である。ラウンド部Ｒ１の端部の曲率半径ｒ１は、ラウンド部Ｒ３の端部の曲率半径ｒ３より、小さい。また、ラウンド部Ｒ１の端部の曲率は、ラウンド部Ｒ３の端部の曲率より、大きい。また、ラウンド部Ｒ１の端部は、ラウンド部Ｒ３の端部より、カーブが急である。このように、補正パターンＲＣＰの効果により、ゲート電極（ＧＥ）の配置側のラウンド部Ｒ１の曲率半径ｒ１を小さくすることができる。
そして、補正パターンＲＣＰを用いて、ラウンド部Ｒ１の曲率半径ｒ１を小さくした場合、切欠き部２Ａによるラウンド部Ｒ２の曲率半径は小さくてよい。即ち、前述したように、切欠き部２ＡのＹ方向の長さ（Ｌ２ＡＹ）を小さくすることができる。
本実施の形態の半導体装置において、図２３に示す活性領域ＡＣの平面形状以外の構成は、図１、図２および図７等を参照しながら説明した実施の形態１の場合と同様である。また、本実施の形態の半導体装置の製造工程は、図２２に示すレチクルパターンを用いてハードマスクＨＭ上のフォトレジスト膜ＰＲ（図１１参照）を形成する他は、実施の形態１の場合（図１０〜図２１参照）と同様である。
なお、本実施の形態においては、補正パターンＲＣＰとして略Ｌ字状の切欠きパターンを例示したが、補正パターンＲＣＰの形状に制限はない。ＯＰＣ補正では、光の回折現象などを考慮して、レチクルパターンの図形の角部などに補正用のパターンを追加する。例えば、あらかじめリソグラフィ・シミュレータや実験データをもとに決定した補正ルール（形状や補正量）に基づき、レイアウト検証ツール（ＤＲＣ）の図形演算機能などを用いて補正パターンの形状が決められる。
（実施の形態３）
本実施の形態においては、切欠き部（後退部）２Ａを有する活性領域ＡＣに、突出部１Ａを設けることにより、ゲート電極ＧＥの近傍の活性領域ＡＣの幅の変化を抑制する。
図２４は、本実施の形態の半導体装置の活性領域を示す平面図である。図２５は、本実施の形態の半導体装置の製造工程で用いるレチクルパターンを示す平面図である。
本実施の形態においては、図２４に示すように、活性領域ＡＣに、Ｘ方向に延在する辺Ｌ１から後退した切欠き部（後退部）２Ａが設けられている。そして、この切欠き部２Ａと対応する位置に、突出部１Ａを設けている。また、ゲート電極ＧＥは、切欠き部（後退部）２Ａや突出部１Ａの近傍において、活性領域ＡＣを横切るように配置されている。また、図２５に示すレチクルパターンＲＰにおいては、切欠き部（後退部）２Ａに対応する部位Ｒ２Ａと、突出部１Ａに対応する部位Ｒ１Ａが設けられている。
この場合も、切欠き部（後退部）２Ａが設けられている辺Ｌ１と対向する辺Ｌ２に、突出部１Ａを設けることにより、Ｘ方向に延在する辺Ｌ１と切欠き部（後退部）２Ａとの交差部において減少した活性領域（ラウンド部Ｒ２）ＡＣを、Ｘ方向に延在する辺Ｌ２と突出部１Ａとの交差部において増加した活性領域（ラウンド部Ｒ１）ＡＣにより、調整することができる。よって、ゲート電極ＧＥが、切欠き部（後退部）２Ａと近接して配置されても、ゲート幅の変化を抑制することができ、ＭＯＳトランジスタの特性を向上させることができる。また、切欠き部（後退部）２Ａとゲート電極ＧＥとの距離を小さく設定することができ、ＭＯＳトランジスタの微細化を図ることができる。
本実施の形態の半導体装置において、ゲート電極ＧＥ近傍の断面形状を、図２等を参照しながら説明した実施の形態１の場合と同様とすることができる。また、本実施の形態の半導体装置は、図２５に示すレチクルパターンを用いて、実施の形態１の場合（図１０〜図２１参照）と同様に形成することができる。
（実施の形態４）
上記実施の形態１〜３においては、活性領域ＡＣの形状を工夫することにより、ゲート電極ＧＥに近接する角部のラウンド化によりゲート幅が変化することを抑制したが、ゲート長の変化が問題となる場合がある。例えば、ゲート電極ＧＥの幅広部（コンタクト部、ゲートパッド）において、活性領域ＡＣに近接する角部のラウンド化によりゲート長が変化し得る。本実施の形態においては、ゲート電極ＧＥの形状を工夫することにより、ゲート長が変化することを抑制する。
図２６は、本実施の形態の半導体装置の構成を示す平面図である。本実施の形態においては、図２６に示すように、Ｘ方向に延在する長辺を有する略矩形の活性領域ＡＣを横断するように、Ｙ方向に延在する長辺を有する略矩形のゲート電極ＧＥが配置されている。このゲート電極ＧＥの一端（図２６においては、下側）は、幅広部ＧＷＰとなっており、この上にプラグＰ１が配置される。なお、活性領域ＡＣにおいて、ゲート電極ＧＥの両側は、ソース、ドレイン領域となっており、これらの領域上にもプラグＰ１が配置される。
ここで、本実施の形態において、ゲート電極ＧＥの幅広部ＧＷＰは、Ｙ方向に延在する辺Ｌ１から突出した突出部を有することとなる。そして、幅広部ＧＷＰは、Ｙ方向に延在する辺Ｌ２から後退する切欠き部２Ａを有する。なお、このゲート電極ＧＥを加工する際のレチクルパターン（ＲＰ）においては、幅広部（上記突出部を含む）ＧＷＰに対応する部位と、切欠き部２Ａに対応する部位とが設けられている。
このように、突出部の近傍の辺Ｌ１と対向する辺Ｌ２に、切欠き部２Ａを設けることにより、Ｙ方向に延在する辺Ｌ１と幅広部（突出部）ＧＷＰとの交差部において増加したゲート電極（ラウンド部Ｒ１）ＧＥを、Ｙ方向に延在する辺Ｌ２と切欠き部２Ａとの交差部において減少したゲート電極（ラウンド部Ｒ２）ＧＥにより、調整することができる。
よって、活性領域ＡＣと幅広部ＧＷＰとが近接して配置され、これらの距離Ｄ２が小さくなった場合においても、ゲート長Ｌの変化を抑制することができる。このように、ＭＯＳトランジスタの特性を向上させることができる。また、上記距離Ｄ２を小さく設定することができ、ＭＯＳトランジスタの微細化を図ることができる。
本実施の形態の半導体装置において、ゲート電極ＧＥ近傍の断面形状は、図２等を参照しながら説明した実施の形態１の場合と同様とすることができる。また、本実施の形態の半導体装置は、前述したレチクルパターンを用いて、実施の形態１の場合（図１０〜図２１参照）と同様に形成することができる。
（実施の形態５）
上記実施の形態１（図１）においては、１つのｎ型ＭＯＳトランジスタを設けた半導体装置を例に説明したが、前述したようにｐ型ＭＯＳトランジスタを設けてもよく、また、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタ（ＣＭＯＳ（complementary metal oxide semiconductor）トランジスタ）を設けてもよい。
また、実施の形態１の図１等に示す１つのｎ型ＭＯＳトランジスタを単位セル（プリミティブセルとも言う）として、複数のセル（ｎ型ＭＯＳトランジスタ）を設けてもよい。
図２７は、本実施の形態の半導体装置の構成を示す平面図である。本実施の形態においては、実施の形態１において、図１等を参照しながら説明した１つのｎ型ＭＯＳトランジスタ（単位セル）が、４個（２×２）配置されている。即ち、図中右上の単位セルが、Ｙ軸に対して対称に配置され、さらに、これら２つの単位セルが、Ｘ軸に対して対称に配置されている。なお、単位セルの個数に制限はなく、４個より多くてもよい。
本実施の形態においても、引出部１Ａが設けられている辺Ｌ１と対向する辺Ｌ２に、切欠き部２Ａを設けることにより、半導体装置の微細化を図ることができる。また、半導体装置の特性の向上を図ることができる。
さらに、本実施の形態のように、複数の単位セルを有する半導体装置においては、単位セルの微細化や、その各単位セルの特性のばらつきの抑制による効果が大きい。
また、図２８に示すように、単位セルにおいて、活性領域ＡＣに切欠き部２Ａを設ける構成のみならず、ゲート電極ＧＥの幅広部ＧＷＰに切欠き部２ＡＧを設けてもよい。図２８は、本実施の形態の半導体装置の他の構成を示す平面図である。図２８に示す半導体装置によれば、単位セルにおいてＸ方向およびＹ方向のピッチを縮小することができる。また、各単位セルにおいて、ゲート長およびゲート幅のばらつきを抑制することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、図１等においては、切欠き部２Ａの平面形状を略矩形（矩形状）としたが、三角形状や凸形状としてもよい。図２９は、切欠き部の形状例を示す平面図である。図２９（ａ）に示すように、ラウンド部Ｒ２の形状は、例えば、辺Ｌ２と、辺Ｌ２と交差する仮想辺ＬＬの長さによって定まる。このため、切欠き部２Ａの平面形状としては、辺Ｌ２と交差する仮想辺ＬＬを有する形状であれば、例えば、図２９（ｂ）に示すように、三角形状でもよい。また、五角形状以上の多角形でもよい。
また、図２９（ｃ）に示すように、切欠き部２Ａの平面形状を、凸形状としてもよい。このように、切欠き部２Ａと辺Ｌ２との交差領域の平面形状が、階段形状部を有していてもよい。
また、例えば、ラウンド部Ｒ２の端部（エッジ）は、真円の円弧である必要はなく、例えば、楕円の一部であってもよい。また、上記実施の形態においては、活性領域とゲート電極を例示したが、類似の位置関係にある他のパターンに上記実施の形態の構成を適用してもよい。
［付記１］
（ａ）半導体基板の活性領域を区画する素子分離領域を形成する工程、
（ｂ）第１方向に延在する前記活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程であって、前記活性領域上を横切るように、前記第１方向と交差する第２方向に延在するゲート電極を形成する工程、
（ｃ）前記ゲート電極の両側の前記半導体基板中にソース、ドレイン領域を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上の導電性膜上にマスク膜を形成し、前記マスク膜を、レチクルパターンを用いて加工する工程、
（ａ２）前記マスク膜をマスクとして、前記導電性膜を加工することにより、前記ゲート電極を形成する工程、
を有し、
前記（ｂ）工程で形成される前記ゲート電極は、平面視において、前記第２方向に延在する第１辺と、前記第１辺と対向する第２辺とを有し、前記第１辺から突出した突出部と、前記第２辺から後退した切欠き部と、を有する、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、
前記レチクルパターンは、平面視において、前記第２方向に延在する第１レチクル辺と、前記第１レチクル辺と対向する第２レチクル辺とを有し、前記第１レチクル辺から突出したレチクル突出部と、前記第２レチクル辺から後退したレチクル切欠き部と、を有する、半導体装置の製造方法。
１Ａ 引出部（突出部）
２Ａ 切欠き部（後退部）
２ＡＧ 切欠き部
ＡＣ 活性領域
Ｃ１ 接続孔
ＣＡ コンタクト領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷＰ 幅広部（突出部）
ＨＭ ハードマスク
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 絶縁膜
ＩＬ１ｂ 絶縁膜
Ｌ ゲート長
ＬＬ 仮想辺
ＮＭ 低濃度ｎ型半導体領域
ＮＰ 高濃度ｎ型半導体領域
Ｐ１ プラグ
ＰＲ フォトレジスト膜
ＰＷ ｐ型ウエル領域
Ｒ１ ラウンド部
Ｒ２ ラウンド部
Ｒ３ ラウンド部
ＲＣＰ 補正パターン
Ｓ 半導体基板
ＳＩＬ 金属シリサイド層
ＳＴＩ 素子分離部
ＳＷ 側壁絶縁膜
Ｔ 素子分離溝
ＴＡ トランジスタ領域
Ｗ ゲート幅

Claims (20)

  1. 分離絶縁領域で区画された活性領域を有する半導体基板と、
    前記活性領域上に、ゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板中に配置されたソース、ドレイン領域と、
    を有し、
    前記ゲート電極は、第１方向に延在する前記活性領域上を横切るように、前記第１方向と交差する第２方向に延在し、
    前記活性領域は、平面視において、前記第１方向に延在する第１辺と、前記第１辺と対向する第２辺とを有し、前記第１辺から突出した突出部と、前記第２辺から後退した切欠き部と、を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記突出部と前記第１辺との交差領域は、ラウンド化しており、
    前記切欠き部と前記第２辺との交差領域は、ラウンド化している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記突出部は、前記第１辺との交差領域に、前記第１辺から突出した第１曲率よりなるエッジを有する第１ラウンド部を有し、
    前記切欠き部は、前記第２辺との交差領域に、前記第２辺から後退した第２曲率よりなるエッジを有する第２ラウンド部を有する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記突出部と前記ゲート電極との第１距離は、前記ゲート電極の前記第１方向の長さであるゲート長の２倍以下である、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記切欠き部と前記ゲート電極との第２距離は、前記突出部と前記ゲート電極との前記第１距離以上で、且つ前記第１距離と前記突出部の前記第１方向の長さの２倍との和以下である、半導体装置。
  6. 請求項４記載の半導体装置において、
    前記切欠き部と前記ゲート電極との第２距離は、前記突出部と前記ゲート電極との前記第１距離以上で、且つ前記第１距離と前記突出部の前記第１方向の長さとの和以下である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記切欠き部の平面形状は、矩形状である、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記切欠き部と前記第２辺との交差領域の平面形状が、階段形状部を有する、半導体装置。
  9. （ａ）半導体基板の活性領域を区画する素子分離領域を形成する工程、
    （ｂ）第１方向に延在する前記活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程であって、前記活性領域上を横切るように、前記第１方向と交差する第２方向に延在するゲート電極を形成する工程、
    （ｃ）前記ゲート電極の両側の前記半導体基板中にソース、ドレイン領域を形成する工程、
    を有し、
    前記（ａ）工程は、
    （ａ１）前記半導体基板上にマスク膜を形成し、前記マスク膜を、レチクルパターンを用いて加工する工程、
    （ａ２）前記マスク膜をマスクとして、前記素子分離領域を形成する工程、
    を有し、
    前記（ａ）工程で形成される前記活性領域は、平面視において、前記第１方向に延在する第１辺と、前記第１辺と対向する第２辺とを有し、前記第１辺から突出した突出部と、前記第２辺から後退した切欠き部と、を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記レチクルパターンは、平面視において、前記第１方向に延在する第１レチクル辺と、前記第１レチクル辺と対向する第２レチクル辺とを有し、前記第１レチクル辺から突出したレチクル突出部と、前記第２レチクル辺から後退したレチクル切欠き部と、を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記突出部と前記第１辺との交差領域は、ラウンド化しており、
    前記切欠き部と前記第２辺との交差領域は、ラウンド化している、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記突出部は、前記第１辺との交差領域に、前記第１辺から突出した第１曲率よりなるエッジを有する第１ラウンド部を有し、
    前記切欠き部は、前記第２辺との交差領域に、前記第２辺から後退した第２曲率よりなるエッジを有する第２ラウンド部を有する、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記突出部と前記ゲート電極との第１距離は、前記ゲート電極の前記第１方向の長さであるゲート長の２倍以下である、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記切欠き部と前記ゲート電極との第２距離は、前記突出部と前記ゲート電極との前記第１距離以上で、且つ前記第１距離と前記突出部の前記第１方向の長さとの和以下である、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記切欠き部と前記ゲート電極との第２距離は、前記突出部と前記ゲート電極との前記第１距離以上で、且つ前記第１距離と前記突出部の前記第１方向の長さの２倍との和以下である、半導体装置の製造方法。
  16. 請求項１０記載の半導体装置の製造方法において、
    前記レチクル突出部は、前記第１レチクル辺との交差領域に、補正パターンを有する、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記補正パターンは、前記レチクル突出部と前記第１レチクル辺との交差領域に設けられた、Ｌ字状の切欠きパターンである、半導体装置の製造方法。
  18. 分離絶縁領域で区画された活性領域を有する半導体基板と、
    前記活性領域上に、ゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板中に配置されたソース、ドレイン領域と、
    を有し、
    前記活性領域は、平面視において、第１方向に延在し、
    前記ゲート電極は、前記第１方向に延在する前記活性領域上を横切るように、前記第１方向と交差する第２方向に延在し、前記第２方向に延在する第１辺と、前記第１辺と対向する第２辺と、前記第１辺から突出した突出部と、前記第２辺から後退した切欠き部と、を有する、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記突出部と前記第１辺との交差領域は、ラウンド化しており、
    前記切欠き部と前記第２辺との交差領域は、ラウンド化している、半導体装置。
  20. 請求項１８記載の半導体装置において、
    前記突出部は、前記第１辺との交差領域に、前記第１辺から突出した第１曲率よりなるエッジを有する第１ラウンド部を有し、
    前記切欠き部は、前記第２辺との交差領域に、前記第２辺から後退した第２曲率よりなるエッジを有する第２ラウンド部を有する、半導体装置。
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