JP2010165969A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第1領域と第2領域との間に生成される第1半導体素子領域内に第1および第2ゲート電極を生成する。第1配線と、第1配線より外側に位置する第2配線とを、第1半導体素子領域上を延在して配線する。そして、第1ゲート電極と第2配線とを第1領域上または第2領域上で接続し、第2ゲート電極と第1配線とを接続して半導体装置を生成する。これにより、第2配線と第1ゲート電極との接続部分のレイアウトルールを考慮することなく、第1半導体素子領域における第2配線側の境界を設定できる。この結果、第1半導体素子領域のサイズを小さくできる。また、第1半導体素子領域の境界を一度のレイアウトで設定できるため、第1半導体素子領域のレイアウトに必要な時間を短縮できる。
【選択図】 図5

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
半導体装置は、トランジスタ等の素子と、素子間を接続する配線とを半導体基板上に形成することで製造される。半導体装置の素子構造の微細化により、素子および配線の電気的特性は、ばらつきやすくなってきている。例えば、光近接効果(OPE;Optical Proximity Effect)によりゲート電極の形状がゆがむと、トランジスタの電気的特性は変化し、半導体装置の性能は劣化する。光近接効果によるゲート電極の形状のゆがみを防止するために、例えば、ダミーゲート電極は、回路を構成するゲート電極群の外側に配置される(例えば、特許文献1参照)。
半導体装置の性能を向上し、あるいは半導体装置のチップサイズを小さくするために、例えば、クロック信号線は、チェッカーパターン状に形成されたn形ウエルとp形ウエルの境界付近に配線される(例えば、特許文献2参照)。ゲート電極の1つは、セル領域の外側で入力配線に接続される(例えば、特許文献3参照)。セルに配置された電源のコンタクトは、セルとは別に生成される配線パターンに接続される(例えば、特許文献4参照)。
素子構造の微細化により、ゲート電極を配線に接続するためのパターンと、このパターンに隣接するパターンとのスペースを確保することが困難になってきている。スペースを確保するために隣接するトランジスタ間のスペースを広げると、半導体素子領域のサイズは増加し、半導体装置のチップサイズは大きくなる。特に、回路と関係のないダミーゲート電極等が半導体基板上に配置されることで、上記スペースの確保は困難になる。スペースが規格に対して少ないとき、半導体素子領域のレイアウトをやり直す必要がある。これにより、半導体素子領域のレイアウト時間が増加する。
本発明の目的は、トランジスタ等の素子が配置される半導体素子領域のサイズを小さくし、半導体装置のチップサイズを小さくすることである。
本発明の別の目的は、半導体素子領域のレイアウトに必要な時間を短縮し、半導体装置の製造コストを削減することである。
第1領域と第2領域との間に第1半導体素子領域を生成し、第1半導体素子領域内に第1ゲート電極を生成し、第1半導体素子領域内に第2ゲート電極を生成する。第1半導体素子領域上を延在する第1配線を配線し、第1半導体素子領域上を延在するとともに、第1配線よりも第1ゲート電極および第2ゲート電極から離れている第2配線を配線する。そして、第1ゲート電極と第2配線とを第1領域上または第2領域上で接続し、第2ゲート電極と第1配線とを接続して半導体装置を生成する。
第1半導体素子領域の境界の近くに配線される第2配線は、第1半導体素子領域外で第1ゲート電極に接続される。これにより、第2配線と第1ゲート電極との接続部分のレイアウトルールを考慮することなく、第1半導体素子領域における第2配線側の境界を設定できる。すなわち、第2配線と第1ゲート電極との接続部分の影響によって境界が外側に広がることを防止できる。この結果、第1半導体素子領域のサイズを小さくでき、半導体装置のチップサイズを小さくできる。第2配線と第1ゲート電極との接続部分のレイアウトルールを考慮して、第1半導体素子領域と他の半導体素子領域との境界を設定する必要がない。このため、第1半導体素子領域の境界を一度のレイアウトで設定できる。換言すれば、一度生成した第1半導体素子領域を修正する必要はない。この結果、第1半導体素子領域のレイアウトに必要な時間を短縮でき、半導体装置の製造コストを削減できる。
一実施形態における半導体装置の製造方法の例を示している。 セルの例を示している。 図1に示したレイアウト工程を実施するシステムの例を示している。 図1に示したレイアウト工程の例を示している。 図4に示したセル生成の例を示している。 図1に示した半導体製造工程の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 半導体装置における複数のセルの配置例を示している。 図11に示したNANDゲートが、図2に示したインバータの隣に配置される例を示している。 セルの別の例を示している。 図20に示したNANDゲートが、図2に示したインバータの隣に配置される例を示している。
図1は、一実施形態における半導体装置の製造方法の例を示している。例えば、半導体装置は、スタンダードセル等のASIC(Application Specific IC)である。なお、スタンダードセルとは、トランジスタ等の素子を回路図に基づいて半導体基板上に形成する手法、この手法により生成された半導体装置、およびこの半導体装置内に配置されるセル(例えば、図2)を示す。半導体装置は、スタンダードセルに限定されず、回路図データに応じてトランジスタ等の素子の配置が決定される他のASICを含む。例えば、半導体装置は、CMOSプロセス技術を用いて製造される。
半導体装置を製造するために、まず、ステップS100においてレイアウト工程が実施される。レイアウト工程は、例えば、図3に示すワークステーション等のCADツールを用いて実施される。レイアウト工程では、トランジスタ等の素子を配置する半導体素子領域の大きさ、および複数の半導体素子領域を含むセルの大きさが決められる。また、素子の物理的配置が決められ、素子間を接続する信号線が配線される。そして、半導体装置が生成される。具体的には、レイアウト工程において、半導体装置を半導体基板上に形成するためのレイアウトデータが生成される。例えば、レイアウトデータは、半導体装置を製造するためのフォトマスクの各々に対応して生成される。フォトマスクは、半導体基板中のイオン注入領域毎、および半導体基板上に積層される配線層や絶縁層毎に生成される。レイアウト工程では、幾つかのフォトマスクのレイアウトデータが重ね合わされて、相対的な位置関係がチェックされる。レイアウト工程の具体的な例は、図4に示す。
次に、ステップS200において、マスク製造工程が実施される。マスク製造工程では、レイアウトデータを用いて、レイアウト層毎にフォトマスクが製造される。例えば、レイアウト層は、ウエル層、p形拡散層、n形拡散層、ゲート配線層、コンタクト層および配線層がある。半導体装置が複数の配線層のフォトマスクを用いて形成されるとき、複数のコンタクト層のフォトマスクが製造される。
ステップS300において、半導体製造工程が実施される。半導体製造工程では、半導体ウエハに対して、酸化、イオン注入、膜形成、フォトリソグラフィ処理、エッチング等が実施され、素子および配線が半導体基板上に形成される。フォトマスクは、選択的なエッチングおよび選択的なイオン注入等のために使用される。そして、ウエハ上に複数の半導体装置(半導体チップ)が完成する。半導体製造工程の具体的な例は、図6に示す。
図2は、セルの例を示している。図2は、図1に示したステップS100で生成されるセルのレイアウトを示し、または、ステップS200で製造されるフォトマスクのパターンを組み合わせたイメージを示す。あるいは、図2は、ステップS300で製造される半導体装置に形成されるセルのイメージを示す。図2は、入力端子IN1と出力端子OUTを有するCMOSインバータINVの半導体セルSCを示している。
図2において、太い実線で囲った領域は、トランジスタが形成される拡散層DLを示す。拡散層DLの外側は、STI(Shallow Trench Isolation)やLOCOS(Local Oxidation of Silicon)等の素子分離領域(絶縁膜)である。網掛けのパターンは、ゲート電極GEおよびゲート配線GWを示す。ゲート電極GEは、拡散層DLと重複する部分と、拡散層DLから僅かに突出する部分である。拡散層DLと重複するゲート電極GEは、トランジスタのゲートとして機能する。ゲート電極GEで覆われていない拡散層DL内の領域(アクティブ領域)は、トランジスタのソース領域またはドレイン領域である。ゲート配線GWは、ゲート電極GEを金属配線(例えば、IN1等)に接続するための接続配線である。これらのパターンやラインの特徴は、図8から図17および図19から図21においても同じである。
図2、図7から図17および図19から図21において、ゲート電極GEおよびゲート配線GWは、図1に示したレイアウト工程では別々に生成される(図5に示すステップS12、14、16と、ステップS32、34)。一方、ゲート電極GEおよびゲート配線GWは、図1に示した半導体製造工程では、共通のフォトマスクを用いて形成される(図6に示すステップS54)。白抜きの細長い実線パターンは、半導体基板に最も近い配線層を用いて形成される金属配線を示す。X印を付した矩形は、コンタクト(プラグ)CONTを示す。一点鎖線で囲った領域は、pMOSトランジスタが形成されるpMOS領域PMAまたはnMOSトランジスタが形成されるnMOS領域NMAを示す。
図2、図7から図17および図19から図21において、斜線のパターンは、ダミーゲート電極DMYGを示す。ダミーゲート電極DMYGは、ゲート配線の一種であり、ポリシリコン等により形成される。ダミーゲート電極DMYGとゲート電極GEとは、等間隔で配置される。ダミーゲート電極DMYGをセルSC内に挿入することで、光近接効果によるゲート電極のゆがみが防止される。このため、光近接効果補正(OPC;Optical Proximity effect Correction)の精度を緩和でき、レイアウト工程およびマスク製造工程に必要な時間を短縮できる。なお、図2、図7から図17および図19から図21において、光近接効果によるトランジスタの電気的特性への影響を無視できるとき、ダミーゲート電極DMYGは配置しなくてもよい。
図2において、半導体装置上に形成される半導体セルSCの幅W1は一定である。図7から図17および図19から図21においても、半導体セルSCの幅は一定である。半導体セルSCは、pMOSトランジスタが形成されるpMOS領域PMAと、nMOSトランジスタが形成されるnMOS領域NMAとを有している。pMOS領域PMAの幅(例えば、図2の横方向の長さ)は、セルSCの種類に拘わりなく一定である。nMOS領域NMAの幅(例えば、図2の横方向の長さ)は、セルSCの種類に拘わりなく一定である。pMOS領域PMAは、pMOSトランジスタが形成される素子領域DIVPAと、pMOSトランジスタを金属配線に接続するためのコンタクト領域を含む周辺領域PAとを有する。nMOS領域NMAは、nMOSトランジスタが形成される素子領域DIVNAと、nMOSトランジスタを金属配線に接続するためのコンタクト領域を含む周辺領域PAとを有する。
素子領域DIVPAの幅(例えば、図2の横方向の長さ)は、セルSCの種類に拘わりなく一定である。素子領域DIVNAの幅(例えば、図2の横方向の長さ)は、セルSCの種類に拘わりなく一定である。素子領域DIVPA、DIVNAの高さ(例えば、図2の縦方向の長さ)は、1つの拡散層DLに形成されるゲート電極GEの数に応じて変化する。例えば、図12に示すように、1つの拡散層DLに複数のpMOSトランジスタPM1、PM2が配置され、複数のゲート電極GEが配置されるとき、素子領域DIVPAおよびpMOS領域PMAの高さは大きくなる。これは、素子領域DIVNAおよびnMOS領域NMAでも同じである。なお、各セルSCにおいて、素子領域DIVPA、DIVNAは、同じ高さに設定される。そして、セルSCの高さ(図2の縦方向の長さ)は、素子領域DIVPA、DIVNAの高さに依存して決まる。
図2では、pMOSトランジスタPM1のゲート幅(図2の横方向の長さ)が素子領域DIVPAの幅(図2の横方向の長さ)より小さいため、ダミーのpMOSトランジスタPMDが配置される。同様に、nMOSトランジスタNM1のゲート幅(図2の横方向の長さ)が素子領域DIVNAの幅(図2の横方向の長さ)より小さいため、ダミーのnMOSトランジスタNMDが配置される。ダミートランジスタPMDのゲート、ソースおよびドレインは、電源線VDDに接続される。ダミートランジスタNMDのゲート、ソースおよびドレインは、接地線VSSに接続される。
トランジスタPM1、NM1のゲート電極GEは、周辺領域PAに配置されるコンタクトCONTを介して入力配線IN1に接続される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCの素子領域DIVPA、DIVNAに配置されるゲート電極GEまたはゲート配線GWとがショートすることを防止できる。換言すれば、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRC(Design Rule Check)のエラーが発生することを防止できる。ゲート間でのDRCエラーの具体例は、図21に示す。入力配線IN1は、素子領域DIVPA、DIVNA上におけるトランジスタPM1、NM1が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。
図3は、図1に示したレイアウト工程を実施するシステムSYSの例を示している。例えば、システムSYSは、ワークステーション等のCADツールである。システムSYSは、セルSCのレイアウト用のプログラムPRGを実行するCPU等のコントローラCTRL、記憶装置MEM、入力装置IND、出力装置OUTDおよび入出力装置IODを有している。記憶装置MEMは、ハードディスク装置や半導体メモリ等である。入力装置INDは、マウス等のポインティングデバイスやキーボード等である。出力装置OUTDは、ディスプレイやプリンタ等である。入出力装置IODは、光磁気ディスクや磁気テープ等を着脱可能にコントローラに接続する。なお、プログラムPRGは、記憶装置MEMに格納されていてもよい。
図4は、図1に示したレイアウト工程の例を示している。図4に示す処理は、図3に示したコントローラCTRLがプログラムPRGを実行することで行われる。すなわち、図4に示すフローは、人手を介することなく自動的に実行される。なお、プログラムPRGは、図4の各ステップS110−S170をそれぞれ実行するサブプログラムを有していてもよい。
ステップS110において、コントローラCTRLは、入出力装置IODを用いて、予め作成された回路図のデータを記憶装置MEM内のワーク領域等に取り込む。例えば、回路図のデータは、回路を実現するトランジスタ等の素子の接続関係(ネットリスト)、素子のサイズ(プロセスパラメータ)、および端子名等の情報を含んでいる。以降の説明では、回路図のデータを単に回路図とも称する。
ステップS120において、コントローラCTRLは、ネットリストおよびプロセスパラメータに基づいて、回路図を所定の数の素子を含むセルSCに分割する。次に、コントローラCTRLは、所定の規則にしたがって、セルSC毎に素子を配置し、素子に接続される信号線を配置する。所定の規則は、セルSCに含まれる素子数に応じて異なる。さらに、コントローラCTRLは、セルSC内に素子を形成するための領域が空いているときに、空いている領域にダミー素子を挿入する。この後、セルSC毎にレイアウトルールチェックが実施され、半導体装置を生成するためのセルSCが生成される。ステップS120の具体的な例は、図5に示す。
ステップS130において、コントローラCTRLは、ネットリストに基づいて、生成されたセルSCを、仮想の半導体装置に割り当てられたセル領域上に配置する。セルSCは、セル領域の大きさと位置は、半導体装置に搭載される回路規模に応じて設定される。
ステップS140において、コントローラCTRLは、ネットリストに基づいて素子間を接続する配線を配置する。なお、各セルSC内の配線は、ステップS120で生成されている。このため、配線を配置することにより、半導体装置上の全回路のレイアウトデータが完成する。すなわち、仮想の半導体装置が生成される。
ステップS150において、コントローラCTRLは、DRCを実施する。DRCでは、素子や配線を形成するレイアウトパターンの幅が最小値以上かがチェックされる。また、DRCでは、互いに隣接するレイアウトパターン間のスペースが最小値以上かがチェックされる。スペースのチェックは、同じレイアウト層のレイアウトパターンだけでなく、異なるレイアウト層のレイアウトパターンもチェックされる。この他にも、例えば、コンタクトホールと拡散層の重なりマージンおよびコンタクトホールと配線との重なりマージン等がチェックされる。
なお、セルSCが生成されるときに、図5のステップS38に示すようにセルSC毎にDRCが実施される。このため、ステップS150で発生するDRCのエラーは、互いに隣接するセルSCの接続部分でのレイアウトルール違反である。ここで、図5におけるセル生成のフローは、互いに隣接するセルSCの接続部分でのレイアウトルールエラーが発生しないことを考慮して実施される。このため、ステップS150においてDRCエラーが発生することはなく、ステップS150は必須ではない。
ステップS160において、コントローラCTRLは、トランジスタ等の素子が均等に配置されていることをチェックする(密度チェック)。特に、コントローラCTRLは、トランジスタのゲートの密度(配置間隔)が均一であることをチェックする。ここで、図5のステップS40では、セルSC毎に密度チェックが実施される。また、セルSC毎の密度チェックでエラーが発生しないように、ステップS36においてダミーゲートおよびダミートランジスタが配置される。このため、ステップS160において密度チェックエラーが発生することはなく、ステップS160は必須ではない。
ステップS170において、コントローラCTRLは、LVS(Layout Versus Schematic)チェックを実施する。LVSチェックでは、生成した複数のフォトマスクのパターンを合成して回路を抽出し、抽出した回路が回路図と一致するか否かがチェックされる。上述したように、図5におけるセル生成のフローは、互いに隣接するセルSCの接続部分でのレイアウトルール違反が発生しないことを考慮して実施される。このため、ステップS130のセル配置において、寄生トランジスタ等の余分な素子が生成されることはない。また、図5におけるセル生成のフローでは、セルSC毎にLVSチェックが実施される。ステップS140の配線配置では、トランジスタ等の素子が形成されるレイアウト層より上層の配線とコンタクトとが、回路図(ネットリスト)にしたがって自動的に配置される。上述したように、互いに隣接するセルの接続部分でのレイアウトルール違反は発生しない。このため、ステップS140の配線配置において、配線のショートまたは断線のおそれがあるパターンの配置は発生しない。したがって、フォトマスクのパターンは、回路図と常に一致し、ステップS170は必須ではない。
図5は、図4に示したセル生成(ステップS120)の例を示している。図5に示す処理は、コントローラCTRLがプログラムPGGを実行することにより行われる。例えば、セル生成の処理は、各セルSCに形成される半導体素子領域DIVPA、DIVNA毎に行われる。
ステップS10において、コントローラCTRLは、セルSC内の半導体素子領域DIVPA、DIVNAに形成する素子数DNを判定する。例えば、コントローラCTRLは、トランジスタのゲート電極と重なる領域を有する拡散層を1つの素子と認識する。ステップS10では、素子数DNは、素子領域DIVPA、DIVNAのそれぞれについて算出される。素子数DNが1のとき、処理はステップS12に移行する。素子数DNが2のとき、処理はステップS14に移行する。素子数DNが3以上のとき、処理はステップS16に移行する。
ステップS12において、素子数DNが1のとき、コントローラCTRLは、半導体素子領域DIVPA(またはDIVNA)の内側に素子を配置する。ここで、各セルSCは、図2等に示すように、素子領域DIVPA、DIVNAが周辺領域PAを介して互いに隣接している。素子領域DIVPAにおける内側とは、素子領域DIVNA側の領域である。素子領域DIVNAにおける内側とは、素子領域DIVPA側の領域である。
ステップS14において、素子数DNが2のとき、コントローラCTRLは、半導体素子領域DIVPA(またはDIVNA)の内側と外側に素子をそれぞれ配置する。素子領域DIVPAにおける外側とは、素子領域DIVNA側と反対側の領域である。素子領域DIVNAにおける外側とは、素子領域DIVPA側と反対側の領域である。
ステップS16において、素子数DNが3以上のとき、コントローラCTRLは、半導体素子領域DIVPA(またはDIVNA)の内側と外側と中央とに素子をそれぞれ配置する。素子数DNが3のとき、1つの素子が半導体素子領域DIVPA(またはDIVNA)の中央に配置される。素子数DNが4のとき、2つの素子が半導体素子領域DIVPA(またはDIVNA)の中央に配置される。同様に、素子数DNがnのとき、n−2個の素子が半導体素子領域DIVPA(またはDIVNA)の中央に配置される。
なお、ステップS12、S14、S16における素子の配置とは、拡散層パターンの配置およびトランジスタのゲート電極パターンの配置を含む。以降の説明では、ゲート電極パターンとゲート配線パターンを、ゲートパターンとも称する。素子領域DIVPA、DIVNAの高さ(図2等の縦方向の長さ)は、最大のゲート電極数を有する拡散層DLに応じて自動的に設定される。拡散層DLが大きく、ゲート電極の数が多いほど、ゲート電極に接続される配線パターンの数が多くなる。このため、素子領域DIVPA、DIVNAの高さは大きくなる。
ステップS18およびステップS22において、例えば、セルSC毎に信号線の配線パターンが配置される。すなわち、配線パターンは、各セルSCにおいて、pMOS領域PMA上およびnMOS領域NMA上に同時に配置される。このために、配線パターンの配置は、pMOS領域PMAおよびnMOS領域NMAに素子パターンをそれぞれ配置した後に行われる。
信号線の配置処理は、例えば、セルSC内において素子の端子を互いに接続するための配線パターン(内部配線パターン)の配置と、素子のゲート電極をセルSCの外部に接続するための配線パターン(外部配線パターン)の配線とを含む。内部配線パターンは、拡散層パターン上に配線されてもよい。外部配線パターンは、拡散層パターンの外側(図8では上側または下側)に配線される。配線パターンは、ゲート電極パターンより上層に配置される配線層を用いて配置される。特に限定されないが、セルSC内の配線パターンは、半導体基板に最も近い金属配線層を用いて配置することが望ましい。
素子数DNが1または2のとき、ステップS20において、信号線の外部配線パターンの位置が判定される。着目する外部配線パターンがセルSC内に配置された配線パターンのうちで最も外側に配線されているとき、処理はステップS34に移行する。着目する外部配線パターンが最も外側でないとき、すなわち内側に配線されているとき、処理はステップS30に移行する。なお、ステップS18、S20は、フローを簡易にするために分けているが、実際には素子数DNに依存せず同じ処理である。
素子数DNが3以上のとき、ステップS24において、ステップS16で配置された素子の位置が判定される。素子の位置が外側または内側のときに、処理はステップS28に移行する。素子の位置が中央のときに、処理はステップS26に移行する。なお、ステップS24の処理は、内側、外側および中央の素子に対して、択一的ではなく同時並行的に行われる。
ステップS26において、信号線の外部配線パターンの位置が判定される。着目する外部配線パターンがセルSC内に配置された配線パターンのうちで最も外側に配線されているとき、処理はステップS22に戻る。中央に位置する素子に接続される外部配線パターンが最も外側に配線されているとき、図21に示すように、互いに隣接するセルSCの境界部分でレイアウトルールを満足しないおそれがある。このため、コントローラCTRLは、ステップS22に戻って外部配線パターンの順序を入れ替え、レイアウトルールを満足しないパターンの発生を防止する。すなわち、外部配線パターンの配置を変更する。なお、図5に破線の矢印で示すように、ステップS22に戻るのではなく、ステップS16に戻り、素子の位置を入れ替えることで、レイアウトルールを満足しないパターンの発生を防止してもよい。一方、着目する外部配線パターンが最も外側でないとき、すなわち外部配線パターンが内側に配線されているとき、処理はステップS32に移行する。
ステップS28において、コントローラCTRLは、ゲート電極パターンと外部配線パターンとを接続するコンタクトパターンを、素子領域DIVPA(またはDIVNA)の外側に配置できるか否かを判定する。すなわち、コンタクトパターンを、周辺領域PAに配置できるか否かを判定する。コンタクトパターンを周辺領域PAに配置できるとき、処理はステップS34に移行する。コンタクトパターンを周辺領域PAに配置できないとき、コンタクトパターンを素子領域DIVPA(またはDIVNA)に配置するために、処理はステップS32に移行する。
一方、ステップS30において、コントローラCTRLは、ゲート電極パターンと外部配線パターンとを接続するコンタクトパターンを、素子領域DIVPA(またはDIVNA)の外側に配置できるか否かを判定する。すなわち、周辺領域PAに配置できるか否かを判定する。コンタクトパターンを周辺領域PAに配置できるとき、処理はステップS34に移行する。コンタクトパターンを周辺領域PAに配置できないとき、コンタクトパターンを素子領域DIVPA(またはDIVNA)に配置するために、処理はステップS32に移行する。
例えば、ステップS28、S30の処理は、コンタクトパターンの外側への配置を優先して行われる。これにより、後述するように、外部配線パターンに接続されるゲート配線パターンが素子領域DIVPA(またはDIVNA)内に配置されることを最小限にできる。この結果、ゲート電極パターンおよびゲート配線パターンを素子領域DIVPA(またはDIVNA)内で所定の密度を維持して並べることができ、光近接効果によるゲート電極のゆがみを小さくできる。
ステップS32において、コントローラCTRLは、ゲート電極パターンを外部配線パターンに接続するためのコンタクトパターンを素子領域DIVPAまたはDIVNA上に生成する。そして、コントローラCTRLは、ゲート電極パターンをコンタクトパターンに接続するためにゲート配線パターンを生成する。すなわち、ゲート電極パターンは、素子領域DIVPA(またはDIVNA)上のコンタクトパターンを介して外部配線パターンに接続される(内部コンタクト)。なお、ステップS32では、トランジスタの拡散層(ソース領域およびゲート領域)に形成するコンタクトパターンも生成される。この後、処理はステップS36に移行する。
ステップS34において、コントローラCTRLは、ゲート電極パターンを外部配線パターンに接続するためのコンタクトパターンを素子領域DIVPA(またはDIVNA)の外側に生成する。すなわち、コンタクトパターンは、周辺領域PA内に生成される。そして、コントローラCTRLは、ゲート電極パターンをコンタクトパターンに接続するためにゲート配線パターンを生成する。すなわち、ゲート電極パターンは、素子領域DIVPA(またはDIVNA)の外側のコンタクトパターンを介して外部配線パターンに接続される。なお、ステップS34では、トランジスタの拡散層(ソース領域およびゲート領域)に形成するコンタクトパターンも生成される。この後、処理はステップS36に移行する。
ステップS36において、コントローラCTRLは、素子領域DIVPA、DIVNA内の空いている領域に、ダミートランジスタを生成する。また、コントローラCTRLは、リアルトランジスタのゲート電極パターンおよびダミートランジスタのゲート電極パターンに対応するダミーゲート電極パターンを生成する。ダミートランジスタおよびダミーゲート電極パターンを素子領域DIVPA、DIVNA内に配置することで、ゲートパターンの配置密度を均一にできる。これにより、光近接効果によるゲート電極のゆがみを防止できる。また、半導体製造工程の平坦化処理(CMP;Chemical Mechanical Planarization)において、層間絶縁膜の表面がたわむことを防止できる。この結果、層間絶縁膜上に形成される金属配線の形状のばらつきを抑えることができる。
ステップS38において、コントローラCTRLは、DRCおよびLVSチェックを実施する。なお、DRCおよびLVSチェック図4に示したステップS150およびS170のプログラムを利用して実施されてもよい。
ステップS40において、コントローラCTRLは、トランジスタ等の素子が均等に配置されていることをチェックする(密度チェック)。なお、密度チェックは、図4に示したステップS160のプログラムを利用して実施されてもよい。
ステップS42において、コントローラCTRLは、DRC、LVSチェックおよび密度チェックでエラーが発生しないときに、生成したパターンを保存し、セル生成を完了する。コントローラCTRLは、DRC、LVSチェックおよび密度チェックのいずれかにおいてエラーが発生したときに、ステップS36に戻り、ダミートランジスタの挿入およびダミーゲート電極パターンの挿入をやり直す。
図6は、図1に示した半導体製造工程の例を示している。半導体製造工程では、公知の半導体製造技術が用いられる。半導体装置の製造は、フォトマスクを用いて、半導体ウエハ上にパターンを転写し、イオン注入、エッチング、導電膜の形成、または絶縁膜の形成を行うことで行われる。
ステップS50において、半導体ウエハの表面にウエル領域WELLが形成される。特に限定されないが、pMOSトランジスタを形成するためのn形ウエル領域NWと、nMOSトランジスタを形成するためのp形ウエル領域PW(図2)とが、ウエル領域WELLとしてそれぞれ形成される。
ステップS52において、ウエル領域NW、PW上に選択的に絶縁膜が形成される。そして、絶縁膜が形成されない領域にトランジスタ領域が形成される。トランジスタ領域は、トランジスタのソース領域、ドレイン領域およびチャネル領域であり、図2等に示す拡散層DLの領域に等しい。このため、トランジスタ領域は、図5に示したステップS12、S14、S16で生成した拡散層パターンを有するフォトマスクを用いて形成される。
ステップS54において、ゲート電極およびゲート配線が、トランジスタ領域上とその周囲に同時に形成される。例えば、ゲート電極およびゲート配線は、図5に示したステップS12、S14、S16で生成したゲートパターンを有するフォトマスクを用いて、ポリシリコン膜を選択的にエッチングすることで形成される。
ステップS56において、ウエル領域NW上のトランジスタ領域にボロン等のイオンが注入され、pMOSトランジスタの拡散層(ソースとドレイン)が形成される。また、ウエル領域PW上のトランジスタ領域にリン等のイオンが注入され、nMOSトランジスタの拡散層(ソースとドレイン)が形成される。これにより、pMOSトランジスタとnMOSトランジスタとが半導体基板上に形成される。
ステップS58において、半導体基板上にトランジスタを覆って層間絶縁膜が形成される。特に限定されないが、この後、CMPが実施され、層間絶縁膜が平坦にされる。
ステップS60において、図5に示したステップS32、S34で生成したコンタクトパターンを有するフォトマスクを用いて、層間絶縁膜が選択的にエッチングされる。そして、トランジスタの拡散層またはゲート配線まで貫通するコンタクトホールが形成される。特に限定されないが、この後、コンタクトホールに金属を埋め込んでプラグを形成してもよい。
ステップS62において、層間絶縁膜上にアルミニウムや銅、チタン等の金属膜が形成される。図5に示したステップS18、S22で生成した配線パターンを有するフォトマスクを用いて、金属膜が選択的にエッチングされる。プラグを形成しないとき、金属膜はコンタクトホール内にも形成される。そして、プラグまたはコンタクトホールを介して拡散層(ソースまたはドレイン)に接続される金属配線が形成され、プラグまたはコンタクトホールを介してゲート配線に接続される金属配線が形成される。
ステップS64において、生成された金属配線が最上層のとき、処理はステップS66に移行する。生成された金属配線が最上層でないとき、処理はステップS58に移行する。そして、ステップS58、S60、S62が繰り返して実施され、上層の金属配線が順次に形成される。
ステップS66において、保護膜が形成される。この後、半導体装置の外部端子に対応する領域が開口され、半導体ウエハ上に複数の半導体チップが形成される。
図7は、セルの別の例を示している。この例では、1つのトランジスタPM1(またはNM1)が、素子領域DIVPA(またはDIVNA)に配置される。このため、図5に示したステップS12により、トランジスタPM1、NM1が素子領域DIVPA、DIVNAの内側にそれぞれ配置される。この例では、pMOSトランジスタPM1のゲート幅は、素子領域DIVPAの幅とほぼ同じである。nMOSトランジスタNM1のゲート幅は、素子領域DIVNAの幅とほぼ同じである。トランジスタPM1、NM1は、素子領域DIVPA、DIVNAのほとんどを使用して配置される。このため、図5に示したステップS36において、ダミートランジスタPMD、NMDは挿入されない。
入力配線INは、ゲート電極GEに接続されるため、外部配線パターンとして扱われる。このため、ステップS18において、入力配線INは、図7の下側に位置するダミーゲートDMYGの外側(図7の下側)に配置される。入力配線IN1は、素子領域DIVPA、DIVNA上におけるトランジスタPM1、NM1が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。出力配線OUTは、トランジスタPM1、NM1のドレインを互いに接続するため、内部配線パターンとして扱われる。このため、ステップS18において、出力配線OUTは、拡散層DL上に配置される。ゲート電極GEを入力配線INに接続するコンタクパターンは、ステップS34により素子領域DIVPA(またはDIVNA)の外側に形成される。
図7に示した例においても、トランジスタPM1、NM1のゲート電極GEは、周辺領域PAに配置されるコンタクトCONTを介して入力配線IN1に接続される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。隣のセルSCは、例えば、図7に示したセルSCの下側に配置される。
なお、図2では、pMOSトランジスタPM1のゲート幅は、素子領域DIVPAの幅より小さい。nMOSトランジスタNM1のゲート幅は、素子領域DIVNAの幅より小さい。このため、図5に示したステップS36において、ダミートランジスタPMD、NMDが挿入される。ダミートランジスタPMDのゲート電極GEと内部配線パターンVDDとは、周辺領域PAに配置されるコンタクトを用いて接続される。同様に、ダミートランジスタNMDのゲート電極GEと内部配線パターンVSSとは、周辺領域PAに配置されるコンタクトを用いて接続される。但し、ダミートランジスタPMDまたはNMDのゲート電極GEは、素子領域DIVPAまたはDIVNA内に配置されるコンタクトを用いて接続されてもよい。図7において、各素子領域DIVPA、DIVNAに配置されるトランジスタ数は1つのため、その他のセル生成の処理は、図2と同じである。
図8は、セルの別の例を示している。この例では、2入力のNANDゲートNAND2を生成するために、2つのトランジスタPM1、PM2(またはNM1、NM2)が、素子領域DIVPA(またはDIVNA)に配置される。例えば、トランジスタPM1−2のゲート幅は互いに同じである。トランジスタNM1−2のゲート幅は互いに同じである。
トランジスタPM1−2のゲート幅の合計は、素子領域DIVPAの幅より小さい。このため、図5に示したステップS10において、トランジスタPM1−2を図8の横方向に並べて配置できると判定され、素子数DNは2と判定される。同様に、トランジスタNM1−2のゲート幅の合計は、素子領域DIVNAの幅より小さい。このため、図5に示したステップS10において、トランジスタNM1−2を図8の横方向に並べて配置できると判定され、素子数DNは2と判定される。
素子数DNが2であるため、図5に示したステップS14により、トランジスタPM1−2は、素子領域DIVPAの内側と外側にそれぞれ配置される。同様に、トランジスタNM1−2は、素子領域DIVNAの内側と外側にそれぞれ配置される。
入力配線IN1、IN2は、ゲート電極GEに接続されるため、外部配線パターンとして扱われる。このため、ステップS18において、入力配線IN1は、図8の上側に位置するダミーゲートDMYGの外側(図8の上側)に配置され、入力配線IN2は、図8の下側に位置するダミーゲートDMYGの外側(図8の下側)に配置される。入力配線IN1−2は、素子領域DIVPA、DIVNA上におけるトランジスタPM1−2、NM1−2が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。なお、入力配線IN1−2を下側のダミーゲートDMYGの外側に配置する例は、図9に示す。
出力配線OUTは、トランジスタPM1−2、NM1のドレインを互いに接続するため、内部配線パターンとして扱われる。このため、ステップS18において、出力配線OUTは、拡散層DL上に配置される。図5に示したステップS20を経て、ゲート電極GEを入力配線IN1−2に接続するコンタクトパターンは、ステップS34により素子領域DIVPAまたはDIVNAの外側に形成される。
図8では、pMOSトランジスタPM1−2のゲート幅の合計が、素子領域DIVPAの幅より小さいため、ステップS36において、ダミーのpMOSトランジスタPMDが形成される。ダミートランジスタPMDは、素子領域DIVPAの中央に生成される。同様に、nMOSトランジスタNM1−2のゲート幅の合計が素子領域DIVNAの幅より小さいため、ダミーのnMOSトランジスタNMDが形成される。ダミートランジスタNMDは、素子領域DIVNAの中央に生成される。
図8に示した例においても、トランジスタPM1−2、NM1−2のゲート電極GEは、周辺領域PAに配置されるコンタクトCONTを介して入力配線IN1またはIN2に接続される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図9は、セルの別の例を示している。この例では、2入力のNANDゲートNAND2を生成するために、2つのトランジスタPM1、PM2(またはNM1、NM2)が、素子領域DIVPA(またはDIVNA)に配置される。図8との違いは、入力配線IN1−2(外部配線パターン)が、互いに隣接して配線されることである。トランジスタPM1−2のゲート幅の合計は、素子領域DIVPAの幅より小さい。トランジスタNM1−2のゲート幅の合計は、素子領域DIVNAの幅より小さい。このため、図8と同様に、図5に示したステップS10において、pMOS領域PMAおよびnMOS領域NMAにおける素子数DNはそれぞれ2と判定される。
入力配線IN1は、セルSCの最も外側に配置される。このため、図5に示したステップS20を経て、トランジスタPM1、NM1のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1に接続される。ステップS20、S30を経て、トランジスタPM2、NM2のゲート電極GEは、ステップS30により周辺領域PAを介して入力配線IN2に接続される。
図9に示した例においても、トランジスタPM1−2、NM1−2のゲート電極GEは、周辺領域PAに配置されるコンタクトCONTを介して入力配線IN1またはIN2に接続される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
なお、複数の外部配線パターン(例えば、IN1−2)は、図8または図9に示したいずれの規則で配置されてもよい。但し、図16および図17に示すように、入力配線は、トランジスタの上側と下側に振り分けて配置するほうが、トランジスタ等の素子を均等に配置でき、ゲート電極の配置密度を均一できる。
図10は、セルの別の例を示している。この例では、3入力のNANDゲートNAND3を生成するために、3つのトランジスタPM1、PM2、PM3(またはNM1、NM2、NM3)が、素子領域DIVPA(またはDIVNA)に配置される。例えば、トランジスタPM1−3のゲート幅は互いに同じである。トランジスタNM1−3のゲート幅は互いに同じである。
トランジスタPM1−3のゲート幅の合計は、素子領域DIVPAの幅より小さい。このため、図5に示したステップS10において、トランジスタPM1−3を図10の横方向に並べて配置できると判定され、素子数DNは3と判定される。同様に、トランジスタNM1−3のゲート幅の合計は、素子領域DIVNAの幅より小さい。このため、ステップS10において、トランジスタNM1−3を図10の横方向に並べて配置できると判定され、素子数DNは3と判定される。
トランジスタPM1−3は、ステップS16により素子領域DIVPAの内側と外側と中央とにそれぞれ配置される。同様に、トランジスタNM1−3は、素子領域DIVNAの内側と外側と中央とにそれぞれ配置される。
ステップS22により、入力配線IN1−2は、トランジスタPM1−3、NM1−3の下側(図9の下側)に配線される。入力配線IN3は、トランジスタPM1−3、NM1−3の上側(図9の上側)に配線される。入力配線IN1−3は、素子領域DIVPA、DIVNA上におけるトランジスタPM1−3、NM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。入力配線IN1−3は、トランジスタPM1−3、NM1−3のゲート電極GEに接続される外部配線パターンである。
トランジスタPM1、NM1(またはPM3、NM3)のゲート電極GEは、ステップS24、S28を経て、周辺領域PAを介して入力配線IN1(またはIN3)に接続できると判定される。そして、トランジスタPM1、NM1(またはPM3、NM3)のゲート電極GEは、ステップS34により、周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1(またはIN3)に接続される。
トランジスタPM2は、素子領域DIVPAの中央に配置される。トランジスタNM2は、素子領域DIVNAの中央に配置される。トランジスタPM2、NM2のゲート電極GEに接続される入力配線IN2は、入力配線IN1より内側に配置されている。このため、ステップS24、S26を経て、トランジスタPM2のゲート電極GEは、ステップS32により、素子領域DIVPA上に配置されたコンタクトCONTを介して入力配線IN2に接続される。トランジスタNM2のゲート電極GEは、素子領域DIVNA上に配置されたコンタクトCONTを介して入力配線IN2に接続される。
図10に示した例においても、外側に配置される入力配線IN1をトランジスタPM1、NM1のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。同様に、外側に配置される入力配線IN3をトランジスタPM2、NM2のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。入力配線IN2は、入力配線IN1より内側に配置される。このため、入力配線IN2に接続されるコンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することはない。
図11は、セルの別の例を示している。この例では、3入力のNANDゲートNAND3を生成するために、3つのトランジスタPM1、PM2、PM3(またはNM1、NM2、NM3)が、素子領域DIVPA(またはDIVNA)に配置される。図10との違いは、図5に示したステップS22により、入力配線IN1−3(外部配線パターン)が、互いに隣接して配線されることである。すなわち、入力配線IN1−3は、素子領域DIVPA、DIVNA上におけるトランジスタPM1−3、NM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。トランジスタPM1−3、トランジスタNM1−3のサイズは、図10と同じである。このため、図10と同様に、図5に示したステップS10において、素子数DNは3と判定される。
入力配線IN3は、ステップS22によりセルSCの最も外側に配置される。入力配線IN1は、入力配線IN3より内側に配置される。このため、ステップS24、S28を経て、トランジスタPM3、NM3のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN3に接続される。同様に、トランジスタPM1、NM1のゲート電極GEは、周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1に接続される。トランジスタPM2、NM2のゲート電極GEと入力配線IN2との接続は、図10と同じである。
図11に示した例においても、外側に配置される入力配線IN3をトランジスタPM3、NM3のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図12は、セルの別の例を示している。この例では、pMOS領域PMAに2つのpMOSトランジスタPM1、PM2が配置される。トランジスタPM1−2のソースおよびドレインに接続される金属配線は省略している。pMOS領域PMAの隣(図12の右側)には、ウエル領域PW、nMOS領域NMAおよび素子領域DIVNAが形成されるが、これ等領域の具体例は省略する。図13から図17においても、ウエル領域PW、nMOS領域NMAおよび素子領域DIVNAの具体例は省略する。
トランジスタPM1−2のゲート幅は互いに等しく、トランジスタPM1−2のゲート幅の合計は、素子領域DIVPAの幅より大きい。トランジスタPM1のソースおよびドレインの一方と、トランジスタPM2のソースおよびドレインの一方とは共通のノードである。このため、図5に示したステップS10において、素子数DNは1と判定される。素子数DNが1であるため、トランジスタPM1−2は、ステップS12により1つの拡散層DLを用いて生成される。また、拡散層DLおよびトランジスタPM1−2は、素子領域DIVPAの内側に配置される。
入力配線IN1−2(外部配線パターン)は、ステップS18により図12の上側に位置するダミーゲートDMYGの外側と、図12の下側に位置するダミーゲートDMYGの外側とに配置される。入力配線IN1−2は、素子領域DIVPA上におけるトランジスタPM1−2が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。入力配線IN1−2が外側に配置されるため、ステップS20を経て、ゲート電極GEを入力配線IN1−2に接続するコンタクトパターンCONTは、ステップS34により素子領域DIVPAの外側に配置される。トランジスタPM1−2のゲート幅は素子領域DIVPAの幅より小さいため、図2と同様に、ステップS36によりダミートランジスタPMDが生成される。
図12に示した例においても、外側に配置される入力配線IN1、IN2をトランジスタPM1−2のゲート電極GEにそれぞれ接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図13は、セルの別の例を示している。この例では、図12と同様に、トランジスタPM1−2のゲート幅は互いに等しく、トランジスタPM1−2のゲート幅の合計は、素子領域DIVPAの幅より大きい。トランジスタPM1−2のサイズは、図12と同じである。このため、図12と同様に、図5に示したステップS10において、素子数DNは1と判定される。トランジスタPM1−2は、ステップS14により1つの拡散層DLを用いて生成される。図12との違いは、入力配線IN1−2(外部配線パターン)が、互いに隣接して配線されることである。
入力配線IN1は、ステップS18によりセルSCの最も外側に配置される。このため、ステップS20を経て、トランジスタPM1のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1に接続される。トランジスタPM2のゲート電極GEに接続される入力配線IN2は、入力配線IN1より内側に配置される。このため、ステップS20、S30を経て、トランジスタPM2のゲート電極GEは、ステップS32により素子領域DIVPA上に配置されたコンタクトCONTを介して入力配線IN2に接続される。入力配線IN1−2は、素子領域DIVPA上におけるトランジスタPM1−2が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。ダミートランジスタPMDの生成手法は、図2と同じである。
図13に示した例においても、外側に配置される入力配線IN1をトランジスタPM1のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図14は、セルの別の例を示している。この例では、pMOS領域PMAに3つのpMOSトランジスタPM1、PM2、PM3が配置される。トランジスタPM1−3のソースおよびドレインに接続される金属配線は省略する。トランジスタPM1−2のゲート幅は互いに等しい。トランジスタPM1−3のゲート幅の合計は、素子領域DIVPAの幅より大きい。トランジスタPM1、PM3のゲート幅の合計は、素子領域DIVPAの幅より小さい。トランジスタPM1のソースおよびドレインの一方と、トランジスタPM2のソースおよびドレインの一方とは共通のノードである。このため、図5に示したステップS10において、トランジスタPM1−2を1つの拡散層DL内に生成し、トランジスタPM3を1つの拡散層DL内に生成すると判定される。すなわち、素子数DNは2と判定される。
トランジスタPM1−2は、ステップS14により1つの拡散層DLを用いて生成される。トランジスタPM3は、ステップS14により1つの拡散層DLを用いて生成される。この際、素子数DNが2であるため、トランジスタPM1−2は、素子領域DIVPAの内側(図14の右側)に配置される。トランジスタPM3は、素子領域DIVPAの外側(図14の左側)に配置される。
ステップS18において、入力配線IN1、IN3はそれぞれ外側に配置され、入力配線IN2は入力配線IN1の内側に配置される。入力配線IN1、IN3が外側に配置されるため、ゲート電極GEを入力配線IN1、IN3にそれぞれ接続するコンタクトパターンは、ステップS34により素子領域DIVPAの外側に形成される。入力配線IN1−3は、素子領域DIVPA上におけるトランジスタPM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。入力配線IN2とトランジスタPM2のゲート電極GEとの接続手法は、図13と同じである。ダミートランジスタPMDの生成手法は、図8と同じである。
図14に示した例においても、外側に配置される入力配線IN1、IN3をトランジスタPM1、PM3のゲート電極GEにそれぞれ接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図15は、セルの別の例を示している。この例では、図14と同じサイズの3つのトランジスタPM1−3が、pMOS領域PMAに配置される。図14との違いは、入力配線IN1−3(外部配線パターン)が、互いに隣接して配線されることである。このため、図14と同様に、素子数DNは2と判定される。入力配線IN1−3は、素子領域DIVPA上におけるトランジスタPM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。トランジスタPM1−3のソースおよびドレインに接続される金属配線は省略する。
入力配線IN3は、ステップS18において、セルSCの最も外側に配置される。このため、ステップS20を経て、トランジスタPM3のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN3に接続される。トランジスタPM1のゲート電極GEに接続される入力配線IN1は、入力配線IN3より内側に配置される。このため、ステップS20、S30を経て、トランジスタPM1のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1に接続される。
トランジスタPM2のゲート電極GEに接続される入力配線IN2は、入力配線IN3より内側に配置されている。このため、ステップS20、S30を経て、トランジスタPM2のゲート電極GEは、ステップS32により素子領域DIVPA上に配置されたコンタクトCONTを介して入力配線IN2に接続される。ダミートランジスタPMDの生成手法は、図8と同じである。
図15に示した例においても、外側に配置される入力配線IN3をトランジスタPM3のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図16は、セルの別の例を示している。この例では、pMOS領域PMAに3つのpMOSトランジスタPM1、PM2、PM3が配置される。トランジスタPM1−3のソースおよびドレインに接続される金属配線は省略する。トランジスタPM1−3のゲート幅は互いに等しく、トランジスタPM1−3のゲート幅の合計は、素子領域DIVPAの幅より大きい。トランジスタPM1のソースおよびドレインの一方と、トランジスタPM2のソースおよびドレインの一方とは共通のノードである。トランジスタPM1のソースおよびドレインの一方と、トランジスタPM3のソースおよびドレインの一方とは共通のノードである。このため、図5に示したステップS10において、素子数DNは1と判定される。トランジスタPM1−3は、ステップS12において、1つの拡散層DLを用いて生成され、拡散層DLおよびトランジスタPM1−3は、素子領域DIVPAの内側に配置される。
入力配線IN1−2(外部配線パターン)は、ステップS18により図16の下側に位置するダミーゲートDMYGの外側に配線される。例えば、入力配線IN2は、入力配線IN1の内側に配置される。入力配線IN3(外部配線パターン)は、ステップS18により図16の上側に位置するダミーゲートDMYGの外側に配線される。入力配線IN1、IN3が外側にそれぞれ配置されるため、ステップS20を経て、ゲート電極GEを入力配線IN1、IN3に接続するコンタクトパターンCONTは、ステップS34により素子領域DIVPAの外側に配置される。ステップS20、S30を経て、ゲート電極GEを入力配線IN2に接続するコンタクトパターンCONTは、ステップS32により素子領域DIVPA内に配置される。入力配線IN1−3は、素子領域DIVPA上におけるトランジスタPM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。トランジスタPM1−3のゲート幅は素子領域DIVPAの幅より小さいため、図2と同様に、ステップS36によりダミートランジスタPMDが生成される。
図16に示した例においても、外側に配置される入力配線IN1、IN3をトランジスタPM1、PM3のゲート電極GEにそれぞれ接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図17は、セルの別の例を示している。この例では、図16と同じ3つのpMOSトランジスタPM1、PM2、PM3が、pMOS領域PMAに配置される。このため、図16と同様に、素子数DNは2と判定される。図16との違いは、入力配線IN1−3(外部配線パターン)が、互いに隣接して配線されることである。トランジスタPM1−3のソースおよびドレインに接続される金属配線は省略する。ダミートランジスタPMDは、図16と同じである。
入力配線IN1は、ステップS18によりセルSCの最も外側に配置される。このため、ステップS20を経て、トランジスタPM1のゲート電極GEは、ステップS34により周辺領域PAに配置されたコンタクトCONTを介して入力配線IN1に接続される。トランジスタPM2、PM3のゲート電極GEに接続される入力配線IN2、IN3は、入力配線IN1より内側に配置される。このため、ステップS20、S30を経て、トランジスタPM2、PM3のゲート電極GEは、ステップS32により素子領域DIVPA上に配置されたコンタクトCONTを介して入力配線IN2、IN3にそれぞれ接続される。入力配線IN1−3は、素子領域DIVPA上におけるトランジスタPM1−3が配置される領域DLの外側に、ゲート電極GEと同じ方向に沿って配置される。ダミートランジスタPMDの生成手法は、図2と同じである。
図17に示した例においても、外側に配置される入力配線IN1をトランジスタPM1のゲート電極GEに接続するためのコンタクトCONTは、周辺領域PAに配置される。これにより、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのゲート電極GEまたはゲート配線GWとの間でDRCエラーが発生することを防止できる。
図18は、半導体装置における複数のセルの配置例を示している。半導体装置上では、ウエル領域NW、PWの境界部分を少なくするために、一対のpMOS領域PMAと一対のnMOS領域NMAとが、図の横方向に沿って交互に配置される。例えば、太枠で示したセルSCは、図10のNANDゲートNAND3を示している。セルSCの高さは、セルSC内に配置されるトランジスタ等の素子サイズに応じて変化する。図2で説明したように、セルSCの幅は一定であり、pMOS領域PMAおよびnMOS領域NMAの幅はそれぞれ一定である。これにより、トランジスタ等の素子を整然と効率的に配置でき、半導体装置のチップサイズを最小限にできる。
図19は、図11に示したNANDゲートNAND3が、図2に示したインバータINVの隣に配置される例を示している。NANDゲートNAND3における最も外側の配線IN3は、周辺領域PAに配置されたコンタクトCONTを介して、トランジスタPM3、NM3のゲート電極GEに接続される。コンタクトCONTは、素子領域DIVPA、DIVNAに配置されない。このため、コンタクトCONTに接続されるゲート配線GWと、インバータINVのダミーゲートDMYGとの間でDRCエラーが発生することを防止できる。この結果、セルSCを詰めて配置でき、半導体装置のチップサイズを削減できる。
図20は、セルの別の例を示している。この例は、入力配線IN3、IN1、IN2が、拡散層DL側から順に配置されることを除き、図11と同じである。すなわち、セルSCは、3入力のNANDゲートNAND3である。
この例では、図5に示したステップS16において、素子領域DIVPAの中央にトランジスタPM2が配置され、素子領域DIVNAの中央にトランジスタNM2が配置される。このとき、中央のトランジスタPM2(またはNM2)のゲート電極GEは、最も外側の入力配線IN2に接続する必要がある。但し、図5に示したステップS24を経て、トランジスタPM2(またはNM2)のゲート電極GEは、ステップS26により入力配線IN2に接続するコンタクトCONTに接続できないと判定される。すなわち、図中に破線で示したゲート電極GE、ゲート配線GWおよびコンタクトCONTは、実際には配置されない。そして、ステップS22に戻って、入力配線IN1−3が再配置され、図11に示したレイアウトが完成する。
なお、図5に示したステップS22において、例えば、中央に配置したトランジスタのゲート電極GEに接続される外部配線パターンは、優先的に内側に配置する規則を設ける。これにより、ステップS26からステップS22またはS16に戻ることを防止できる。この結果、セル生成の効率を向上でき、レイアウト工程に掛かる時間を短縮できる。
図21は、図20に示したNANDゲートNAND3が、図2に示したインバータINVの隣に配置される例を示している。NANDゲートNAND3における最も外側の配線IN2は、素子領域DIVPA、DIVNAに配置されたコンタクトCONTを介して、トランジスタPM2、NM2のゲート電極GEに接続される。
このとき、図中の円内に示したコンタクトCONTと、インバータINVのダミーゲートDMYGとの間のスペース不足によりDRCエラーが発生する。DRCエラーは、図4に示したステップS150のDRCで発生する。このとき、各セルSCのレイアウトは完成している。このため、インバータINVがNANDゲートNAND3から離れるように、インバータINVおよびNANDゲートNAND3のいずれかのセルSCの大きさを広げる必要がある。この結果、レイアウト工程に掛かる時間が増加し、半導体装置のチップサイズは増えてしまう。
また、NANDゲートNAND3を図11に示すレイアウトに変更してもよい。このとき、半導体装置のチップサイズを最小限にできるが、ステップS120のセル生成からやり直す必要がある。この結果、レイアウト工程に掛かる時間が増加し、半導体装置の製造コストは増加する。
なお、この実施形態では、図5に示したセル生成のフローを用いることで、図21に示したレイアウトが生成されることを防止できる。したがって、図4のステップS150において、DRCエラーが発生することを防止できる。この結果、ステップS130のセル配置、およびステップS140の配線配置をやり直すことを防止できる。
ダミーゲートDMYGが配置されない半導体装置では、図中の円内に示したコンタクトCONTと、インバータINVの拡散層DLとの間のスペース不足によりDRCエラーが発生する。このため、図20および図21において、ダミーゲートDMYGが配置されないときにも、インバータINVとNANDゲートNAND3とを離してレイアウトする必要がある。この実施形態では、図5に示したセル生成のフローを用いることで、ダミーゲートDMYGが配置されないときにも、図21と同様のレイアウトが生成されることを防止できる。
以上、この実施形態では、ゲート電極GEと、セルSC内において最も外側に配置される外部配線パターンとを、素子領域DIVPA、DIVPAの外側の周辺領域PAで接続する。これにより、ゲート電極GEおよび外部配線パターンの接続部分と、隣のセルSCのゲート配線GWや拡散層DLとが干渉することを防止できる。具体的には、コンタクトCONTに接続されるゲート配線GWと、隣のセルSCのダミーゲート電極DMYG等とのスペース不足によりDRCエラーが発生することを防止できる。あるいは、コンタクトCONTと隣のセルSCの拡散層DLとのスペース不足によりDRCエラーが発生することを防止できる。
したがって、DRCエラーを解消するために、セルSCの境界を移動し、セルSCのサイズを大きくする必要はない。換言すれば、ゲート電極GEと外部配線パターンとの接続部分のレイアウトルールを考慮することなく、着目するセルSCと隣のセルSCとの境界を設定できる。この結果、半導体装置のチップサイズを小さくできる。さらに、DRCエラーが発生しないため、一度生成したセルSCを修正する必要はない。この結果、セルSCの素子領域DIVPA、DIVPAのレイアウトに必要な時間を短縮でき、半導体装置の製造コストを削減できる。
上述した実施形態に関して、さらに以下の付記を開示する。
(付記1)
第1領域と第2領域との間に第1半導体素子領域を生成し、
前記第1半導体素子領域内に第1ゲート電極を生成し、
前記第1半導体素子領域内に第2ゲート電極を生成し、
前記第1半導体素子領域上を延在する第1配線を配線し、
前記第1半導体素子領域上を延在するとともに、前記第1配線よりも前記第1ゲート電極および前記第2ゲート電極から離れている第2配線を配線し、
前記第1ゲート電極と前記第2配線とを前記第1領域上または前記第2領域上で接続し、
前記第2ゲート電極と前記第1配線とを接続して、
半導体装置を生成すること
を特徴とする半導体装置の製造方法。
(付記2)
前記第2ゲート電極と前記第1配線とを前記第1半導体素子領域上で接続すること
を特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第2ゲート電極と前記第1配線とを前記第1領域上または前記第2領域上で接続すること
を特徴とする付記1に記載の半導体装置の製造方法。
(付記4)
前記第1半導体素子領域とは反対側の前記第1領域に隣接するように第2半導体素子領域を生成し、
前記第1半導体素子領域または前記第2半導体素子領域はスタンダードセルに含まれること
を特徴とする付記1、付記2または付記3に記載の半導体装置の製造方法。
(付記5)
前記第1半導体素子領域にダミーパターンを生成すること
を特徴とする付記1乃至付記4の何れか一に記載の半導体装置の製造方法。
(付記6)
前記第1ゲート電極に対応する第1ダミーゲートパターンを生成し、
前記第2ゲート電極に対応する第2ダミーゲートパターンを生成すること
を特徴とする付記1乃至付記4の何れか一に記載の半導体装置の製造方法。
(付記7)
前記第1半導体素子領域内に前記第1ゲート電極を含む第1トランジスタを生成し、
前記第1半導体素子領域内に前記第2ゲート電極を含む第2トランジスタを生成し、
前記第1および第2配線を、前記第1半導体素子領域内における前記第1および第2トランジスタが生成される領域の外側に配線すること
を特徴とする付記1乃至付記6の何れか一に記載の半導体装置の製造方法。
(付記8)
前記第1半導体素子領域における前記第2配線が配線される境界部分に隣接して他の半導体素子領域を生成すること
を特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記第1ゲート電極と前記第2配線とを接続する第1コンタクトを、前記第2配線の生成領域に生成し、
前記第2ゲート電極と前記第1配線とを接続する第2コンタクトを、前記第1配線の生成領域に生成すること
を特徴とする付記7に記載の半導体装置の製造方法。
(付記10)
素子領域を含む半導体セルを生成し、前記半導体セルを配置し、前記素子領域と第1配線および第2配線とを接続して半導体装置を生成する半導体装置の製造方法において、
前記素子領域内の第1素子と前記第1配線とを接続する場合に、
前記第1配線が前記第2配線よりも外側にある場合には前記素子領域外で接続が行われ、
前記第1配線が前記第2配線よりも内側にある場合には前記素子領域上で接続が行われること
を特徴とする半導体装置の製造方法。
(付記11)
前記第1素子と前記第1配線との接続が前記素子領域内で行われた場合には、前記素子領域内の第2素子と前記第2配線との接続が前記素子領域外で行われること
を特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記第1素子と前記第1配線との接続が前記素子領域外で行われた場合には、前記素子領域内の第2素子と前記第2配線との接続が前記素子領域内又は前記素子領域外で行われること
を特徴とする付記10に記載の半導体装置の製造方法。
(付記13)
前記素子領域内の前記第1素子と前記第2素子との間に位置する第3素子と第3配線とを接続する場合に、
前記第3配線が前記第1配線および前記第2配線よりも内側にある場合には前記素子領域内で接続が行われ、
前記第3配線が前記第1配線および前記第2配線よりも外側にある場合には前記第3配線の配置が変更されること
を特徴とする付記11または付記12に記載の半導体装置の製造方法。
(付記14)
第1半導体素子領域と第2半導体素子領域と、
前記第1半導体素子領域と前記第2半導体素子領域との間の第1領域と、
前記第1半導体素子領域に隣接するとともに、前記第1半導体素子領域を挟んで前記第1領域とは反対側にある第2領域と、
前記第1半導体素子領域内の第1ゲート電極と、
前記第1半導体素子領域内の第2ゲート電極と、
前記第1半導体素子領域上を延在する第1配線と、
前記第1半導体素子領域上を延在するとともに、前記第1配線よりも前記第1ゲート電極および前記第2ゲート電極から離れている第2配線と
を含む半導体装置において、
前記第1ゲート電極と前記第2配線とが前記第1領域上または前記第2領域上で接続され、
前記第2ゲート電極と前記第1配線とが第1半導体素子領域上で接続されること
を特徴とする半導体装置。
(付記15)
前記第1半導体素子領域内に配置され、前記第1ゲート電極を含む第1トランジスタと、
前記第1半導体素子領域内に配置され、前記第2ゲート電極を含む第2トランジスタと
を備え、
前記第1および第2配線は、前記第1半導体素子領域内における前記第1および第2トランジスタが配置される領域の外側に配線されること
を特徴とする付記14に記載の半導体装置。
(付記16)
前記第1半導体素子領域における前記第2配線が配線される境界部分に隣接して配置された他の半導体素子領域を備えること
を特徴とする付記15に記載の半導体装置。
(付記17)
前記第2配線の配線領域に配置され、前記第1ゲート電極と前記第2配線とを接続する第1コンタクトと、
前記第1配線の配線領域に配置され、前記第2ゲート電極と前記第1配線とを接続する第2コンタクトと
を備えることを特徴とする付記15に記載の半導体装置。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
CONT‥コンタクト;CTRL‥コントローラ;DIVPA、DIVNA‥素子領域;DL‥拡散層;DMYG‥ダミーゲート電極;GE‥ゲート電極;GW‥ゲート配線;IND‥入力装置;IOD‥入出力装置;MEM‥記憶装置;NM1、NM2、NM3‥nMOSトランジスタ;NMA‥nMOS領域;NMD‥ダミートランジスタ;NW‥n形ウエル領域;OUTD‥出力装置;PA‥周辺領域;PM1、PM2、PM3‥pMOSトランジスタ;PMA‥pMOS領域;PMD‥ダミートランジスタ;PRG‥プログラム;PW‥p形ウエル領域;SC‥セル;SYS‥システム
特開2007−129094号公報 特開2002−118172号公報 特開2003−258109号公報 特開2000−277620号公報

Claims (5)

  1. 第1領域と第2領域との間に第1半導体素子領域を生成し、
    前記第1半導体素子領域内に第1ゲート電極を生成し、
    前記第1半導体素子領域内に第2ゲート電極を生成し、
    前記第1半導体素子領域上を延在する第1配線を配線し、
    前記第1半導体素子領域上を延在するとともに、前記第1配線よりも前記第1ゲート電極および前記第2ゲート電極から離れている第2配線を配線し、
    前記第1ゲート電極と前記第2配線とを前記第1領域上または前記第2領域上で接続し、
    前記第2ゲート電極と前記第1配線とを接続して、
    半導体装置を生成すること
    を特徴とする半導体装置の製造方法。
  2. 前記第2ゲート電極と前記第1配線とを前記第1半導体素子領域上で接続すること
    を特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第2ゲート電極と前記第1配線とを前記第1領域上または前記第2領域上で接続すること
    を特徴とする請求項1に記載の半導体装置の製造方法。
  4. 素子領域を含む半導体セルを生成し、前記半導体セルを配置し、前記素子領域と第1配線および第2配線とを接続して半導体装置を生成する半導体装置の製造方法において、
    前記素子領域内の第1素子と前記第1配線とを接続する場合に、
    前記第1配線が前記第2配線よりも外側にある場合には前記素子領域外で接続が行われ、
    前記第1配線が前記第2配線よりも内側にある場合には前記素子領域上で接続が行われること
    を特徴とする半導体装置の製造方法。
  5. 第1半導体素子領域と第2半導体素子領域と、
    前記第1半導体素子領域と前記第2半導体素子領域との間の第1領域と、
    前記第1半導体素子領域に隣接するとともに、前記第1半導体素子領域を挟んで前記第1領域とは反対側にある第2領域と、
    前記第1半導体素子領域内の第1ゲート電極と、
    前記第1半導体素子領域内の第2ゲート電極と、
    前記第1半導体素子領域上を延在する第1配線と、
    前記第1半導体素子領域上を延在するとともに、前記第1配線よりも前記第1ゲート電極および前記第2ゲート電極から離れている第2配線と
    を含む半導体装置において、
    前記第1ゲート電極と前記第2配線とが前記第1領域上または前記第2領域上で接続され、
    前記第2ゲート電極と前記第1配線とが第1半導体素子領域上で接続されること
    を特徴とする半導体装置。
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