JP2010165969A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。
【選択図】 図５

Description

本発明は、半導体装置の製造方法および半導体装置に関する。

半導体装置は、トランジスタ等の素子と、素子間を接続する配線とを半導体基板上に形成することで製造される。半導体装置の素子構造の微細化により、素子および配線の電気的特性は、ばらつきやすくなってきている。例えば、光近接効果（ＯＰＥ；Optical Proximity Effect）によりゲート電極の形状がゆがむと、トランジスタの電気的特性は変化し、半導体装置の性能は劣化する。光近接効果によるゲート電極の形状のゆがみを防止するために、例えば、ダミーゲート電極は、回路を構成するゲート電極群の外側に配置される（例えば、特許文献１参照）。

半導体装置の性能を向上し、あるいは半導体装置のチップサイズを小さくするために、例えば、クロック信号線は、チェッカーパターン状に形成されたｎ形ウエルとｐ形ウエルの境界付近に配線される（例えば、特許文献２参照）。ゲート電極の１つは、セル領域の外側で入力配線に接続される（例えば、特許文献３参照）。セルに配置された電源のコンタクトは、セルとは別に生成される配線パターンに接続される（例えば、特許文献４参照）。

素子構造の微細化により、ゲート電極を配線に接続するためのパターンと、このパターンに隣接するパターンとのスペースを確保することが困難になってきている。スペースを確保するために隣接するトランジスタ間のスペースを広げると、半導体素子領域のサイズは増加し、半導体装置のチップサイズは大きくなる。特に、回路と関係のないダミーゲート電極等が半導体基板上に配置されることで、上記スペースの確保は困難になる。スペースが規格に対して少ないとき、半導体素子領域のレイアウトをやり直す必要がある。これにより、半導体素子領域のレイアウト時間が増加する。

本発明の目的は、トランジスタ等の素子が配置される半導体素子領域のサイズを小さくし、半導体装置のチップサイズを小さくすることである。

本発明の別の目的は、半導体素子領域のレイアウトに必要な時間を短縮し、半導体装置の製造コストを削減することである。

第１領域と第２領域との間に第１半導体素子領域を生成し、第１半導体素子領域内に第１ゲート電極を生成し、第１半導体素子領域内に第２ゲート電極を生成する。第１半導体素子領域上を延在する第１配線を配線し、第１半導体素子領域上を延在するとともに、第１配線よりも第１ゲート電極および第２ゲート電極から離れている第２配線を配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。

第１半導体素子領域の境界の近くに配線される第２配線は、第１半導体素子領域外で第１ゲート電極に接続される。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。すなわち、第２配線と第１ゲート電極との接続部分の影響によって境界が外側に広がることを防止できる。この結果、第１半導体素子領域のサイズを小さくでき、半導体装置のチップサイズを小さくできる。第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮して、第１半導体素子領域と他の半導体素子領域との境界を設定する必要がない。このため、第１半導体素子領域の境界を一度のレイアウトで設定できる。換言すれば、一度生成した第１半導体素子領域を修正する必要はない。この結果、第１半導体素子領域のレイアウトに必要な時間を短縮でき、半導体装置の製造コストを削減できる。

一実施形態における半導体装置の製造方法の例を示している。 セルの例を示している。 図１に示したレイアウト工程を実施するシステムの例を示している。 図１に示したレイアウト工程の例を示している。 図４に示したセル生成の例を示している。 図１に示した半導体製造工程の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 セルの別の例を示している。 半導体装置における複数のセルの配置例を示している。 図１１に示したＮＡＮＤゲートが、図２に示したインバータの隣に配置される例を示している。 セルの別の例を示している。 図２０に示したＮＡＮＤゲートが、図２に示したインバータの隣に配置される例を示している。

図１は、一実施形態における半導体装置の製造方法の例を示している。例えば、半導体装置は、スタンダードセル等のＡＳＩＣ（Application Specific IC）である。なお、スタンダードセルとは、トランジスタ等の素子を回路図に基づいて半導体基板上に形成する手法、この手法により生成された半導体装置、およびこの半導体装置内に配置されるセル（例えば、図２）を示す。半導体装置は、スタンダードセルに限定されず、回路図データに応じてトランジスタ等の素子の配置が決定される他のＡＳＩＣを含む。例えば、半導体装置は、ＣＭＯＳプロセス技術を用いて製造される。

半導体装置を製造するために、まず、ステップＳ１００においてレイアウト工程が実施される。レイアウト工程は、例えば、図３に示すワークステーション等のＣＡＤツールを用いて実施される。レイアウト工程では、トランジスタ等の素子を配置する半導体素子領域の大きさ、および複数の半導体素子領域を含むセルの大きさが決められる。また、素子の物理的配置が決められ、素子間を接続する信号線が配線される。そして、半導体装置が生成される。具体的には、レイアウト工程において、半導体装置を半導体基板上に形成するためのレイアウトデータが生成される。例えば、レイアウトデータは、半導体装置を製造するためのフォトマスクの各々に対応して生成される。フォトマスクは、半導体基板中のイオン注入領域毎、および半導体基板上に積層される配線層や絶縁層毎に生成される。レイアウト工程では、幾つかのフォトマスクのレイアウトデータが重ね合わされて、相対的な位置関係がチェックされる。レイアウト工程の具体的な例は、図４に示す。

次に、ステップＳ２００において、マスク製造工程が実施される。マスク製造工程では、レイアウトデータを用いて、レイアウト層毎にフォトマスクが製造される。例えば、レイアウト層は、ウエル層、ｐ形拡散層、ｎ形拡散層、ゲート配線層、コンタクト層および配線層がある。半導体装置が複数の配線層のフォトマスクを用いて形成されるとき、複数のコンタクト層のフォトマスクが製造される。

ステップＳ３００において、半導体製造工程が実施される。半導体製造工程では、半導体ウエハに対して、酸化、イオン注入、膜形成、フォトリソグラフィ処理、エッチング等が実施され、素子および配線が半導体基板上に形成される。フォトマスクは、選択的なエッチングおよび選択的なイオン注入等のために使用される。そして、ウエハ上に複数の半導体装置（半導体チップ）が完成する。半導体製造工程の具体的な例は、図６に示す。

図２は、セルの例を示している。図２は、図１に示したステップＳ１００で生成されるセルのレイアウトを示し、または、ステップＳ２００で製造されるフォトマスクのパターンを組み合わせたイメージを示す。あるいは、図２は、ステップＳ３００で製造される半導体装置に形成されるセルのイメージを示す。図２は、入力端子ＩＮ１と出力端子ＯＵＴを有するＣＭＯＳインバータＩＮＶの半導体セルＳＣを示している。

図２において、太い実線で囲った領域は、トランジスタが形成される拡散層ＤＬを示す。拡散層ＤＬの外側は、ＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidation of Silicon）等の素子分離領域（絶縁膜）である。網掛けのパターンは、ゲート電極ＧＥおよびゲート配線ＧＷを示す。ゲート電極ＧＥは、拡散層ＤＬと重複する部分と、拡散層ＤＬから僅かに突出する部分である。拡散層ＤＬと重複するゲート電極ＧＥは、トランジスタのゲートとして機能する。ゲート電極ＧＥで覆われていない拡散層ＤＬ内の領域（アクティブ領域）は、トランジスタのソース領域またはドレイン領域である。ゲート配線ＧＷは、ゲート電極ＧＥを金属配線（例えば、ＩＮ１等）に接続するための接続配線である。これらのパターンやラインの特徴は、図８から図１７および図１９から図２１においても同じである。

図２、図７から図１７および図１９から図２１において、ゲート電極ＧＥおよびゲート配線ＧＷは、図１に示したレイアウト工程では別々に生成される（図５に示すステップＳ１２、１４、１６と、ステップＳ３２、３４）。一方、ゲート電極ＧＥおよびゲート配線ＧＷは、図１に示した半導体製造工程では、共通のフォトマスクを用いて形成される（図６に示すステップＳ５４）。白抜きの細長い実線パターンは、半導体基板に最も近い配線層を用いて形成される金属配線を示す。Ｘ印を付した矩形は、コンタクト（プラグ）ＣＯＮＴを示す。一点鎖線で囲った領域は、ｐＭＯＳトランジスタが形成されるｐＭＯＳ領域ＰＭＡまたはｎＭＯＳトランジスタが形成されるｎＭＯＳ領域ＮＭＡを示す。

図２、図７から図１７および図１９から図２１において、斜線のパターンは、ダミーゲート電極ＤＭＹＧを示す。ダミーゲート電極ＤＭＹＧは、ゲート配線の一種であり、ポリシリコン等により形成される。ダミーゲート電極ＤＭＹＧとゲート電極ＧＥとは、等間隔で配置される。ダミーゲート電極ＤＭＹＧをセルＳＣ内に挿入することで、光近接効果によるゲート電極のゆがみが防止される。このため、光近接効果補正（ＯＰＣ；Optical Proximity effect Correction）の精度を緩和でき、レイアウト工程およびマスク製造工程に必要な時間を短縮できる。なお、図２、図７から図１７および図１９から図２１において、光近接効果によるトランジスタの電気的特性への影響を無視できるとき、ダミーゲート電極ＤＭＹＧは配置しなくてもよい。

図２において、半導体装置上に形成される半導体セルＳＣの幅Ｗ１は一定である。図７から図１７および図１９から図２１においても、半導体セルＳＣの幅は一定である。半導体セルＳＣは、ｐＭＯＳトランジスタが形成されるｐＭＯＳ領域ＰＭＡと、ｎＭＯＳトランジスタが形成されるｎＭＯＳ領域ＮＭＡとを有している。ｐＭＯＳ領域ＰＭＡの幅（例えば、図２の横方向の長さ）は、セルＳＣの種類に拘わりなく一定である。ｎＭＯＳ領域ＮＭＡの幅（例えば、図２の横方向の長さ）は、セルＳＣの種類に拘わりなく一定である。ｐＭＯＳ領域ＰＭＡは、ｐＭＯＳトランジスタが形成される素子領域ＤＩＶＰＡと、ｐＭＯＳトランジスタを金属配線に接続するためのコンタクト領域を含む周辺領域ＰＡとを有する。ｎＭＯＳ領域ＮＭＡは、ｎＭＯＳトランジスタが形成される素子領域ＤＩＶＮＡと、ｎＭＯＳトランジスタを金属配線に接続するためのコンタクト領域を含む周辺領域ＰＡとを有する。

素子領域ＤＩＶＰＡの幅（例えば、図２の横方向の長さ）は、セルＳＣの種類に拘わりなく一定である。素子領域ＤＩＶＮＡの幅（例えば、図２の横方向の長さ）は、セルＳＣの種類に拘わりなく一定である。素子領域ＤＩＶＰＡ、ＤＩＶＮＡの高さ（例えば、図２の縦方向の長さ）は、１つの拡散層ＤＬに形成されるゲート電極ＧＥの数に応じて変化する。例えば、図１２に示すように、１つの拡散層ＤＬに複数のｐＭＯＳトランジスタＰＭ１、ＰＭ２が配置され、複数のゲート電極ＧＥが配置されるとき、素子領域ＤＩＶＰＡおよびｐＭＯＳ領域ＰＭＡの高さは大きくなる。これは、素子領域ＤＩＶＮＡおよびｎＭＯＳ領域ＮＭＡでも同じである。なお、各セルＳＣにおいて、素子領域ＤＩＶＰＡ、ＤＩＶＮＡは、同じ高さに設定される。そして、セルＳＣの高さ（図２の縦方向の長さ）は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡの高さに依存して決まる。

図２では、ｐＭＯＳトランジスタＰＭ１のゲート幅（図２の横方向の長さ）が素子領域ＤＩＶＰＡの幅（図２の横方向の長さ）より小さいため、ダミーのｐＭＯＳトランジスタＰＭＤが配置される。同様に、ｎＭＯＳトランジスタＮＭ１のゲート幅（図２の横方向の長さ）が素子領域ＤＩＶＮＡの幅（図２の横方向の長さ）より小さいため、ダミーのｎＭＯＳトランジスタＮＭＤが配置される。ダミートランジスタＰＭＤのゲート、ソースおよびドレインは、電源線ＶＤＤに接続される。ダミートランジスタＮＭＤのゲート、ソースおよびドレインは、接地線ＶＳＳに接続される。

トランジスタＰＭ１、ＮＭ１のゲート電極ＧＥは、周辺領域ＰＡに配置されるコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣの素子領域ＤＩＶＰＡ、ＤＩＶＮＡに配置されるゲート電極ＧＥまたはゲート配線ＧＷとがショートすることを防止できる。換言すれば、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣ（Design Rule Check）のエラーが発生することを防止できる。ゲート間でのＤＲＣエラーの具体例は、図２１に示す。入力配線ＩＮ１は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ上におけるトランジスタＰＭ１、ＮＭ１が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。

図３は、図１に示したレイアウト工程を実施するシステムＳＹＳの例を示している。例えば、システムＳＹＳは、ワークステーション等のＣＡＤツールである。システムＳＹＳは、セルＳＣのレイアウト用のプログラムＰＲＧを実行するＣＰＵ等のコントローラＣＴＲＬ、記憶装置ＭＥＭ、入力装置ＩＮＤ、出力装置ＯＵＴＤおよび入出力装置ＩＯＤを有している。記憶装置ＭＥＭは、ハードディスク装置や半導体メモリ等である。入力装置ＩＮＤは、マウス等のポインティングデバイスやキーボード等である。出力装置ＯＵＴＤは、ディスプレイやプリンタ等である。入出力装置ＩＯＤは、光磁気ディスクや磁気テープ等を着脱可能にコントローラに接続する。なお、プログラムＰＲＧは、記憶装置ＭＥＭに格納されていてもよい。

図４は、図１に示したレイアウト工程の例を示している。図４に示す処理は、図３に示したコントローラＣＴＲＬがプログラムＰＲＧを実行することで行われる。すなわち、図４に示すフローは、人手を介することなく自動的に実行される。なお、プログラムＰＲＧは、図４の各ステップＳ１１０−Ｓ１７０をそれぞれ実行するサブプログラムを有していてもよい。

ステップＳ１１０において、コントローラＣＴＲＬは、入出力装置ＩＯＤを用いて、予め作成された回路図のデータを記憶装置ＭＥＭ内のワーク領域等に取り込む。例えば、回路図のデータは、回路を実現するトランジスタ等の素子の接続関係（ネットリスト）、素子のサイズ（プロセスパラメータ）、および端子名等の情報を含んでいる。以降の説明では、回路図のデータを単に回路図とも称する。

ステップＳ１２０において、コントローラＣＴＲＬは、ネットリストおよびプロセスパラメータに基づいて、回路図を所定の数の素子を含むセルＳＣに分割する。次に、コントローラＣＴＲＬは、所定の規則にしたがって、セルＳＣ毎に素子を配置し、素子に接続される信号線を配置する。所定の規則は、セルＳＣに含まれる素子数に応じて異なる。さらに、コントローラＣＴＲＬは、セルＳＣ内に素子を形成するための領域が空いているときに、空いている領域にダミー素子を挿入する。この後、セルＳＣ毎にレイアウトルールチェックが実施され、半導体装置を生成するためのセルＳＣが生成される。ステップＳ１２０の具体的な例は、図５に示す。

ステップＳ１３０において、コントローラＣＴＲＬは、ネットリストに基づいて、生成されたセルＳＣを、仮想の半導体装置に割り当てられたセル領域上に配置する。セルＳＣは、セル領域の大きさと位置は、半導体装置に搭載される回路規模に応じて設定される。

ステップＳ１４０において、コントローラＣＴＲＬは、ネットリストに基づいて素子間を接続する配線を配置する。なお、各セルＳＣ内の配線は、ステップＳ１２０で生成されている。このため、配線を配置することにより、半導体装置上の全回路のレイアウトデータが完成する。すなわち、仮想の半導体装置が生成される。

ステップＳ１５０において、コントローラＣＴＲＬは、ＤＲＣを実施する。ＤＲＣでは、素子や配線を形成するレイアウトパターンの幅が最小値以上かがチェックされる。また、ＤＲＣでは、互いに隣接するレイアウトパターン間のスペースが最小値以上かがチェックされる。スペースのチェックは、同じレイアウト層のレイアウトパターンだけでなく、異なるレイアウト層のレイアウトパターンもチェックされる。この他にも、例えば、コンタクトホールと拡散層の重なりマージンおよびコンタクトホールと配線との重なりマージン等がチェックされる。

なお、セルＳＣが生成されるときに、図５のステップＳ３８に示すようにセルＳＣ毎にＤＲＣが実施される。このため、ステップＳ１５０で発生するＤＲＣのエラーは、互いに隣接するセルＳＣの接続部分でのレイアウトルール違反である。ここで、図５におけるセル生成のフローは、互いに隣接するセルＳＣの接続部分でのレイアウトルールエラーが発生しないことを考慮して実施される。このため、ステップＳ１５０においてＤＲＣエラーが発生することはなく、ステップＳ１５０は必須ではない。

ステップＳ１６０において、コントローラＣＴＲＬは、トランジスタ等の素子が均等に配置されていることをチェックする（密度チェック）。特に、コントローラＣＴＲＬは、トランジスタのゲートの密度（配置間隔）が均一であることをチェックする。ここで、図５のステップＳ４０では、セルＳＣ毎に密度チェックが実施される。また、セルＳＣ毎の密度チェックでエラーが発生しないように、ステップＳ３６においてダミーゲートおよびダミートランジスタが配置される。このため、ステップＳ１６０において密度チェックエラーが発生することはなく、ステップＳ１６０は必須ではない。

ステップＳ１７０において、コントローラＣＴＲＬは、ＬＶＳ（Layout Versus Schematic）チェックを実施する。ＬＶＳチェックでは、生成した複数のフォトマスクのパターンを合成して回路を抽出し、抽出した回路が回路図と一致するか否かがチェックされる。上述したように、図５におけるセル生成のフローは、互いに隣接するセルＳＣの接続部分でのレイアウトルール違反が発生しないことを考慮して実施される。このため、ステップＳ１３０のセル配置において、寄生トランジスタ等の余分な素子が生成されることはない。また、図５におけるセル生成のフローでは、セルＳＣ毎にＬＶＳチェックが実施される。ステップＳ１４０の配線配置では、トランジスタ等の素子が形成されるレイアウト層より上層の配線とコンタクトとが、回路図（ネットリスト）にしたがって自動的に配置される。上述したように、互いに隣接するセルの接続部分でのレイアウトルール違反は発生しない。このため、ステップＳ１４０の配線配置において、配線のショートまたは断線のおそれがあるパターンの配置は発生しない。したがって、フォトマスクのパターンは、回路図と常に一致し、ステップＳ１７０は必須ではない。

図５は、図４に示したセル生成（ステップＳ１２０）の例を示している。図５に示す処理は、コントローラＣＴＲＬがプログラムＰＧＧを実行することにより行われる。例えば、セル生成の処理は、各セルＳＣに形成される半導体素子領域ＤＩＶＰＡ、ＤＩＶＮＡ毎に行われる。

ステップＳ１０において、コントローラＣＴＲＬは、セルＳＣ内の半導体素子領域ＤＩＶＰＡ、ＤＩＶＮＡに形成する素子数ＤＮを判定する。例えば、コントローラＣＴＲＬは、トランジスタのゲート電極と重なる領域を有する拡散層を１つの素子と認識する。ステップＳ１０では、素子数ＤＮは、素子領域ＤＩＶＰＡ、ＤＩＶＮＡのそれぞれについて算出される。素子数ＤＮが１のとき、処理はステップＳ１２に移行する。素子数ＤＮが２のとき、処理はステップＳ１４に移行する。素子数ＤＮが３以上のとき、処理はステップＳ１６に移行する。

ステップＳ１２において、素子数ＤＮが１のとき、コントローラＣＴＲＬは、半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の内側に素子を配置する。ここで、各セルＳＣは、図２等に示すように、素子領域ＤＩＶＰＡ、ＤＩＶＮＡが周辺領域ＰＡを介して互いに隣接している。素子領域ＤＩＶＰＡにおける内側とは、素子領域ＤＩＶＮＡ側の領域である。素子領域ＤＩＶＮＡにおける内側とは、素子領域ＤＩＶＰＡ側の領域である。

ステップＳ１４において、素子数ＤＮが２のとき、コントローラＣＴＲＬは、半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の内側と外側に素子をそれぞれ配置する。素子領域ＤＩＶＰＡにおける外側とは、素子領域ＤＩＶＮＡ側と反対側の領域である。素子領域ＤＩＶＮＡにおける外側とは、素子領域ＤＩＶＰＡ側と反対側の領域である。

ステップＳ１６において、素子数ＤＮが３以上のとき、コントローラＣＴＲＬは、半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の内側と外側と中央とに素子をそれぞれ配置する。素子数ＤＮが３のとき、１つの素子が半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の中央に配置される。素子数ＤＮが４のとき、２つの素子が半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の中央に配置される。同様に、素子数ＤＮがｎのとき、ｎ−２個の素子が半導体素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の中央に配置される。

なお、ステップＳ１２、Ｓ１４、Ｓ１６における素子の配置とは、拡散層パターンの配置およびトランジスタのゲート電極パターンの配置を含む。以降の説明では、ゲート電極パターンとゲート配線パターンを、ゲートパターンとも称する。素子領域ＤＩＶＰＡ、ＤＩＶＮＡの高さ（図２等の縦方向の長さ）は、最大のゲート電極数を有する拡散層ＤＬに応じて自動的に設定される。拡散層ＤＬが大きく、ゲート電極の数が多いほど、ゲート電極に接続される配線パターンの数が多くなる。このため、素子領域ＤＩＶＰＡ、ＤＩＶＮＡの高さは大きくなる。

ステップＳ１８およびステップＳ２２において、例えば、セルＳＣ毎に信号線の配線パターンが配置される。すなわち、配線パターンは、各セルＳＣにおいて、ｐＭＯＳ領域ＰＭＡ上およびｎＭＯＳ領域ＮＭＡ上に同時に配置される。このために、配線パターンの配置は、ｐＭＯＳ領域ＰＭＡおよびｎＭＯＳ領域ＮＭＡに素子パターンをそれぞれ配置した後に行われる。

信号線の配置処理は、例えば、セルＳＣ内において素子の端子を互いに接続するための配線パターン（内部配線パターン）の配置と、素子のゲート電極をセルＳＣの外部に接続するための配線パターン（外部配線パターン）の配線とを含む。内部配線パターンは、拡散層パターン上に配線されてもよい。外部配線パターンは、拡散層パターンの外側（図８では上側または下側）に配線される。配線パターンは、ゲート電極パターンより上層に配置される配線層を用いて配置される。特に限定されないが、セルＳＣ内の配線パターンは、半導体基板に最も近い金属配線層を用いて配置することが望ましい。

素子数ＤＮが１または２のとき、ステップＳ２０において、信号線の外部配線パターンの位置が判定される。着目する外部配線パターンがセルＳＣ内に配置された配線パターンのうちで最も外側に配線されているとき、処理はステップＳ３４に移行する。着目する外部配線パターンが最も外側でないとき、すなわち内側に配線されているとき、処理はステップＳ３０に移行する。なお、ステップＳ１８、Ｓ２０は、フローを簡易にするために分けているが、実際には素子数ＤＮに依存せず同じ処理である。

素子数ＤＮが３以上のとき、ステップＳ２４において、ステップＳ１６で配置された素子の位置が判定される。素子の位置が外側または内側のときに、処理はステップＳ２８に移行する。素子の位置が中央のときに、処理はステップＳ２６に移行する。なお、ステップＳ２４の処理は、内側、外側および中央の素子に対して、択一的ではなく同時並行的に行われる。

ステップＳ２６において、信号線の外部配線パターンの位置が判定される。着目する外部配線パターンがセルＳＣ内に配置された配線パターンのうちで最も外側に配線されているとき、処理はステップＳ２２に戻る。中央に位置する素子に接続される外部配線パターンが最も外側に配線されているとき、図２１に示すように、互いに隣接するセルＳＣの境界部分でレイアウトルールを満足しないおそれがある。このため、コントローラＣＴＲＬは、ステップＳ２２に戻って外部配線パターンの順序を入れ替え、レイアウトルールを満足しないパターンの発生を防止する。すなわち、外部配線パターンの配置を変更する。なお、図５に破線の矢印で示すように、ステップＳ２２に戻るのではなく、ステップＳ１６に戻り、素子の位置を入れ替えることで、レイアウトルールを満足しないパターンの発生を防止してもよい。一方、着目する外部配線パターンが最も外側でないとき、すなわち外部配線パターンが内側に配線されているとき、処理はステップＳ３２に移行する。

ステップＳ２８において、コントローラＣＴＲＬは、ゲート電極パターンと外部配線パターンとを接続するコンタクトパターンを、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の外側に配置できるか否かを判定する。すなわち、コンタクトパターンを、周辺領域ＰＡに配置できるか否かを判定する。コンタクトパターンを周辺領域ＰＡに配置できるとき、処理はステップＳ３４に移行する。コンタクトパターンを周辺領域ＰＡに配置できないとき、コンタクトパターンを素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置するために、処理はステップＳ３２に移行する。

一方、ステップＳ３０において、コントローラＣＴＲＬは、ゲート電極パターンと外部配線パターンとを接続するコンタクトパターンを、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の外側に配置できるか否かを判定する。すなわち、周辺領域ＰＡに配置できるか否かを判定する。コンタクトパターンを周辺領域ＰＡに配置できるとき、処理はステップＳ３４に移行する。コンタクトパターンを周辺領域ＰＡに配置できないとき、コンタクトパターンを素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置するために、処理はステップＳ３２に移行する。

例えば、ステップＳ２８、Ｓ３０の処理は、コンタクトパターンの外側への配置を優先して行われる。これにより、後述するように、外部配線パターンに接続されるゲート配線パターンが素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）内に配置されることを最小限にできる。この結果、ゲート電極パターンおよびゲート配線パターンを素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）内で所定の密度を維持して並べることができ、光近接効果によるゲート電極のゆがみを小さくできる。

ステップＳ３２において、コントローラＣＴＲＬは、ゲート電極パターンを外部配線パターンに接続するためのコンタクトパターンを素子領域ＤＩＶＰＡまたはＤＩＶＮＡ上に生成する。そして、コントローラＣＴＲＬは、ゲート電極パターンをコンタクトパターンに接続するためにゲート配線パターンを生成する。すなわち、ゲート電極パターンは、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）上のコンタクトパターンを介して外部配線パターンに接続される（内部コンタクト）。なお、ステップＳ３２では、トランジスタの拡散層（ソース領域およびゲート領域）に形成するコンタクトパターンも生成される。この後、処理はステップＳ３６に移行する。

ステップＳ３４において、コントローラＣＴＲＬは、ゲート電極パターンを外部配線パターンに接続するためのコンタクトパターンを素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の外側に生成する。すなわち、コンタクトパターンは、周辺領域ＰＡ内に生成される。そして、コントローラＣＴＲＬは、ゲート電極パターンをコンタクトパターンに接続するためにゲート配線パターンを生成する。すなわち、ゲート電極パターンは、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の外側のコンタクトパターンを介して外部配線パターンに接続される。なお、ステップＳ３４では、トランジスタの拡散層（ソース領域およびゲート領域）に形成するコンタクトパターンも生成される。この後、処理はステップＳ３６に移行する。

ステップＳ３６において、コントローラＣＴＲＬは、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ内の空いている領域に、ダミートランジスタを生成する。また、コントローラＣＴＲＬは、リアルトランジスタのゲート電極パターンおよびダミートランジスタのゲート電極パターンに対応するダミーゲート電極パターンを生成する。ダミートランジスタおよびダミーゲート電極パターンを素子領域ＤＩＶＰＡ、ＤＩＶＮＡ内に配置することで、ゲートパターンの配置密度を均一にできる。これにより、光近接効果によるゲート電極のゆがみを防止できる。また、半導体製造工程の平坦化処理（ＣＭＰ；Chemical Mechanical Planarization）において、層間絶縁膜の表面がたわむことを防止できる。この結果、層間絶縁膜上に形成される金属配線の形状のばらつきを抑えることができる。

ステップＳ３８において、コントローラＣＴＲＬは、ＤＲＣおよびＬＶＳチェックを実施する。なお、ＤＲＣおよびＬＶＳチェック図４に示したステップＳ１５０およびＳ１７０のプログラムを利用して実施されてもよい。

ステップＳ４０において、コントローラＣＴＲＬは、トランジスタ等の素子が均等に配置されていることをチェックする（密度チェック）。なお、密度チェックは、図４に示したステップＳ１６０のプログラムを利用して実施されてもよい。

ステップＳ４２において、コントローラＣＴＲＬは、ＤＲＣ、ＬＶＳチェックおよび密度チェックでエラーが発生しないときに、生成したパターンを保存し、セル生成を完了する。コントローラＣＴＲＬは、ＤＲＣ、ＬＶＳチェックおよび密度チェックのいずれかにおいてエラーが発生したときに、ステップＳ３６に戻り、ダミートランジスタの挿入およびダミーゲート電極パターンの挿入をやり直す。

図６は、図１に示した半導体製造工程の例を示している。半導体製造工程では、公知の半導体製造技術が用いられる。半導体装置の製造は、フォトマスクを用いて、半導体ウエハ上にパターンを転写し、イオン注入、エッチング、導電膜の形成、または絶縁膜の形成を行うことで行われる。

ステップＳ５０において、半導体ウエハの表面にウエル領域ＷＥＬＬが形成される。特に限定されないが、ｐＭＯＳトランジスタを形成するためのｎ形ウエル領域ＮＷと、ｎＭＯＳトランジスタを形成するためのｐ形ウエル領域ＰＷ（図２）とが、ウエル領域ＷＥＬＬとしてそれぞれ形成される。

ステップＳ５２において、ウエル領域ＮＷ、ＰＷ上に選択的に絶縁膜が形成される。そして、絶縁膜が形成されない領域にトランジスタ領域が形成される。トランジスタ領域は、トランジスタのソース領域、ドレイン領域およびチャネル領域であり、図２等に示す拡散層ＤＬの領域に等しい。このため、トランジスタ領域は、図５に示したステップＳ１２、Ｓ１４、Ｓ１６で生成した拡散層パターンを有するフォトマスクを用いて形成される。

ステップＳ５４において、ゲート電極およびゲート配線が、トランジスタ領域上とその周囲に同時に形成される。例えば、ゲート電極およびゲート配線は、図５に示したステップＳ１２、Ｓ１４、Ｓ１６で生成したゲートパターンを有するフォトマスクを用いて、ポリシリコン膜を選択的にエッチングすることで形成される。

ステップＳ５６において、ウエル領域ＮＷ上のトランジスタ領域にボロン等のイオンが注入され、ｐＭＯＳトランジスタの拡散層（ソースとドレイン）が形成される。また、ウエル領域ＰＷ上のトランジスタ領域にリン等のイオンが注入され、ｎＭＯＳトランジスタの拡散層（ソースとドレイン）が形成される。これにより、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが半導体基板上に形成される。

ステップＳ５８において、半導体基板上にトランジスタを覆って層間絶縁膜が形成される。特に限定されないが、この後、ＣＭＰが実施され、層間絶縁膜が平坦にされる。

ステップＳ６０において、図５に示したステップＳ３２、Ｓ３４で生成したコンタクトパターンを有するフォトマスクを用いて、層間絶縁膜が選択的にエッチングされる。そして、トランジスタの拡散層またはゲート配線まで貫通するコンタクトホールが形成される。特に限定されないが、この後、コンタクトホールに金属を埋め込んでプラグを形成してもよい。

ステップＳ６２において、層間絶縁膜上にアルミニウムや銅、チタン等の金属膜が形成される。図５に示したステップＳ１８、Ｓ２２で生成した配線パターンを有するフォトマスクを用いて、金属膜が選択的にエッチングされる。プラグを形成しないとき、金属膜はコンタクトホール内にも形成される。そして、プラグまたはコンタクトホールを介して拡散層（ソースまたはドレイン）に接続される金属配線が形成され、プラグまたはコンタクトホールを介してゲート配線に接続される金属配線が形成される。

ステップＳ６４において、生成された金属配線が最上層のとき、処理はステップＳ６６に移行する。生成された金属配線が最上層でないとき、処理はステップＳ５８に移行する。そして、ステップＳ５８、Ｓ６０、Ｓ６２が繰り返して実施され、上層の金属配線が順次に形成される。

ステップＳ６６において、保護膜が形成される。この後、半導体装置の外部端子に対応する領域が開口され、半導体ウエハ上に複数の半導体チップが形成される。

図７は、セルの別の例を示している。この例では、１つのトランジスタＰＭ１（またはＮＭ１）が、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置される。このため、図５に示したステップＳ１２により、トランジスタＰＭ１、ＮＭ１が素子領域ＤＩＶＰＡ、ＤＩＶＮＡの内側にそれぞれ配置される。この例では、ｐＭＯＳトランジスタＰＭ１のゲート幅は、素子領域ＤＩＶＰＡの幅とほぼ同じである。ｎＭＯＳトランジスタＮＭ１のゲート幅は、素子領域ＤＩＶＮＡの幅とほぼ同じである。トランジスタＰＭ１、ＮＭ１は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡのほとんどを使用して配置される。このため、図５に示したステップＳ３６において、ダミートランジスタＰＭＤ、ＮＭＤは挿入されない。

入力配線ＩＮは、ゲート電極ＧＥに接続されるため、外部配線パターンとして扱われる。このため、ステップＳ１８において、入力配線ＩＮは、図７の下側に位置するダミーゲートＤＭＹＧの外側（図７の下側）に配置される。入力配線ＩＮ１は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ上におけるトランジスタＰＭ１、ＮＭ１が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。出力配線ＯＵＴは、トランジスタＰＭ１、ＮＭ１のドレインを互いに接続するため、内部配線パターンとして扱われる。このため、ステップＳ１８において、出力配線ＯＵＴは、拡散層ＤＬ上に配置される。ゲート電極ＧＥを入力配線ＩＮに接続するコンタクパターンは、ステップＳ３４により素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）の外側に形成される。

図７に示した例においても、トランジスタＰＭ１、ＮＭ１のゲート電極ＧＥは、周辺領域ＰＡに配置されるコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。隣のセルＳＣは、例えば、図７に示したセルＳＣの下側に配置される。

なお、図２では、ｐＭＯＳトランジスタＰＭ１のゲート幅は、素子領域ＤＩＶＰＡの幅より小さい。ｎＭＯＳトランジスタＮＭ１のゲート幅は、素子領域ＤＩＶＮＡの幅より小さい。このため、図５に示したステップＳ３６において、ダミートランジスタＰＭＤ、ＮＭＤが挿入される。ダミートランジスタＰＭＤのゲート電極ＧＥと内部配線パターンＶＤＤとは、周辺領域ＰＡに配置されるコンタクトを用いて接続される。同様に、ダミートランジスタＮＭＤのゲート電極ＧＥと内部配線パターンＶＳＳとは、周辺領域ＰＡに配置されるコンタクトを用いて接続される。但し、ダミートランジスタＰＭＤまたはＮＭＤのゲート電極ＧＥは、素子領域ＤＩＶＰＡまたはＤＩＶＮＡ内に配置されるコンタクトを用いて接続されてもよい。図７において、各素子領域ＤＩＶＰＡ、ＤＩＶＮＡに配置されるトランジスタ数は１つのため、その他のセル生成の処理は、図２と同じである。

図８は、セルの別の例を示している。この例では、２入力のＮＡＮＤゲートＮＡＮＤ２を生成するために、２つのトランジスタＰＭ１、ＰＭ２（またはＮＭ１、ＮＭ２）が、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置される。例えば、トランジスタＰＭ１−２のゲート幅は互いに同じである。トランジスタＮＭ１−２のゲート幅は互いに同じである。

トランジスタＰＭ１−２のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より小さい。このため、図５に示したステップＳ１０において、トランジスタＰＭ１−２を図８の横方向に並べて配置できると判定され、素子数ＤＮは２と判定される。同様に、トランジスタＮＭ１−２のゲート幅の合計は、素子領域ＤＩＶＮＡの幅より小さい。このため、図５に示したステップＳ１０において、トランジスタＮＭ１−２を図８の横方向に並べて配置できると判定され、素子数ＤＮは２と判定される。

素子数ＤＮが２であるため、図５に示したステップＳ１４により、トランジスタＰＭ１−２は、素子領域ＤＩＶＰＡの内側と外側にそれぞれ配置される。同様に、トランジスタＮＭ１−２は、素子領域ＤＩＶＮＡの内側と外側にそれぞれ配置される。

入力配線ＩＮ１、ＩＮ２は、ゲート電極ＧＥに接続されるため、外部配線パターンとして扱われる。このため、ステップＳ１８において、入力配線ＩＮ１は、図８の上側に位置するダミーゲートＤＭＹＧの外側（図８の上側）に配置され、入力配線ＩＮ２は、図８の下側に位置するダミーゲートＤＭＹＧの外側（図８の下側）に配置される。入力配線ＩＮ１−２は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ上におけるトランジスタＰＭ１−２、ＮＭ１−２が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。なお、入力配線ＩＮ１−２を下側のダミーゲートＤＭＹＧの外側に配置する例は、図９に示す。

出力配線ＯＵＴは、トランジスタＰＭ１−２、ＮＭ１のドレインを互いに接続するため、内部配線パターンとして扱われる。このため、ステップＳ１８において、出力配線ＯＵＴは、拡散層ＤＬ上に配置される。図５に示したステップＳ２０を経て、ゲート電極ＧＥを入力配線ＩＮ１−２に接続するコンタクトパターンは、ステップＳ３４により素子領域ＤＩＶＰＡまたはＤＩＶＮＡの外側に形成される。

図８では、ｐＭＯＳトランジスタＰＭ１−２のゲート幅の合計が、素子領域ＤＩＶＰＡの幅より小さいため、ステップＳ３６において、ダミーのｐＭＯＳトランジスタＰＭＤが形成される。ダミートランジスタＰＭＤは、素子領域ＤＩＶＰＡの中央に生成される。同様に、ｎＭＯＳトランジスタＮＭ１−２のゲート幅の合計が素子領域ＤＩＶＮＡの幅より小さいため、ダミーのｎＭＯＳトランジスタＮＭＤが形成される。ダミートランジスタＮＭＤは、素子領域ＤＩＶＮＡの中央に生成される。

図８に示した例においても、トランジスタＰＭ１−２、ＮＭ１−２のゲート電極ＧＥは、周辺領域ＰＡに配置されるコンタクトＣＯＮＴを介して入力配線ＩＮ１またはＩＮ２に接続される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図９は、セルの別の例を示している。この例では、２入力のＮＡＮＤゲートＮＡＮＤ２を生成するために、２つのトランジスタＰＭ１、ＰＭ２（またはＮＭ１、ＮＭ２）が、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置される。図８との違いは、入力配線ＩＮ１−２（外部配線パターン）が、互いに隣接して配線されることである。トランジスタＰＭ１−２のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より小さい。トランジスタＮＭ１−２のゲート幅の合計は、素子領域ＤＩＶＮＡの幅より小さい。このため、図８と同様に、図５に示したステップＳ１０において、ｐＭＯＳ領域ＰＭＡおよびｎＭＯＳ領域ＮＭＡにおける素子数ＤＮはそれぞれ２と判定される。

入力配線ＩＮ１は、セルＳＣの最も外側に配置される。このため、図５に示したステップＳ２０を経て、トランジスタＰＭ１、ＮＭ１のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。ステップＳ２０、Ｓ３０を経て、トランジスタＰＭ２、ＮＭ２のゲート電極ＧＥは、ステップＳ３０により周辺領域ＰＡを介して入力配線ＩＮ２に接続される。

図９に示した例においても、トランジスタＰＭ１−２、ＮＭ１−２のゲート電極ＧＥは、周辺領域ＰＡに配置されるコンタクトＣＯＮＴを介して入力配線ＩＮ１またはＩＮ２に接続される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

なお、複数の外部配線パターン（例えば、ＩＮ１−２）は、図８または図９に示したいずれの規則で配置されてもよい。但し、図１６および図１７に示すように、入力配線は、トランジスタの上側と下側に振り分けて配置するほうが、トランジスタ等の素子を均等に配置でき、ゲート電極の配置密度を均一できる。

図１０は、セルの別の例を示している。この例では、３入力のＮＡＮＤゲートＮＡＮＤ３を生成するために、３つのトランジスタＰＭ１、ＰＭ２、ＰＭ３（またはＮＭ１、ＮＭ２、ＮＭ３）が、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置される。例えば、トランジスタＰＭ１−３のゲート幅は互いに同じである。トランジスタＮＭ１−３のゲート幅は互いに同じである。

トランジスタＰＭ１−３のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より小さい。このため、図５に示したステップＳ１０において、トランジスタＰＭ１−３を図１０の横方向に並べて配置できると判定され、素子数ＤＮは３と判定される。同様に、トランジスタＮＭ１−３のゲート幅の合計は、素子領域ＤＩＶＮＡの幅より小さい。このため、ステップＳ１０において、トランジスタＮＭ１−３を図１０の横方向に並べて配置できると判定され、素子数ＤＮは３と判定される。

トランジスタＰＭ１−３は、ステップＳ１６により素子領域ＤＩＶＰＡの内側と外側と中央とにそれぞれ配置される。同様に、トランジスタＮＭ１−３は、素子領域ＤＩＶＮＡの内側と外側と中央とにそれぞれ配置される。

ステップＳ２２により、入力配線ＩＮ１−２は、トランジスタＰＭ１−３、ＮＭ１−３の下側（図９の下側）に配線される。入力配線ＩＮ３は、トランジスタＰＭ１−３、ＮＭ１−３の上側（図９の上側）に配線される。入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ上におけるトランジスタＰＭ１−３、ＮＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。入力配線ＩＮ１−３は、トランジスタＰＭ１−３、ＮＭ１−３のゲート電極ＧＥに接続される外部配線パターンである。

トランジスタＰＭ１、ＮＭ１（またはＰＭ３、ＮＭ３）のゲート電極ＧＥは、ステップＳ２４、Ｓ２８を経て、周辺領域ＰＡを介して入力配線ＩＮ１（またはＩＮ３）に接続できると判定される。そして、トランジスタＰＭ１、ＮＭ１（またはＰＭ３、ＮＭ３）のゲート電極ＧＥは、ステップＳ３４により、周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１（またはＩＮ３）に接続される。

トランジスタＰＭ２は、素子領域ＤＩＶＰＡの中央に配置される。トランジスタＮＭ２は、素子領域ＤＩＶＮＡの中央に配置される。トランジスタＰＭ２、ＮＭ２のゲート電極ＧＥに接続される入力配線ＩＮ２は、入力配線ＩＮ１より内側に配置されている。このため、ステップＳ２４、Ｓ２６を経て、トランジスタＰＭ２のゲート電極ＧＥは、ステップＳ３２により、素子領域ＤＩＶＰＡ上に配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ２に接続される。トランジスタＮＭ２のゲート電極ＧＥは、素子領域ＤＩＶＮＡ上に配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ２に接続される。

図１０に示した例においても、外側に配置される入力配線ＩＮ１をトランジスタＰＭ１、ＮＭ１のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。同様に、外側に配置される入力配線ＩＮ３をトランジスタＰＭ２、ＮＭ２のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。入力配線ＩＮ２は、入力配線ＩＮ１より内側に配置される。このため、入力配線ＩＮ２に接続されるコンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することはない。

図１１は、セルの別の例を示している。この例では、３入力のＮＡＮＤゲートＮＡＮＤ３を生成するために、３つのトランジスタＰＭ１、ＰＭ２、ＰＭ３（またはＮＭ１、ＮＭ２、ＮＭ３）が、素子領域ＤＩＶＰＡ（またはＤＩＶＮＡ）に配置される。図１０との違いは、図５に示したステップＳ２２により、入力配線ＩＮ１−３（外部配線パターン）が、互いに隣接して配線されることである。すなわち、入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡ上におけるトランジスタＰＭ１−３、ＮＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。トランジスタＰＭ１−３、トランジスタＮＭ１−３のサイズは、図１０と同じである。このため、図１０と同様に、図５に示したステップＳ１０において、素子数ＤＮは３と判定される。

入力配線ＩＮ３は、ステップＳ２２によりセルＳＣの最も外側に配置される。入力配線ＩＮ１は、入力配線ＩＮ３より内側に配置される。このため、ステップＳ２４、Ｓ２８を経て、トランジスタＰＭ３、ＮＭ３のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ３に接続される。同様に、トランジスタＰＭ１、ＮＭ１のゲート電極ＧＥは、周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。トランジスタＰＭ２、ＮＭ２のゲート電極ＧＥと入力配線ＩＮ２との接続は、図１０と同じである。

図１１に示した例においても、外側に配置される入力配線ＩＮ３をトランジスタＰＭ３、ＮＭ３のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１２は、セルの別の例を示している。この例では、ｐＭＯＳ領域ＰＭＡに２つのｐＭＯＳトランジスタＰＭ１、ＰＭ２が配置される。トランジスタＰＭ１−２のソースおよびドレインに接続される金属配線は省略している。ｐＭＯＳ領域ＰＭＡの隣（図１２の右側）には、ウエル領域ＰＷ、ｎＭＯＳ領域ＮＭＡおよび素子領域ＤＩＶＮＡが形成されるが、これ等領域の具体例は省略する。図１３から図１７においても、ウエル領域ＰＷ、ｎＭＯＳ領域ＮＭＡおよび素子領域ＤＩＶＮＡの具体例は省略する。

トランジスタＰＭ１−２のゲート幅は互いに等しく、トランジスタＰＭ１−２のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より大きい。トランジスタＰＭ１のソースおよびドレインの一方と、トランジスタＰＭ２のソースおよびドレインの一方とは共通のノードである。このため、図５に示したステップＳ１０において、素子数ＤＮは１と判定される。素子数ＤＮが１であるため、トランジスタＰＭ１−２は、ステップＳ１２により１つの拡散層ＤＬを用いて生成される。また、拡散層ＤＬおよびトランジスタＰＭ１−２は、素子領域ＤＩＶＰＡの内側に配置される。

入力配線ＩＮ１−２（外部配線パターン）は、ステップＳ１８により図１２の上側に位置するダミーゲートＤＭＹＧの外側と、図１２の下側に位置するダミーゲートＤＭＹＧの外側とに配置される。入力配線ＩＮ１−２は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−２が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。入力配線ＩＮ１−２が外側に配置されるため、ステップＳ２０を経て、ゲート電極ＧＥを入力配線ＩＮ１−２に接続するコンタクトパターンＣＯＮＴは、ステップＳ３４により素子領域ＤＩＶＰＡの外側に配置される。トランジスタＰＭ１−２のゲート幅は素子領域ＤＩＶＰＡの幅より小さいため、図２と同様に、ステップＳ３６によりダミートランジスタＰＭＤが生成される。

図１２に示した例においても、外側に配置される入力配線ＩＮ１、ＩＮ２をトランジスタＰＭ１−２のゲート電極ＧＥにそれぞれ接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１３は、セルの別の例を示している。この例では、図１２と同様に、トランジスタＰＭ１−２のゲート幅は互いに等しく、トランジスタＰＭ１−２のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より大きい。トランジスタＰＭ１−２のサイズは、図１２と同じである。このため、図１２と同様に、図５に示したステップＳ１０において、素子数ＤＮは１と判定される。トランジスタＰＭ１−２は、ステップＳ１４により１つの拡散層ＤＬを用いて生成される。図１２との違いは、入力配線ＩＮ１−２（外部配線パターン）が、互いに隣接して配線されることである。

入力配線ＩＮ１は、ステップＳ１８によりセルＳＣの最も外側に配置される。このため、ステップＳ２０を経て、トランジスタＰＭ１のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。トランジスタＰＭ２のゲート電極ＧＥに接続される入力配線ＩＮ２は、入力配線ＩＮ１より内側に配置される。このため、ステップＳ２０、Ｓ３０を経て、トランジスタＰＭ２のゲート電極ＧＥは、ステップＳ３２により素子領域ＤＩＶＰＡ上に配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ２に接続される。入力配線ＩＮ１−２は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−２が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。ダミートランジスタＰＭＤの生成手法は、図２と同じである。

図１３に示した例においても、外側に配置される入力配線ＩＮ１をトランジスタＰＭ１のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１４は、セルの別の例を示している。この例では、ｐＭＯＳ領域ＰＭＡに３つのｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３が配置される。トランジスタＰＭ１−３のソースおよびドレインに接続される金属配線は省略する。トランジスタＰＭ１−２のゲート幅は互いに等しい。トランジスタＰＭ１−３のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より大きい。トランジスタＰＭ１、ＰＭ３のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より小さい。トランジスタＰＭ１のソースおよびドレインの一方と、トランジスタＰＭ２のソースおよびドレインの一方とは共通のノードである。このため、図５に示したステップＳ１０において、トランジスタＰＭ１−２を１つの拡散層ＤＬ内に生成し、トランジスタＰＭ３を１つの拡散層ＤＬ内に生成すると判定される。すなわち、素子数ＤＮは２と判定される。

トランジスタＰＭ１−２は、ステップＳ１４により１つの拡散層ＤＬを用いて生成される。トランジスタＰＭ３は、ステップＳ１４により１つの拡散層ＤＬを用いて生成される。この際、素子数ＤＮが２であるため、トランジスタＰＭ１−２は、素子領域ＤＩＶＰＡの内側（図１４の右側）に配置される。トランジスタＰＭ３は、素子領域ＤＩＶＰＡの外側（図１４の左側）に配置される。

ステップＳ１８において、入力配線ＩＮ１、ＩＮ３はそれぞれ外側に配置され、入力配線ＩＮ２は入力配線ＩＮ１の内側に配置される。入力配線ＩＮ１、ＩＮ３が外側に配置されるため、ゲート電極ＧＥを入力配線ＩＮ１、ＩＮ３にそれぞれ接続するコンタクトパターンは、ステップＳ３４により素子領域ＤＩＶＰＡの外側に形成される。入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。入力配線ＩＮ２とトランジスタＰＭ２のゲート電極ＧＥとの接続手法は、図１３と同じである。ダミートランジスタＰＭＤの生成手法は、図８と同じである。

図１４に示した例においても、外側に配置される入力配線ＩＮ１、ＩＮ３をトランジスタＰＭ１、ＰＭ３のゲート電極ＧＥにそれぞれ接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１５は、セルの別の例を示している。この例では、図１４と同じサイズの３つのトランジスタＰＭ１−３が、ｐＭＯＳ領域ＰＭＡに配置される。図１４との違いは、入力配線ＩＮ１−３（外部配線パターン）が、互いに隣接して配線されることである。このため、図１４と同様に、素子数ＤＮは２と判定される。入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。トランジスタＰＭ１−３のソースおよびドレインに接続される金属配線は省略する。

入力配線ＩＮ３は、ステップＳ１８において、セルＳＣの最も外側に配置される。このため、ステップＳ２０を経て、トランジスタＰＭ３のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ３に接続される。トランジスタＰＭ１のゲート電極ＧＥに接続される入力配線ＩＮ１は、入力配線ＩＮ３より内側に配置される。このため、ステップＳ２０、Ｓ３０を経て、トランジスタＰＭ１のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。

トランジスタＰＭ２のゲート電極ＧＥに接続される入力配線ＩＮ２は、入力配線ＩＮ３より内側に配置されている。このため、ステップＳ２０、Ｓ３０を経て、トランジスタＰＭ２のゲート電極ＧＥは、ステップＳ３２により素子領域ＤＩＶＰＡ上に配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ２に接続される。ダミートランジスタＰＭＤの生成手法は、図８と同じである。

図１５に示した例においても、外側に配置される入力配線ＩＮ３をトランジスタＰＭ３のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１６は、セルの別の例を示している。この例では、ｐＭＯＳ領域ＰＭＡに３つのｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３が配置される。トランジスタＰＭ１−３のソースおよびドレインに接続される金属配線は省略する。トランジスタＰＭ１−３のゲート幅は互いに等しく、トランジスタＰＭ１−３のゲート幅の合計は、素子領域ＤＩＶＰＡの幅より大きい。トランジスタＰＭ１のソースおよびドレインの一方と、トランジスタＰＭ２のソースおよびドレインの一方とは共通のノードである。トランジスタＰＭ１のソースおよびドレインの一方と、トランジスタＰＭ３のソースおよびドレインの一方とは共通のノードである。このため、図５に示したステップＳ１０において、素子数ＤＮは１と判定される。トランジスタＰＭ１−３は、ステップＳ１２において、１つの拡散層ＤＬを用いて生成され、拡散層ＤＬおよびトランジスタＰＭ１−３は、素子領域ＤＩＶＰＡの内側に配置される。

入力配線ＩＮ１−２（外部配線パターン）は、ステップＳ１８により図１６の下側に位置するダミーゲートＤＭＹＧの外側に配線される。例えば、入力配線ＩＮ２は、入力配線ＩＮ１の内側に配置される。入力配線ＩＮ３（外部配線パターン）は、ステップＳ１８により図１６の上側に位置するダミーゲートＤＭＹＧの外側に配線される。入力配線ＩＮ１、ＩＮ３が外側にそれぞれ配置されるため、ステップＳ２０を経て、ゲート電極ＧＥを入力配線ＩＮ１、ＩＮ３に接続するコンタクトパターンＣＯＮＴは、ステップＳ３４により素子領域ＤＩＶＰＡの外側に配置される。ステップＳ２０、Ｓ３０を経て、ゲート電極ＧＥを入力配線ＩＮ２に接続するコンタクトパターンＣＯＮＴは、ステップＳ３２により素子領域ＤＩＶＰＡ内に配置される。入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。トランジスタＰＭ１−３のゲート幅は素子領域ＤＩＶＰＡの幅より小さいため、図２と同様に、ステップＳ３６によりダミートランジスタＰＭＤが生成される。

図１６に示した例においても、外側に配置される入力配線ＩＮ１、ＩＮ３をトランジスタＰＭ１、ＰＭ３のゲート電極ＧＥにそれぞれ接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１７は、セルの別の例を示している。この例では、図１６と同じ３つのｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３が、ｐＭＯＳ領域ＰＭＡに配置される。このため、図１６と同様に、素子数ＤＮは２と判定される。図１６との違いは、入力配線ＩＮ１−３（外部配線パターン）が、互いに隣接して配線されることである。トランジスタＰＭ１−３のソースおよびドレインに接続される金属配線は省略する。ダミートランジスタＰＭＤは、図１６と同じである。

入力配線ＩＮ１は、ステップＳ１８によりセルＳＣの最も外側に配置される。このため、ステップＳ２０を経て、トランジスタＰＭ１のゲート電極ＧＥは、ステップＳ３４により周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ１に接続される。トランジスタＰＭ２、ＰＭ３のゲート電極ＧＥに接続される入力配線ＩＮ２、ＩＮ３は、入力配線ＩＮ１より内側に配置される。このため、ステップＳ２０、Ｓ３０を経て、トランジスタＰＭ２、ＰＭ３のゲート電極ＧＥは、ステップＳ３２により素子領域ＤＩＶＰＡ上に配置されたコンタクトＣＯＮＴを介して入力配線ＩＮ２、ＩＮ３にそれぞれ接続される。入力配線ＩＮ１−３は、素子領域ＤＩＶＰＡ上におけるトランジスタＰＭ１−３が配置される領域ＤＬの外側に、ゲート電極ＧＥと同じ方向に沿って配置される。ダミートランジスタＰＭＤの生成手法は、図２と同じである。

図１７に示した例においても、外側に配置される入力配線ＩＮ１をトランジスタＰＭ１のゲート電極ＧＥに接続するためのコンタクトＣＯＮＴは、周辺領域ＰＡに配置される。これにより、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのゲート電極ＧＥまたはゲート配線ＧＷとの間でＤＲＣエラーが発生することを防止できる。

図１８は、半導体装置における複数のセルの配置例を示している。半導体装置上では、ウエル領域ＮＷ、ＰＷの境界部分を少なくするために、一対のｐＭＯＳ領域ＰＭＡと一対のｎＭＯＳ領域ＮＭＡとが、図の横方向に沿って交互に配置される。例えば、太枠で示したセルＳＣは、図１０のＮＡＮＤゲートＮＡＮＤ３を示している。セルＳＣの高さは、セルＳＣ内に配置されるトランジスタ等の素子サイズに応じて変化する。図２で説明したように、セルＳＣの幅は一定であり、ｐＭＯＳ領域ＰＭＡおよびｎＭＯＳ領域ＮＭＡの幅はそれぞれ一定である。これにより、トランジスタ等の素子を整然と効率的に配置でき、半導体装置のチップサイズを最小限にできる。

図１９は、図１１に示したＮＡＮＤゲートＮＡＮＤ３が、図２に示したインバータＩＮＶの隣に配置される例を示している。ＮＡＮＤゲートＮＡＮＤ３における最も外側の配線ＩＮ３は、周辺領域ＰＡに配置されたコンタクトＣＯＮＴを介して、トランジスタＰＭ３、ＮＭ３のゲート電極ＧＥに接続される。コンタクトＣＯＮＴは、素子領域ＤＩＶＰＡ、ＤＩＶＮＡに配置されない。このため、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、インバータＩＮＶのダミーゲートＤＭＹＧとの間でＤＲＣエラーが発生することを防止できる。この結果、セルＳＣを詰めて配置でき、半導体装置のチップサイズを削減できる。

図２０は、セルの別の例を示している。この例は、入力配線ＩＮ３、ＩＮ１、ＩＮ２が、拡散層ＤＬ側から順に配置されることを除き、図１１と同じである。すなわち、セルＳＣは、３入力のＮＡＮＤゲートＮＡＮＤ３である。

この例では、図５に示したステップＳ１６において、素子領域ＤＩＶＰＡの中央にトランジスタＰＭ２が配置され、素子領域ＤＩＶＮＡの中央にトランジスタＮＭ２が配置される。このとき、中央のトランジスタＰＭ２（またはＮＭ２）のゲート電極ＧＥは、最も外側の入力配線ＩＮ２に接続する必要がある。但し、図５に示したステップＳ２４を経て、トランジスタＰＭ２（またはＮＭ２）のゲート電極ＧＥは、ステップＳ２６により入力配線ＩＮ２に接続するコンタクトＣＯＮＴに接続できないと判定される。すなわち、図中に破線で示したゲート電極ＧＥ、ゲート配線ＧＷおよびコンタクトＣＯＮＴは、実際には配置されない。そして、ステップＳ２２に戻って、入力配線ＩＮ１−３が再配置され、図１１に示したレイアウトが完成する。

なお、図５に示したステップＳ２２において、例えば、中央に配置したトランジスタのゲート電極ＧＥに接続される外部配線パターンは、優先的に内側に配置する規則を設ける。これにより、ステップＳ２６からステップＳ２２またはＳ１６に戻ることを防止できる。この結果、セル生成の効率を向上でき、レイアウト工程に掛かる時間を短縮できる。

図２１は、図２０に示したＮＡＮＤゲートＮＡＮＤ３が、図２に示したインバータＩＮＶの隣に配置される例を示している。ＮＡＮＤゲートＮＡＮＤ３における最も外側の配線ＩＮ２は、素子領域ＤＩＶＰＡ、ＤＩＶＮＡに配置されたコンタクトＣＯＮＴを介して、トランジスタＰＭ２、ＮＭ２のゲート電極ＧＥに接続される。

このとき、図中の円内に示したコンタクトＣＯＮＴと、インバータＩＮＶのダミーゲートＤＭＹＧとの間のスペース不足によりＤＲＣエラーが発生する。ＤＲＣエラーは、図４に示したステップＳ１５０のＤＲＣで発生する。このとき、各セルＳＣのレイアウトは完成している。このため、インバータＩＮＶがＮＡＮＤゲートＮＡＮＤ３から離れるように、インバータＩＮＶおよびＮＡＮＤゲートＮＡＮＤ３のいずれかのセルＳＣの大きさを広げる必要がある。この結果、レイアウト工程に掛かる時間が増加し、半導体装置のチップサイズは増えてしまう。

また、ＮＡＮＤゲートＮＡＮＤ３を図１１に示すレイアウトに変更してもよい。このとき、半導体装置のチップサイズを最小限にできるが、ステップＳ１２０のセル生成からやり直す必要がある。この結果、レイアウト工程に掛かる時間が増加し、半導体装置の製造コストは増加する。

なお、この実施形態では、図５に示したセル生成のフローを用いることで、図２１に示したレイアウトが生成されることを防止できる。したがって、図４のステップＳ１５０において、ＤＲＣエラーが発生することを防止できる。この結果、ステップＳ１３０のセル配置、およびステップＳ１４０の配線配置をやり直すことを防止できる。

ダミーゲートＤＭＹＧが配置されない半導体装置では、図中の円内に示したコンタクトＣＯＮＴと、インバータＩＮＶの拡散層ＤＬとの間のスペース不足によりＤＲＣエラーが発生する。このため、図２０および図２１において、ダミーゲートＤＭＹＧが配置されないときにも、インバータＩＮＶとＮＡＮＤゲートＮＡＮＤ３とを離してレイアウトする必要がある。この実施形態では、図５に示したセル生成のフローを用いることで、ダミーゲートＤＭＹＧが配置されないときにも、図２１と同様のレイアウトが生成されることを防止できる。

以上、この実施形態では、ゲート電極ＧＥと、セルＳＣ内において最も外側に配置される外部配線パターンとを、素子領域ＤＩＶＰＡ、ＤＩＶＰＡの外側の周辺領域ＰＡで接続する。これにより、ゲート電極ＧＥおよび外部配線パターンの接続部分と、隣のセルＳＣのゲート配線ＧＷや拡散層ＤＬとが干渉することを防止できる。具体的には、コンタクトＣＯＮＴに接続されるゲート配線ＧＷと、隣のセルＳＣのダミーゲート電極ＤＭＹＧ等とのスペース不足によりＤＲＣエラーが発生することを防止できる。あるいは、コンタクトＣＯＮＴと隣のセルＳＣの拡散層ＤＬとのスペース不足によりＤＲＣエラーが発生することを防止できる。

したがって、ＤＲＣエラーを解消するために、セルＳＣの境界を移動し、セルＳＣのサイズを大きくする必要はない。換言すれば、ゲート電極ＧＥと外部配線パターンとの接続部分のレイアウトルールを考慮することなく、着目するセルＳＣと隣のセルＳＣとの境界を設定できる。この結果、半導体装置のチップサイズを小さくできる。さらに、ＤＲＣエラーが発生しないため、一度生成したセルＳＣを修正する必要はない。この結果、セルＳＣの素子領域ＤＩＶＰＡ、ＤＩＶＰＡのレイアウトに必要な時間を短縮でき、半導体装置の製造コストを削減できる。

上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１領域と第２領域との間に第１半導体素子領域を生成し、
前記第１半導体素子領域内に第１ゲート電極を生成し、
前記第１半導体素子領域内に第２ゲート電極を生成し、
前記第１半導体素子領域上を延在する第１配線を配線し、
前記第１半導体素子領域上を延在するとともに、前記第１配線よりも前記第１ゲート電極および前記第２ゲート電極から離れている第２配線を配線し、
前記第１ゲート電極と前記第２配線とを前記第１領域上または前記第２領域上で接続し、
前記第２ゲート電極と前記第１配線とを接続して、
半導体装置を生成すること
を特徴とする半導体装置の製造方法。
（付記２）
前記第２ゲート電極と前記第１配線とを前記第１半導体素子領域上で接続すること
を特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記第２ゲート電極と前記第１配線とを前記第１領域上または前記第２領域上で接続すること
を特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記第１半導体素子領域とは反対側の前記第１領域に隣接するように第２半導体素子領域を生成し、
前記第１半導体素子領域または前記第２半導体素子領域はスタンダードセルに含まれること
を特徴とする付記１、付記２または付記３に記載の半導体装置の製造方法。
（付記５）
前記第１半導体素子領域にダミーパターンを生成すること
を特徴とする付記１乃至付記４の何れか一に記載の半導体装置の製造方法。
（付記６）
前記第１ゲート電極に対応する第１ダミーゲートパターンを生成し、
前記第２ゲート電極に対応する第２ダミーゲートパターンを生成すること
を特徴とする付記１乃至付記４の何れか一に記載の半導体装置の製造方法。
（付記７）
前記第１半導体素子領域内に前記第１ゲート電極を含む第１トランジスタを生成し、
前記第１半導体素子領域内に前記第２ゲート電極を含む第２トランジスタを生成し、
前記第１および第２配線を、前記第１半導体素子領域内における前記第１および第２トランジスタが生成される領域の外側に配線すること
を特徴とする付記１乃至付記６の何れか一に記載の半導体装置の製造方法。
（付記８）
前記第１半導体素子領域における前記第２配線が配線される境界部分に隣接して他の半導体素子領域を生成すること
を特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記第１ゲート電極と前記第２配線とを接続する第１コンタクトを、前記第２配線の生成領域に生成し、
前記第２ゲート電極と前記第１配線とを接続する第２コンタクトを、前記第１配線の生成領域に生成すること
を特徴とする付記７に記載の半導体装置の製造方法。
（付記１０）
素子領域を含む半導体セルを生成し、前記半導体セルを配置し、前記素子領域と第１配線および第２配線とを接続して半導体装置を生成する半導体装置の製造方法において、
前記素子領域内の第１素子と前記第１配線とを接続する場合に、
前記第１配線が前記第２配線よりも外側にある場合には前記素子領域外で接続が行われ、
前記第１配線が前記第２配線よりも内側にある場合には前記素子領域上で接続が行われること
を特徴とする半導体装置の製造方法。
（付記１１）
前記第１素子と前記第１配線との接続が前記素子領域内で行われた場合には、前記素子領域内の第２素子と前記第２配線との接続が前記素子領域外で行われること
を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１素子と前記第１配線との接続が前記素子領域外で行われた場合には、前記素子領域内の第２素子と前記第２配線との接続が前記素子領域内又は前記素子領域外で行われること
を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３）
前記素子領域内の前記第１素子と前記第２素子との間に位置する第３素子と第３配線とを接続する場合に、
前記第３配線が前記第１配線および前記第２配線よりも内側にある場合には前記素子領域内で接続が行われ、
前記第３配線が前記第１配線および前記第２配線よりも外側にある場合には前記第３配線の配置が変更されること
を特徴とする付記１１または付記１２に記載の半導体装置の製造方法。
（付記１４）
第１半導体素子領域と第２半導体素子領域と、
前記第１半導体素子領域と前記第２半導体素子領域との間の第１領域と、
前記第１半導体素子領域に隣接するとともに、前記第１半導体素子領域を挟んで前記第１領域とは反対側にある第２領域と、
前記第１半導体素子領域内の第１ゲート電極と、
前記第１半導体素子領域内の第２ゲート電極と、
前記第１半導体素子領域上を延在する第１配線と、
前記第１半導体素子領域上を延在するとともに、前記第１配線よりも前記第１ゲート電極および前記第２ゲート電極から離れている第２配線と
を含む半導体装置において、
前記第１ゲート電極と前記第２配線とが前記第１領域上または前記第２領域上で接続され、
前記第２ゲート電極と前記第１配線とが第１半導体素子領域上で接続されること
を特徴とする半導体装置。
（付記１５）
前記第１半導体素子領域内に配置され、前記第１ゲート電極を含む第１トランジスタと、
前記第１半導体素子領域内に配置され、前記第２ゲート電極を含む第２トランジスタと
を備え、
前記第１および第２配線は、前記第１半導体素子領域内における前記第１および第２トランジスタが配置される領域の外側に配線されること
を特徴とする付記１４に記載の半導体装置。
（付記１６）
前記第１半導体素子領域における前記第２配線が配線される境界部分に隣接して配置された他の半導体素子領域を備えること
を特徴とする付記１５に記載の半導体装置。
（付記１７）
前記第２配線の配線領域に配置され、前記第１ゲート電極と前記第２配線とを接続する第１コンタクトと、
前記第１配線の配線領域に配置され、前記第２ゲート電極と前記第１配線とを接続する第２コンタクトと
を備えることを特徴とする付記１５に記載の半導体装置。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＣＯＮＴ‥コンタクト；ＣＴＲＬ‥コントローラ；ＤＩＶＰＡ、ＤＩＶＮＡ‥素子領域；ＤＬ‥拡散層；ＤＭＹＧ‥ダミーゲート電極；ＧＥ‥ゲート電極；ＧＷ‥ゲート配線；ＩＮＤ‥入力装置；ＩＯＤ‥入出力装置；ＭＥＭ‥記憶装置；ＮＭ１、ＮＭ２、ＮＭ３‥ｎＭＯＳトランジスタ；ＮＭＡ‥ｎＭＯＳ領域；ＮＭＤ‥ダミートランジスタ；ＮＷ‥ｎ形ウエル領域；ＯＵＴＤ‥出力装置；ＰＡ‥周辺領域；ＰＭ１、ＰＭ２、ＰＭ３‥ｐＭＯＳトランジスタ；ＰＭＡ‥ｐＭＯＳ領域；ＰＭＤ‥ダミートランジスタ；ＰＲＧ‥プログラム；ＰＷ‥ｐ形ウエル領域；ＳＣ‥セル；ＳＹＳ‥システム

特開２００７−１２９０９４号公報 特開２００２−１１８１７２号公報 特開２００３−２５８１０９号公報 特開２０００−２７７６２０号公報

Claims (5)

1. 第１領域と第２領域との間に第１半導体素子領域を生成し、
   前記第１半導体素子領域内に第１ゲート電極を生成し、
   前記第１半導体素子領域内に第２ゲート電極を生成し、
   前記第１半導体素子領域上を延在する第１配線を配線し、
   前記第１半導体素子領域上を延在するとともに、前記第１配線よりも前記第１ゲート電極および前記第２ゲート電極から離れている第２配線を配線し、
   前記第１ゲート電極と前記第２配線とを前記第１領域上または前記第２領域上で接続し、
   前記第２ゲート電極と前記第１配線とを接続して、
   半導体装置を生成すること
   を特徴とする半導体装置の製造方法。
2. 前記第２ゲート電極と前記第１配線とを前記第１半導体素子領域上で接続すること
   を特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２ゲート電極と前記第１配線とを前記第１領域上または前記第２領域上で接続すること
   を特徴とする請求項１に記載の半導体装置の製造方法。
4. 素子領域を含む半導体セルを生成し、前記半導体セルを配置し、前記素子領域と第１配線および第２配線とを接続して半導体装置を生成する半導体装置の製造方法において、
   前記素子領域内の第１素子と前記第１配線とを接続する場合に、
   前記第１配線が前記第２配線よりも外側にある場合には前記素子領域外で接続が行われ、
   前記第１配線が前記第２配線よりも内側にある場合には前記素子領域上で接続が行われること
   を特徴とする半導体装置の製造方法。
5. 第１半導体素子領域と第２半導体素子領域と、
   前記第１半導体素子領域と前記第２半導体素子領域との間の第１領域と、
   前記第１半導体素子領域に隣接するとともに、前記第１半導体素子領域を挟んで前記第１領域とは反対側にある第２領域と、
   前記第１半導体素子領域内の第１ゲート電極と、
   前記第１半導体素子領域内の第２ゲート電極と、
   前記第１半導体素子領域上を延在する第１配線と、
   前記第１半導体素子領域上を延在するとともに、前記第１配線よりも前記第１ゲート電極および前記第２ゲート電極から離れている第２配線と
   を含む半導体装置において、
   前記第１ゲート電極と前記第２配線とが前記第１領域上または前記第２領域上で接続され、
   前記第２ゲート電極と前記第１配線とが第１半導体素子領域上で接続されること
   を特徴とする半導体装置。

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