CN110660800B - 半导体器件和生成布局图的方法 - Google Patents

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Abstract

半导体器件包括：多个鳍，基本上平行于第一方向延伸；多个鳍中的至少一个鳍是伪鳍；以及多个鳍中的至少一个鳍是有源鳍；以及至少一个栅极结构，形成在多个鳍中的相应鳍上方并基本上平行于第二方向延伸，第二方向基本上垂直于第一方向；以及其中，多个鳍和至少一个栅极结构位于包括奇数个鳍的单元区域中。在实施例中，单元区域基本上是矩形的并且具有基本上平行于第一方向的第一边缘和第二边缘；以及第一边缘和第二边缘都不与多个鳍中的任一个重叠。

Description

半导体器件和生成布局图的方法
技术领域
本发明的实施例涉及半导体器件和生成布局图的方法。
背景技术
半导体器件包括多个电子器件，其中，一个或多个半导体器件包括在集成电路(IC)中。表示半导体器件的一种方式是具有被称为布局图的平面图(下文中，布局)。布局是分等级的并且被分解成模块，其中，该模块执行如通过半导体器件的设计规范所指示的更高级功能。
对于给定的半定制设计(SCD)项目，定制单元被设计为具有专用于给定SCD项目的布置，以便提供(在操作中)专用于该SCD项目的更高级逻辑功能。相比之下，标准单元库的设计没有考虑到特定项目，并且包括提供(操作中)常见的低级逻辑功能的标准单元。就布局内的占用面积而言(从平面图的角度来看)，定制单元比标准单元更大(通常，更大)。此外，对于给定的库，所有标准单元具有至少一个尺寸(通常，尺寸是专用库固定尺度的倍数)相同的尺度，以便于将标准单元放置到布局中。通常，固定尺寸的方向平行于垂直方向或Y轴。因此，标准单元被描述为相对于给定SCD项目是预定义的。定制单元可以具有或不具有与标准单元的相应尺度相同尺寸的至少一个尺度。
发明内容
本发明的实施例提供了一种半导体器件，包括：多个鳍，平行于第一方向延伸；所述多个鳍中的至少一个鳍是伪鳍；以及所述多个鳍中的至少一个鳍是有源鳍；以及至少一个栅极结构，形成在所述多个鳍中的相应鳍上方并平行于第二方向延伸，所述第二方向垂直于所述第一方向；以及其中，所述多个鳍和所述至少一个栅极结构位于包括奇数个鳍的单元区域中。
本发明的另一实施例提供了一种半导体器件，包括：多个单元区域，所述多个单元区域中的每个单元区域包括：多个鳍，平行于第一方向延伸；所述多个鳍中的至少一个鳍是伪鳍；以及所述多个鳍中的至少有一个鳍是有源鳍；以及栅极结构，形成在所述多个鳍中的相应鳍上方并平行于所述第二方向延伸，所述第二方向垂直于所述第一方向；以及其中：相对于在所述第二方向上的堆叠，至少所述多个单元区域中的第一单元区域具有可异质堆叠的配置。
本发明的又一实施例提供了一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：生成多个鳍图案；将所述多个鳍图案布置成平行于第一方向；将所述所述多个鳍图案中的至少一个鳍图案指定为伪鳍图案；将所述所述多个鳍图案中的至少一个鳍图案指定为有源鳍图案；生成至少一个栅极图案；将所述至少一个栅极图案布置成平行于第二方向，所述第二方向垂直于所述第一方向；将所述至少一个栅极图案定位在所述多个鳍图案的相应鳍图案上方；以及将单元限定为包括奇数个鳍图案；以及其中所述方法中的至少一个方面由计算机的处理器执行。
附图说明
在附图的多幅图中以示例的方式而不是限制的方式示出了一个或多个实施例，其中，具有指定的相同参考标号的元件在通篇描述中表示相同的元件。除非另有明确公开，否则附图没有按比例绘制。
图1是根据本发明的至少一个实施例的半导体器件的框图。
图2A是根据一些实施例的奇数鳍高度标准单元的布局图。
图2B是根据一些实施例的奇数鳍高度标准单元的布局图。
图2C是根据一些实施例的半导体器件的布局图。
图3A是根据一些实施例的半导体器件的单元区域的截面图。
图3B是根据一些实施例的半导体器件的截面图。
图4A是根据一些实施例的布局图。
图4B是根据一些实施例的布局图。
图4C是根据一些实施例的半导体器件的布局图。
图5A是根据一些实施例的布局图。
图5B是根据一些实施例的布局图。
图5C是根据一些实施例的半导体器件的布局图。
图6是根据一些实施例的生成布局的方法的流程图。
图7A至图7C是根据一些实施例的对应布局图。
图8是根据一些实施例的生成标准单元的布局图的方法的流程图。
图9是根据一些实施例的电子设计自动化(EDA)系统的框图。
图10是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
图11和图12示出了根据本发明各个方面的半导体器件的一种实施方式在不同制造阶段的透视图。
具体实施方式
本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件、材料、值、步骤、操作和配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。其他部件、值、操作、材料、和配置等是预期的。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所用的短语，例如“基本上平行”、“基本上相同”、“基本上两倍”、“基本上共线”等，副词“基本上”应该被理解为扩展“基本上”为部分的其短语，使得短语是指包括由制造工艺公差产生的变化的范围，例如，短语“基本上平行”不仅包括平行本身，而且还包括由制造工艺公差产生的平行变化。类似地，短语“基本上不同”应该被理解为描述差异在数量上至少大于仅由制造工艺公差导致的变化。
在一些实施例中，术语“标准单元”是指包含在各种标准单元库中的标准化构建块。在一些实施例中，各种标准单元从其库中进行选择，并用作表示电路的布局图中的组件。
如本文所使用的，布局图中的有源鳍图案将通过制造相应的半导体器件而产生有源鳍，其中，有源鳍是包括在有源/可操作的finFET(鳍式场效应晶体管)晶体管中的鳍。相反，伪鳍图案为不是有源鳍图案的鳍图案。如本文所使用的，布局图中的伪鳍图案将通过制造相应的半导体器件而产生伪鳍，其中，伪鳍是无法用于有源/可操作的finFET晶体管中的鳍。在一些实施例中，伪鳍图案未指定用于PMOS配置或NMOS配置。在一些实施例中，伪鳍图案被指定为用于PMOS配置或NMOS配置，而例如通过用切割图案覆盖/在其上方覆盖，还被指定为在半导体器件的制造期间用于移除，使得伪鳍图案不会产生有源鳍。
在一些实施例中，在第一方向是水平方向而第二方向是垂直方向的二维环境中，并且finFET的鳍图案基本上平行于第一(例如，水平)方向的二维环境中，在堆叠的上下文中出现术语“可全面堆叠的”和“可异质堆叠的”，其中，堆叠相对于第一方向，并且第一单元堆叠在第二单元上是指在布局图中将第一单元位于/定位在第二单元上，而不存在在第二方向上插入第一单元和第二单元之间的第三单元。更具体地，术语“可全面堆叠的”，在二维环境中使用并且参考第一单元时，表示(A)第一单元可以位于/定位为堆叠在第二单元上(其中第二单元不同于第一单元)，并且表示(B)第一单元的第一实例和第二实例可以在垂直方向上彼此堆叠。还更具体地，术语“可异质堆叠的”在二维环境中使用并且参考单元时，表示这种单元的第一实例和第二实例不能在垂直方向上彼此直接堆叠。
在一些实施例中，用于半导体器件的布局图中的标准单元包括：基本平行于第一(例如，水平)方向延伸的鳍图案，鳍图案中的至少一个是伪鳍，以及鳍图案中的至少一个是有源鳍；以及至少一个栅极图案，形成在多个鳍中的相应一个鳍上方并基本平行于第二(例如，垂直)方向延伸，第二方向基本垂直于第一方向；其中，鳍图案和至少一个栅极图案位于包括奇数个鳍的单元中。在一些实施例中，单元包括5个鳍图案并且具有5个鳍图案的第二(例如，垂直)方向上的尺寸。在其中单元包括5个鳍图案并且具有5个鳍图案在第二(例如，垂直)方向上的尺寸的一些实施例中，5个鳍图案中的2个是有源鳍图案，并且该单元是可全面堆叠的。在一些实施例中，其中单元包括5个鳍图案并且具有5个鳍图案的第二(例如，垂直)方向上的尺寸，5个鳍图案中的4个是有源鳍，并且该单元是可异质堆叠的。
图1是根据本发明的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括电路宏(以下称为宏)102。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除SRAM宏之外的宏。除其他事情外，宏102包括一个或多个较低电流容量单元区域104A和一个或多个较高电流容量单元区域104B。单元区域104A的电流容量低于单元区域104B的电流容量，因此，单元区域104A被称为较低电流容量单元区域。单元区域104B的电流容量高于单元区域104A的电流容量，因此单元区域104B被称为较高电流容量单元区域。在一些实施例中，基于单元200A(参见下面讨论的图2A)来实现每个单元区域104A。在一些实施例中，基于单元200B实现(参见下面讨论的图2B)每个单元区域104B。
图2A是根据一些实施例的奇数鳍高度标准单元200A的布局图。
如下面更详细讨论的，单元200A被称为可全面堆叠的。此外，术语“可全面堆叠的”在用于二维环境中并且参考第一单元时，表示(A)第一单元可以位于/定位在第二单元上(其中第二单元不同于第一单元)，并且表示(B)第一单元的第一实例和第二实例可以在垂直方向上彼此堆叠。
在图2A中，单元200A相对于基本上平行轨道的网格布置，在图2A中示出了其中一些轨道，即，轨道(i-1)、轨道(i)、...、轨道(i+5)，其中i是整数并且i≥1。轨道基本平行于第一方向，其中，第一方向为图2A中的水平(或X轴)方向。第二方向基本上垂直于第一方向，使得在图2A中，第二方向是垂直(或Y轴)方向。在一些实施例中，第一方向和第二方向对应于除水平和垂直之外的方向。根据布局设计规则和工艺/技术节点确定轨道的间距(下文称为“轨道间距”)，其中，通过该工艺/技术节点制造对应于包括单元200A的布局图的半导体器件。
在图2A中，单元200A被指定用于CMOS配置，使得基于包括单元200A的布局图制造的半导体器件是CMOS器件。由包括单元200A的布局图产生的CMOS半导体器件的示例是图1的半导体器件100，其中半导体器件100的单元区域104A由单元200A产生。由于被指定用于CMOS配置，单元200A被组织成指定用于PMOS配置的区域219AP(下文称为‘PMOS指定区域’219AP)和指定用于NMOS配置的区域219AN(下文称为‘NMOS指定区域’219AN)。可以在例如2014年7月22日授权的美国专利第8,786,019号中找到关于CMOS配置和相应制造的细节，其全部内容结合于此作为参考。在一些实施例中，单元200A被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，单元200A被指定用于NMOS配置而不用于CMOS配置。
下文中，将参考图11和图12对CMOS配置和相应制造进行描述。
参照图11，CMOS FinFET器件1100包括：衬底1210，包括第一区域1219和第二区域1221；鳍式结构1212，包括多个鳍状件1212a-1212d；绝缘材料1214，设置在鳍式结构1212的每个鳍状件1212a和1212d之间。第一区域1219包括NMOS FinFET器件并且第二区域1221包括PMOS FinFET器件。第一区域1219中的每个鳍状件(例如，鳍式结构1212的1212a和1212b)包括III-V材料，并且第二区域1221的每个鳍状件(例如，鳍式结构1212的1212c和1212d)包括Ge材料。第一区域1219中的鳍状件具有高度h1，并且第二区域1221中的鳍状件具有高度h2。高度h1大体上与高度h2相同。在鳍式结构1212的每个鳍状件1212a-1212d上方形成的是栅极结构1810。对于鳍式结构1212的每个鳍状件1212a-1212d，栅极结构1810将CMOSFinFET器件1100的源极/漏极(S/D)区1820隔离。对于鳍式结构1212的每个鳍状件1212a-1212d，沟道区限定在S/D区1820之间并且位于栅极结构1810的下面。特别地，在这些实施方式中，NMOS器件的所有S/D区1820包括III-V材料，并且PMOS器件的所有S/D区1820包括Ge材料。进一步地，所有各自的沟道区包括与各自的S/D区相同的材料。换句话说，NMOS器件的所有沟道区包括III-V材料并且PMOS器件的所有沟道区包括Ge材料。
仍然参照图11，栅极结构1810横跨鳍式结构1212，并且在所述的实施方式中，栅极结构1810形成在鳍式结构1212的中心部分上。栅极结构1810可包括栅极介电层1812、栅电极1814、以及栅极间隔件。栅极介电层1812包括介电材料，例如，氧化硅、高k介电材料、其他合适的介电材料、或者它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2Al2O3)合金、其他合适的高k介电材料、和/或它们的组合。栅电极1814包括多晶硅和/或金属，其中金属包括Al、Cu、Ti、Ta、W、Mo,TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料、或者它们的组合。栅电极可在先栅极工艺或者后栅极工艺中形成。栅极结构1810可包括许多其他层，例如，覆盖层(capping layer)、界面层、扩散层、势垒层、或者它们的组合。硬掩模层可形成于栅极结构1810上方。硬掩模层可包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的材料、或者它们的组合。
栅极结构1810通过合适的工艺(包括沉积、光刻图案化、以及蚀刻工艺)形成。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、电镀、其他合适的方法、或者它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺、或者它们的组合。可选地，光刻曝光工艺由其他方法实施或者取代，例如，无掩模光刻、电子束写入、离子束写入。在又一可选的实施方式中，光刻图案化工艺可实施纳米压印技术。蚀刻工艺包括干法蚀刻，湿法蚀刻，和/或其他蚀刻方法。
参照图12，在另外的实施方式中，对在S/D区域1820中的III-V材料1222和Ge材料1226开凹槽并且第一掺杂半导体材料1822，第二掺杂半导体材料1824分别沉积于S/D区1820中的被开凹槽的III-V材料1222和Ge材料1226的上方。开凹槽可包括回蚀刻III-V材料1222和Ge材料1226使得III-V材料1222和Ge材料1226的顶面在绝缘材料1214的顶面下的平面中。第一掺杂半导体材料1822，第二掺杂半导体材料1824的沉积可包括分别在S/D区域1820中的被开凹槽的III-V材料1222和被开凹槽的Ge材料1226上直接外延生长第一掺杂半导体材料1822，第二掺杂半导体材料1824。在一些实施方式中，第一掺杂半导体材料1822，第二掺杂半导体材料1824不包括在沟道区1820中。外延生长第一掺杂半导体材料1822，第二掺杂半导体材料1824可包括选择掺杂的半导体材料使得器件的性能(例如，载流子迁移率)提高。例如，对于CMOS FinFET器件1100的NMOS FinFET器件，第一掺杂半导体材料1822可包括SiC、Ge、SiGe:P、SiAs、SiP。对于CMOS FinFET器件1100的PMOS FinFET器件，第二掺杂半导体材料1824可包括锗Ge、InGaAs、GaAsSb、InAs、InP。
如图12所示，鳍式结构1212设置于衬底1210上方，并且包括第一区域1219中的鳍状件(例如，1212a和1212b)和第二区域12121中的鳍状件(例如，1212c和1212d)。鳍状件1212a和1212b包括：第一部分，包含与衬底1210的材料相同的材料；第二部分，包含沉积在第一部分上方的III-V材料1222；以及第三部分，包含设置于第二部分上方的第一掺杂半导体材料1822。鳍状件1212c和1212d包括：第一部分，包含与衬底1210的材料相同的材料，第二鳍状件的第二部分，包含沉积在第一部分上的锗(Ge)材料1226，以及第三部分，包含设置在第二部分上的第二掺杂半导体材料1824。进一步地，栅极结构1810设置在包括III-V材料的鳍状件1212a和1212b的中心部分上，其隔离CMOS FinFET器件中的NMOS FinFET器件的源极区和漏极区1820，并且还设置在包括Ge材料的鳍状件1212c和1212d的中心部分上，其隔离CMOS FinFET器件的PMOS FinFET器件的源极区和漏极区1820。特别地，在这些实施方式中，对在S/D区1820中的III-V材料1222和Ge材料1226开凹槽并且沉积第一掺杂半导体材料1822和第二掺杂半导体材料1824被，沟道区保留最初的外延生长材料(例如，III-V材料和Ge材料)。换句话说，所有NMOS器件的沟道区包括III-V材料并且所有PMOS器件的沟道区包括Ge材料。
CMOS FinFET器件1100可包括可通过后续工艺形成的附加部件。例如，后续工艺可进一步在衬底上形成各种接触件/通孔/线路以及多层互联部件(例如，金属层和层间电介质)，配置成连接CMOS FinFET器件的各种部件或者结构。附加的部件可提供器件之间的电互联。例如，多层互联件包括垂直互联件(例如，常规通孔或者接触件)，以及水平互联件(例如，金属线)。各种互联部件可实施包括铜，钨，和/或硅化物的各种导电材料。在一实例中，镶嵌和双镶嵌工艺被用来形成与多层互联结构有关的铜。在另一实施方式中，钨被用于形成接触孔中的钨插塞。
单元200A包括奇数个鳍图案204P、204N、和206以及栅极图案208A。根据布局设计规则和工艺/技术节点来确定每个鳍图案204P、204N、和206在第二方向(图2A中的垂直方向)上的尺寸S20X，其中，通过该工艺/技术节点制造与包括单元200A的布局图相对应的半导体器件。
对于基于包括单元200A的布局图制造的半导体器件(参见图3A)，半导体器件将包括对应于鳍图案204P、204N、和206的鳍以及对应于栅极图案208A的栅电极。相对于每个鳍图案的长轴，鳍图案204P、204N、和206基本上与相应的轨道对准(在下文中，‘在......上’)并因此基本上平行于第一方向(图2A中的水平方向)延伸。具体地，图2A的单元200A包括5个鳍图案。在一些实施例中，单元200A包括除5个之外的奇数个鳍图案。具体地，单元200A包括：轨道(i)上的伪鳍图案206；轨道(i+1)上的有源鳍图案204N；轨道(i+2)上的伪鳍图案206；轨道(i+3)上的有源鳍图案204P；以及轨道(i+4)上的伪鳍图案206。栅极图案208A的长轴基本上平行于第二方向(图2A中的垂直方向)延伸。栅极图案208A位于轨道(i)上的伪鳍图案206、轨道(i+1)上的有源鳍图案204N、轨道(i+2)上的伪鳍图案206、轨道(i+3)上的有源鳍图案204P和轨道(i+4)上的伪鳍图案206上面。
当单元200A被指定用于CMOS配置时，PMOS指定区域219AP包括轨道(i+3)上的有源鳍图案204P，该有源鳍图案被指定用于PMOS配置。类似地，NMOS指定区域219AN包括轨道(i+1)上的有源鳍图案204N，该有源鳍图案被指定用于NMOS配置。轨道(i+2)上的伪鳍图案206在PMOS指定区域219AP和NMOS指定区域219AN之间提供中断。因为PMOS指定区域219AP和NMOS指定区域219AN中的每一个包括一个有源鳍图案，所以单元200A被称为1鳍型单元。
在图2A中，单元200A具有基本上矩形的边界210A，其包括边缘212A、214A、216A、和218A。单元200A的尺寸SHC在第二方向(图2A中的垂直方向)上是5个轨道/鳍图案，因此单元200A被称为5鳍高度/尺寸单元。在一些实施例中，单元200A的尺寸SHC在第二方向上是除了5个轨道/鳍图案之外的奇数个轨道/鳍图案。相对于第二方向(图2A中的垂直方向)，顶部边缘214A和底部边缘218A都没有与有源鳍图案204P或204N或伪鳍图案206中的任一个重叠。相对于第一方向(即在图2A中的水平方向)，右边缘212A和左边缘216A都没有与有源鳍图案204P或204N或伪鳍图案206中的任一个重叠。在一些实施例中，相对于第一方向，有源鳍图案204P或204N或伪鳍图案206中的一个或多个延伸到右边缘212A或左边缘216A中的一个或多个，从而与边缘212A或216A重叠。相对于第二方向，栅极图案208A延伸到顶部边缘214A和底部边缘218A中的每一个，从而与边缘214A和218A重叠。在一些实施例中，相对于第二方向，栅极图案208A没有与边缘214A或218A中的一个或多个重叠。
在一些实施例中，在左边缘216A和右边缘212A之间的第一方向上的尺寸SW是用于工艺/技术节点的多晶硅线之间的间距Pp(下文中，“多晶硅间距”)的预定正整数倍，通过该工艺/技术节点将制造对应于包括单元200A的布局图的半导体器件。因此，单元200A的左边缘216A和右边缘212A之间的第一方向上的尺寸为SW＝m*Pp，其中m是整数并且m≥1。产生包括单元200A中的栅极图案208A的布局图的半导体器件中的多晶硅线的示例是栅电极(参见图3A)。
在一些实施例中，为了便于将可全面堆叠单元200A堆叠到可异质堆叠单元(例如，下面讨论的图2B的可异质堆叠单元200B)上，或反之亦然，单元200A显示出非对称性和各种比例。更具体地，在一些实施例中，轨道(i)上的伪鳍图案206与顶部边缘214A之间的第二方向(在图2A中是垂直方向)上的距离gap25(gap25)不同于在轨道(i+4)上的伪鳍图案206和底部边缘218A之间的第二方向上距离gap27，使得gap25<gap27，从而表示非对称性。在一些实施例中，单元200A没有示出gap25和gap27的非对称性，而gap25至少基本上等于gap27。紧邻的鳍图案204N、204P、和206中的直接相邻的图案在第二方向上通过距离gap23分离。轨道(i)上的伪鳍图案206在第二方向上与轨道(i+4)上的伪鳍图案206分离距离gap21。相对于彼此，鳍图案204N、204P和206在第二方向上均匀分布，使得gap21＝3*S20X+4*gap23。在一些实施例中，单元200A具有与图4A中所示不同的不对称和/或不同比例。虽然鳍图案204N、204P和206在第二方向上彼此相对均匀地分布，但是轨道(i+2)上的伪鳍图案206基本上不与单元200A的中线m210A共线。因此，这种鳍图案204N、204P和206在第二方向上相对于单元200A不均匀分布，从而表示非对称性。
图2B是根据一些实施例的奇数鳍高度标准单元200B的布局图。
如下面更详细讨论的，单元200B被称为可异质堆叠的。此外，术语“可异质堆叠的”在二维环境中使用并且参考单元时，表示这种单元的第一实例和第二实例不能在垂直方向上彼此直接堆叠。
图2B的单元200B类似于图2A的单元200A。为简洁起见，对单元200B的讨论将集中于单元200B相对于单元200A的差异。由包括单元200B的布局图产生的CMOS半导体器件的示例是图1的半导体器件100，其中半导体器件100的单元区域104B由单元200B产生。虽然单元200B被指定用于CMOS配置，但是在一些实施例中，单元200B被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，单元200B被指定用于NMOS配置而不用于CMOS配置。
尽管单元200A被称为可全面堆叠的，但是如下面更详细地讨论的，单元200B被称为可异质堆叠的。
代替在单元200A中包括轨道(i)和轨道(i+4)上的伪鳍图案，单元200B包括：被指定用于PMOS配置的轨道(i+4)上的有源鳍图案205P；被指定用于NMOS配置的轨道(i)上的有源鳍图案205N。因此，单元200B中的包括鳍图案204P和205P的PMOS指定区域219BP大于单元200A的PMOS指定区域219AP。类似地，单元200B中的包括鳍图案204N和205N的NMOS指定区域219BN大于单元200A的NMOS指定区域219AN。栅极图案208B位于有源鳍图案205P、有源鳍图案204P、轨道(i+2)上的伪鳍图案206、有源鳍图案204N和有源鳍图案205P上面。因为PMOS指定区域219BP和NMOS指定区域219BN中的每一个包括两个有源鳍图案，所以单元200B被称为2鳍型单元。
在图2B中，单元200B具有包括边缘212B、214B、216B和218B的基本上矩形的边界210B。单元200B的尺寸SHC在第二方向(图2B中的垂直方向)上是5个轨道/鳍图案，因此单元200B被称为5鳍高/尺寸单元。这样，单元200B在第二方向上与单元200A具有相同尺寸的SHC。在一些实施例中，单元200B的尺寸SHC在第二方向上是除了5个轨道/鳍图案之外的奇数个轨道/鳍图案。相对于第二方向(图2B中的垂直方向)，顶部边缘214B和底部边缘218B都不与有源鳍图案204P、205P、204N或205N或伪鳍图案206中的任何一个重叠。相对于第一方向(图2B中的水平方向)，右边缘212B和左边缘216B都不与有源鳍图案204P、205P、204N或205N或伪鳍图案206中的任何一个重叠。在一些实施例中，相对于第一方向，有源鳍图案204P、205P、204N、或205N或伪鳍图案206中的一个或多个延伸到右边缘212B或左边缘216B中的一个或多个，并且从而与边缘212B或216B重叠。在一些实施例中，单元200B的左边缘216B和右边缘212B之间的第一方向上的尺寸SW是SW＝m*Pp，其与单元200A的尺寸相同。
如所指出的，单元200B包括有源鳍图案205P和有源鳍图案205N，而不是相应轨道(i+4)和轨道(i)上的伪鳍图案206(如在单元200A中)。在布局图中，在单元200B的第二实例上堆叠单元200B的第一实例将导致有源鳍图案205P(在单元200B的第一实例中)定位为紧邻有源鳍图案205N(在单元200B的第二实例中)。如果定位彼此紧邻，则有源鳍图案205P(在单元200B的第一实例中)将在第二方向与有源鳍图案205N(在单元200B的第二实例中)分离小于有源鳍图案的最小分离阈值的距离，这表示违反设计规则。因此，为了避免违反设计规则，不允许单元200B的第一实例堆叠在单元200B的第二实例上。相反，允许单元200B堆叠在单元200A上，并且允许单元200A堆叠在单元200B上。因此，单元200B被称为可异质堆叠的。
在一些实施例中，为了便于将可异质堆叠单元200B堆叠到可全面堆叠单元200A上，或反之亦然，单元200B示出了非对称性和各种比例。更具体地，在一些实施例中，gap25表示有源鳍图案205N和顶部边缘214B之间的距离(在第二方向上)，并且gap27表示有源鳍205P和底部边缘218B之间的距离(在第二方向上)。gap25不同于gap27，gap25<gap27，从而表示非对称性。在一些实施例中，单元200B在gap25和gap27中没有示出非对称性，而gap25至少基本上等于gap27。紧邻的鳍图案204N、204P、205N、205P和206在第二方向上分离距离gap23。有源鳍图案205N在第二方向上与有源鳍图案205P分离gap21。相对于彼此，鳍图案204N、204P、205N、205P和206在第二方向上均匀分布，使得gap21＝3*S20X+4*gap23。在一些实施例中，单元200B具有与图4A中所示不同的不对称和/或不同的比例。虽然鳍图案204N、204P、205N、205P和206相对于彼此在第二方向上均匀分布，但是轨道(i+2)上的伪鳍图案206基本上不与单元200B的中线m210B共线。这样的鳍图案204N、204P、205N、205P和206相对于单元200B在第二方向上没有均匀分布，从而表示非对称性。
返回图2A，单元200A包括在相应轨道(i+4)和轨道(i)上的伪鳍图案206而不是有源鳍图案205P和有源鳍图案205N(如在单元200B中)。在布局图中，在单元200A的第二实例上堆叠单元200A的第一实例将导致单元200A的第一实例中的轨道(i+4)上的伪鳍图案206定位为紧邻单元200A的第二实例中的轨道(i)上的伪鳍图案206，从而导致有源鳍图案在第二方向(图2A中的垂直方向)上分离距离等于或超过有源鳍图案的最小分离阈值，从而表示符合设计规则。此外，在布局图中，在单元200B上堆叠单元200A将导致单元200A中的轨道(i+4)上的伪鳍图案206定位为紧邻单元200B中的有源鳍图案205N，从而导致有源鳍图案在第二方向上分离的距离等于或超过有源鳍图案的最小分离阈值，从而表示符合设计规则。此外，在布局图中，在单元200A上堆叠单元200B将导致单元200B的有源鳍图案205P定位为紧邻单元200A中的轨道(i)上的伪鳍图案206，从而导致有源鳍图案在第二方向上分离的距离等于或超过有源鳍图案的最小分离阈值，从而表示符合设计规则。因此，单元200A被称为可全面堆叠的。
返回图2B，如上所述，由包括单元200B的布局图产生的半导体器件中的单元区域的示例是图1的半导体器件100的单元区域104B。而且，如上所述，单元区域104B的电流容量高于单元区域104A的电流容量，因此单元区域104B被称为较高电流容量单元区域。单元区域104B的较高电流容量是由于单元区域104B包括4个有源鳍(参见图3B的讨论)，单元区域104B包括4个有源鳍由包括4个有源鳍图案的单元200B产生，4个有源鳍图案即，有源鳍图案204P、204N、205P和205N。
返回图2A，如图所示，由包括单元200A的布局图产生的半导体器件中的单元区域的示例是图1的半导体器件100的单元区域104A。而且，如上所述，单元区域104A的电流容量低于单元区域104B的电流容量，因此单元区域104A被称为较低电流容量单元区域。单元区域104A的较低电流容量是由于单元区域104A包括2个有源鳍(参见图3A的讨论)，单元区域104A包括2个有源鳍由包括2个有源鳍图案的单元200A产生，2个有源鳍图案即，有源鳍图案204P和204N。
返回图2B，如图所示，单元200B提供具有5鳍高度/尺寸的2鳍型单元。根据另一种方法，在具有6个鳍图案和6鳍高度/尺寸的单元(下文中称为“6&6单元”)的单元中提供2鳍型单元。相对于第二方向(图2B中的垂直方向)，6&6单元的顶部边缘和底部边缘中的每一个与伪鳍图案重叠，使得6&6单元可以是可全面堆叠的。根据另一种方法，1鳍型单元也以6&6单元的形式提供，并且类似地是可全面堆叠的。相反，就面积/占地面积而言，单元200B的益处是单元200B比6&6单元小1/6，而单元200B提供与6&6单元相同的较高电流容量。换句话说，单元200B的益处是单元200B是6&6单元的尺寸的5/6。
图2C是根据一些实施例的半导体器件的布局图200C。
布局图200C包括单元200A和单元200B的实例。由布局图200C产生的CMOS半导体器件的示例是图1的半导体器件100，其中，半导体器件100的单元区域104A由单元200A产生，并且半导体器件100的单元区域104B由单元200B产生。
布局图200C被组织成多行的第一网格(其中一些在图2C中示出)和多列的第二网格(其中一些在图2C中示出)。在图2C中示出了第一网格的一些行，即，行(i)至行(i+3)，其中i是整数，i≥1。在图2C中示出了第二网格的一些列，即，列(j)至列(j+15)，其中j是整数并j≥1。
在图2C中，第一网格中的多行基本上平行于第一方向(在图2A至图2C中是水平方向)。在图2C中，在第二方向上(在图2A至图2C中是垂直方向)存在多行的一种尺寸，其中每行在第二方向上至少基本上等于第一尺寸，并且第一尺寸足以容纳单元200A和单元200B中的每一个。因此，图2C示出了第一尺寸为5个轨道/鳍图案。
在图2C中，第二网格中的多列基本上平行于第二方向(在图2A至图2C中是垂直方向)。在一些实施例中，每列在第一方向上的尺寸SCOL是每个单元200A和200B的尺寸SW的整数倍，使得SCOL＝n*SW＝m*(n*Pp)，其中n是整数并且n≥1。在图2C中，n＝1，使得SCOL＝SW＝m*Pp。在一些实施例中，n是除1之外的正整数。
在布局图200C中，在单元的其他布置中：可异质堆叠单元200B的第一实例位于/放置在行(i+2)和列(j)的交叉点处；可全面堆叠单元200A的第一实例位于/放置在行(i+1)和列(j)的交叉点处；可异质堆叠单元200B的第二实例位于/放置在行(i)和列(j)的交叉点处；以及可全面堆叠单元200A的第二实例位于/放置在行(i+3)和列(j)的交叉点处。
在一些实施例中，相应行的第二方向(图2A至图2C中的垂直方向)的尺寸可以不同。在一些实施例(未示出)中，在第二方向上，存在行的两种尺寸。在一些实施例(未示出)中，每个奇数行至少基本上等于第二方向上的第一尺寸，第一尺寸等于第一数量的轨道(再次未示出)，并且每个偶数行至少基本上等于第二方向上的第二尺寸，第二尺寸等于第二数量的轨道(再次未示出)，第二数量不同于第一数量。例如，在一些实施例中，图2C的布局图200C的变型(未示出)将保持行(i)的第二方向上的尺寸为5个轨道/鳍图案，但行(i+1)的第二方向上的尺寸是奇数Q的轨道数量(再次未示出)，其中，Q>5。在这样的实施例中，单元200A和200B的版本将被调整大小以适合行(i+1)的尺寸，其结果是单元200A和200B的这种版本将包括Q个鳍。
在一些实施例中，在第二方向上，存在行的三种尺寸。在一些实施例(未示出)中，行(i)、行(i+3)、行(i+6)、...中的每一个至少基本上等于第二方向上的第一尺寸，第一尺寸为等于第一数量(S1)的轨道(再次未示出)，行(i+1)、行((i+1)+3)、行((i+1)+6)、......中的每一个至少基本上等于第二方向上的第二尺寸，第二尺寸等于第二数量(S2)的轨道(再次未示出)，以及行(i+2)、行((i+2)+3)、行((i+2)+6)、...中的每一个至少基本上等于第二方向上的第三尺寸，第三尺寸等于第三数量(S3)的轨道(再次未示出)，其中S1、S2和S3中的每一个是正整数，并且S1≠S2，S1≠S3并且S2≠S3。在一些实施例中(未示出)，在行的第二方向上具有三个以上的尺寸。
图3A是根据一些实施例的半导体器件的单元区域300A的截面图。
单元区域300A是基于包括图2A的可全面堆叠单元200A的布局图制造的半导体器件的单元区域的示例。这样，单元区域300A是图1的半导体器件100的单元区域104A的示例。
半导体器件300A包括层331A、333A和335A。层333A形成在层331A上。层335A形成在层333A上。
层331A包括：对应于单元200A的鳍图案204P和204N的有源鳍304P和304N；对应于轨道(i)、轨道i(+2)和轨道(i+4)上的伪鳍图案206的伪鳍306；以及层间电介质(ILD)352。层333A包括：在有源鳍304P和304N上方以及伪鳍306上方相应地对准的通孔309以及ILD354。在一些实施例中，通孔309不形成在伪鳍306上方。层335A包括对应于单元200A中的栅极图案208A的栅电极308。
图3B是根据一些实施例的半导体器件300B的截面图。
图3B的半导体器件300B类似于图3A的半导体器件300A。为简洁起见，半导体器件300B的讨论将集中于半导体器件300B相对于半导体器件300A的差异。
单元区域300B是基于包括图2B的可异质堆叠单元200B的布局图制造的半导体器件的单元区域的示例。这样，单元区域300B是图1的半导体器件100的单元区域104B的示例。
与包括对应于轨道(i+4)和轨道(i)上的鳍图案206的伪鳍的半导体器件300A的层331A相反，半导体器件300B的层331B包括鳍305P和305N。鳍305P和305N对应于单元200B的鳍图案205P和205N。
图4A是根据一些实施例的布局图420A。
由包括布局图420A的较大布局图产生的CMOS半导体器件的示例是图1的半导体器件100，其中半导体器件100的单元区域104A由布局图420A产生。虽然布局图420A被指定用于CMOS配置，因为其中包括单元200A，但是在一些实施例中，布局图420A被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，布局图420A被指定用于NMOS配置而不用于CMOS配置。
布局图420A包括：单元200A；位于单元200A上面的‘金属化’的第q层的导电区段，其中q是整数且q≥0。在一些实施例中，在q＝0或q＝1的情况下，第q层是单元200A上方的金属化的第一层，这取决于相应设计规则的编号惯例。导电区段包括：电网(PG)区段422A和424A，它们是较长的相应电网线的一部分；以及信号区段426A、428A、430A和432A，它们是较长信号线的一部分。因此，PG区段422A至424A和信号区段426A至432A被示出为在第一方向上延伸到单元200A的外部(为了与图2A一致，其是图4A中的水平方向)。在一些实施例中，PG区段422A被指定用于电压VDD。在一些实施例中，PG区段424A被指定用于电压VSS。
在图4A中，PG区段422A和424A的每个在第二方向上的尺寸(为了与图2A一致，是图4A中的垂直方向)是SPG4。信号区段426A、428A、430A和432A的每个在第二方向上的尺寸是S42X。PG区段422A和424A之间的间距是PPG4A。PG区段422A在第二方向上与PG区段424A分离距离gap41，使得gap41＝PPG4A-SPG4。PG区段422A在第二方向上与信号区段426A分离距离gap43。类似地，PG区段424A在第二方向上与信号区段432A分离距离gap43。信号区段426A至432A在第二方向上彼此分离距离gap45。SPG4、S42X、PPG4A、gap41、gap43和gap45的幅值取决于相应的半导体工艺技术节点。
为了便于将可全面堆叠单元200A(其包括在布局图420A中)堆叠到可异质堆叠单元200B上(其包括在以下所讨论的布局图420B中)，或反之亦然，布局图420A示出非对称性和各种比例。更具体地，PG区段422A的中线与顶部边缘214A具有关系(在第二方向上)，该关系不同于PG区段424A的中线与底部边缘218A的关系(在第二方向上)。PG区段424A的中线基本上与单元200A的底部边缘218A对准，使得PG区段424A在单元200A外部(在第二方向上)延伸尺寸/距离1/2(SPG4)，而PG区段422A的中线基本上与单元200A的顶部边缘214A对准，使得PG区段422A在单元200A内(在第二方向上)延伸尺寸/距离SOFF4，其中1/2(SPG4)<SOFF4，从而表示非对称性。在距离gap41内(PG区段422A在第二方向上与PG区段424A分离的距离)，信号区段426A至432A沿第二方向分布，使得gap41＝4*S42X+3*gap 45+2*gap43。在一些实施例中，布局图420A具有与图4A中所示不同的非对称性和/或不同的比例。
图4B是根据一些实施例的布局图420B。
图4B的布局图420B类似于图4A的布局图420A。为简洁起见，布局图420B的讨论将集中于布局图420B相对于布局图420A的差异。由包括布局图420B的较大布局图产生的CMOS半导体器件的示例是图1的半导体器件100，其中半导体器件100的单元区域104B由布局图420B产生。虽然布局图420B被指定用于CMOS配置，因为其中包括单元200B，但是在一些实施例中，布局图420B被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，布局图420B被指定用于NMOS配置而不用于CMOS配置。
布局图420B包括：单元200B；位于单元200B上面的‘金属化’的第q层的导电区段，其中q是整数且q≥0。在一些实施例中，在q＝0或q＝1的情况下，第q层是单元200B上的金属化的第一层，这取决于相应设计规则的编号惯例。导电区段包括：电网(再次，PG)区段422B和424B，它们是较长的相应电网线的一部分；以及信号区段426B、428B、430B和432B，它们是较长信号线的一部分。
在图4B中，PG区段422B和424B中的每个在第二方向上(为了与图2B一致，是图4B中的垂直方向)的尺寸是SPG4，其尺寸与图4A的布局图420A的PG区段422A至424A的尺寸相同。信号区段426B、428B、430B和432B中的每个在第二方向上的尺寸是S42X，其尺寸与布局图420A的信号区段426A至432A相同。PG区段422B和424B之间的间距是PPG4B，其中PPG4B>PPG4A，并且其中PPG4A是布局图420A的PG区段422A至424A的间距。PG区段422B在第二方向上与PG区段424B分离距离gap47，使得gap47＝PPG4B-SPG4，以及gap47>gap41。PG区段422B在第二方向上与信号区段426B分离距离gap49，其中gap49>gap43，并且其中gap43是布局图420A中PG区段422A和信号区段426A之间在第二方向上的距离。类似地，PG区段424B在第二方向上与信号区段432B分离距离gap49。信号区段426B至432B在第二方向上彼此分离距离gap45，该距离与布局图420A的信号区段426A至432A之间的间隙的尺寸相同。gap47和gap49的幅值取决于相应的半导体工艺技术节点。
为了便于在可异质堆叠单元200B(其包括在布局图420B中)上堆叠可全面堆叠单元200A(其包括在布局图420A中)，或反之亦然，布局图420B示出非对称性和各种比例。更具体地，PG区段422B的中线与顶部边缘214B的具有关系(在第二方向上)，该关系不同于PG区段424B的中线与底部边缘218B的关系(在第二方向上)，而PG区段422B的中线基本上与单元200B的顶部边缘214B对准，使得PG区段422B在单元200B外部(在第二方向上)延伸尺寸/距离1/2(SPG4)，从而表示非对称性。PG区段424B的中线基本上不与单元200B的底部边缘218B对准，使得PG区段424B在单元200B外部(在第二方向上)延伸尺寸/距离SOFF4，其中1/2(SPG4)<SOFF4。在距离gap47内(PG区段422B与PG区段424B沿第二方向分离)，信号区段426B至432B沿第二方向分布，使得gap47＝4*S42X+3*gap45+2*gap49。在一些实施例中，布局图420B具有与图4B中所示不同的非对称性和/或不同的比例。
图4C是根据一些实施例的半导体器件的布局图420C。
布局图420C包括布局图420A和420B的实例。由布局图420C产生的CMOS半导体器件的示例是图1的半导体器件100。
布局图420C被组织成多行的第一网格(在图4C中示出其中一些)和多列的第二网格(在图4C中示出其中一些)。在图4C中示出了第一网格的一些行，即行(i)至行(i+1)，其中i是整数并且i≥1。在图4C中示出第二网格的一些列，即列(j)至列(j+3)，其中j是整数并且j≥1。
在图4C中，第一网格中的行基本上平行于第一方向(在图2A至图2C和图4A至图4C中是水平方向)。每行的第二方向上的尺寸(在图2A至图2C和图4A至图4C中是垂直方向)足以容纳单元200A(包括在布局图420A中)或单元200B(包括在布局图420B中)。因此，每行在第二方向上的尺寸是5个轨道/鳍图案。
在图4C中，第二网格中的列基本上平行于第二方向(在图2A至图2C和图4A至图4C中是垂直方向)。在一些实施例中，每列在第一方向上的尺寸SCOL(其在图2A至图2C和图4A至图4C中是水平方向)是单元200A和200B中的每个的尺寸SW的整数倍，使得SCOL＝n*SW＝m*(n*Pp)，其中n是整数且n≥1。在图2C中，n＝1，使得SCOL＝SW＝m*Pp。在一些实施例中，n是除1之外的正整数。
在布局图420C中，在其他布置中：布局图420A的实例位于/放置在行(i)和对应的列(j)至列(j+3)的交叉点处；以及布局图420B的实例位于/放置在行(i+1)和对应的列(j)至列(j+3)的交叉点处。作为益处，上面讨论的每个布局图420A和420B中的非对称性有助于在布局图420B上堆叠布局图420A，反之亦然。由于上面讨论的和逐列的布局图420A和420B中的每个的非对称性，布局图420A的每个实例中的PG区段424A基本上与布局图420B的每个实例中的PG区段422B对准。在图4C中，PG区段424A和422B的重叠实例被指定用于电压VSS。在图4C中，布局图420A中的PG区段422A和布局图420B中的PG区段424B的实例被指定用于电压VDD。在一些实施例中，PG区段424A和422B的重叠实例被指定用于除VSS之外的电压。在图4C中，PG区段422A和布局图420B中的PG区段424B的实例被指定用于电压VDD。在一些实施例中，布局图420B的实例堆叠在布局图420A的对应实例上。
在一些实施例中，由于行在第二方向上的尺寸(在图2A至图2C和图4A至图4C中是垂直方向)可以不同。例如，行(i+1)在第二方向上的尺寸可以是奇数Q的轨道数量(未示出)，其中Q>5。在这样的实施例中，单元200B的一个版本(包括在布局图420B内)，可以调整大小以适合行(i+1)的尺寸，其结果是这种版本的单元200B将包括Q个鳍。
图5A是根据一些实施例的布局图520A。
由包括布局图520A的较大布局图产生的CMOS半导体器件的示例是图1的半导体器件100。其中半导体器件100的单元区域104A由布局图520A产生。虽然布局图520A被指定用于CMOS配置，因为其中包括单元200A，但是在一些实施例中，布局图520A被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，布局图520A被指定用于NMOS配置而不用于CMOS配置。
布局图520A包括：单元200A；位于单元200A上面的‘金属化’的第q层的导电区段，其中q是整数且q≥0。在一些实施例中，在q＝0或q＝1的情况下，第q层是单元200A上的金属化的第一层，这取决于相应设计规则的编号惯例。导电区段包括：PG区段522A和524A，它们是较长的相应电网线的一部分；和信号区段526A、528A和530A，它们是较长信号线的一部分。因此，PG区段522A至524A和信号区段526A至530A被示出为在第一方向上延伸至单元200A的外部(为了与图2A一致，其是图5A中的水平方向)。在一些实施例中，PG区段522A被指定用于VDD。在一些实施例中，PG区段524A被指定用于VSS。
在图5A中，PG区段522A和524A中的每个在第二方向上的尺寸(为了与图2A一致，是图5A中的垂直方向)是SPG5。注意到图5A的SPG5大于图4A至图4B中的SPG4，使得SPG5>SPG4。信号区段526A、528A和530A中的每个在第二方向上的尺寸是S52X。注意，图5的S52X等于图4A至图4B的S42X，使得S52X＝S42X。在一些实施例中，S52X≠S42X。PG区段522A和524A之间的间距是PPG5A。PG区段522A在第二方向上与PG区段524A分离距离gap51，使得gap51＝PPG5A-SPG5。PG区段522A在第二方向上与信号区段526A分离距离gap53。类似地，PG区段524A在第二方向上与信号区段530A分离距离gap53。信号区段526A至530A在第二方向上彼此分离距离gap55。SPG5、S52X、和PPG5A、gap51、gap53、和gap55的幅值取决于相应的半导体工艺技术节点。
为了便于将可全面堆叠单元200A(其包括在布局图520A中)堆叠到可异质堆叠单元200B(其包括在以下讨论布局图520B中)，或反之亦然，布局图520A示出非对称性和各种比例。更具体地，PG区段522A的中线在第二方向上(为了与图2A至图2C的一致性，其是图5A中的垂直方向)与顶部边缘214A具有关系，该关系不同于PG区段524A的中线与底部边缘218A的关系(第二方向)，从而表示非对称性。PG区段524A的中线基本上与单元200A的底部边缘218A对准，使得PG区段524A在单元200A外部(在第二方向上)延伸尺寸/距离1/2(SPG5)。PG区段522A的中线基本上不与单元200A的顶部边缘214A对准，使得PG区段522A在单元200A内延伸(在第二方向上)尺寸/距离SOFF5，其中1/2(SPG5)<SOFF5。在距离gap51内(PG区段522A在第二方向上与PG区段524A分离的距离)，信号区段526A至530A沿第二方向分布，使得gap51＝3*S52X+2*gap55+2*gap53。在一些实施例中，布局图520A具有与图5A中所示不同的非对称性和/或不同的比例。
图5B是根据一些实施例的布局图520B。
图5B的布局图520B类似于图5A的布局图520A。为简洁起见，布局图520B的讨论将集中于布局图520B相对于布局图520A的差异。由包括布局图520B的较大布局图产生的CMOS半导体器件的示例是图1的半导体器件100，其中半导体器件100的单元区域104B由布局图520B产生。虽然布局图520B被指定用于CMOS配置，因为其中包括单元200B，但是在一些实施例中，布局图520B被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，布局图520B被指定用于NMOS配置而不用于CMOS配置。
布局图520B包括：单元200B；位于单元200B上面的‘金属化’的第q层的导电区段，其中q是整数且q≥0。在一些实施例中，在q＝0或q＝1的情况下，第q层是单元200B上方的金属化的第一层，这取决于相应设计规则的编号惯例。导电区段包括：PG区段522B和524B，它们是较长的相应电网线的一部分；以及信号区段526B、528B、530B和532B，它们是较长信号线的一部分。
在图5B中，PG区段522B和524B中的每个在第二方向上的尺寸(为了与图2B一致，其是图5B中的垂直方向)是SPG5，其尺寸与图5A的布局图520A的PG区段522A至524A相同。信号区段526B、528B、530B和532B中的每个在第二方向上的尺寸是S52X，其尺寸与布局图520A的信号区段526A至530A相同。PG区段522B和524B之间的间距是PPG5B，其中PPG5B>PPG5A，并且其中PPG5A在图5A中示出。PG区段522B在第二方向上与PG区段524B分离距离gap57，使得gap57＝PPG5B-SPG5，并且gap57>gap51，其中(再次)gap51在图5A中示出。PG区段522B在第二方向上与信号区段526B分离距离gap59，其中gap59>gap53，并且其中在图5A中示出gap53。类似地，PG区段524B在第二方向上与信号区段532B分离距离gap59。信号区段526B至532B在第二方向上彼此分离距离gap61，该距离与布局图520A的信号区段526A至530A之间的gap55的尺寸相同。在一些实施例中，gap59＝gap61。gap57、gap59和gap61的幅值取决于相应的半导体工艺技术节点。
为了便于将可全面堆叠的单元200A(其包括在布局图520A中)堆叠在可异质堆叠单元200B(其包括在布局图520B中)上，或反之亦然，布局图520B示出非对称性和各种比例。更具体地，PG区段522B的中线在第二方向上(为了与图2A至图2C和图5A一致，其是图5A中的垂直方向)与顶部边缘214B具有关系，该关系不同于PG区段524B的中线与底部边缘218B(在第二方向上)关系。PG区段522B的中线基本上与单元200B的顶部边缘214B对准，使得PG区段522B在单元200B外部(在第二方向上)延伸尺寸/距离1/2(SPG5)。PG区段524B的中线基本上不与单元200B的底部边缘218B对准，使得PG区段524B在单元200B外部(在第二方向上)延伸尺寸/距离SOFF5，其中1/2(SPG5)<SOFF5。在距离gap57(PG区段522B与在第二方向上与PG区段524B分离的距离)内，信号区段526B至532B沿第二方向分布，使得gap57＝4*S52X+3*gap61+2*gap59。在一些实施例中，布局图520B具有与图5B中所示不同的非对称性和/或不同的比例。
当被认为是一对布局图时，成对布局图520A至520B与成对布局图420A至420B形成对比，反之亦然。例如，成对布局图520A至520B更好地促进使用比成对布局图420A至420B更大的PG区段，因为SPG5>SPG4。而且，例如，成对布局图420A至420B比成对布局图520A至520B更好地促进信号可布线性，因为布局图420A和420B都容纳四个信号区段(布局图420A中的信号区段426A、428A、430A和432A和布局图420B中的信号区段426B、428B、430B和432B)，而布局图520B容纳四个信号区段526B、528B、530B和532B，但布局图520A容纳三个信号区段526A、528A和530A。
图5C是根据一些实施例的半导体器件的布局图520C。
布局图520C包括布局图520A和520B的实例。由布局图520C产生的CMOS半导体器件的示例是图1的半导体器件100。
布局图520C被组织成多行的第一网格(其中一些在图5C中示出)和多列的第二网格(其中一些在图5C中示出)。在图5C中示出了第一网格的一些行，即行(i)至行(i+1)，其中i是整数并且i≥1。在图5C中示出了第二网格的一些列，即列(j)至列(j+3)，其中j是整数并且j≥1。
在图5C中，第一网格中的行基本上平行于第一方向(在图2A至图2C和图5A至图5C中是水平方向)。每行在第二方向(在图2A至图2C和图5A至图5C中是垂直方向)上的尺寸足以容纳单元200A(包括在布局图520A中)或单元200B(包括在布局图520B中)。因此，每行在第二方向上的尺寸是5个轨道/鳍图案。
在图5C中，第二网格中的列基本上平行于第二方向(在图2A至图2C和图5A至图5C中是垂直方向)。在一些实施例中，每列在第一方向上的尺寸SCOL(在图2A至图2C和图5A至图5C中是水平方向)是单元200A和200B中每个的尺寸SW的整数倍，使得SCOL＝n*SW＝m*(n*Pp)，其中n是整数且n≥1。在图2C中，n＝1，使得SCOL＝SW＝m*Pp。在一些实施例中，n是除1之外的正整数。
在布局图520C中，在其他布置中：布局图520A的实例位于/放置在行(i)和对应的列(j)至列(j+3)的交叉点处；并且布局图520B的实例位于/放置在行(i+1)和对应的列(j)至列(j+3)的交叉点处。作为益处，上面讨论的布局图520A和520B中的每个的非对称性有助于在布局图520B上堆叠布局图520A，反之亦然。由于上面讨论的和逐列的布局图520A和520B中的每个的非对称性，布局图520A的每个实例中的PG区段524A基本上与布局图520B的每个实例中的PG区段522B对准。在图5C中，PG区段524A和522B的重叠实例被指定用于电压VSS。在图5C中，布局图520A中的PG区段522A和布局图520B中的PG区段524B的实例被指定用于电压VDD。在一些实施例中，PG区段524A和522B的重叠实例被指定用于除VSS之外的电压。在图5C中，PG区段522A和布局图520B中的PG区段524B的实例被指定用于电压VDD。在一些实施例中，布局图520B的实例堆叠在布局图520A的对应实例上。
在一些实施例中，由于行在第二方向(在图2A至图2C和图5A至图5C中是垂直方向)的尺寸可以不同。例如，行(i+1)在第二方向上的尺寸可以是奇数的Q轨道数量(未示出)，其中Q>5。在这样的实施例中，单元200B的一个版本(包括在布局图520B中)可以调整大小以适合行(i+1)的尺寸，其结果是这种版本的单元200B将包括Q个鳍。
图6是根据一些实施例的生成布局的方法600的流程图。在一些实施例中，方法600用于生成布局图200C、420C、520C等的实例。方法600适用于生成包括单元200A至200B的布局图的其他实例。根据一些实施例，例如，使用EDA系统1000(图10)可实现方法600。
图7A至图7C是根据一些实施例的对应布局图702至706。图7B的布局图704是图7A的布局图702的一种版本，其中布局图704已经填充了一些单元。图7C的布局图706是图7B的布局图704的一种版本，其中布局图706已经填充了额外单元。将在图6的讨论的上下文中更详细地讨论图7A至图7C。
返回到图6，方法600包括框602至606。在框602处，将布局图组织成偶数和奇数个单一单元高度行的网格，其中该偶数和奇数个单一单元高度行基本上平行于第一方向(例如，水平方向)，其中，对于行(i)，i是整数并且i≥1。这种布局图的示例是图7A的布局图702。注意，为了描述的简单和简洁，简化了布局图702。在一些实施例中，布局图702包括不同数量的行。在一些实施例中，布局图702中的每一行在第一方向上的尺寸不同于图7A中所示的尺寸。在一些实施例中，布局图702中的每一行在第二方向上的尺寸不同于图7A中所示的尺寸。流程从框602进入框604。
在框604处，将一个或多个可异质堆叠单元放置在网格的对应行中的对应位置中。特别地，一个或多个单元放置为使得对于行(i+1)中的给定可异质堆叠单元，在行(i)或行(i+2)中不存在可异质堆叠单元，其中，该行(i)或行(i+2)相对于第二方向(例如，垂直方向)与给定的可异质堆叠单元重叠。可异质堆叠的单元的示例是图7B中的可异质堆叠单元700B。可异质堆叠单元700B对应于例如图2B的可异质堆叠单元200B。在图7B中，可异质堆叠单元700B的实例位于第2行中，尽管没有可异质堆叠单元700B的位于第1行或第3行中的另一实例。此外，在图7B中，可异质堆叠单元700B的两个实例在第4行中定位为彼此紧邻，尽管没有可异质堆叠单元700B的位于第3行或第5行中的另一实例。如果可异质堆叠单元700B的另一实例是例如定位在第3行中，则可异质堆叠单元700B的附加实例应放置在第3行中的位置，使得可异质堆叠单元700B的附加实例相对于第二方向与第2行中的可异质堆叠单元700B的一个实例和第4行中的可异质堆叠单元700B的两个实例不重叠。流程从框604进入框606。
在框606处，将一个或多个可全面堆叠的单元放置在网格的对应行中的对应位置中。可全面堆叠单元的示例是图7C中的可全面堆叠单元700A。可全面堆叠的单元700A对应于例如图2A的可全面堆叠单元200A。由于是可全面堆叠的，所以可以将单元700A的实例放置成行，使得相对于第二方向与可全面堆叠单元700A的另一实例或可异质堆叠单元700B的实例重叠。在图7C中，可全面堆叠单元700A的一个实例位于第3行中，使得相对于第二方向，第3行中的可全面堆叠单元700A的一个实例与第2行中的可异质堆叠单元700B的一个实例、第2行中的可全面堆叠单元700A的实例、第4行中的可异质堆叠单元700B的两个实例和第4行中的可全面堆叠单元700A的一个实例重叠。
图8是根据一些实施例的生成标准单元的布局图的方法800的流程图。
根据一些实施例，例如，使用EDA系统1000(图10)可实现方法800。在一些实施例中，方法800用于生成可全面堆叠单元的布局图。在一些实施例中，方法800用于生成奇数鳍高度的标准可全面堆叠单元的布局图。奇数鳍高度的标准可全面堆叠的单元的示例是图2A的单元200A。在一些实施例中，方法800用于生成可异质堆叠单元的布局图。在一些实施例中，方法800用于生成奇数鳍高度的标准可异质堆叠单元的布局图。奇数鳍高度的标准可异质堆叠单元的示例是图2B的单元200B。在一些实施例中，方法800用于生成另一标准单元的布局图。
在图8中，方法800包括框822至836。在框822处，生成鳍图案。可全面堆叠单元中的鳍图案的示例是可全面堆叠单元200A中的鳍图案204N、204P、和206。可异质堆叠单元中的鳍图案的示例是单元200B中的鳍图案204N、204P、205N、205P、和206。流程从框822进入框824。在框824处，鳍图案布置成基本上平行于第一方向。在图2A中的可全面堆叠单元200A和图2B中的可异质堆叠单元200B的示例中，第一方向是水平的。流程从框824进入框826。在框826处，将至少一个鳍图案指定为伪鳍图案。在可全面堆叠单元200A的示例中，轨道(i)、轨道(i+2)和轨道(i+4)上的鳍图案206是伪鳍图案。在图2B中的可异质堆叠单元200B的示例中，轨道(i+2)上的鳍图案206是伪鳍图案。流程从框826进入框827。
在图8的框827处，至少一个鳍图案被指定为有源鳍图案。在图2A的可全面堆叠单元200A的示例中，鳍图案204N和204P是有源鳍图案。在图2B中的可异质堆叠单元200B的示例中，鳍图案204N、204P、205N和205P被指定为有源鳍图案。流程从框827进入框828。在框828处，生成(828)至少一个栅极图案。栅极图案的示例是可全面堆叠单元200A中的栅极图案208A和可异质堆叠单元200B中的栅极图案208B。
流程从框828进入框830。在框830处，将至少一个栅极图案布置成基本上平行于第二方向，第二方向基本垂直于第一方向。在图2A中的可全面堆叠单元200A和图2B中的可异质堆叠单元200B的示例中，第二方向是垂直的。流程从框830进入框832。在框832处，在可全面堆叠单元200A的示例中，栅极图案208A位于鳍图案204N、204P和206上方。在可异质堆叠单元200B的示例中，栅极图案208B位于鳍图案204N、204P、205N、205P和206上方。流程从框832进入框834。在框834处，将单元限定为包括奇数个鳍图案。单元200A和单元200B的每个示例包括奇数个鳍图案。流程从框834进入框836。在框836处，基于布局制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。参见以下图10的讨论。
在一些实施例中，图8的框834包括：将单元的布局布线(PR)边界设置为基本矩形；将PR边界的第一边缘和第二边缘布置成基本上平行于第一方向；并且定位第一边缘和第二边缘，使得第一边缘和第二边缘都不与任何鳍图案重叠。PR边界的示例包括图2A的单元200A的PR边界210A和图2B的单元200B的PR边界210B。第一边缘和第二边缘的示例包括单元200A的PR边界210A的顶部边缘214A和底部边缘218A，以及单元200B的PR边界210B的顶部边缘214B和底部边缘218B。在单元200A的示例中，没有鳍204N、204P和206与顶部边缘214A和底部边缘218A重叠。在单元200B的示例中，没有鳍204N、204P、205N、205P和206与顶部边缘214B和底部边缘218B重叠。
在一些实施例中，图8的框834包括：将单元配置为包括5个鳍图案。图2A的单元200A和图2B的单元200B的每个示例包括5个鳍图案。在一些实施例中，框834还包括：将5个鳍图案中的至少2个指定为有源鳍图案。在单元200A的示例中，鳍图案204N和204P被指定为有源鳍图案。在一些实施例中，框834还包括：将5个鳍图案中的至少4个指定为有源鳍图案。在单元200B的示例中，将鳍图案204N、204P、205N和205P指定为有源鳍图案。
在一些实施例中，图8的框834包括：相对于在第二方向上堆叠而将单元配置成可全面堆叠的。图2A的单元200A的示例是可全面堆叠的。
在一些实施例中，图8的框834包括：相对于在第二方向上堆叠而将单元配置为可异质堆叠的。图2B的单元200B的示例是可异型堆叠的。
图9是根据一些实施例的电子设计自动化(EDA)系统900的框图。
在一些实施例中，EDA系统900包括APR系统。例如，根据一些实施例，使用EDA系统900可实现图6的方法600和/或图8的方法800。
在一些实施例中，EDA系统900是通用计算设备，其包括硬件处理器902和非暂时性计算机可读存储介质904。存储介质904等编码有，即存储计算机程序代码906，即，一组可执行指令。根据一个或多个实施例(下文中，所提及的工艺和/或方法)，硬件处理器902执行指令906表示(至少部分地)EDA工具，该EDA工具实现例如图6的方法的部分或全部。
处理器902经由总线908电耦合到计算机可读存储介质904。处理器902还通过总线908电耦合到I/O接口910。网络接口912还经由总线908电连接到处理器902。网络接口912连接到网络914，使得处理器902和计算机可读存储介质904能够经由网络914连接到外部元件。处理器902被配置为执行编码在计算机可读存储介质904中的计算机程序代码906，以使系统900可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质904是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质904包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质904存储计算机程序代码906，其被配置为使系统900(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质904还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质904存储包括如本文所公开的标准单元的标准单元库907。
EDA系统900包括I/O接口910。I/O接口910耦合到外部电路。在一个或多个实施例中，I/O接口910包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器902。
EDA系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信，其中，一个或多个其他计算机系统连接到网络914。网络接口912包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统900中实现所提及的工艺和/或方法的部分或全部。
系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器902处理的其他参数中的一个或多个。通过总线908将信息传送到处理器902。EDA系统900被配置为通过I/O接口910接收与UI有关的信息。该信息作为用户界面(UI)942存储在计算机可读介质904中。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统900使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0002110486870000301
(来自于CADENCEDESIGN SYSTEMS，Inc)或其他合适的布局生成工具的工具生成包括标准单元的布局。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图10是根据一些实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1000制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
在图10中，IC制造系统1000包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1020、掩模室1030和IC制造厂/制造商(“fab”)1050和/或与制造IC器件1060有关的服务。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1020、掩模室1030和IC制造厂1050中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1020、掩模室1030和IC制造厂1050中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1020生成IC设计布局1022。IC设计布局1022包括为IC器件1060设计的各种几何图案。几何图案对应于构成要制造的IC器件1060的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局1022的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室1020实现适当的设计程序以形成IC设计布局1022。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1022呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1022。
掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用IC设计布局1022来制造一个或多个掩模，以用于根据IC设计布局1022制造IC器件1060的各个层。掩模室1030实施掩模数据准备1032，其中IC设计布局1022被转换为代表性数据文件(“RDF”)。掩模数据准备1032向掩模制造1044提供RDF。掩模制造1044包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。掩模数据准备1032操纵设计布局以符合掩模写入器的特定特性和/或IC制造1050的要求。在图10中，掩模数据准备1032和掩模制造1044被示为单独的元件。在一些实施例中，掩模数据准备1032和掩模制造1044可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据制备1032包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1044期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据制备1032包括光刻工艺检查(LPC)，其模拟将由IC制造厂1050实施的处理以制造IC器件1060。LPC基于IC设计布局1022模拟该处理以创建诸如IC器件1060的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局1022。
应当理解，为了简明，已经简化了掩模数据制备1032的上述描述。在一些实施例中，数据制备1032包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据制备1032期间应用于IC设计布局1022的工艺。
在掩模数据制备1032之后并且在掩模制造1044期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或中间掩模)上形成图案。可以采用各种技术来形成掩模。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1044所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其他合适的工艺中。
IC制造厂1050是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂1050是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其他服务。
IC制造厂1050使用由掩模室1030制造的掩模(或多个掩模)来制造IC器件1060。因此，IC制造厂1050至少间接地使用IC设计布局图1022来制造IC器件1060。在一些实施例中，使用掩模(或多个掩模)由IC制造厂1050制造半导体晶圆1052以形成IC器件1060。半导体晶圆1052包括其上形成有材料层的硅衬底或其他适当的衬底。半导体晶圆1052还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图10的系统1000)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在实施例中，半导体器件包括：多个鳍，基本上平行于第一方向延伸；所述多个鳍中的至少一个鳍是伪鳍；以及所述多个鳍中的至少一个鳍是有源鳍；以及至少一个栅极结构，形成在所述多个鳍中的相应鳍上方并基本上平行于第二方向延伸，所述第二方向基本上垂直于所述第一方向；其中，所述多个鳍和所述至少一个栅极结构位于包括奇数个鳍的单元区域中。在实施例中，所述单元区域是矩形的，并具有基本上平行于所述第一方向的第一边缘和第二边缘；以及所述第一边缘和所述第二边缘都不与所述多个鳍中的任一个重叠。在实施例中，所述单元区域包括5个鳍；以及所述单元区域在所述第二方向上具有5个鳍的尺寸。在实施例中，所述5个鳍中的至少2个是有源鳍。在实施例中，所述5个鳍中的4个鳍是有源鳍。在实施例中，相对于在所述第二方向上的堆叠，所述单元区域是可全面堆叠的。在实施例中，相对于在所述第二方向上的堆叠，所述单元区域是可异质堆叠的。
在实施例中，半导体器件包括：多个单元区域，所述多个单元区域中的每个单元区域包括：多个鳍，基本上平行于第一方向延伸，所述多个鳍中的至少一个鳍是伪鳍；以及所述多个鳍中的至少有一个鳍是有源鳍；以及栅极结构，形成在所述多个鳍中的相应鳍上方并基本上平行于所述第二方向延伸，所述第二方向基本上垂直于所述第一方向；其中：相对于在所述第二方向上的堆叠，至少所述多个单元区域中的第一单元区域具有可异质堆叠的配置。在实施例中，所述半导体器件组织成：多行的第一网格；每行基本上平行于所述第一方向；以及每行在所述第二方向上基本上具有第一尺寸；以及多列的第二网格；每列基本上平行于所述第二方向；以及每列在所述第一方向上基本上具有第二尺寸；多个单元区域位于相应行中，使得每个单元区域在所述第二方向上基本上具有第一尺寸；以及在相应列中，使得每个单元区域具有第三尺寸，所述第三尺寸基本上是第二尺寸的正整数倍；所述多个单元区域中的第二单元区域具有可异质堆叠的结构；第一单元区域和所述第二单元区域基本上位于同一列中；以及所述第一单元区域和所述第二单元区域基本上位于相应的第一行和第二行中，所述第一行和所述第二行至少由第三行隔开。在实施例中，每个单元区域基本上是矩形的，并且具有基本上平行于所述第一方向的第一边缘和第二边缘；以及所述第一边缘和所述第二边缘都不与所述多个鳍中的任一个重叠。在实施例中，每个单元区域包括5个鳍；有源鳍的整数X是2≤X≤4；以及每个单元区域在所述第二方向上具有5个鳍的尺寸。在实施例中，至少所述多个单元区域中的第二单元区域和第三单元区域是可全面堆叠的；所述第一单元区域堆叠在所述第二单元区域上；以及所述第三单元区域堆叠在所述第一单元区域上。在实施例中，至少所述多个单元区域中的第四单元区域是可全面堆叠的；以及至少满足下列条件之一：所述第二单元区域堆叠在所述第四单元区域上；或者所述第四单元区域堆叠在所述第三单元区域上。
在实施例中，生成布局图的方法(所述布局图存储在非暂时性计算机可读介质上)包括：生成多个鳍图案；将所述多个鳍图案布置成基本上平行于第一方向；将所述所述多个鳍图案中的至少一个鳍图案指定为伪鳍图案；将所述所述多个鳍图案中的至少一个鳍图案指定为有源鳍图案；生成至少一个栅极图案；将所述至少一个栅极图案布置成基本上平行于第二方向，所述第二方向基本上垂直于所述第一方向；将所述至少一个栅极图案定位在所述多个鳍图案的相应鳍图案上方；以及将单元限定为包括奇数个鳍图案；其中所述方法中的至少一个方面由计算机的处理器执行。在实施例中，所述限定包括：将所述单元的布局布线(PR)边界设置为基本上矩形；将所述布局布线边界的第一边缘和第二边缘布置成基本上平行于第一方向；以及定位所述第一边缘和所述第二边缘，使得所述第一边缘和所述第二边缘都不与所述多个鳍图案中的任一个重叠。在实施例中，所述限定包括：将所述单元配置为包括5个鳍图案。在实施例中，所述限定还包括：将所述5个鳍图案中的至少2个指定为有源鳍图案。在实施例中，所述指定包括：将所述5个鳍图案中的4个指定为有源鳍图案。在实施例中，所述限定包括以下之一：相对于所述第二方向上的堆叠，将所述单元配置成可全面堆叠的；或者相对于在所述第二方向上的堆叠，将所述单元配置成可异质堆叠的。在实施例中，方法还包括：基于所述布局图，制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种半导体器件，包括：
多个鳍，平行于第一方向延伸，所述多个鳍包括：
一个或多个伪鳍，所述一个或多个伪鳍的总数是奇数；和
至少两个有源鳍，包括第一有源鳍和第二有源鳍，所述至少两个有源鳍的总数是偶数；以及
至少一个栅极结构，形成在所述多个鳍中的相应鳍上方并平行于第二方向延伸，所述第二方向垂直于所述第一方向；
其中，所述多个鳍和所述至少一个栅极结构位于包括奇数个鳍的单元区域中；以及
其中，所述一个或多个伪鳍中的至少一个位于所述第一有源鳍与所述第二有源鳍之间。
2.根据权利要求1所述的半导体器件，其中：
所述单元区域是矩形的，并具有平行于所述第一方向的第一边缘和第二边缘；以及
所述第一边缘和所述第二边缘都不与所述多个鳍中的任一个重叠。
3.根据权利要求1所述的半导体器件，其中：
所述单元区域包括5个鳍；以及
所述单元区域在所述第二方向上具有5个鳍的尺寸。
4.根据权利要求3所述的半导体器件，其中：
所述5个鳍中的多于2个是有源鳍。
5.根据权利要求4所述的半导体器件，其中：
所述5个鳍中的4个鳍是有源鳍。
6.根据权利要求1所述的半导体器件，其中：
相对于在所述第二方向上的堆叠，所述单元区域是可全面堆叠的。
7.根据权利要求1所述的半导体器件，其中：
相对于在所述第二方向上的堆叠，所述单元区域是可异质堆叠的。
8.一种半导体器件，包括：
多个单元区域，所述多个单元区域中的每个单元区域包括：
多个鳍，平行于第一方向延伸，所述多个鳍包括：
一个或多个伪鳍，所述一个或多个伪鳍的总数是奇数；和
至少两个有源鳍，包括第一有源鳍和第二有源鳍，所述至少两个有源鳍的总数是偶数；以及
栅极结构，形成在所述多个鳍中的相应鳍上方并平行于第二方向延伸，所述第二方向垂直于所述第一方向；以及
其中：
所述一个或多个伪鳍中的至少一个位于所述第一有源鳍和所述第二有源鳍之间；
相对于在所述第二方向上的堆叠，至少所述多个单元区域中的第一单元区域具有可异质堆叠的配置。
9.根据权利要求8所述的半导体器件，其中：
所述半导体器件组织成：
多行的第一网格；
每行平行于所述第一方向；以及
每行在所述第二方向上具有第一尺寸；以及
多列的第二网格；
每列平行于所述第二方向；以及
每列在所述第一方向上具有第二尺寸；
所述多个单元区域位于：
相应行中，使得每个单元区域在所述第二方向上具有第一尺寸；以及
相应列中，使得每个单元区域具有第三尺寸，所述第三尺寸是所述第二尺寸的正整数倍；
所述多个单元区域中的第二单元区域具有可异质堆叠的结构；
第一单元区域和所述第二单元区域位于同一列中；以及
所述第一单元区域和所述第二单元区域位于相应的第一行和第二行中，所述第一行和所述第二行至少由第三行隔开。
10.根据权利要求8所述的半导体器件，其中：
每个单元区域是矩形的，并且具有平行于所述第一方向的第一边缘和第二边缘；以及
所述第一边缘和所述第二边缘都不与所述多个鳍中的任一个重叠。
11.根据权利要求8所述的半导体器件，其中：
每个单元区域包括5个鳍；
有源鳍的整数X是2≤X≤4；以及
每个单元区域在所述第二方向上具有5个鳍的尺寸。
12.根据权利要求8所述的半导体器件，其中：
至少所述多个单元区域中的第二单元区域和第三单元区域是可全面堆叠的；
所述第一单元区域堆叠在所述第二单元区域上；以及
所述第三单元区域堆叠在所述第一单元区域上。
13.根据权利要求12所述的半导体器件，其中：
至少所述多个单元区域中的第四单元区域是可全面堆叠的；以及
至少满足下列条件之一：
所述第二单元区域堆叠在所述第四单元区域上；或者
所述第四单元区域堆叠在所述第三单元区域上。
14.一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：
生成多个鳍图案；
将所述多个鳍图案布置成平行于第一方向；
将所述多个鳍图案中的一个或多个鳍图案指定为伪鳍图案，其中，所述一个或多个伪鳍图案的总数是奇数；
将所述多个鳍图案中的至少两个鳍图案指定为有源鳍图案，其中，所述至少两个有源鳍图案包括第一有源鳍图案和第二有源鳍图案，所述至少两个有源鳍图案的总数是偶数，并且所述一个或多个伪鳍图案中的至少一个位于所述第一有源鳍图案与所述第二有源鳍图案之间；
生成至少一个栅极图案；
将所述至少一个栅极图案布置成平行于第二方向，所述第二方向垂直于所述第一方向；
将所述至少一个栅极图案定位在所述多个鳍图案的相应鳍图案上方；以及
将单元限定为包括奇数个鳍图案；以及
其中所述方法中的至少一个方面由计算机的处理器执行。
15.根据权利要求14所述的方法，其中：
所述限定包括：
将所述单元的布局布线(PR)边界设置为矩形；
将所述布局布线边界的第一边缘和第二边缘布置成平行于所述第一方向；以及
定位所述第一边缘和所述第二边缘，使得所述第一边缘和所述第二边缘都不与所述多个鳍图案中的任一个重叠。
16.根据权利要求14所述的方法，其中，所述限定包括：
将所述单元配置为包括5个鳍图案。
17.根据权利要求16所述的方法，所述限定还包括：
将所述5个鳍图案中的至少2个指定为有源鳍图案。
18.根据权利要求17所述的方法，所述指定包括：
将所述5个鳍图案中的4个指定为有源鳍图案。
19.根据权利要求14所述的方法，其中，所述限定包括以下之一：
相对于所述第二方向上的堆叠，将所述单元配置成可全面堆叠的；或者
相对于在所述第二方向上的堆叠，将所述单元配置成可异质堆叠的。
20.根据权利要求14所述的方法，还包括：
基于所述布局图，制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
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