TW202347782A - 填充單元區域及其形成方法 - Google Patents

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Abstract

填充單元區域（在半導體裝置中）包括：閘極段，其大多數的第一端實質上與第一基準線對齊，第一基準線平行且靠近此填充單元區域的頂部邊界，且其大多數的第二端實質上與平行且靠近此填充單元區域的底部邊界的第二基準線對齊。第一及第二閘極段連續延伸穿過此填充單元區域；及第三及第四以及第五及第六閘極段對應地同軸且由對應閘極間隙隔開。相對於此第一方向：此第一閘極段的第一端延伸至此填充單元區的此頂部邊界；此第二閘極段的第二端延伸至此填充單元區的此底部邊界。

Description

具有中央未切割閘極段的填充單元區域、包含該填充單元區域的半導體裝置以及其製作方法
無。
積體電路(integrated circuit, IC)行業生產各種類比及數位半導體裝置，以解決不同領域的問題。半導體製程技術節點的發展已逐漸減小部件尺寸且收緊間距，從而導致電晶體密度逐漸增加。IC逐漸變小。
如本文所指的填充單元區包括主動區及閘極段。填充單元的閘極段不與填充單元區域內的主動或被動電路電耦接。例如，考慮以其他方式會相鄰的第一及第二電晶體區域不同的摻雜劑濃度（以產生不同的臨界電壓）：填充單元區域用於分隔第一及第二區域，且從而減少（若不能消除）第一與第二區域之間的摻雜劑污染。
無。
以下揭示案揭示了用於實現標的物的不同特徵的許多不同實施例或實例。下面描述部件、材料、值、步驟、操作、佈置等的實例以簡化本揭示案。當然，這些僅為實例且不旨在進行限制。亦考慮了其他部件、值、操作、材料、佈置等。例如，在以下描述中在第二特徵上方或之上形成第一特徵包括第一及第二特徵直接接觸地形成的實施例，且還包括在第一與第二特徵之間形成附加特徵，使得第一及第二特徵間接接觸的實施例。此外，本揭示案在各種實例中重複元件符號及/或字母。這種重複係為了簡單及清楚的目的，且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，為了便於描述，本文使用諸如「下方」、「之下」、「下面」、「上方」、「上面」等空間相關術語來描述圖中所示的一個元素或特徵與另一元素或特徵的關係。除了圖中描繪的定向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同定向。此裝置以其他方式定向（旋轉90度或在其他方向），且本文使用的空間相對描述語同樣相應地解釋。在一些實施例中，術語標準單元結構係指包括在各種標準單元結構的庫中的標準化構建塊。在一些實施例中，從其庫中選擇各種標準單元結構且用作表示電路的佈局圖中的部件。
在一些實施例中，半導體裝置包括填充單元區域，此填充單元區域包括在第一方向（例如，Y軸）上延伸且不與填充單元區域內的主動或被動電路電耦接的閘極段。填充單元區域包括在第一與第二中央切割閘極區域之間的中央未切割閘極區域。
相對於Y軸：閘極段的大多數的第一端實質上與第一基準線對齊，此第一基準線平行且靠近填充單元區域的頂部邊界；閘極段的大多數的第二端實質上與第二基準線對齊，此第二基準線平行且靠近填充單元區域的底部邊界。在中央未切割的閘極區域中，閘極段中的第一及第二閘極段連續地延伸穿過填充單元區域。第三及第四閘極段對應地同軸且由位於第一中央切割閘極區域中央的對應閘極間隙隔開。第五及第六閘極段對應地同軸且由位於第二中央切割閘極區域中央的對應閘極間隙隔開。相對於Y軸：第一閘極段的第一端延伸到頂部邊界；及第二閘極段的第二端延伸至底部邊界。
根據另一種方法的填充單元區域為一些本實施例的填充單元區域的對應物，後者包括在第一及第二中央切割閘極區域之間的中央未切割閘極區域。相對於Y軸，根據另一種方法的填充單元區域中的所有閘極段由閘極間隙隔開，即在填充單元區域的中央區域中沒有一個閘極段為連續的，這阻礙了可佈線性。相比之下，相對於Y軸，至少一些本實施例的填充單元區域的至少一些閘極段在填充單元區域的中央區域中為連續的，這與根據另一種方法的填充單元區域相比有利於可佈線性。
第1圖為根據一些實施例的半導體裝置100的方塊圖。
半導體裝置100A包括填充單元區域102。填充單元區域102包括區域104、106L及106R。相對於第一方向，例如平行於X軸，區域104在區域106L與106R之間。
相對於垂直於第一方向的第二方向，例如，相對於Y軸，區域104在填充單元區域102的中央區域具有連續的，即不分開的閘極段（參見第2A-2F、3B、4A-4B圖)。在一些實施例中，區域104被描述為中央未切割的閘極區域。
相對於Y軸，區域106L及106R中的每一者均具有在填充單元區域102的中央區域中分開的，即不連續的閘極段（參見第2A-2F、3A、4A-4B圖）。在一些實施例中，將區域106L及106R中的每一者描述為中央切割的閘極區域。
第2A圖為根據一些實施例的填充單元區域202A的佈局圖。
大體上，佈局圖表示半導體裝置。佈局圖中的形狀代表半導體裝置中的對應部件。佈局圖本身為俯視圖。佈局圖中的形狀相對於例如X軸及Y軸為二維的，而所表示的半導體裝置為三維的。通常，相對於Z軸，半導體裝置被組織為層堆疊，對應的結構位於其中，即對應的結構屬於這些層。因此，佈局圖中的每個形狀更特定地表示對應半導體裝置的對應層中的部件。通常，佈局圖藉由將第二形狀疊加在第一形狀上以使第二形狀至少部分地與第一形狀重疊來表示形狀及因此層的相對深度，即沿Z軸的位置。為了討論的簡單，即為了討論的方便，佈局圖中的一些元素（例如，第2A圖及本文揭示案的其他佈局圖）被稱為好像其為對應半導體裝置中的對應結構而不為圖案/形狀本身。
佈局圖在表示的細節量方面有所不同。在某些情況下，佈局圖的選定層被組合/抽象為單個層，例如，為了簡化。或者及/或此外，在一些情況下，表示並非對應半導體裝置的所有層，即省去佈局圖的選定層省去，例如，為了簡化說明。第2A圖及本文揭示案的其他佈局圖為其中已省去選定層的佈局圖的實例，例如，在第2B圖中省去了金屬化層及以第一金屬化層開始的對應互連。在一些實施例中，第2A圖的佈局圖為較大佈局圖的部分。
在第2A圖中，緩衝單元區202A包括主動區(active region, AR) 208P(1)、208P(2)、208N(1)及208N(2)。在場效應電晶體(field-effect transistor, FET)技術的背景下，AR 208P(1)-208P(2)的部分包含正通道金屬氧化物半導體(positive-channel metal oxide semiconductor, PMOS) FET (PMOS FET, PFET)的部分，且AR 208N(1) -208N(2)的部分包含負通道金屬氧化物半導體(negative-channel metal oxide semiconductor, NMOS) FET (NMOS FET, NFET)的部分。AR 208P(1)-208P(2)及208N(1)-208N(2)中的每一者具有在第一方向上延伸的長軸，例如平行於X軸。AR 208P(1)-208P(2)的長軸為同軸的。AR 208N(1)-208N(2)的長軸為同軸的。AR 208P(1)-208P(2)及208N(1)-208N(2)中的每一者具有在垂直於第一方向的第二方向上延伸的短軸，例如，第二方向平行於Y軸。
在一些實施例（未示出）中，相對於X軸：AR 208P(1)及/或AR 208N(1)的第二端延伸超出填充單元區域202A的左邊界216L（如下所述），即在外側，且進入相鄰單元區域（未示出）；及/或AR 208P(2)及/或AR 208N(2)的第二端延伸超出填充單元區域202A的右邊界216R（如下所述），即在外側，且進入相鄰單元區域（未示出）。
在第2A圖中，相對於X軸：AR 208P(1)及208P(2)由AR間隙242A隔開；及AR 208N(1)及208N(2)由AR間隙242A隔開。在一些實施例中，AR間隙242A的大小約為接觸多晶間距(contacted poly pitch，CPP)的整數倍，其中CPP為下面討論的量測單位。在第2A圖中，AR間隙242A的大小約為3.0 CPP。在一些實施例中，AR間隙242A具有不同於約3.0 CPP的尺寸。
在第2A圖及在此揭示的其他佈局圖中，相對於Y軸，距離或尺寸交替地稱為高度。AR 208P(1)-208P(2)及208N(1)-208N(2)中的每一者均具有高度。相對於Y軸，同軸AR 208P(1)及208P(2)與同軸AR 208N(1)及208N(2)間隔開一間隙。AR 208P(1)-208P(2)及208N(1)-208N(2)的高度及間隙（相對於Y軸）的大小由對應的半導體製程技術節點的相應設計規則決定。
在一些實施例中，FET技術為鰭型FET (fin-FET)技術。在一些實施例中，FET技術為環繞式閘極型FET (gate-all-around-type FET, GAAFET)技術，例如，其使用奈米線、奈米片等。在一些實施例中，FET技術為互補FET (complementary FET, CFET)技術。在一些實施例中，FET技術代表不同於fin-FET、GAAFET、CFET等的電晶體技術。
在第2A圖中，緩衝單元區域202A包括閘極段210(1)、210(2)、212T(1)、212T(2)、212B(1)及212B(2)，每個閘極段具有延伸平行於Y軸的長軸。閘極段212T(1)及212B(1)為共線(collinear)的且代表閘極段的二單元組214(1)。閘極段212T(2)及212B(2)為共線的且代表閘極段的二單元組214(2)。相對於X軸：閘極段210(1)-210(2)在二單元組214(1)與二單元組214(2)之間；閘極段210(1)在二單元組214(1)與閘極段210(2)之間；及閘極段210(2)在閘極段210(1)與二單元組214(2)之間。
因為單元區域202A為填充單元區域，閘極段210(1)-210(2)、212T(1)-212T(2)及212B(1)-212B(2)未電耦接到填充單元區域202A內的主動或被動電路。
相對於X軸：AR 208P(1)-208P(2)及208N(1)-208N(2)的第一端向填充單元區域202A的內部延伸；AR 208P(1)的第一端實質本上與閘極段212T(1)的中線對齊；AR 208N(1)的第一端實質上與閘極段212B(1)的中線對齊；AR 208P(2)的第一端實質上與閘極段212T(2)的中線對齊；AR 208N(2)的第一端與閘極段212B(2)的中線對齊；AR 208P(1)及208N(1)的第二端實質上與填充單元區域202A的左邊界216L對齊；AR 208P(2)及208N(2)的第二端實質上與填充單元區域202A的右邊界216R對齊。
相對於X軸，兩個直接相鄰的閘極段之間的距離240為一致的且約為1.0 CPP，其中CPP為距離量測單位。在一些實施例中，CCP為接觸多節距的首字母縮寫詞。CPP的值由對應半導體製程技術節點的設計規則及規模決定。
在第2A圖中，填充單元區域202A的左邊界216L平行且靠近閘極段212T(1)及212B(1)的中線。在一些實施例中，相對於X軸，左邊界216L與閘極段212T(1)及212B(1)的中線之間的距離約為CPP的整數倍。在第2A圖中，左邊界216L與閘極段212T(1)及212B(1)的中線之間的距離約為0.5 CPP。在一些實施例中，左邊界216L與閘極段212T(1)及212B(1)的中線隔開除約0.5 CPP之外的距離。
在第2A圖中，填充單元區域202A的右邊界216R平行且靠近閘極段212T(2)及212B(2)的中線。在一些實施例中，相對於X軸，右邊界216R與閘極段212T(2)及212B(2)的中線之間的距離約為CPP的整數倍。在第2A圖中，右邊界216R與閘極段212T(2)及212B(2)的中線之間的距離約為0.5 CPP。在一些實施例中，右邊界216R與閘極段212T(2)及212B(2)的中線隔開除約0.5 CPP之外的距離。
第2A圖的佈局圖還包括切割閘極(cut-gate, CG)形狀218(1)-218(4)及222(1)-222(2)，每個均具有平行於X軸延伸的長軸。大體上，在主題圖案位於給定切割圖案之下使得主題圖案的部分被給定切割圖案重疊的情況下，給定切割圖案用於指示主題圖案的重疊部分最終將在製造對應的半導體裝置期間被移除。CG圖案218(1)-218(4)及222(1)-222(2)的主體為閘極段210(1)-210(2)、212T(1)-212T(2)及212B(1)-212B(2)的對應底層部分。
在第2A圖中，CG形狀218(1)及218(2)為共線的。在一些實施例中，CG形狀218(1)及218(2)位於第一金屬化層（M_1st層中的第一M_1st段）中的第一導電段（第2A圖中未示出，但參見第3A-3B圖）下方。第一M_1st段具有平行於X軸的長軸，且被指定用於第一基準電壓，例如VDD。在一些實施例中，第一M_1st段被描述為電網(power grid, PG)段。在此類實施例中，將CG形狀218(1)及218(2)描述為PG局部CG形狀。
相對於Y軸，CG形狀218(1)覆蓋閘極段212T(1)及210(1)的外端228，且CG形狀218(2)覆蓋閘極段212T(2)的外端228。由於CG形狀218(1)-218(2)、閘極段 212T(1) 及210(1)及212T(2)的外端228實質上與基準線246對齊（相對於Y軸）。基準線246平行且靠近填充單元區域202A的頂部邊界216T。相對於端228的總數，端228的總數中的大多數與基準線246對齊。在一些實施例中，頂部邊界216T實質上與CG形狀218(1)及218(2)的中線共線。在一些實施例中，頂部邊界216T實質上與第一M_1st段的中線共線。
在第2A圖中，相對於X軸：CG形狀218(1)及218(2)由CG間隙244(1)隔開；及 CG形狀218(3)及218(4)由CG間隙244(1)隔開。在一些實施例中，CG間隙244(1)的大小約為CPP的整數倍。在第2A圖中，CG間隙244(1)的大小約為1.0 CPP。在一些實施例中，CG間隙244(1)具有不同於約1.0 CPP的尺寸。
由於對應的CG間隙244(1)，閘極段210(2)的外端228沒有被CG形狀覆蓋。結果，閘極段210(2)的外端228與逃逸區230中的頂部邊界216T對齊。相對於Y軸，閘極段210(2)的外端228比閘極段212T(1)、210(1)及212T(2)的外端228更遠離中央區域209延伸。在一些實施例（未示出）中，相對於Y軸，閘極段210(2)延伸超出頂部邊界216T，即在外側，且進入相鄰單元區域（未示出）。在一些實施例中，延伸超出，即在填充單元邊界之外的閘極段被描述為逃逸閘極段。在此類實施例中，因為閘極段210(2)的外端228與頂部邊界216T對齊，所以將閘極段210(2)的外端228描述為可逃逸類型的外端228。
在第2A圖中，CG形狀218(3)及218(4)為共線的。在一些實施例中，CG形狀218(3)及218(4)位於第二M_1st段（第2A圖中未示出，但參見第3A-3B圖）下方。第二M_1st段具有平行於X軸的長軸，且被指定用於第二基準電壓，例如VSS。在一些實施例中，第二M_1st段被描述為PG段。在此類實施例中，將CG形狀218(3)及218(4)描述為PG局部CG形狀。
CG形狀218(3)覆蓋閘極段212B(1)的外端234，且CG形狀218(4)覆蓋閘極段210(2)及212B(2)的外端234。由於CG形狀218(3)-218(4)，閘極段212B(1)、210(2)及212B(2)的外端234實質上與基準線248對齊（(相對於Y軸）。基準線248平行且靠近填充單元區域202A的底部邊界216B。相對於端234的總數，端234的總數中的大多數與基準線248對齊。在一些實施例中，底部邊界216B實質上與CG形狀218(3)及218(4)的中線共線。在一些實施例中，底部邊界216B實質上與第二M_1st段的中線共線。相對於Y軸，區域 204在中央區域209中具有連續的，即不分開的閘極段。因此，在一些實施例中，將區域204描述為中央未切割的閘極區域。
由於對應的CG間隙244(1)，閘極段210(1)的外端234沒有被CG形狀覆蓋。結果，閘極段210(1)的外端234與逃逸區236(1)中的底部邊界216B對齊。相對於Y軸，閘極段210(1)的外端234比閘極段212B(1)、210(2)及212B(2)的外端234更遠離中央區域209延伸。在一些實施例（未示出）中，相對於Y軸，閘極段210(2)延伸超出底部邊界216B進入相鄰的單元區域（未示出）。在一些實施例中，因為閘極段210(1)的外端234與底部邊界216B對齊，所以將閘極段210(1)的外端234描述為可逃逸類型的外端234。
相對於X軸，逃逸區230不與逃逸區236(1)對齊。逃逸區230及236(1)位於填充單元區域202A的中線250的相對側，後者平行於Y軸。因此，逃逸區230及236(1)的位置代表填充單元區域202A相對於中線250的不對稱態樣。在一些實施例中，中線250代表旋轉軸，且填充單元區域202A圍繞中線250旋轉180度。
在第2A圖中，CG形狀222(1)及222(2)為共線的。相對於Y軸，CG形狀222(1)及222(2)位於共線AR 208P(1)及208P(2)與共線AR 208N(1)及208N(2)之間的間隙中。在一些實施例中，將相對於Y軸，共線AR 208P(1)及208P(2)與共線AR 208N(1)及208N(2)之間的間隙描述為P/N間隙。在一些實施例中，CG形狀222(1)及222(2)與P/N間隙的PN中線同軸。在此類實施例中，將CG形狀222(1)及222(2)描述為PN-中線-局部形狀。
CG形狀222(1)覆蓋閘極段212B(1)的內端238，且CG形狀218(4)覆蓋閘極段210(2)及212B(2)的內端238。作為CG形狀222(1)的結果，閘極段212B(1)及212T(1)的內端238由相對於Y軸的閘極間隙243隔開。閘極段212B(1)及212T(1)在填充單元區域102的中央區域209中為分開的，即不連續的。由於CG形狀222(2)，閘極段212B(2)及212T(2)的內端238由閘極間隙243隔開。閘極段212B(2)及212T(2)在中央區域209中為分開的，即不連續的。相對於Y軸，區域206L及206R中的每一者均具有在中央區域209中分開的，即不連續的閘極段。因此，在一些實施例中，將區域206L及206R中的每一者均描述為中央切割的閘極區域。
根據另一種方法的填充單元區域為填充單元區域202A的對應物。相對於Y軸，根據另一種方法的填充單元區域中的所有閘極段由閘極間隙隔開，即在填充單元區域的中央區域中沒有一個閘極段為連續的，這阻礙了可佈線性。相對於Y軸，根據另一種方法的填充單元區域中的閘極段的所有端部從填充單元區域的中央區域延伸相同的距離。相比之下，相對於Y軸，閘極段210(1)的外端234比閘極段212B(1)、210(2) 及 212B(2)的外端234遠離中央區域209延伸得更遠，這有利於可佈線性。相比之下，填充單元區域202A的閘極段210(1)及210(2)在中央區域209中為連續的，與根據其他方法的填充單元區域相比，這有利於可佈線性。此外，相比之下，閘極段210(2)的可逃逸型外端228及/或閘極段210(1)的可逃逸型外端234可延伸到對應的相鄰單元區域（未示出）中，與根據另一種方法的填充單元區域相比，這有利於可佈線性。
在一些實施例中，閘極段的實例，例如閘極段212T(1)、212B(1)、212T(2)及/或212B(2)由隔離虛設閘極(isolation dummy gat, IDG)（未示出）代替。諸如由隔離虛設閘極圖案（未示出）創建的隔離虛設閘極為包括一或多種介電材料且用作電隔離結構的介電結構。因此，隔離虛設閘極並非導電結構，因此不能用作例如主動電晶體的閘極電極。在一些實施例中，將隔離虛設閘極稱為介電閘極結構。在一些實施例中，隔離虛設閘極為包括在擴散邊緣上連續多晶矽(continuous poly on diffusion edge，CPODE)佈局方案中的結構的實例。在一些實施例中，CPODE為擴散邊緣上連續多晶矽的首字母縮寫詞。在一些實施例中，CPODE為在氧化物界定邊緣上連續多晶矽的首字母縮寫詞。在一些實施例中，隔離虛設閘極基於閘極結構作為前驅物(precursor)。在一些實施例中，藉由首先形成閘極結構（例如，虛設閘極結構）、犧牲/移除（例如，蝕刻）閘極結構以形成溝槽、（任選地）移除先前位於閘極結構下方的基板的部分以加深溝槽，且隨後用一或多種介電材料填充溝槽，使得所得電隔離結構即隔離虛設閘極的實體尺寸與被犧牲的前驅物的尺寸相似，即閘極結構或閘極結構與部分基板的組合。
第2B圖為根據一些實施例的填充單元區域202B的佈局圖。
填充單元區域202B類似於第2A圖的單元區域202A。與填充單元區域202A一樣，與根據其他方法的填充單元區域相比，填充單元區域202B類似地有利於可佈線性。第2B圖的討論將集中於填充單元區域202B與第2A圖的填充單元區域202A相比的差異。
填充單元區域202B包括CG形狀218(5)及218(6)，而非第2A圖的填充單元區域202A的對應CG形狀218(3)及218(4)。CG形狀218(5)覆蓋閘極段212B(1)及210(3)的外端234。填充單元區202B的閘極段210(3)及210(2)對應於填充單元區202A的閘極段210(1)及210(2)。CG形狀218(5)覆蓋閘極段212B(2)的外端234。由於CG形狀218(5)與218(6)之間的閘極間隙，沒有CG形狀覆蓋閘極段的外端 234。
由於CG形狀218(5)與218(6)之間的對應CG間隙244(1)，閘極段210(4)的外端234沒有被CG形狀覆蓋。結果，閘極段210(4)的外端234與逃逸區236(2)中的底部邊界216B對齊。相對於Y軸，閘極段210(4)的外端234比閘極段212B(1)、210(3)及212B(2)的外端234更遠離中央區域209延伸。在一些實施例（未示出）中，相對於Y軸，閘極段210(4)延伸超出底部邊界216B進入相鄰的單元區域（未示出）。在此類實施例中，因為閘極段210(4)的外端234與底部邊界216B對齊，所以將閘極段210(4)的外端234描述為可逃逸類型的外端234。
相對於X軸，逃逸區230與逃逸區236(2)對齊。逃逸區230及236(2)位於填充單元區域202A的中線250的同一側。因此，逃逸區230及236(2)的位置代表填充單元區域202A相對於中線250的不對稱態樣。在一些實施例中，中線250代表旋轉軸，且填充單元區域202B圍繞中線250旋轉180度。
第2C圖為根據一些實施例的填充單元區域202C的佈局圖。
填充單元區域202C類似於第2A圖的單元區域202A。與填充單元區域202A一樣，與根據其他方法的填充單元區域相比，填充單元區域202C類似地有利於可佈線性。第2C圖的討論將集中於填充單元區域202C與第2A圖的填充單元區域202A相比的差異。
填充單元區域202C包括：共線AR 208P(3)及208P(4)，而非第2A圖的填充單元區域202A的對應共線AR 208P(1)及208P(2)；及共線AR 208N(3)及20NP(4)，而非第2A圖的填充單元區域202A的對應共線AR 208N(1)及208N(2)。
AR 208P(3)及208P(4)由AR間隙242C分開。AR 208N(3)及208N(4)被AR間隙242C分開。在一些實施例中，AR間隙242C的大小約為CPP的整數倍。在第2C圖中，AR間隙242C的大小約為2.0 CPP。在一些實施例中，AR間隙242C具有不同於約2.0 CPP的尺寸。
第2D圖為根據一些實施例的填充單元區域202D的佈局圖。
填充單元區域202D類似於第2A圖的單元區域202A。與填充單元區域202A一樣，與根據其他方法的填充單元區域相比，填充單元區域202D類似地有利於可佈線性。第2D圖的討論將集中於填充單元區域202D與第2A圖的填充單元區域202A相比的差異。
填充單元區域202D包括：AR 208P(5)，而非第2A圖的填充單元區域202A的AR 208P(1)；AR 208N(5)，而非第2A圖的填充單元區域202A的AR 208N(2)。
AR 208P(5)及208P(2)由AR間隙242D隔開。AR 208N(1)及208N(5)由AR間隙242D隔開。在一些實施例中，AR間隙242D的大小約為CPP的整數倍。在第2D圖中，AR間隙242D的大小約為1.5 CPP。在一些實施例中，AR間隙242D具有不同於約1.5 CPP的尺寸。
相對於X軸，AR 208P(5)與208P(2)之間的間隙242D的位置以及AR 208N(1)與208N(5)之間的間隙242D的位置表示填充單元區域202D相對於中線 250的另一個不對稱態樣。在一些實施例中，中線250代表旋轉軸，且填充單元區域202D圍繞中線250旋轉180度。
第2E圖為根據一些實施例的填充單元區域202E的佈局圖。
填充單元區域202E類似於第2D圖的單元區域202D以及第2A圖的單元區域202A。與填充單元區域202D及202A一樣，與根據其他方法的填充單元區域相比，填充單元區域202E類似地有利於可佈線性。第2E圖的討論將集中於填充單元區域202E與第2D圖的填充單元區域202D以及與第2A圖的填充單元區域202A相比的差異。
填充單元區域202E包括：填充單元區域202A的AR 208P(1)，而非AR 208P(5)；AR 208P(6)，而非填充單元區域202D及202A的AR 208P(1)；
AR 208N(6)，而非填充單元區域202D及202A的AR 208N(1)；及填充單元區域202A的AR 208N(1)，而非填充單元區域202D的AR 208N(5)。
AR 208P(1)及208P(6)由AR間隙242E隔開。AR 208N(6)及208N(1)由第2D圖的AR間隙242D隔開。在一些實施例中，AR間隙242E的大小約為CPP的整數倍。在第2E圖中，AR間隙242E的大小約為1.5 CPP。在一些實施例中，AR間隙242E具有不同於約1.5 CPP的尺寸。在一些實施例中，AR間隙242E具有與填充單元區域202D的AR間隙242D相同的尺寸。
相對於X軸，AR 208P(1)與208P(6)之間的間隙242E的位置以及AR 208N(6)與208N(1)之間的間隙242E的位置表示填充單元區域202E相對於中線250的另一個不對稱態樣。在一些實施例中，中線250代表旋轉軸，且填充單元區域202E圍繞中線250旋轉180度。
第2F圖為根據一些實施例的填充單元區域202F的佈局圖。
填充單元區域202F類似於第2C圖的單元區域202C。與填充單元區域202C一樣，與根據其他方法的填充單元區域相比，填充單元區域202F類似地有利於可佈線性。第2F圖的討論將集中於填充單元區域202F與第2C圖的填充單元區域202C相比的差異。
填充單元區域202F包括：AR 208P(7)，而非填充單元區域202C的共線AR 208P(3)及208P(4)；及AR 208N(7)，而非填充單元區域202C的共線AR 208N(3)及208N(4)。相對於X軸，AR 208P(7)及208N(7)中的每一者從左邊界216L到右邊界216R連續地延伸穿過填充單元區域202F。
第3A-3B圖為根據一些實施例的包括在半導體裝置中的填充單元區域的對應橫截面圖302A-302B。
特定言之，第3A圖至第3B圖為基於第2A圖的填充單元區域202A的半導體裝置的填充單元區域的橫截面圖。第3A圖至第3B圖假設PMOS AR在N井中的互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)技術的背景。第3A圖至第3B圖對應於第2A圖的剖面線3A-3A’及3B-3B’。為了說明的簡單，第3A圖至第3B圖進一步假設fin-FET架構，其中每個AR由兩個鰭片表示，即AR 208P(1)由P型鰭片358P的X個實例表示，AR 208N(1)由N型鰭片358N的X個實例表示，其中 X=2。在其他實施例中，X為除3之外的正整數。在一些實施例中，與AR 208N(1)的鰭片358N的數量相比，AR 208P(1)具有不同數量的鰭片358P。
第3A圖至第3B圖中的每一者包括：P型基板354；基板354中的N井356；相對於Z軸部分位於N井356中的P型鰭片358P；相對於Z軸部分位於基板354中的N型鰭片358N；抵靠N井356中的鰭片358P的第一閘極絕緣體360；以及鰭片358P及358N上的第二閘極絕緣體362、第一閘極絕緣體360、N井356及P基板354。
在第3A圖至第3B圖的每一者中，填充單元區域還包括位於第二閘極絕緣體362上的閘極段312T(1)及312B(1)；及M_1st層中的M_1st導電段364(1)及364(2)。M_1st段364(1)及364(2)對應於在第2A圖的背景中討論的第一及第二M_1st段。相對於Y軸，M_1st段364(1)與364(2)之間的區域366另外可用於佈線。
在一些實施例中，P型基板包括矽、矽鍺(SiGe)、砷化鎵或其他適合的半導體材料。使用對應於本文所述佈局圖中的一或多個主動區的一或多個遮罩，在P型基板中或上方形成鰭片。第二閘極絕緣層沉積在P型基板等上方等等。包含第二閘極絕緣層的示例材料包括但不限於高k介電層、界面層及/或其組合。在一些實施例中，第二閘極介電材料層藉由原子層沉積(atomic layer deposition, ALD)或其他適合的技術沉積在P型基板上方。包含閘極線的示例材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他適合的導電材料。
在第3A圖中，由於第2A圖的對應CG形狀218(1)、222(1)及218(2)的影響，區域324(1)、326(1)及324(2)沒有被閘極段312T(1)和312B(1)佔據。在一些實施例中，將區域324(1)、326(1)及324(2)描述為CG形狀218(1)、222(1)及218(2)的重影。在一些實施例中，將區域324(1)、326(1)及324(2)稱為CG重影(CG ghost, CGG) 324(1)、326(1)及324(2)。相對於Y軸：閘極段312T(1)的外端328與基準線346對齊；閘極段312B(1)的外端334與基準線348對齊。
在第3B圖中，由於第2A圖的對應CG形狀218(4)的影響，區域324(4)未被閘極段310(2)佔據。在一些實施例中，區域324(4)被稱為CGG 324(4)。相對於Y軸，閘極段310(2)的外端334與基準線348對齊。由於第2A圖中閘極段210(2)的外端228上沒有CG圖案，第3B圖中的閘極段310(2)的外端328與填充單元區域的頂部邊界316T對齊。
第4A圖為根據一些實施例的填充單元區域403A的佈局圖。
填充單元區域403A類似於第2A圖的單元區域202A。與填充單元區域202A一樣，與根據其他方法的填充單元區域相比，填充單元區域403A類似地有利於可佈線性。第4A圖的討論將集中於填充單元區域403A與第2A圖的填充單元區域202A相比的差異。
與填充單元區域202A相比，填充單元區域403A的尺寸相對於X軸擴大。實際上，填充單元區域403A包括填充單元區域202A加上一對附加的二單元組414(3)及414(4)。結果，中央切割閘極區域406L(1)及406R(1)比填充單元區202A的對應中央切割閘極區域206L及206R更寬（相對於X軸）。二單元組413(3)包括共線的閘極段412T(3)及412B(3)。二單元組413(4)包括共線的閘極段412T(4)及412B(4)。
一般而言，第2A圖的填充單元區域202A藉由將成對的二單元組逐漸添加到單元區域202A的左邊界216L及右邊界216R逐漸地相對於X軸擴大尺寸。
第4B圖為根據一些實施例的填充單元區域403B(1)的佈局圖。
填充單元區域403B(1)類似於第4A圖的填充單元區域403A。與填充單元區域403A一樣，與根據其他方法的填充單元區域相比，填充單元區域403B(1)類似地有利於可佈線性。第4B圖的討論將集中於填充單元區域403B(1)與第4A圖的填充單元區域403A相比的差異。
與填充單元區域403A相比，填充單元區域403B(1)的尺寸相對於X軸擴大。實際上，填充單元區域403B(1)包括填充單元區域403A加上三對附加二單元組，即一對二單元組414(5)及414(6)、一對二單元組414(7)及414(8) , 及一對二單元組414(9)及414(1)。結果，中央切割閘極區域406L(2)及406R(2)比填充單元區域403A的對應的中央切割閘極區域406L(1)及406R(1)更寬（相對於X軸）。
二單元組413(5)包括共線的閘極段412T(5)及412B(5)。二單元組413(6)包括共線的閘極段412T(6)及412B(6)。二單元組413(7)包括共線的閘極段412T(7)及412B(7)。二單元組413(8)包括共線的閘極段412T(8)及412B(8)。二單元組413(9)包括共線的閘極段412T(9)及412B(9)。二單元組413(10)包括共線的閘極段412T(10)及412B(10)。
第4C圖為根據一些實施例的半導體裝置470C的佈局圖。
第4C圖提供在更大的半導體裝置即470C的背景中使用第4B圖的填充單元區域403B(1)的實例。半導體裝置470C包括填充單元區域403B(2)及403B(3)以及反向單元區域472(1)及472(2)。填充單元區域403B(2)及403B(3)表示填充單元區域403B(1)的實例。
第4D圖為根據一些實施例的半導體裝置470D的佈局圖。
第4D圖提供在更大的半導體裝置即470D的背景中使用第4B圖的填充單元區域403B(1)的實例。半導體裝置470D包括填充單元區域403B(4)、403B(5)、403B(6)及403B(7)以及掃描D正反同步器(scan D flip-flop synchronizer, SDFSYNC)單元區域474(1)及474(2)。填充單元區域403B(4)、403B(5)、403B(6)及403B(7)表示填充單元區域403B(1)的實例。相對於Y軸：填充單元區域403B(4)及403B(5)彼此堆疊；及填充單元區域403B(6)及403B(7)彼此堆疊。
第4E圖為根據一些實施例的半導體裝置470E的佈局圖。
第4E圖提供在更大的半導體裝置即470E的背景中使用第4B圖的填充單元區域403B(1)的實例。半導體裝置470E包括填充單元區域403B(8)-403B(17)，每個填充單元區域為第4B圖的填充單元區域403B(1)的一個實例。在一些實施例中，填充單元區域403B(8)-403B(17)中的每一者為第4A圖的填充單元區域403A的實例。在一些實施例中，填充單元區域403B(8)-403B(17)中的每一者為第2A圖的填充單元區域202A、第2B圖的填充單元區域202B、第2C圖的填充單元區域202C、第2D圖的填充單元區域202D 、第2E圖的填充單元區域202E等的實例。在一些實施例中，填充單元區域403B(8)-403B(17)並非全部相同，而係對應於本文揭示案的填充單元區域的各種組合等。
相對於Y軸：填充單元區域403B(8)及403B(9)彼此堆疊；填充單元區域403B(10)及403B(11)彼此堆疊；填充單元區域403B(12)及403B(13)彼此堆疊；填充單元區域403B(14)及403B(15)彼此堆疊；及填充單元區域403B(16)及403B(17)彼此堆疊。
第5A圖為根據一些實施例的製造半導體裝置的方法的流程圖500A。
根據一些實施例，流程圖500A的方法為可實施的，例如，使用EDA系統600（第6圖，下文討論）及IC製造系統700（第7圖，下文討論）。可根據流程圖500A的方法製造的半導體裝置的實例包括第1圖的半導體裝置、基於本文揭示的佈局圖的半導體裝置等。
在第5A圖中，流程圖500A的方法包括方塊502-504。在方塊502，產生佈局圖，其中包括本文揭示的一或多個佈局圖等。根據一些實施例，方塊502為可實現的，例如，使用EDA系統600（第6圖，下文討論）。從方塊502開始，流程進行到方塊504。
在方塊504處，基於佈局圖，(A)進行一或多個微影曝光或(b)製造一或多個半導體遮罩或(C)製造半導體裝置層中的一或多個部件中的至少一者。參見下文第8圖中對IC製造系統800的討論。
第5B圖為根據一些實施例的製造半導體裝置的方法500B。
根據一些實施例，流程圖500B的方法為可實施的，例如，使用IC製造系統700（第7圖，下文討論）。可根據流程圖500B的方法製造的半導體裝置的實例包括第1圖的半導體裝置、基於本文揭示的佈局圖的半導體裝置等。
方法500B包括方塊512-516。在方塊512，在基板中形成填充單元的主動區(AR)。在一些實施例中，形成AR包括摻雜基板的對應區域。相對於第一方向（例如，平行於X軸），形成AR導致AR中的第一及第二以及第三及第四AR對應地同軸且由位於填充單元區域中央的對應第一及第二AR間隙隔開。基板的實例為第3A圖至第3B圖的基板354。填充單元區域的實例為第2A圖的填充單元區域202A等。主動區的實例包括第2A圖的同軸AR 208P(1)-208P(2)及同軸208N(1)-208N(2)等。AR間隙的實例包括第2A圖中的AR間隙242A等。從方塊512開始，流程進行到方塊514。
在方塊514，填充單元區域的閘極段形成在對應的AR上方。閘極段的實例包括第2A圖的閘極段210(1)-210(2)、212T(1)-212T(2)及212B(1)-212B(2)等。形成閘極段導致閘極段不與填充單元區域內的主動或被動電路電耦接。從方塊515開始，流程進行到方塊516。
關於方塊514，相對於第二方向（例如，平行於Y軸），形成閘極段導致：閘極段的大多數的第一端實質上與沿第一方向延伸的第一基準線對齊，此第一基準線平行且靠近填充單元區域的頂部邊界；閘極段的大多數的第二端實質上與在第一方向（X軸）上延伸且平行且靠近填充單元區域的底部邊界的第二基準線對齊。第一基準線的實例為第2A圖的基準線246等。實質上與第一基準線對齊的閘極段的第一端的第一大多數的實例為第2A圖的閘極段212T(1)、210(1)、212T(2)等的外端228。第二基準線的實例為第2A圖的基準線248等。實質上與第二基準線對齊的閘極段的第二端的第二大多數的實例為第2A圖的閘極段212B(1)、210(2)、212B(2)等的外端234。
關於方塊514，相對於第二方向（例如，平行於Y軸），形成閘極段還導致：閘極段中的第一及第二閘極段連續延伸穿過填充單元區域；及第三及第四以及第五及第六閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開。跨越填充單元區域連續延伸的第一及第二閘極段的實例包括第2A圖的閘極段210(1)及210(2)等。閘極段中的第三及第四以及第五及第六閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開的實例包括二單元組214(1)及214(2)等，其中二單元組214(1)包括同軸閘極段212T(1)及212B(1)，及二單元組214(2)包括同軸閘極段212T(2)及212B(2)。
關於方塊514，相對於第一方向（例如，平行於X軸），形成閘極段還導致第一及第二閘極段在第三及第四閘極段與第五及第六閘極段之間。第一及第二閘極段在第三及第四閘極段與第五及第六閘極段之間的實例包括閘極段210(1)及210(2)在二單元組214(1)與214(2)之間等，其中（再次）二單元組214(1)包括同軸閘極段212T(1)及212B(1)，及（再次）二單元組214(2)包括同軸閘極段212T(2)及212B(2)。
關於方塊514，相對於第二方向（Y軸），形成閘極段還導致：第一閘極段的第一端延伸到頂部邊界；及第二閘極段的第二端延伸至底部邊界。第一閘極段的第一端延伸到頂部邊界的實例為閘極段210(2)的外端228與第2A圖的逃逸區230中的頂部邊界216T對齊等。第二閘極段的第二端延伸至底部邊界的實例為閘極段210(1)的外端234與第2A圖的逃逸區236(1)中的底部邊界216B對齊等。
在方塊516，金屬化段形成/佈線通過填充單元區域。應回想起填充單元區域中的閘極段，例如第2A圖的210(1)-210(2)、212T(1)-212T(2)及212B(1)-212B(2)等，在填充單元區域內沒有與主動或被動電路的電耦接。若填充單元區域以其他方式被主動電路區域或被動電路區域佔據，則填充單元區域上的佈線空間將被電耦接到主動電路區域或被動電路區域中的一或多個閘極段的金屬化段部分或全部消耗。因為填充單元區域的閘極段沒有電耦接到填充單元區域內的主動或被動電路，所以填充單元區域上的佈線空間不會被電耦接到填充單元區域的閘極段的金屬化段消耗，這使得填充單元區域上的佈線空間可用於與其他單元區域相關聯的佈線。
第6圖為根據一些實施例的電子設計自動化(EDA)系統600的方塊圖。
在一些實施例中，EDA系統600包括自動佈局及佈線(automatic placement and routing，APR)系統。在一些實施例中，EDA系統600為包括硬體處理器602及非暫時性電腦可讀儲存媒體604的通用計算設備。除其他外，非暫時性電腦可讀儲存媒體604被編碼，即儲存電腦程式代碼606，即一組可執行指令。硬體處理器602對指令606的執行代表（至少部分地）根據一或多個實施例（下文中提到的程式及/或方法）實施例如第5A圖至第5B圖的方法的部分或全部的EDA工具。除其他外，非暫時性電腦可讀儲存媒體604儲存本文揭示的佈局圖等。
硬體處理器602經由匯流排608電耦接到非暫時性電腦可讀儲存媒體604。硬體處理器602還由匯流排608電耦接到I/O介面610。網路介面612還經由匯流排608電連接到硬體處理器602。網路介面612連接到網路614，使得硬體處理器602及非暫時性電腦可讀儲存媒體604能夠藉由網路614連接到外部元件。硬體處理器602用以執行編碼在非暫時性電腦可讀儲存媒體604中的電腦程式代碼606，以使EDA系統600可用於執行部分或全部所述過程及/或方法。在一或多個實施例中，硬體處理器602為中央處理單元(central processing unit, CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit, ASIC)及/或適合的處理單元。
在一或多個實施例中，非暫時性電腦可讀儲存媒體604為電子、磁性、光學、電磁、紅外線及/或半導體系統（或裝置或設備）。例如，非暫時性電腦可讀儲存媒體604包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、硬磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體604包括光碟唯讀記憶體(compact disk-read only memory, CD-ROM)、光碟讀/寫(compact disk-read/write, CD-R/W)及/或數位視訊光碟(digital video disc, DVD)。
在一或多個實施例中，非暫時性電腦可讀儲存媒體604儲存電腦程式代碼606，此電腦程式代碼用以使EDA系統600（其中這種執行（至少部分地）表示EDA工具）可用於執行部分或全部所述過程及/或方法。在一或多個實施例中，非暫時性電腦可讀儲存媒體604還儲存有助於執行部分或全部所述過程及/或方法的資訊。在一或多個實施例中，非暫時性電腦可讀儲存媒體604儲存標準單元的庫620，包括本文揭示的這些標準單元。
EDA系統600包括I/O介面610。I/O介面610耦接到外部電路。在一或多個實施例中，I/O介面610包括用於將資訊及命令傳送到硬體處理器602的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或遊標方向鍵。
EDA系統600還包括耦接到硬體處理器602的網路介面612。網路介面612允許EDA系統600與網路614通信，一或多個其他電腦系統連接到此網路。網路介面612包括無線網路介面，諸如藍芽(BLUETOOTH)、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻碼分多址(WCDMA)；或有線網路介面，諸如乙太網路(ETHERNET)、通用串行匯流排(USB)或IEEE-1364。在一或多個實施例中，部分或全部提到的程式及/或方法在兩個或多個EDA系統600中實現。
EDA系統600用以經由I/O介面610接收資訊。經由I/O介面610接收的資訊包括指令、資料、設計規則、標準單元庫及/或由硬體處理器602處理的其他參數中的一或多者。資訊經由匯流排608傳送到硬體處理器602。EDA系統600用以經由I/O介面610接收與UI相關的資訊。此資訊作為使用者介面(user interface, UI)618儲存在非暫時性電腦可讀儲存媒體604中。
在一些實施例中，將部分或全部提到的製程及/或方法實現為由處理器執行的獨立軟體應用程式。在一些實施例中，將部分或全部提到的過程及/或方法實現為作為附加軟體應用程式的一部分的軟體應用程式。在一些實施例中，將部分或全部提到的過程及/或方法實現為軟體應用程式的外掛程式。在一些實施例中，將所提及的程式及/或方法中的至少一者實現為作為EDA工具的部分的軟體應用程式。在一些實施例中，將部分或全部提到的過程及/或方法實現為EDA系統600使用的軟體應用程式。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS, Inc.獲得的VIRTUOSO®的工具或其他適合的佈局產生工具來產生包括標準單元的佈局。
在一些實施例中，這些處理被實現為儲存在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內置儲存或記憶體單元，例如，諸如DVD的光碟中的一或多者、 諸如硬碟的磁碟、 諸如ROM、RAM、記憶卡的半導體記憶體等。
第7圖為根據一些實施例的積體電路(IC)製造系統700以及與其相關聯的IC製造流程的方塊圖。
基於第5A圖的方塊502產生的佈局圖，IC製造系統700實施第5A圖的方塊504，其中使用IC製造系統700製造(A)一或多個半導體遮罩或(B)早期半導體積體電路層中的至少一個部件中的至少一者。在一些實施例中，第5B圖的方塊510-514由IC製造系統700實施以執行第5A圖的方塊504。
在第7圖中，IC製造系統700包括在設計、開發及製造中相互交互的實體，諸如設計工作室720、遮罩工作室730及IC製作商/製造商(「fab」)740，及與製造IC裝置760相關的製造週期及/或服務。IC製造系統700中的實體藉由通信網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通信網路為各種不同的網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體交互並向一或多個其他實體提供服務及/或從一或多個其他實體接收服務。在一些實施例中，設計工作室720、遮罩工作室730及IC fab 740中的兩者或更多者由單個更大的公司擁有。在一些實施例中，設計工作室720、遮罩工作室730及IC fab 740中的兩個或更多個共存於共同設施中並使用共用資源。
設計工作室（或設計團隊）720產生IC設計佈局722。IC設計佈局722包括為IC裝置760設計的各種幾何圖案。幾何圖案對應於構成要製造的IC裝置760的各種部件的金屬、氧化物或半導體層的圖案。各層組合形成各種IC特徵。例如，IC設計佈局722的一部分包括各種IC特徵，諸如主動區、閘極電極、源極和汲極、層間互連的金屬線或通孔，以及用於鍵合焊盤的開口，將形成在半導體基板中 (例如矽晶圓)和設置在半導體基板上的各種材料層。設計工作室720實施適當的設計程序以形成IC設計佈局722。設計程序包括邏輯設計、物理設計或佈局及佈線中的一或多者。IC設計佈局722呈現在一或多個具有幾何圖案資訊的資料檔中。例如，IC設計佈局722以GDSII檔案格式或DFII檔案格式表示。
遮罩工作室730包括資料準備732及遮罩製造734。遮罩工作室730使用IC設計佈局722來製造一或多個遮罩以用於根據IC設計佈局722製造IC裝置760的各個層。遮罩工作室730執行遮罩資料準備732，其中將IC設計佈局722轉化為代表性資料檔案(representative data file , 「RDF」)。遮罩資料準備732將RDF提供給遮罩製造734。遮罩製造734包括遮罩寫入器。遮罩寫入器將RDF轉換為基板（諸如遮罩（主遮罩）或半導體晶圓）上的影像。設計佈局由遮罩資料準備732操縱以符合遮罩寫入器的特定特性及/或IC fab 740的要求。在第7圖中，遮罩資料準備732、遮罩製造734及遮罩745被示為單獨的元素。在一些實施例中，遮罩資料準備732及遮罩製造734統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備732包括光學鄰近修正(optical proximity correction, OPC)，其使用微影增強技術來補償影像誤差，諸如可能由繞射、干涉、其他製程效果等引起的那些。OPC調整IC設計佈局722。在一些實施例中，遮罩資料準備732包括進一步的解析度增強技術(resolution enhancement technique, RET)，諸如離軸照明、亞解析度基準特徵、相轉移遮罩、其他適合的技術等或其組合。在一些實施例中，進一步使用反向微影技術( inverse lithography technology, ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備732包括遮罩規則檢查器(mask rule checker, MRC)，其用一組遮罩創建規則檢查已在OPC中進行處理的IC設計佈局，此些遮罩創建規則含有某些幾何及/或連線性限制以確保足夠的餘量，以考慮半導體製造製程中的可變性等。在一些實施例中，MRC修改IC設計佈局以補償遮罩製造734期間的限制，這可撤銷由OPC執行的部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備732包括微影製程檢查(lithography process checking, LPC)，其模擬將由IC fab 740實施以製造IC裝置760的處理。LPC基於IC設計佈局722模擬此處理以製造模擬製造的元件，諸如IC裝置760。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關的參數、與用於製造IC的工具相關的參數及/或製造製程的其他態樣。LPC考慮了各種因素，例如空中影像對比度、聚焦深度(depth of focus, 「DOF」)、遮罩誤差增強因數（mask error enhancement factor, 「MEEF」）、其他適合的因素等或其組合。在一些實施例中，在藉由LPC製造模擬製造的元件之後，若模擬裝置的形狀不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局722。
為了清楚起見，對遮罩資料準備732的上述描述已被簡化。在一些實施例中，遮罩資料準備732包括附加特徵，諸如邏輯操作(logic operation, LOP)以根據製造規則修改IC設計佈局。此外，在遮罩資料準備732期間應用於IC設計佈局722的程序可以各種不同的循序執行。
在遮罩資料準備732之後及遮罩製造734期間，基於修改的IC設計佈局製造遮罩745或遮罩組。在一些實施例中，電子束(electron-beam, e-beam)或多個電子束的機制用於在基於修改的IC設計佈局的遮罩（光遮罩或主遮罩）上形成圖案。遮罩以各種技術形成。在一些實施例中，使用二元技術形成遮罩。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於曝光已塗覆在晶圓上的影像敏感材料層（例如，光阻劑）的輻射束，例如紫外(ultraviolet, UV)束，被不透明區域阻擋且透過透明區域。在一個實例中，二元遮罩包括透明基板（例如，熔融石英）及塗覆在遮罩的不透明區域中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成遮罩。在相轉移遮罩(phase shift mask, PSM)中，遮罩上形成的圖案中的各種特徵用以具有適當的相位差，以提高解析度及成像品質。在各種實例中，相移遮罩為衰減的PSM或交替的PSM。由遮罩製造734產生的遮罩用於多種製程。例如，此類遮罩用於離子注入製程中以在半導體晶圓中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區域，及/或用於其他適合的製程中。
IC fab 740 為一家IC製造企業，包括一或多個製造設施，用於製造各種不同的IC 產品。在一些實施例中，IC fab 740為半導體鑄工廠。例如，可能有一製造設施用於複數個IC產品的前端製造（生產線前端 (FEOL) 製造），而第二製造設施可提供用於IC產品互連及封裝的後端製造（生產線後端 (back-end-of-line, BEOL)製造），而第三製造設施可能會為鑄工廠業務提供其他服務。
IC fab 740 使用由遮罩工作室730製造的遮罩（或多個遮罩）來使用製造工具752製造IC裝置760。因此，IC fab 740至少間接使用 IC設計佈局722來製造IC裝置760。在一些實施例中，半導體晶圓742由IC fab 740使用遮罩（或多個遮罩）製造以形成IC裝置760。半導體晶圓742包括其上形成有材料層的矽基板或其他適合的基板。半導體晶圓進一步包括各種摻雜區、介電特徵、多級互連等中的一或多者（在隨後的製造步驟中形成）。
在一些實施例中，半導體裝置包括填充單元區域，此填充單元區域包括沿第一方向延伸且不與填充單元區域內的主動或被動電路電耦接的閘極段。相對於第一方向：閘極段的大多數的第一端實質上與第一基準線對齊，此第一基準線在垂直於第一方向的第二方向上延伸，第一基準線平行且靠近填充單元區域的頂部邊界；閘極段的大多數的第二端與沿第二方向延伸且平行且靠近填充單元區域的底部邊界的第二基準線對齊；閘極段中的第一及第二閘極段連續地延伸穿過填充單元區域；及第三及第四以及第五及第六閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開。相對於第二方向，第一及第二閘極段位於第三及第四閘極段與第五及第六閘極段之間。同樣相對於第一方向：第一閘極段的第一端延伸至頂部邊界；及第二閘極段的第二端延伸至底部邊界。
在一些實施例中，第一及第二閘極段係相同的。在一些實施例中，相對於第二方向，第七閘極段在第三及第四閘極段與第五及第六閘極段之間，且相對於第一方向：第七閘極段的第一端實質上與第一條基準線對齊；及第七閘極段的第二端實質上與第二基準線對齊。在一些實施例中，相對於第一方向：第一閘極段的第二端實質上與第二基準線對齊；及第二閘極段的第一端實質上與第一基準線對齊。
在一些實施例中，填充單元區還包括沿第二方向延伸的主動區(AR)；相對於第二方向，第一及第二以及第三及第四個AR對應地同軸且由位於填充單元區域中央的對應的第一及第二AR間隙隔開；及其中相對於第二方向：兩個直接相鄰的閘極段之間的距離為≈ 1.0 CPP，其中CPP為距離量測的單位；及第一及第二AR之間的第一AR間隙G1的大小為(≈ 1.5 CPP) ≦ G1；及第三及第四AR之間的第二AR間隙G2的大小為(≈ 1.5 CPP) ≦ G2。
在一些實施例中，第一及第二AR之間的第一AR間隙G1的大小為(≈ 2.0 CPP) ≦ G1；及第三及第四AR之間的第二AR 間隙G2的大小為 (≈ 2.0 CPP) ≦ G2。在一些實施例中，第一及第二AR之間的第一AR間隙G1的大小為(≈ 3.0 CPP) ≦ G1；及第三及第四AR之間的第二AR 間隙G2的大小為 (≈ 3.0 CPP) ≦ G2。在一些實施例中，配置(A)或配置(B)為真；對於配置 (A)，第一閘極段在第一AR間隙上方且第二閘極段在第二AR上方，及第一閘極段在第三AR上方且第二閘極段在第二AR間隙上方；及對於配置(B)，第一閘極段在第一AR上方且第二閘極段在第一AR間隙上方，及第一閘極段在第二AR間隙上方且第二閘極段在第四AR上方。在一些實施例中，配置(A)或配置(B)為真；對於配置(A)，第一閘極段在第一AR間隙上方且第二閘極段在第二AR間隙上方；及對於配置(B)，第二閘極段在第一AR間隙上方且第一閘極段在第二AR間隙上方；相對於第一方向，閘極段中的第七及第八以及第九及第十閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開；相對於第二方向，第一及第二閘極段，第三及第四閘極段以及第五及第六閘極段在第七及第八與第九及第十閘極段之間；第三及第四閘極段對應地在第一及第三AR上方；及第七及第八閘極段對應地在第一及第三AR上方；第五及第六閘極段對應地在第二及第四AR上方；及第九及第十閘極段對應地在第二及第四AR上方。在一些實施例中，第一及第二閘極段中的每一者在第一AR間隙上方；及第一及第二閘極段中的每一者在第二AR間隙上方。在一些實施例中，填充單元區還包括：沿第二方向延伸的主動區(AR)；及其中相對於第二方向，AR段中的第一及第二AR段連續地延伸穿過填充單元區域。
在一些實施例中，填充單元區還包括：沿第二方向延伸的主動區(AR)；相對於第二方向，第一及第二以及第三及第四個AR對應地同軸且由位於填充單元區域中央的對應的第一及第二AR間隙隔開；及其中相對於第二方向：閘極段中的兩個直接相鄰的閘極段之間的距離為≈ 1.0 CPP，其中CPP為距離量測的單位；第一或第二AR中的至少一者向填充單元區域的中央區域延伸且終止於對應的第一端，此第一端與第一及第二閘極段中的對應一者隔開至少對應的AR間隙，此AR間隙具有第一尺寸（第一尺寸AR間隙），第一尺寸≈ 0.5 CPP；及第三或第四AR中的至少一者向填充單元區域的中央區域延伸且終止於對應的第一端，此第一端與第一及第二閘極段中的對應一者隔開至少對應的第一尺寸AR間隙。在一些實施例中，相對於第二方向：第一及第二AR中的每一者的對應第一端與第一及第二閘極段中的對應一者隔開對應的第一尺寸AR間隙；及第三及第四AR中的每一者的對應第一端與第一及第二閘極段中的對應一者隔開對應的第一尺寸AR間隙。
在一些實施例中，填充單元區域（在半導體裝置中）包括：閘極段，在第一方向上延伸且不與填充單元區域內的主動或被動電路的電耦接。相對於第一方向：閘極段的大多數的第一端實質上與第一基準線對齊，第一基準線在垂直於第一方向的第二方向上延伸，第一基準線平行且靠近填充單元區域的頂部邊界；閘極段的大多數的第二端實質上與第二基準線對齊，此第二基準線在第二方向上延伸且平行且靠近填充單元區域的底部邊界；閘極段中的第一及第二閘極段連續地延伸穿過填充單元區域；及第三及第四以及第五及第六閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開。相對於第二方向，第一及第二閘極段位於第三及第四閘極段與第五及第六閘極段之間。同樣相對於第一方向：第一閘極段的第一端延伸到頂部邊界；及第二閘極段的第二端延伸至底部邊界。除了第一至第六閘極段之外的至少另外四個閘極段被佈置成成對的閘極段二單元組，每個二單元組的閘極段成員同軸且由相對於第一方向的對應閘極間隙隔開。同樣相對於第二方向，第一及第二閘極段、第三及第四閘極段以及第五及第六閘極段在每對二單元組之間。
在一些實施例中，每個閘極段二單元組包括上閘極段及下閘極段；每對二單元組包括左二單元組及右二單元組；第三閘極段及每個左閘極段二單元組的每個上閘極段在第一AR上方；第四閘極段及每個左閘極段二單元組的每個下閘極段在第三AR上方；第五閘極段及每個右閘極段二單元組的每個上閘極段在第二AR上方；及第六閘極段及每個右閘極段二單元組的每個下閘極段在第四AR上方。
在一些實施例中，（形成半導體裝置的填充單元區域的）方法包括形成包括基板的摻雜區的主動區(AR)，此AR沿第一方向延伸；及相對於第一方向，形成AR導致AR中的第一及第二以及第三及第四AR對應地同軸且由位於填充單元區域中央的對應的第一及第二AR間隙隔開。此方法還包括形成在垂直於第一方向的第二方向上延伸的閘極段，此形成閘極段導致閘極段不與填充單元區域內的主動或被動電路電耦接，且相對於第二方向：閘極段的大多數的第一端實質上與沿第一方向延伸的第一基準線對齊，此第一基準線平行且靠近填充單元區域的頂部邊界；閘極段的大多數的第二端與沿第一方向延伸且平行且靠近填充單元區域的底部邊界的第二基準線對齊；閘極段中的第一及第二閘極段連續地延伸穿過填充單元區域；及第三及第四以及第五及第六閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開。相對於第一方向，第一及第二閘極段在第三及第四閘極段與第五及第六閘極段之間。相對於第二方向：第一閘極段的第一端延伸到頂部邊界；第二閘極段的第二端延伸到底部邊界。
在一些實施例中，此形成閘極段還導致第一及第二閘極段相同。在一些實施例中，此形成閘極段導致：相對於第一方向，閘極段中的第七個閘極段在第三及第四閘極段與第五及第六閘極段之間；及相對於第二方向，第七閘極段的第一端實質上與第一基準線對齊，及第七閘極段的第二端實質上與第二基準線對齊。在一些實施例中，此形成閘極段還導致，相對於第二方向：第一閘極段的第二端實質上與第二基準線對齊；及第二閘極段的第一端實質上與第一基準線對齊。
在一些實施例中，此形成閘極段導致，相對於第一方向，閘極段中的兩個直接相鄰的閘極段之間的距離為≈ 1.0 CPP，其中CPP為距離量測的單位；及此形成AR還導致在第一及第二AR之間的第一AR間隙 G1的大小為(≈ 1.5 CPP) ≦ G1，且在第三及第四AR之間的第二AR間隙G2的大小為 (≈ 1.5 CPP) ≦ G2。
在一些實施例中，形成閘極段導致配置(A)或配置(B)為真；對於配置 (A)，第一閘極段在第一AR間隙上方且第二閘極段在第二AR上方，及第一閘極段在第三AR上方且第二閘極段在第二AR間隙上方；及對於配置(B)，第一閘極段在第一AR上方且第二閘極段在第一AR間隙上方；及第一閘極段在第二AR間隙上方且第二閘極段在第四AR上方。在一些實施例中，配置(A)或配置(B)為真；對於配置(A)，第一閘極段在第一AR間隙上方且第二閘極段在第二AR間隙上方；及對於配置(B)，第二閘極段在第一AR間隙上方且第一閘極段在第二AR間隙上方；及此形成閘極段導致，相對於第二方向，閘極段中的第七及第八以及第九及第十個閘極段對應地同軸且由位於填充單元區域中央的對應閘極間隙隔開，相對於第一方向，第一及第二閘極段，第三及第四閘極段以及第五及第六閘極段在第七及第八與第九及第十閘極段之間；第三及第四以及第七及第八閘極段對應地在第一及第三AR上方；及第五及第六以及第九及第十閘極段對應地在第二及第四AR上方。
在一些實施例中，此形成AR還導致：第一與第二AR之間的第一AR間隙G1的大小為(≈ 2.0 CPP) ≦ G1；及第三與第四AR之間的第二AR間隙G2的大小為(≈ 2.0 CPP) ≦ G2。在一些實施例中，此形成AR還導致：第一與第二AR之間的第一AR間隙G1的大小為(≈ 3.0 CPP) ≦ G1；及第三與第四AR之間的第二AR間隙G2的大小為(≈ 3.0 CPP) ≦ G2。
熟習此項技術者將容易地看出，所揭示的實施例中的一或多者實現了上述優點中的一或多者。在閱讀前述說明書之後，熟習此項技術者將能夠影響本文廣泛揭示的各種改變、等效物的替換及各種其他實施例。因此，在此授予的保護旨在僅受所附發明申請專利範圍及其等效物中含有的界定的限制。
3A:剖面線 3A':剖面線 3B:剖面線 3B':剖面線 100:半導體裝置 100A:半導體裝置 102:填充單元區域 104:區域 106L:區域 106R:區域 202A:填充單元區域/緩衝單元區 202B:填充單元區域 202C:填充單元區域 202D:填充單元區域 202E:填充單元區域 202F:填充單元區域 204:區域 206L:中央切割閘極區 206R:中央切割閘極區 208N(1):主動區 208N(2):主動區 208N(3):主動區 208N(4):主動區 208N(5):主動區 208N(6):主動區 208N(7):主動區 208P(1):主動區 208P(2):主動區 208P(3):主動區 208P(4):主動區 208P(5):主動區 208P(6):主動區 208P(7):主動區 209:中央區域 210(1):閘極段 210(2):閘極段 210(3):閘極段 210(4):閘極段 212B(1):閘極段 212B(2):閘極段 212T(1):閘極段 212T(2):閘極段 214(1):二單元組 214(2):二單元組 216B:底部邊界 216L:左邊界 216R:右邊界 216T:頂部邊界 218(1):切割閘極形狀 218(2):切割閘極形狀 218(3):切割閘極形狀 218(4):切割閘極形狀 218(5):切割閘極形狀 218(6):切割閘極形狀 222(1):切割閘極形狀 222(2):切割閘極形狀 228:外端 230:逃逸區 234:外端 236(1):逃逸區 236(2):逃逸區 238:內端 240:距離 242A:主動區間隙 242C:主動區間隙 242D:主動區間隙 242E:主動區間隙 243:閘極間隙 244(1):切割閘極間隙 244(2):切割閘極間隙 246:基準線 248:基準線 250:中線 302A:橫截面圖 302B:橫截面圖 310(2):閘極段 312B(1):閘極段 312T(1):閘極段 316B:底部邊界 316T:頂部邊界 324(1):區域 324(2):區域 324(3):區域 324(4):區域 326(1):區域 328:外端 334:外端 346:基準線 348:基準線 354:P型基板 356:N井 358N:N型鰭片 358P:P型鰭片 360:N型鰭片/第一閘極絕緣體 362:第二閘極絕緣體 364(1):第一金屬化層導電段 364(2):第一金屬化層導電段 366:區域 403A:填充單元區域 403B(1):填充單元區域 403B(2):填充單元區域 403B(3):填充單元區域 403B(4):填充單元區域 403B(5):填充單元區域 403B(6):填充單元區域 403B(7):填充單元區域 403B(8):填充單元區域 403B(9):填充單元區域 403B(10):填充單元區域 403B(11):填充單元區域 403B(12):填充單元區域 403B(13):填充單元區域 403B(14):填充單元區域 403B(15):填充單元區域 403B(16):填充單元區域 403B(17):填充單元區域 406L(1):中央切割閘極區 406L(2):中央切割閘極區域 406R(1):中央切割閘極區 406R(2):中央切割閘極區域 412B(1):閘極段 412B(2):閘極段 412B(3):閘極段 412B(4):閘極段 412B(5):閘極段 412B(6):閘極段 412B(7):閘極段 412B(8):閘極段 412B(9):閘極段 412B(10):閘極段 412T(1):閘極段 412T(2):閘極段 412T(3):閘極段 412T(4):閘極段 412T(5):閘極段 412T(6):閘極段 412T(7):閘極段 412T(8):閘極段 412T(9):閘極段 412T(10):閘極段 413(3):二單元組 413(4):二單元組 413(5):二單元組 413(6):二單元組 413(7):二單元組 413(8):二單元組 413(9):二單元組 413(10):二單元組 414(1):二單元組 414(2):二單元組 414(3):二單元組 414(4):二單元組 414(5):二單元組 414(6):二單元組 414(7):二單元組 414(8):二單元組 414(9):二單元組 414(10):二單元組 470C:半導體裝置 470D:半導體裝置 470E:半導體裝置 472(1):反向單元區域 472(2):反向單元區域 474(1):掃描D正反同步器單元區域 474(2):掃描D正反同步器單元區域 500A:流程圖 500B:方法/流程圖 502:方塊 504:方塊 512:方塊 514:方塊 516:方塊 600:電子設計自動化系統 602:硬體處理器 604:非暫時性電腦可讀儲存媒體 606:電腦程式代碼,指令 607:包括標準單元的庫 608:匯流排 609:電路圖 610:I/O介面 611:佈局圖 612:網路介面 614:網路 620:庫 642:使用者介面 700:積體電路製造系統 720:設計工作室 722:積體電路設計佈局 730:遮罩工作室 732:遮罩資料準備 734:遮罩製造 740:積體電路製作商/製造商 742:半導體晶圓 744:遮罩製造 745:遮罩 750:製造商 753:晶圓 760:積體電路元件 CGG:切割閘極重影 VDD:第一基準電壓 VSS:第二基準電壓 252:距離
一或多個實施例在隨附圖式的圖中以實例而非限制的方式示出，其中具有相同元件符號的元件自始至終表示相同的元件。除非另有說明，否則隨附圖式不按比例繪製。 第1圖為根據一些實施例的半導體裝置的方塊圖。 第2A圖至第2F圖為根據一些實施例的佈局圖。 第3A圖至第3B圖為根據一些實施例的橫截面圖。 第4A圖至第4E圖為根據一些實施例的佈局圖。 第5A圖為根據一些實施例的製造半導體裝置的方法的流程圖。 第5B圖為根據一些實施例的製造半導體裝置的方法。 第6圖為根據一些實施例的電子設計自動化(electronic design automation, EDA)系統的方塊圖。 第7圖為根據一些實施例的積體電路(IC)製造系統以及與其相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
3A:剖面線
3A':剖面線
3B:剖面線
3B':剖面線
202A:填充單元區域/緩衝單元區
204:區域
206L:中央切割閘極區
206R:中央切割閘極區
208N(1):主動區
208N(2):主動區
208P(1):主動區
208P(2):主動區
209:中央區域
210(1):閘極段
210(2):閘極段
212B(1):閘極段
212B(2):閘極段
212T(1):閘極段
212T(2):閘極段
214(1):二單元組
214(2):二單元組
216B:底部邊界
216L:左邊界
216R:右邊界
216T:頂部邊界
218(1):切割閘極形狀
218(2):切割閘極形狀
218(3):切割閘極形狀
218(4):切割閘極形狀
222(1):切割閘極形狀
222(2):切割閘極形狀
228:外端
230:逃逸區
234:外端
236(1):逃逸區
238:內端
240:距離
242A:主動區間隙
243:閘極間隙
244(1):切割閘極間隙
244(2):切割閘極間隙
246:基準線
250:中線
248:基準線
252:距離

Claims (20)

  1. 一種半導體裝置中的填充單元區域，該填充單元區域包含： 多個閘極段，其沿一第一方向延伸且不與該填充單元區域內的主動或被動電路電耦接； 相對於該第一方向： 該些閘極段的大多數的第一端實質上與一第一基準線對齊，該第一基準線在垂直於該第一方向的一第二方向上延伸，該第一基準線平行且靠近該填充單元區域的一頂部邊界； 該些閘極段的大多數的第二端實質上與一第二基準線對齊，該第二基準線在該第二方向上延伸且平行且靠近該填充單元區域的一底部邊界； 該些閘極段中的一第一閘極段及一第二閘極段連續地延伸穿過該填充單元區域；及 該些閘極段中的一第三閘極段及一第四閘極段與一第五閘極段及一第六閘極段對應地同軸且由位於該填充單元區域中央的對應閘極間隙隔開； 相對於該第二方向，該第一閘極段及該第二閘極段位於該第三閘極段及該第四閘極段與該第五閘極段及該第六閘極段之間；及 相對於該第一方向： 該第一閘極段的一第一端延伸至該頂部邊界；及 該第二閘極段的一第二端延伸至該底部邊界。
  2. 如請求項1所述之填充單元區域，其中： 該第一閘極段及該第二閘極段係相同的。
  3. 如請求項2所述之填充單元區域，其中： 相對於該第二方向，該些閘極段中的一第七閘極段位於該第三閘極段及該第四閘極段與該第五閘極段及該第六閘極段之間；及 相對於該第一方向： 該第七閘極段的一第一端實質上與該第一基準線對齊；及 該第七閘極段的一第二端實質上與該第二基準線對齊。
  4. 如請求項1所述之填充單元區域，其中： 相對於該第一方向： 該第一閘極段的一第二端實質上與該第二基準線對齊；及 該第二閘極段的一第一端實質上與該第一基準線對齊。
  5. 如請求項1所述之填充單元區域，還包含： 多個主動區，其沿該第二方向延伸； 相對於該第二方向，該些主動區中的一第一主動區及一第二主動區以及一第三主動區及一第四主動區對應地同軸且由位於該填充單元區域中央的對應一第一主動區間隙及一第二主動區間隙隔開；及 其中： 相對於該第二方向： 該些閘極段中的兩個直接相鄰的閘極段之間的一距離為≈1.0 接觸多晶間距，其中接觸多晶間距為距離量測的一單位； 該第一主動區與該第二主動區之間的該第一主動區間隙G1的一大小為(≈ 1.5 接觸多晶間距) ≦ G1；及 該第三主動區與該第四主動區之間的該第二主動區間隙G2的一大小為(≈ 1.5 接觸多晶間距) ≦ G2。
  6. 如請求項5所述之填充單元區域，其中： 該第一主動區與該第二主動區之間的該第一主動區間隙G1的該大小為(≈ 2.0 接觸多晶間距) ≦ G1；及 該第三主動區與該第四主動區之間的該第二主動區間隙G2的該大小為(≈ 2.0 接觸多晶間距) ≦ G2。
  7. 如請求項6所述之填充單元區域，其中： 該些第一與第二主動區之間的該第一主動區間隙G1的該大小為(≈ 3.0 接觸多晶間距) ≦ G1；及 該些第三與第四主動區之間的該第二主動區間隙G2的該大小為(≈ 3.0 接觸多晶間距) ≦ G2。
  8. 如請求項5所述之填充單元區域，其中： 一配置(A)或一配置(B)為真； 對於該配置(A)： 該第一閘極段在該第一主動區間隙上方，且該第二閘極段在該第二主動區上方；及 該第一閘極段在該第三主動區上方，且該第二閘極段在該第二主動區間隙上方；及 對於該配置(B)： 該第一閘極段在該第一主動區上方，且該第二閘極段在該第一主動區間隙上方；及 該第一閘極段在該第二主動區間隙上方，且該第二閘極段在該第四主動區上方。
  9. 如請求項5所述之填充單元區域，其中： 一配置(A)或一配置(B)為真； 對於該配置(A)： 該第一閘極段在該第一主動區間隙上方；及 該第二閘極段在該第二主動區間隙上方；及 對於該配置(B)： 該第二閘極段在該第一主動區間隙上方；及 該第一閘極段在該第二主動區間隙上方； 相對於該第一方向，該些閘極段中的該第七閘極段及該第八閘極段以及該第九閘極段及該第十閘極段對應地同軸且由位於該填充單元區域中央的對應閘極間隙隔開。 相對於該第二方向，該第一閘極段及該第二閘極段，該第三閘極段及該第四閘極段以及該第五閘極段及該第六閘極段在該第七閘極段及該第八閘極段與該第九閘極段及該第十閘極段之間； 該第三閘極段及該第四閘極段對應地在該第一主動區及該第三主動區上方； 該第七閘極段及該第八閘極段對應地在該第一主動區及該第三主動區上方； 該第五閘極段及該第六閘極段對應地在該第二主動區及該第四主動區上方；及 該第九閘極段及該第十閘極段對應地在該第二主動區及該第四主動區上方。
  10. 如請求項5所述之填充單元區域，其中： 該第一閘極段及該第二閘極段中的每一者均在該第一主動區間隙上方；及 該第一閘極段及該第二閘極段中的每一者均在該第二主動區間隙上方。
  11. 如請求項1所述之填充單元區域，還包含： 多個主動區，其沿該第二方向延伸；及 其中相對於該第二方向，該些主動區段中的一第一主動區及一第二主動區段連續地延伸穿過該填充單元區域。
  12. 一種在一半導體裝置中的一填充單元區域，該填充單元區域包含： 多個閘極段，其沿一第一方向延伸且不與該填充單元區域內的主動或被動電路電耦接； 相對於該第一方向： 該些閘極段的大多數的第一端實質上與一第一基準線對齊，該第一基準線在垂直於該第一方向的一第二方向上延伸，該第一基準線平行且靠近該填充單元區域的一頂部邊界； 該些閘極段的大多數的第二端實質上與一第二基準線對齊，該第二基準線在該第二方向上延伸且平行且靠近該填充單元區域的一底部邊界； 該些閘極段中的一第一閘極段及一第二閘極段連續地延伸穿過該填充單元區域；及 該些閘極段中的一第三閘極段及一第四閘極段以及一第五閘極段及一第六閘極段對應地同軸且由位於該填充單元區域中央的對應閘極間隙隔開； 相對於該第二方向，該第一閘極段及該第二閘極段在該第三閘極段及該第四閘極段與該第五閘極段及該第六閘極段之間； 相對於該第一方向： 該第一閘極段的一第一端延伸至該頂部邊界；及 該第二閘極段的一第二端延伸至該底部邊界； 除了該第一閘極段至該第六閘極段之外的閘極段中的至少另外四個閘極段經佈置成成對的多個閘極段二單元組，該些閘極段二單元組中的每一者的多個閘極段構件為同軸的且相對於該第一方向由對應的一閘極間隙隔開；及 相對於該第二方向，該第一閘極段及該第二閘極段、該第三閘極段及該第四閘極段以及該第五閘極段及該第六閘極段在該些閘極段二單元組中的每一者之間。
  13. 如請求項12所述之填充單元區域，其中： 該些閘極段二單元組中的每一者包括一上閘極段及一下閘極段； 該些閘極段二單元組中的每一者包括一左二單元組及一右二單元組； 該第三閘極段及每個該左二單元組閘極段的每個該上閘極段在該第一主動區上方； 該第四閘極段及每個該左二單元組閘極段的每個該下閘極段在該第三主動區上方； 該第五閘極段及每個該右二單元組閘極段的每個該上閘極段在該第二主動區上方；及 該第六閘極段及每個該右二單元組閘極段的每個該下閘極段在該第四主動區上方。
  14. 一種形成一半導體裝置的一填充單元區域的方法，包含： 形成多個主動區，該些主動區包括一基板的多個摻雜區，該些主動區在一第一方向上延伸； 相對於該第一方向，形成該些主動區導致該些主動區中的一第一主動區及一第二主動區以及一第三主動區及一第四主動區對應地同軸且由位於該填充單元區域中央的對應的一第一主動區間隙及一第二主動區間隙隔開；及 形成沿垂直於該第一方向的一第二方向延伸的多個閘極段，形成該些閘極段導致： 該些閘極段不與該填充單元區域內的主動或被動電路電耦接；及 相對於該第二方向： 該些閘極段的大多數的第一端實質上與沿該第一方向延伸的一第一基準線對齊，該第一基準線平行且靠近該填充單元區域的一頂部邊界； 該些閘極段的大多數的第二端實質上與沿該第一方向延伸且平行且靠近該填充單元區域的一底部邊界的一第二基準線對齊； 該些閘極段中的一第一閘極段及一第二閘極段連續地延伸穿過該填充單元區域；及 該些閘極段中的一第三閘極段及一第四閘極段以及一第五閘極段及一第六閘極段對應地同軸且由位於該填充單元區域中央的對應閘極間隙隔開； 相對於該第一方向，該第一閘極段及該第二閘極段在該第三閘極段及該第四閘極段與該第五閘極段及該第六閘極段之間；及 相對於該第二方向： 該第一閘極段的一第一端延伸至該頂部邊界；及 該第二閘極段的一第二端延伸至該底部邊界。
  15. 如請求項14所述的方法，其中形成該些閘極段還導致： 該第一閘極段及該第二閘極段係相同的。
  16. 如請求項15所述的方法，其中形成該些閘極段還導致： 相對於該第一方向，該些閘極段中的一第七閘極段在該第三閘極段及該第四閘極段與該第五閘極段及該第六閘極段之間；及 相對於該第二方向： 該第七閘極段的一第一端實質上與該第一基準線對齊；及 該第七閘極段的一第二端實質上與該第二基準線對齊。
  17. 如請求項14所述的方法，其中形成該些閘極段還導致： 相對於該第二方向： 該第一閘極段的一第二端實質上與該第二基準線對齊；及 該第二閘極段的一第一端實質上與該第一基準線對齊。
  18. 如請求項14所述之方法，其中： 形成該些閘極段還導致： 相對於該第一方向，該些閘極段中的兩個直接相鄰的閘極段之間的一距離為≈ 1.0 接觸多晶間距，其中接觸多晶間距為距離量測的一單位；及 形成該些主動區還導致： 該些第一與第二主動區之間的該第一主動區間隙G1的一大小為(≈ 1.5 接觸多晶間距) ≦ G1；及 該些第三與第四主動區之間的該第二主動區間隙G2的一大小為 (≈ 1.5 接觸多晶間距) ≦ G2。
  19. 如請求項18所述之方法，其中： 形成該些閘極段還導致一配置(A)或一配置(B)為真； 對於該配置(A)： 該第一閘極段在該第一主動區間隙上方，且該第二閘極段在該第二主動區上方；及 該第一閘極段在該第三主動區上方，且該第二閘極段在該第二主動區間隙上方；及 對於該配置(B)： 該第一閘極段在該第一主動區上方，且該第二閘極段在該第一主動區間隙上方；及 該第一閘極段在該第二主動區間隙上方，且該第二閘極段在該第四主動區上方。
  20. 如請求項18所述之方法，其中： 一配置(A)或一配置(B)為真； 對於該配置(A)： 該第一閘極段在該第一主動區間隙上方；及 該第二閘極段在該第二主動區間隙上方；及 對於該配置(B)： 該第二閘極段在該第一主動區間隙上方；及 該第一閘極段在該第二主動區間隙上方； 形成該些閘極段導致： 相對於該第二方向，該些閘極段中的第七及第八以及第九及第十閘極段對應地同軸且由位於該填充單元區域中央的對應閘極間隙隔開； 相對於該第一方向，該些第一及第二閘極段，該些第三及第四閘極段以及該些第五及第六閘極段在該些第七及第八與第九及第十閘極段之間； 該些第三及第四以及第七及第八閘極段對應地在該些第一及第三主動區上方；及 該些第五及第六以及第九及第十閘極段對應地在該些第二及第四主動區上方。
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