TW202303737A - 積體電路製造方法 - Google Patents

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盧麒友
莊惠中
陳志良
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Abstract

一種製造積體電路的方法。該方法包含產生兩個第一型主動區以及兩個第二型主動區，並產生與兩個第一型主動區以及兩個第二型主動區相交的閘極條。該方法進一步包含以p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的一差異的一判斷結果為基準，規劃與該閘極條相交的一或多個多晶矽切割層的圖案。

Description

具有不同多晶矽切割層延展距離的單元結構
無。
現今趨勢的積體電路（integrated circuit , IC） 小型化促使了設備除了要體積更小、功耗更低之外，還要能以更高的速度提供更多的功能。小型化的製程也導致了更嚴苛的設計與製造規格，以及對於可靠度的挑戰。各種電子設計自動化（electronic design automation  , EDA）工具的出現，除了用來生成、最佳化及驗證機體電路的標準元件佈局設計，同時也能確保標準元件佈局設計和製造規格有被滿足。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包含以直接接觸形成第一特徵與第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
積體電路的佈局設計通常包含多個單元結構的佈局設計。佈局設計中的每個單元結構指定了如何製造對應的半導體單元結構。佈局圖中的單元結構通常包含至少一個p型主動區圖案以及至少一個n型主動區圖案。p型主動區圖案指定了對應的p型主動區，以及p型主動區內的p型通道場效應電晶體的通道區、源極區以及汲極區的排列。n型主動區圖案指定了對應的n型主動區，以及n型主動區內的n型通道場效應電晶體的通道區、源極區以及汲極區的排列。佈局圖中的單元結構通常也包含至少一個閘極條圖案。閘極條圖案與p型主動區圖案之間的交叉點指定了PMOS電晶體的通道區。閘極條圖案與n型主動區圖案之間的交叉點指定了NMOS電晶體的通道區。
當單元結構中的閘極條圖案延伸到足夠與多個主動區圖案相交時，一個或多個與閘極條圖案重疊的多晶矽切割層圖案會將閘極條圖案分成多個段。閘極條圖案的每一段指定了一個對應的閘極條。在一些實施例中，一個多晶矽切割層圖案以及一個閘極條圖案的交叉點指定了在設備製造期間移除的閘極條部分。製造出的設備中的閘極條長度會影響在閘極條以及主動區的重疊區域中形成通道的電晶體的臨界電壓。閘極條的延伸長度對電晶體臨界電壓變化的影響被稱作多晶矽延展效應。p型電晶體的臨界電壓變化的絕對值一般而言會隨著閘極條的延長而增加，而n型電晶體的臨界電壓變化的絕對值一般而言會隨著閘極條的延長而減少。因為閘極條的延伸長度取決於多晶矽切割層圖案與閘極條圖案相交的位置，因此在單元結構的佈局設計中，多晶矽切割層圖案的位置會影響電晶體的臨界電壓變化。電晶體的臨界電壓變化經常影響有使用到電晶體的半導體單元結構的性能。在一些實施例中，佈局設計中對於多晶矽切割層圖案的系統性分析以及定位提高了半導體單元結構的性能。
第1A-1B圖根據一些實施例，繪示單元結構100A以及100B的部分佈局圖。在第1A-1B圖中，單元結構100A以及100B皆包含一個在X方向上延伸的n型主動區圖案182n、n型主動區圖案184n、 p型主動區圖案182p以及p型主動區圖案184p。在X方向上延伸的p型主動區圖案182p以及184p位於n型主動區圖案182n以及184n之間。p型主動區圖案182p以及184p皆指定了一個用於組成PMOS電晶體的p型主動區。在一些實施例中，製造出的PMOS電晶體具有在p型主動區內對齊的通道區、源極區以及汲極區，如同在佈局設計中對應的p型主動區圖案所指定的佈局。n型主動區圖案182n以及184n皆指定了一個用於組成NMOS電晶體的n型主動區。在一些實施例中，製造出的NMOS電晶體具有在n型主動區內對齊的通道區、源極區以及汲極區，如同在佈局設計中對應的n型主動區圖案所指定的佈局。
在第1A-1B圖中，單元結構100A以及100B皆被限定在沿著Y方向延伸的單元邊界191以及199之間。單元結構100A以及100B皆包含一個沿著Y方向延伸的閘極條圖案150。閘極條圖案150與n型主動區圖案182n、n型主動區圖案184n、p型主動區圖案182p以及p型主動區圖案184p相交。閘極條圖案150與n型主動區圖案182n以及184n之間的交點指定了兩個NMOS電晶體的通道區。閘極條圖案150與p型主動區圖案182p以及184p之間的交點指定了兩個PMOS電晶體的通道區。在第1A-1B圖中，以單元結構100A以及100B中的閘極條圖案150為例。在替代實施例中，單元結構通常包含沿著Y方向延伸的兩個或更多個閘極條圖案，這些閘極條圖案與各種主動區圖案相交，這些圖案指定了各種電晶體的通道區。在第1A-1B圖中，單元結構100A以及100B也包含在單元邊界191以及199處，沿著Y方向延伸的偽閘極條圖案151以及159。在一些實施例中，在偽閘極條圖案（151以及159）以及主動區圖案（182n、184n、182p以及184p）之間的交叉處，不存在功能電晶體的通道區。在一些實施例中，單元結構100A以及100B的主動區中的通道區、源極區以及汲極區，由位於單元邊界191 以及199的主動區圖案（182n、184n、182p以及184p）所指定，此三區在偽閘極條處與位於單元邊界191 或199的另一側的相鄰單元結構中的主動區隔離。
在第1A-1B圖中，單元結構100A以及100B包含了位於單元結構的上邊界192以及下邊界198，沿著X方向延伸的多晶矽切割層圖案141以及142。多晶矽切割層圖案141以及142指定了對應於閘極條圖案150的閘極條，在閘極條到達上邊界192或下邊界198之前停止，此動作可以防止閘極條直接延伸到上邊界192或下邊界198另一側的相鄰單元。
在第1A圖中，單元結構100A包含一個沿著X方向延伸的多晶矽切割層圖案125，位於單元結構100A的中間，與上邊界192以及下邊界198等距。多晶矽切割層圖案125與閘極條圖案150相交，並將閘極條圖案150分成兩部分。閘極條圖案150的下半部分對應為第一閘極條段圖案152，而閘極條圖案150的上半部分對應為第二閘極條段圖案154。第一閘極條段圖案152與主動區圖案182p以及182n相交，指定到對應的單元結構100A下半部分中的PMOS電晶體以及NMOS電晶體的通道區。第二閘極條段圖案154與主動區圖案184p以及184n相交，指定到對應的單元結構100A上半部分中的PMOS電晶體以及NMOS電晶體的通道區
在第1B圖中，單元結構100B包含沿著X方向延伸的多晶矽切割層圖案121以及129。兩個多晶矽切割層圖案皆位於單元結構100B的中間，與上邊界192以及下邊界198等距。偽閘極條圖案151以及159皆與兩個多晶矽切割層圖案（121以及129）當中之一相交。然而，第1B圖中的閘極條圖案150是連續的閘極條圖案，不與單元結構100B內的任何多晶矽切割層圖案相交。閘極條圖案150對應於在單元結構100B內，與n型主動區圖案（182n以及184n）以及p型主動區圖案（182p以及184p）重疊的連續閘極條。
在第1A-1B圖中，單元結構100A以及100B的整體性能取決於多晶矽延展效應，因為單個電晶體的性能取決於多晶矽延展效應。在第1A-1B圖中，PMOS電晶體T182p具有由p型主動區圖案182p以及閘極條圖案150之間的交點所指定的通道區，而NMOS電晶體T182n具有由n型主動區圖案182n以及閘極條圖案150之間的交點所指定的通道區。第1A圖中的PMOS電晶體T182p的性能取決於多晶矽延展距離D1（p型主動區圖案182p到多晶矽切割層圖案125）以及多晶矽延展距離D2（p型主動區圖案182p到多晶矽切割層圖案142）。第1A圖中的NMOS電晶體T182n的性能取決於多晶矽延展距離D3（n型主動區圖案182n到多晶矽切割層圖案125）以及多晶矽延展距離D4（n型主動區圖案182n到多晶矽切割層圖案142）。第1B圖中的PMOS電晶體T182p的性能取決於多晶矽延展距離D5（p型主動區圖案182p到多晶矽切割層圖案141）以及多晶矽延展距離D2（p型主動區圖案182p到多晶矽切割層圖案142）。第1B圖中的NMOS電晶體T182n的性能取決於多晶矽延展距離D6（n型主動區圖案182n到多晶矽切割層圖案141）以及多晶矽延展距離D4（n型主動區圖案182n到多晶矽切割層圖案142）。
第1C-1D圖根據一些實施例，繪示作為多晶矽延展距離函數的單個電晶體的性能曲線。在第1C圖中，在PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應的設計之下，PMOS電晶體以及NMOS電晶體的臨界電壓變化被繪示為多晶矽延展距離的函數。PMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而增加，而NMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而減小。對於選定的多晶矽延展距離D1、D2以及D5，對應的PMOS電晶體的臨界電壓變化等於 0.01、0.02以及0.025。對於選定的多晶矽延展距離D4、D3以及D6，對應的NMOS電晶體的臨界電壓變化等於 -0.015、-0.03以及-0.05。
在第1D圖中，在PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應的設計之下，PMOS電晶體以及NMOS電晶體的臨界電壓變化被繪示為多晶矽延展距離的函數。PMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而增加，而NMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而減小。對於選定的多晶矽延展距離D1、D2以及D5，對應的PMOS電晶體的臨界電壓變化等於 0.015、0.03以及0.045。對於選定的多晶矽延展距離D4、D3以及D6，對應的NMOS電晶體的臨界電壓變化等於 -0.01、-0.02以及-0.03。第1C圖以及第1D圖中各個電晶體的性能比較大致表現了單元結構100A以及100B的其中一個具有比另一個更好的性能。
對於第1A圖中的單元結構100A，PMOS電晶體T182p的臨界電壓的總變化與第1C-1D圖的性能曲線中，在多晶矽延展距離D1以及D2處的臨界電壓變化有關，而NMOS電晶體T182n的臨界電壓的總變化與第1C-1D圖的性能曲線中，在多晶矽延展距離D4以及D3處的臨界電壓變化有關。若如同第1C圖中，PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離D1以及D2，PMOS電晶體T182p的臨界電壓變化為
Figure 02_image001
以及
Figure 02_image003
，而對應於多晶矽延展距離D4以及D3，NMOS電晶體T182n的臨界電壓變化為
Figure 02_image005
以及
Figure 02_image007
。PMOS電晶體T182p的臨界電壓的總變化為
Figure 02_image009
，而NMOS電晶體T182n的臨界電壓的總變化為
Figure 02_image011
。若如同第1D圖中，PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離D1以及D2，PMOS電晶體T182p的臨界電壓變化為
Figure 02_image013
以及
Figure 02_image015
，而對應於多晶矽延展距離D4以及D3，NMOS電晶體T182n的臨界電壓變化為
Figure 02_image017
以及
Figure 02_image019
。PMOS電晶體T182p的臨界電壓的總變化為
Figure 02_image021
，而NMOS電晶體T182n的臨界電壓的總變化為
Figure 02_image023
。
對於第1B圖中的單元結構100B，PMOS電晶體T182p的臨界電壓的總變化與第1C-1D圖的性能曲線中，在多晶矽延展距離D5以及D2處的臨界電壓變化有關，而NMOS電晶體T182n的臨界電壓的總變化與第1C-1D圖的性能曲線中，在多晶矽延展距離D4以及D6處的臨界電壓變化有關。若如同第1C圖中，PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離D5以及D2，PMOS電晶體T182p的臨界電壓變化為
Figure 02_image025
以及
Figure 02_image003
，而對應於多晶矽延展距離D4以及D6，NMOS電晶體T182n的臨界電壓變化為
Figure 02_image005
以及
Figure 02_image027
。PMOS電晶體T182p的臨界電壓的總變化為
Figure 02_image029
，而NMOS電晶體T182n的臨界電壓的總變化為
Figure 02_image031
。若如同第1D圖中，PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離D5以及D2，PMOS電晶體T182p的臨界電壓變化為
Figure 02_image033
以及
Figure 02_image015
，而對應於多晶矽延展距離D4以及D6，NMOS電晶體T182n的臨界電壓變化為
Figure 02_image017
以及
Figure 02_image035
。PMOS電晶體T182p的臨界電壓的總變化為
Figure 02_image037
，而NMOS電晶體T182n的臨界電壓的總變化為
Figure 02_image039
。
如同第1C圖中的示例性能曲線，當PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於單元結構100A，PMOS電晶體T182p的臨界電壓的總變化為0.03，NMOS電晶體T182n的臨界電壓的總變化為-0.045，對應於單元結構100B，PMOS電晶體T182p的臨界電壓的總變化為0.045，NMOS電晶體T182n的臨界電壓的總變化為-0.065。當單元結構100A改變了一或多個佈局設計中的多晶矽切割層圖案，以修改成單元結構100B時，PMOS電晶體T182p的臨界電壓的總變化會增加0.015（即0.045與0.03的差值），而NMOS電晶體T182n的臨界電壓的總變化會減少0.02（即-0.065與-0.045的差值）。當NMOS電晶體T182n的臨界電壓的總變化的減少量大於PMOS電晶體T182p的臨界電壓的總變化的增加量時，在單元結構100A改變為單元結構100B的同時，由NMOS電晶體T182n以及PMOS電晶體T182p構成的電路通常在速度上會有所增加。因此，在PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應的情況下，第1B圖中的單元結構100B在電路性能上會優於第1A圖中的單元結構100A。
如同第1D圖中的示例性能曲線，當PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於單元結構100A，PMOS電晶體T182p的臨界電壓的總變化為0.045，NMOS電晶體T182n的臨界電壓的總變化為-0.03，對應於單元結構100B，PMOS電晶體T182p的臨界電壓的總變化為0.075，NMOS電晶體T182n的臨界電壓的總變化為-0.04。當單元結構100A改變了一或多個佈局設計中的多晶矽切割層圖案，以修改成單元結構100B時，PMOS電晶體T182p的臨界電壓的總變化會增加0.03（即0.075與0.045的差值），而NMOS電晶體T182n的臨界電壓的總變化會減少0.01（即-0.04與-0.03的差值）。當NMOS電晶體T182n的臨界電壓的總變化的減少量小於PMOS電晶體T182p的臨界電壓的總變化的增加量時，在單元結構100A改變為單元結構100B的同時，由NMOS電晶體T182n以及PMOS電晶體T182p構成的電路通常在速度上會有所減少。因此，在PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應的情況下，第1A圖中的單元結構100A在電路性能上會優於第1B圖中的單元結構100B。
在第1A-1B圖中，單元結構100A以及100B中的p型主動區圖案182p以及184p位於n型主動區圖案182n以及184n之間。在替代的佈局設計中，單元結構包含兩個沿著X方向延伸的n型主動區圖案、兩個沿著X方向延伸的p型主動區圖案，以及位於兩個p型主動區圖案之間的兩個n型主動區圖案。
第2A-2B圖根據一些實施例，繪示單元結構200A以及200B的部分佈局圖。與第1A-1B圖中的單元結構100A以及100B相似的是，在第2A-2B圖中，單元結構200A以及200B皆包含一個在X方向上延伸的n型主動區圖案282n、n型主動區圖案284n、 p型主動區圖案282p以及p型主動區圖案284p。與第1A-1B圖中的單元結構100A以及100B不同地方的是，第2A-2B圖中的n型主動區圖案282n以及284n位於p型主動區圖案282p以及284p之間。相較之下，第1A-1B圖中的p型主動區圖案182p以及184p則是位於n型主動區圖案182n以及184n之間。與第1A-1B圖中的單元結構100A以及100B相似的是，在第2A-2B圖中，單元結構200A以及200B皆包含一個閘極條圖案250，且閘極條圖案250與n型主動區圖案282n、n型主動區圖案284n、p型主動區圖案282p以及p型主動區圖案284p相交。在第2A-2B圖中，單元結構200A以及200B中的閘極條圖案250為一示例。在替代實施例中，單元結構通常包含沿著Y方向延伸的兩個或更多個閘極條圖案，這些閘極條圖案會與各種主動區圖案相交，而主動區圖案指定了各種電晶體的通道區。與第1A-1B圖中的單元結構100A以及100B相似的是，單元結構200A以及200B也都包含在單元邊界291以及299處，沿著Y方向延伸的偽閘極條圖案251以及259。
在第2A-2B圖中，單元結構200A以及200B包含了位於單元結構的上邊界以及下邊界，沿著X方向延伸的多晶矽切割層圖案241以及242。在第2A圖中，單元結構200A包含一個沿著X方向延伸，位於單元結構200A的中間的多晶矽切割層圖案225。多晶矽切割層圖案225與閘極條圖案250相交，並將閘極條圖案250分成兩部分。閘極條圖案250的下半部分對應為第一閘極條段圖案252，而閘極條圖案250的上半部分對應為第二閘極條段圖案254。第一閘極條段圖案252與主動區圖案282p以及282n相交，而第二閘極條段圖案254與主動區圖案284p以及284n相交。在第2B圖中，單元結構200B包含沿著X方向延伸的多晶矽切割層圖案221以及229。兩個多晶矽切割層圖案皆位於單元結構200B的中間。偽閘極條圖案251以及259皆與兩個多晶矽切割層圖案（221以及229）當中之一相交。然而，第2B圖中的閘極條圖案250是連續的閘極條圖案，不與單元結構200B內的任何多晶矽切割層圖案相交。閘極條圖案250對應於在單元結構200B內，與n型主動區圖案（282n以及284n）以及p型主動區圖案（282p以及284p）重疊的連續閘極條。
在第2A-2B圖中，單元結構200A以及200B的整體性能取決於多晶矽延展效應，因為單個電晶體的性能取決於多晶矽延展效應。在第2A-2B圖中，NMOS電晶體T282n具有由n型主動區圖案282n以及閘極條圖案250之間的交點所指定的通道區，而PMOS電晶體T282p具有由p型主動區圖案282p以及閘極條圖案250之間的交點所指定的通道區。第2A圖中的NMOS電晶體T282n的性能取決於多晶矽延展距離S1（n型主動區圖案282n到多晶矽切割層圖案225）以及多晶矽延展距離S2（n型主動區圖案282n到多晶矽切割層圖案242）。第2A圖中的PMOS電晶體T282p的性能取決於多晶矽延展距離S3（p型主動區圖案282p到多晶矽切割層圖案225）以及多晶矽延展距離S4（n型主動區圖案282p到多晶矽切割層圖案242）。第2B圖中的NMOS電晶體T282n的性能取決於多晶矽延展距離S5（n型主動區圖案282n到多晶矽切割層圖案241）以及多晶矽延展距離S2（n型主動區圖案282n到多晶矽切割層圖案242）。第2B圖中的PMOS電晶體T282p的性能取決於多晶矽延展距離S6（p型主動區圖案282p到多晶矽切割層圖案241）以及多晶矽延展距離S4（p型主動區圖案282p到多晶矽切割層圖案242）。
第2C-2D圖根據一些實施例，繪示作為多晶矽延展距離函數的單個電晶體的性能曲線。在第2C圖中，在PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應的設計之下，PMOS電晶體以及NMOS電晶體的臨界電壓變化被繪示為多晶矽延展距離的函數。PMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而增加，而NMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而減小。對於選定的多晶矽延展距離S4、S3以及S6，對應的PMOS電晶體的臨界電壓變化等於 0.01、0.02以及0.027。對於選定的多晶矽延展距離S1、S2以及S5，對應的NMOS電晶體的臨界電壓變化等於 -0.015、-0.03以及-0.048。
在第2D圖中，在PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應的設計之下，PMOS電晶體以及NMOS電晶體的臨界電壓變化被繪示為多晶矽延展距離的函數。PMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而增加，而NMOS電晶體的臨界電壓變化會隨著多晶矽延展距離的增加而減小。對於選定的多晶矽延展距離S4、S3以及S6，對應的PMOS電晶體的臨界電壓變化等於 0.015、0.03以及0.048。對於選定的多晶矽延展距離S1、S2以及S5，對應的NMOS電晶體的臨界電壓變化等於 -0.01、-0.02以及-0.027。第2C圖以及第2D圖中各個電晶體的性能比較大致表現了單元結構200A以及200B的其中一個具有比另一個更好的性能。
對於第2A圖中的單元結構200A，NMOS電晶體T282n的臨界電壓的總變化與第2C-2D圖的性能曲線中，在多晶矽延展距離S1以及S2處的臨界電壓變化有關，而PMOS電晶體T282p的臨界電壓的總變化與第2C-2D圖的性能曲線中，在多晶矽延展距離S4以及S3處的臨界電壓變化有關。若如同第2C圖中，PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離S1以及S2，NMOS電晶體T282n的臨界電壓變化為
Figure 02_image005
以及
Figure 02_image007
，而對應於多晶矽延展距離S4以及S3，NMOS電晶體T282p的臨界電壓變化為
Figure 02_image001
以及
Figure 02_image003
。NMOS電晶體T282n的臨界電壓的總變化為
Figure 02_image011
，而PMOS電晶體T282p的臨界電壓的總變化為
Figure 02_image009
。若如同第2D圖中，PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離S1以及S2，NMOS電晶體T282n的臨界電壓變化為
Figure 02_image017
以及
Figure 02_image019
，而對應於多晶矽延展距離S4以及S3，PMOS電晶體T282p的臨界電壓變化為
Figure 02_image013
以及
Figure 02_image015
。NMOS電晶體T282n的臨界電壓的總變化為
Figure 02_image023
，而PMOS電晶體T282p的臨界電壓的總變化為
Figure 02_image021
。
對於第2B圖中的單元結構200B，NMOS電晶體T282n的臨界電壓的總變化與第2C-2D圖的性能曲線中，在多晶矽延展距離S2以及S5處的臨界電壓變化有關，而PMOS電晶體T282p的臨界電壓的總變化與第2C-2D圖的性能曲線中，在多晶矽延展距離S4以及S6處的臨界電壓變化有關。若如同第2C圖中，PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離S2以及S5，NMOS電晶體T282n的臨界電壓變化為
Figure 02_image007
以及
Figure 02_image041
，而對應於多晶矽延展距離S4以及S6，PMOS電晶體T282p的臨界電壓變化為
Figure 02_image001
以及
Figure 02_image043
。NMOS電晶體T282n的臨界電壓的總變化為
Figure 02_image045
，而PMOS電晶體T282p的臨界電壓的總變化為
Figure 02_image047
。若如同第2D圖中，PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於多晶矽延展距離S2以及S5，NMOS電晶體T282n的臨界電壓變化為
Figure 02_image019
以及
Figure 02_image049
，而對應於多晶矽延展距離S4以及S6，PMOS電晶體T282p的臨界電壓變化為
Figure 02_image013
以及
Figure 02_image051
。NMOS電晶體T282n的臨界電壓的總變化為
Figure 02_image053
，而PMOS電晶體T282p的臨界電壓的總變化為
Figure 02_image055
。
當PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應，對應於單元結構200A，PMOS電晶體T282p的臨界電壓的總變化為0.03，NMOS電晶體T282n的臨界電壓的總變化為-0.045，對應於單元結構200B，PMOS電晶體T282p的臨界電壓的總變化為0.037，NMOS電晶體T282n的臨界電壓的總變化為-0.078。當單元結構200A改變了一或多個佈局設計中的多晶矽切割層圖案，以修改成單元結構200B時，PMOS電晶體T282p的臨界電壓的總變化會增加0.007（即0.037與0.03的差值），而NMOS電晶體T282n的臨界電壓的總變化會減少0.033（即-0.078與-0.045的差值）。當NMOS電晶體T282n的臨界電壓的總變化的減少量大於PMOS電晶體T282p的臨界電壓的總變化的增加量時，在單元結構200A改變為單元結構200B的同時，由NMOS電晶體T282n以及PMOS電晶體T282p構成的電路通常在速度上會有所增加。因此，在PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應的情況下，第2B圖中的單元結構200B在電路性能上會優於第2A圖中的單元結構200A。
當PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應，對應於單元結構200A，PMOS電晶體T282p的臨界電壓的總變化為0.045，NMOS電晶體T282n的臨界電壓的總變化為-0.03，對應於單元結構200B，PMOS電晶體T282p的臨界電壓的總變化為0.063，NMOS電晶體T282n的臨界電壓的總變化為-0.048。當單元結構200A改變了一或多個佈局設計中的多晶矽切割層圖案，以修改成單元結構200B時，PMOS電晶體T282p的臨界電壓的總變化會增加0.018（即0.063與0.045的差值），而NMOS電晶體T282n的臨界電壓的總變化會減少0.017（即-0.047與-0.03的差值）。當NMOS電晶體T282n的臨界電壓的總變化的減少量小於PMOS電晶體T282p的臨界電壓的總變化的增加量時，在單元結構200A改變為單元結構200B的同時，由NMOS電晶體T282n以及PMOS電晶體T282p構成的電路通常在速度上會有所減少。因此，在PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應的情況下，第2A圖中的單元結構200A在電路性能上會優於第2B圖中的單元結構200B。
在一些實施例中，當PMOS電晶體的多晶矽延展效應等於NMOS電晶體的多晶矽延展效應時，比較第3A-3D圖中的佈局設計，以選擇出性能較佳的佈局設計。第3A-3D圖根據一些實施例，繪示單元結構300A-300D的部分佈局圖。在第3A-3B圖中，每個單元結構300A-300D皆包含一個在X方向上延伸的n型主動區圖案382n、n型主動區圖案384n、 p型主動區圖案382p以及p型主動區圖案384p。每個第3A-3D圖中的p型主動區圖案382p以及384p皆位於n型主動區圖案382n以及384n之間。在替代實施例中，第3A-3D圖中的佈局設計經過修改，使得n型主動區圖案382n以及384n皆位於p型主動區圖案382p以及384p之間。在第3A-3D圖中，每個單元結構300A-300D皆包含一個閘極條圖案350，且閘極條圖案350與n型主動區圖案382n、n型主動區圖案384n、p型主動區圖案382p以及p型主動區圖案384p相交。每個單元結構300A-300D也都包含在單元邊界391以及399處，沿著Y方向延伸的偽閘極條圖案351以及359。單元結構300A-300D中的閘極條圖案350為一示例。在替代實施例中，單元結構通常包含沿著Y方向延伸的兩個或更多個閘極條圖案，這些閘極條圖案會與各種主動區圖案相交，而主動區圖案指定了各種電晶體的通道區。
在第3A-3D圖中，每個單元結構300A-300D皆包含了位於單元結構的上邊界以及下邊界，沿著X方向延伸的多晶矽切割層圖案341以及342。每個單元結構300A-300D皆包含沿著X方向延伸的多晶矽切割層圖案321以及329。兩個多晶矽切割層圖案皆位於單元結構300A-300D的中間。每個偽閘極條圖案351以及359皆與兩個多晶矽切割層圖案（321以及329）當中之一相交。
在第3A圖中，閘極條圖案350是連續的閘極條圖案，不與單元結構300A內的任何多晶矽切割層圖案相交。閘極條圖案350對應於在單元結構300A內，與n型主動區圖案（382n以及384n）以及p型主動區圖案（382p以及384p）重疊的連續閘極條。
在第3B圖中，單元結構300B包含一個位於單元結構300B的上半部分，沿著X方向延伸的多晶矽切割層圖案324。多晶矽切割層圖案324與閘極條圖案350相交，並將閘極條圖案350分成兩部分。閘極條圖案350的下半部分對應為第一閘極條段圖案352，而閘極條圖案350的上半部分對應為第二閘極條段圖案354。第一閘極條段圖案352與主動區圖案384p、382p以及382n相交，而第二閘極條段圖案354與主動區圖案384n相交。
在第3C圖中，單元結構300C包含一個位於單元結構300C的下半部分，沿著X方向延伸的多晶矽切割層圖案322。多晶矽切割層圖案322與閘極條圖案350相交，並將閘極條圖案350分成兩部分。閘極條圖案350的下半部分對應為第一閘極條段圖案356，而閘極條圖案350的上半部分對應為第二閘極條段圖案358。第一閘極條段圖案356與主動區圖案382n相交，而第二閘極條段圖案358與主動區圖案384n、384p以及382p相交。
在第3D圖中，單元結構300D包含兩個沿著X方向延伸的多晶矽切割層圖案322以及324。多晶矽切割層圖案322以及324與閘極條圖案350相交，並將閘極條圖案350分成三個部分。閘極條圖案350的下側對應為第一閘極條段圖案353，閘極條圖案350的中間部分對應為第二閘極條段圖案355，而閘極條圖案350的上側對應為第三閘極條段圖案357。第一閘極條段圖案351與主動區圖案382n相交，第二閘極條段圖案355與主動區圖案384p以及382p相交，而第三閘極條段圖案357與主動區圖案384n相交。
在一些實施例中，當PMOS電晶體的多晶矽延展效應等於NMOS電晶體的多晶矽延展效應時，單元結構300D被選擇作為具有比單元結構300A、300B以及300C更好的性能的單元結構。單元結構300D通常具有比單元結構300B-300C更好的性能。單元結構300B-300C通常具有比單元結構300A更好的性能。單元結構300B通常與單元結構300C相似的性能。
第4A圖根據一些實施例，繪示產生一積體電路的一佈局設計的方法400的流程圖。應理解，可以在第4A圖中所繪示的方法400之前、之中及/或之後執行額外的操作，且一些其他過程在本揭示文件中僅作簡要描述。在一些實施例中，方法400可用於產生一種或多種佈局設計，例如第1A-1B圖、第2A-2B圖或第3A-3D圖中的佈局設計。在一些實施例中，方法400由處理設備（例如第8圖中的處理器802）執行，此處理設備執行用於產生一個或多個佈局設計的指令，例如第1A-1B圖、第2A-2B圖或第3A-3D圖中的佈局設計。
在方法400的操作410中，產生主動區圖案。在一些實施例中，如第1A-1B圖以及第2A-2B圖所示，產生沿著X方向延伸的主動區圖案182n、184n、182p以及184p。在第1A-1B圖的實施例中，沿著X方向延伸的p型主動區圖案182p以及184p位於n型主動區圖案182n以及184n之間。在第2A-2B圖的實施例中，沿著X方向延伸的n型主動區圖案182n以及184n位於p型主動區圖案182p以及184p之間。
在方法400的操作420中，產生與主動區圖案相交的一個或多個閘極條圖案。在第1A-1B圖以及第2A-2B圖的實施例中，產生閘極條圖案150，且閘極條圖案150與主動區圖案182n、184n、182p以及184p相交。
在方法400的操作430中，確定p型電晶體的多晶矽延展效應與n型電晶體的多晶矽延展效應之間的差異。在一些實施例中，以PMOS電晶體以及NMOS電晶體在選定的多晶矽延展距離下的臨界電壓變化的差異為基準，確立用於表示PMOS電晶體的多晶矽延展效應以及NMOS電晶體的多晶矽延展效應之間差異的品質因數。在一些實施例中，用於表示差異的品質因數，為PMOS電晶體以及NMOS電晶體在選定的多晶矽延展距離L1、L2、L3……以及Ln處，臨界電壓變化的所有差異之和，其中n為整數。PMOS電晶體以及NMOS電晶體在多晶矽延展距離Li處的臨界電壓變化的差異為
Figure 02_image057
，其中
Figure 02_image059
。在一些實施例中，用於表示 PMOS電晶體的多晶矽延展效應以及NMOS電晶體的多晶矽延展效應之間的差異的品質因數ΔPXE之公式為
Figure 02_image061
。
作為示例，計算位於第1C-1D圖中，PMOS電晶體以及NMOS電晶體在兩個選定的多晶矽延展距離L1以及L2處的臨界電壓變化的差異。若L1=D1=D4且L2=D2=D3，則PMOS電晶體以及NMOS電晶體在多晶矽延展距離L1以及L2處的臨界電壓變化的差異對應為
Figure 02_image063
以及
Figure 02_image065
。用於表示 PMOS電晶體的多晶矽延展效應以及NMOS電晶體的多晶矽延展效應之間的差異的品質因數ΔPXE為
Figure 02_image067
。在第1C圖中，從
Figure 02_image069
以及
Figure 02_image071
，可以得到品質因數
Figure 02_image073
。如果
Figure 02_image075
也大於特定的臨界值，則負值的品質因數ΔPXE代表PMOS電晶體的多晶矽延展效應小於NMOS電晶體的多晶矽延展效應。在第1D圖中，從
Figure 02_image077
以及
Figure 02_image079
，可以得到品質因數
Figure 02_image081
。如果
Figure 02_image075
也大於特定的臨界值，則正值的品質因數ΔPXE代表PMOS電晶體的多晶矽延展效應大於NMOS電晶體的多晶矽延展效應。
在方法400的操作440中，若p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應，則將流程推進到操作445。在一些實施例中，若p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的差異的絕對值小於一個預定量，則p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應。在一些實施例中，若
Figure 02_image083
，則p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應，其中品質因數ΔPXE用於表示多晶矽延展效應之間的差異，並與預定量δ進行比較。在一些實施例中，若p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的差異的絕對值小於或等於一個預定量，則p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應。在一些實施例中，若
Figure 02_image085
，則p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應。
在方法400的操作440中，若p型電晶體的多晶矽延展效應不等於n型電晶體的多晶矽延展效應，則將流程推進到操作450。在一些實施例中，品質因數ΔPXE用於與預定量δ進行比較。在一些實施例中，若
Figure 02_image087
，則將流程推進到操作450。在一些實施例中，若
Figure 02_image089
，則將流程推進到操作450。
在方法400的操作450中，若p型電晶體的多晶矽延展效應大於n型電晶體的多晶矽延展效應，則將流程推進到操作460。在方法400的操作450中，若p型電晶體的多晶矽延展效應小於n型電晶體的多晶矽延展效應，則將流程推進到操作470。在一些實施例中，若
Figure 02_image087
且品質因數ΔPXE為正值，則將流程推進到操作460，若
Figure 02_image087
且品質因數ΔPXE為負值，則將流程推進到操作470。在一些實施例中，若
Figure 02_image089
且品質因數ΔPXE為正值，則將流程推進到操作460，若
Figure 02_image089
且品質因數ΔPXE為負值，則將流程推進到操作470。
在方法400的操作460中，產生與閘極條圖案相交的多晶矽切割層圖案。多晶矽切割層圖案與閘極條圖案的組合指定了第一閘極條段以及第二閘極條段。在第1A圖的實施例中，多晶矽切割層圖案125與閘極條圖案150的組合指定了第一閘極條段圖案152（即第一閘極條段）以及第二閘極條段圖案154（即第二閘極條段）。同樣地，在第2A圖的實施例中，多晶矽切割層圖案225與閘極條圖案250的組合指定了第一閘極條段圖案252（即第一閘極條段）以及第二閘極條段圖案254（即第二閘極條段）。
在方法400的操作470中，將閘極條圖案保持為連續的閘極條圖案。在第1B圖的實施例中，閘極條圖案150對應為一個連續閘極條，與四個由主動區圖案182p、184p、182n以及184n所指定的主動區重疊。同樣地，在第2B圖的實施例中，閘極條圖案250對應為一個連續閘極條，與四個由主動區圖案282p、284p、282n以及284n所指定的主動區重疊。
操作460以及470會在p型電晶體的多晶矽延展效應不等於n型電晶體的多晶矽延展效應時執行。操作445會在p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應時執行。
在方法400的操作445中，如果單元結構的佈局設計不包含從具有不同單元高度或不同主動區寬度的單元結構中進行選擇，則將流程推進到操作480，其中產生兩個多晶矽切割層圖案。在第3D圖所示的實施例中，在單元結構300D中產生與閘極條圖案350相交的多晶矽切割層圖案322以及324。多晶矽切割層圖案322以及324將閘極條圖案350分成三個閘極條段圖案353、355以及357。
在方法400的操作445中，如果單元結構的佈局設計包含從具有不同單元高度或不同主動區寬度的單元結構中進行選擇，則將流程推進到操作490。在方法400的操作490中，比較具有不同單元高度或不同主動區寬度的單元結構，以選出性能較佳的單元結構。舉例而言，在第5A-5C圖中，比較了具有不同主動區寬度的單元結構500A-500C。在另一個例子中，在第6A-6C圖中，比較了具有不同單元高度的單元結構600A-600C。在另一個例子中，在第7A-7C圖中，比較了具有不同數量的單元高度的單元結構700A-700C。
第4B圖根據一些實施例，繪示製造積體電路的方法400B的流程圖。作為非限制性的示例，方法400B用於製造具有鰭式場效電晶體（FinFET）的積體電路，且此積體電路具有如第1A-1B圖以及第3D圖的佈局圖中所指定，用於個別單元結構的預定高度以及用於主動區的預定寬度。第4C(1)-4C(5)圖根據一些實施例，繪示根據第 4B圖的方法400B的流程圖中，關於製造的各個階段沿著切割平面PP'（第1A、1B、3D圖）的積體電路的橫截面圖。
在方法400B的操作410B中，在主動區中製造鰭狀結構。在一些實施例中，如第4C(1)圖所示，鰭狀結構F182n、F182p、F184p以及F184n製造於載板80上，如同在第1A-1B圖的佈局圖中所對應的主動區圖案182n、182p、184p以及184n。鰭狀結構是製造在主動區中的半導體結構的示例。在替代性實施例中，在主動區中製造其他半導體結構，例如奈米片及/或奈米線。
在方法400B的操作440B中，以電晶體的多晶矽延伸效應的判斷為基準，若p型電晶體的多晶矽延展效應不等於n型電晶體的多晶矽延展效應，則將流程推進到操作450B。在方法400B的操作450B中，以電晶體的多晶矽延伸效應的判斷為基準，若p型電晶體的多晶矽延展效應大於n型電晶體的多晶矽延展效應，則將流程推進到操作460B。在操作460B中，沉積與主動區中的鰭狀結構相交的閘極條，並將第1A圖中的多晶矽切割層圖案125指定為遮罩圖案，按照此遮罩圖案在閘極條上形成多晶矽切割層。在一些實施例中，如第4C(2)圖所示，沉積閘極條G150，閘極條G150與鰭狀結構F182n、F182p、F184p以及F184n相交。接著如第4C(3)圖所示，透過乾式蝕刻技術在閘極條上形成多晶矽切割層C125。多晶矽切割層C125將閘極條G150分成第一閘極條段G152以及第二閘極條段G154，對應了第1A圖中的佈局圖的第一閘極條段圖案152以及第二閘極條段圖案154。在第4C(3)圖中，多晶矽切割層 C142以及C144定義了閘極條G150的邊緣。
在方法400B的操作450B中，若p型電晶體的多晶矽延展效應小於n型電晶體的多晶矽延展效應，則將流程推進到操作470B。在方法400B的操作470B中，將閘極條圖案保持為連續的閘極條圖案。在一些實施例中，如第4C(4)圖所示，沉積的閘極條G150與鰭狀結構F182n、F182p、F184p以及F184n相交，並且根據在第1B圖中指定的遮罩圖案，保持為連續閘極條圖案G150，其中在第4C(4)圖中的連續閘極條圖案G150的邊緣由多晶矽切割層C142以及C144定義。
在操作430B之後，當執行方法400B中的操作440B時，若在不同的狀況下，p型電晶體的多晶矽延展效應等於n型電晶體的多晶矽延展效應時，則將流程推進到操作480B。在操作480B中，沉積一個與主動區中的鰭狀結構相交的閘極條，並且根據在第3D圖中的多晶矽切割層324以及322所指定的遮罩圖案，在沉積的閘極條上形成兩個多晶矽切割層。在一些實施例中，如第4C(5)圖所示，多晶矽切割層C322以及C324形成在沉積的閘極條上。多晶矽切割層C322以及C324由第3D圖中的多晶矽切割層圖案322以及324所指定。多晶矽切割層C322以及C324將閘極條分成三個部分：第一閘極條段G353、第二閘極條段G355以及第三閘極條段G357。在第4C(5)圖中，多晶矽切割層C342定義了第一閘極條段G353的外部邊緣，而多晶矽切割層C341定義了第三閘極條段G357的外部邊緣。
第5A-5C圖根據一些實施例，繪示具有不同主動區寬度的單元結構500A-500C的部分佈局圖。每個單元結構500A-500C皆包含兩個n型主動區圖案以及兩個p型主動區圖案。每個單元結構500A-500C皆包含一個閘極條圖案550以及兩個偽閘極條圖案551以及559。每個單元結構500A-500C皆包含多晶矽切割層圖案541、542，以及多晶矽切割層圖案521、529，多晶矽切割層圖案541以及542分別位於上邊緣以及下邊緣，多晶矽切割層圖案521以及529分別與偽閘極條圖案551以及559相交。閘極條圖案550為一個連續的閘極條圖案，不與單元結構500A-500C中的任何多晶矽切割層圖案相交。
在第5A圖的單元結構500A中，閘極條圖案550與兩個n型主動區圖案（582n以及584n）以及兩個p型主動區圖案（582p以及584p）相交。單元結構500A中的主動區圖案指定了具有第一主動區寬度（例如W1）的主動區。在第5B圖的單元結構500B中，閘極條圖案550與兩個n型主動區圖案（586n以及588n）以及兩個p型主動區圖案（586p以及588p）相交。單元結構500B中的主動區圖案指定了具有第二主動區寬度（例如W2）的主動區。在第5C圖的單元結構500C中，閘極條圖案550與兩個n型主動區圖案（581n以及583n）以及兩個p型主動區圖案（581p以及583p）相交。單元結構500C中的主動區圖案指定了具有第三主動區寬度（例如W3）的主動區。在圖5A-5C中，主動區寬度滿足了W1＞W2＞W3的關係。在一些實施例中，不同的主動區寬度指定了在相對應的主動區中，製造的鰭式電晶體所使用的不同數量的鰭狀結構。鰭式電晶體的載流量通常隨著鰭狀結構的數量而增加。鰭式電晶體具有越多鰭狀結構，性能就會越好。當比較多個具有不同主動區寬度的單元結構時（例如方法　400的操作490），單元結構500A通常具有比單元結構500B更好的性能，且單元結構500B通常具有比單元結構500C更好的性能。在方法400的操作490中，會選擇單元結構500A而非單元結構500B以及500C。
第6A-6C圖根據一些實施例，繪示具有不同單元高度的單元結構600A-600C的部分佈局圖。每個單元結構600A-600C皆包含兩個n型主動區圖案（682n以及684n）以及兩個p型主動區圖案（682p以及684p）。每個單元結構600A-600C皆包含一個閘極條圖案650以及兩個偽閘極條圖案651以及659。每個單元結構600A-600C皆包含，以及多晶矽切割層圖案621、629，多晶矽切割層圖案641以及642分別位於上邊緣以及下邊緣，多晶矽切割層圖案621以及629分別與偽閘極條圖案651以及659相交。閘極條圖案650為一個連續的閘極條圖案，不與單元結構600A-600C中的任何多晶矽切割層圖案相交。
單元結構600A、600B以及600C分別具有單元高度2H1、2H2以及2H3。在圖6A-6C中，單元高度滿足了2H1＞2H2＞2H3的關係。當對應的單元結構的單元高度減少，由閘極條圖案650指定的閘極條的長度也會減少。當閘極條的長度減少，與閘極條相關的多晶矽電阻以及寄生電容也會減少。當比較多個具有不同單元高度的單元結構時（例如方法400的操作490），單元結構600C通常具有比單元結構600B更好的性能，且單元結構600B通常具有比單元結構600A更好的性能。在方法400的操作490中，會選擇單元結構600C而非單元結構600B以及600A。
第7A-7C圖根據一些實施例，繪示具有不同數量的單元高度的單元結構700A-700C的部分佈局圖。每個單元結構700A-700C皆包含一個閘極條圖案750以及兩個偽閘極條圖案751以及759。每個單元結構700A- 700C皆包含多晶矽切割層圖案741以及742，分別位於上邊緣以及下邊緣。在第7A圖中，單元結構700A包含兩個n型主動區圖案（782n以及784n）以及兩個p型主動區圖案（782p以及784p）。單元結構700A包含多晶矽切割層圖案721以及729，分別與偽閘極條圖案751以及759相交。在第7B圖中，單元結構700B包含三個n型主動區圖案（782n、784n以及786n）以及三個p型主動區圖案（782p、784p以及786p）。單元結構700B包含多晶矽切割層圖案721、743、729以及744，多晶矽切割層圖案721以及743與偽閘極條圖案751相交，而多晶矽切割層圖案729以及744與偽閘極條圖案759相交。在第7C圖中，單元結構700C包含四個n型主動區圖案（782n、784n、786n以及788n）以及四個p型主動區圖案（782p、784p、786p以及788p）。單元結構700C包含多晶矽切割層圖案721、743、723、729、744以及724，多晶矽切割層圖案721、743以及723與偽閘極條圖案751相交，而多晶矽切割層圖案729、744以及724與偽閘極條圖案759相交。
在第7A-7C圖中，閘極條圖案750為一個連續的閘極條圖案，不與單元結構700A-700C中的任何多晶矽切割層圖案相交。單元結構700A、700B以及700C，以單元高度H1為單位量測，分別具有單元高度2H1、3H1以及4H1。當對應的單元結構的單元高度增加，由閘極條圖案750指定的閘極條的長度也會增加。當閘極條的長度增加，與閘極條相關的多晶矽電阻以及寄生電容也會增加。當比較多個具有不同單元高度的單元結構時（例如方法400的操作490），單元結構700A通常具有比單元結構700B更好的性能，且單元結構700B通常具有比單元結構700C更好的性能。在方法400的操作490中，會選擇單元結構700A而非單元結構700B以及700C。
第8圖根據一些實施例，繪示一個電子設計自動化（EDA）系統800的方塊圖。
在一些實施例中，電子設計自動化系統800包含一個自動佈局佈線（automatic placement and routing , APR）系統。此處描述的設計佈局圖的方法，代表根據一個或多個實施例所實施的佈線配置是可實現的，例如使用根據一些實施例的電子設計自動化系統系統800。
在一些實施例中，電子設計自動化系統800通常是一個通用運算設備，包含一個硬體處理器802、一個非暫態電腦可讀取儲存媒體804。儲存媒體804中的一部分以一組可執行指令（即電腦程式碼806）所編譯。根據一個或多個實施例，硬體處理器802對指令806的執行代表（至少部分地）一種電子設計自動化系統工具，實現了本揭示文件描述的方法的一部分或全部。
處理器802經由一個匯流排808電性耦接至電腦可讀取儲存媒體804。處理器802也經由匯流排808電性耦接至一個輸入/輸出介面810。一個網路介面812經由匯流排808電性連接至處理器802。網路介面812連接至網路814，因此處理器802以及電腦可讀取儲存媒體804可以經由網路814連接到外部元件。處理器802用於執行編碼於電腦可讀取儲存媒體804中的電腦程式碼806，以使系統800可以用於執行部分或所有提到的過程及/或方法。在一個或多個實施例中，處理器802為一個中央處理器單元（CPU）、一個多處理器、一個分散式處理系統、一個特殊應用積體電路（ASIC）及/或一個合適的處理單元。
在一個或多個實施例中，電腦可讀取儲存媒體804為一個電子、磁、光、電磁、紅外線及/或半導體系統（或裝置或設備）。舉例而言，電腦可讀取儲存媒體804包含半導體或固態記憶體、磁帶、磁碟片、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、硬碟及/或光碟片。在一些使用光碟片的實施例中，電腦可讀取儲存媒體804包含唯讀光碟片（CD-ROM）、可讀寫光碟片（CD-R/W）及/或數位多功能光碟片（DVD）。
在一個或多個實施例中，儲存媒體804儲存電腦程式碼806，電腦程式碼806用於使系統800可以用於執行部分或所有描述到的流程及/或方法（其中這種執行至少部分地代表電子設計自動化工具）。在一個或多個實施例中，儲存媒體804也儲存了有助於執行部分或所有描述到的流程及/或方法的訊息。在一個或多個實施例中，儲存媒體804儲存了標準元件庫807，包含如本揭示文件所揭露的此類標準元件。
電子設計自動化系統800包含輸入/輸出介面810。輸入/輸出介面810接到外部電路。在一些實施例中，輸入/輸出介面810包含鍵盤、小型鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕及/或游標方向鍵，用來向處理器802傳送訊息以及指令。
電子設計自動化系統800也包含耦接到處理器802的網路介面812。網路介面812讓系統800與網路814進行通訊，且一個或多個其他電腦系統也連接到網路814。網路介面812包含無線網路介面，例如BLUETOOTH、 WIFI、WIMAX、GPRS或WCDMA；或是有線網路介面，例如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，部分或所有描述到的流程及/或方法在兩個或多個系統800中實施。
系統800用於經由輸入/輸出介面810來接收訊息。經由輸入/輸出介面810接收到的訊息包含一個或多個指令、資料、設計規則、標準元件庫及/或其他處理器802在執行處理時的參數。此訊息會經過匯流排808傳送到處理器802。電子設計自動化系統800用於經由輸入/輸出介面810來接收關於使用者介面的訊息。此訊息儲存在電腦可讀取儲存媒體804中，作為使用者介面842。
在一些實施例中，部分或所有描述到的流程及/或方法被實現為一個由處理器執行的獨立應用軟體。在一些實施例中，部分或所有描述到的流程及/或方法被實現為一個額外的應用軟體中一部分的應用軟體。在一些實施例中，部分或所有描述到的流程及/或方法被實現為一個應用軟體的外掛程式。在一些實施例中，至少一個描述到的流程及/或方法被實現為一個電子設計自動化工具中一部分的應用軟體。在一些實施例中，部分或所有描述到的流程及/或方法被實現為由電子設計自動化系統800使用的應用軟體。在一些實施例中，一個包含標準元件的佈局圖是使用例如VIRTUOSO®或是其他適合的佈局產生工具來產生。
在一些實施例中，這些流程被實現為儲存在非暫態電腦可讀取儲存媒體中的程式的函數。非暫態電腦可讀取儲存媒體的示例，包含但不限於外部/可移動及/或內部/內建儲存或記憶體單元，例如一個或多個光碟片（例如DVD）、磁碟（例如硬碟）、半導體記憶體（例如唯讀記憶體、隨機存取記憶體、記憶卡）等。
第9圖根據一些實施例，繪示一個積體電路（IC）的製造系統900以及製造流程的方塊圖。在一些實施例中，以一個佈局圖為基準，至少一個(A)一個或多個半導體遮罩或(B)半導體積體電路中的一個層中的至少一個元件使用了製造系統900來製造。
在第9圖中，積體電路製造系統900包含多個實體單位，例如設計廠920、遮罩廠930以及積體電路製造廠950，三者在與製造積體電路設備960相關的設計、開發以及製造週期及/或服務中彼此關聯。系統900中的多個實體單位由一個通訊網路所連接。在一些實施例中，此通訊網路是一個單一網路。在一些實施例中，此通訊網路是各種不同的網路，例如內部網路以及網際網路。此通訊網路包含有線及/或無線的通訊頻道。每個實體單位可以與一個或多個其他實體單位互動，並向一個或多個其他實體單位提供服務，及/或從一個或多個其他實體單位接受服務。在一些實施例中，設計廠920、遮罩廠930以及積體電路製造廠950中的兩個或更多個實體單位由一個公司所擁有。在一些實施例中，設計廠920、遮罩廠930以及積體電路製造廠950中的兩個或更多個實體單位共存於一個公共設施中並使用公共資源。
設計廠（或設計團隊）920產生一個積體電路設計佈局922。積體電路設計佈局922包含各種為積體電路設備960所設計的幾何圖案。幾何圖案對應於構成製造的積體電路設備960 的各種元件的金屬、氧化物或半導體層的圖案。透過結合各種層以形成各種積體電路的特徵。舉例而言，積體電路設計佈局922的一部分包含各種積體電路特徵，例如主動區、閘極電極、源極區、汲極區、層間互連的金屬線或矽通孔，以及焊片的開口，以形成在半導體載板（例如矽晶圓）以及設置在半導體載板上的各種材料層。設計廠920實行適當的設計程序以形成積體電路設計佈局922。設計程序包含邏輯設計、物理設計或佈局佈線中的一項或多項。積體電路設計佈局922以一個或多個資料文件呈現，這些資料文件具有幾何圖案的訊息。舉例而言，積體電路設計佈局922可以用GDSII文件格式或是DFII文件格式來表示。
遮罩廠930包含遮罩資料準備932以及遮罩製造944。遮罩廠930使用積體電路設計佈局922來製造一個或多個遮罩945，再根據積體電路設計佈局922，將遮罩用於製造積體電路設備960的各個層。遮罩廠930執行遮罩資料準備932，其中積體電路設計佈局922被轉換成具代表性的資料文件（“RDF”）。遮罩資料準備932將RDF提供給遮罩製造944。遮罩製造 944包含一個遮罩寫入器。遮罩寫入器將RDF轉換為載板上的圖像，例如遮罩945或半導體晶圓953。設計佈局922由遮罩資料準備932操縱，以符合遮罩寫入器的特定特性及/或積體電路製造廠950的要求。在第9圖中，遮罩資料準備932以及遮罩製造944被繪示為分開的元件。在一些實施例中，遮罩資料準備932以及遮罩製造944可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備932包含光學鄰近效應修正（optical proximity correction , OPC），其使用微影增強技術來補償圖像誤差，例如可能由繞射、干涉、其他製程效應等引起的圖像誤差。OPC調整積體電路設計佈局922。在一些實施例中，遮罩資料準備932包含進一步的解析度增強技術（resolution enhancement technique , RET），例如離軸照明、亞解析度輔助特徵、相轉移遮罩、其他適合的技術等或其組合。在一些實施例中，也使用了反向式微影技術（inverse lithography technology , ILT），其將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備932包含一個遮罩規則檢查器（mask rule checker , MRC），MRC使用一組遮罩創建規則檢查在OPC中經過處理的積體電路設計佈局922，此組遮罩創建規則包含某些幾何及/或連通性限制以確保足夠的邊界範圍，以考慮半導體製程的變化性等。在一些實施例中，MRC修改積體電路設計佈局922，以補償遮罩製造944期間的限制，此動作可以取消由OPC執行的部分修改，以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備932包含平版印刷檢查（lithography process checking , LPC），LPC模擬由積體電路製造廠950實施，以製造積體電路設備960的流程。LPC以積體電路設計佈局922為基準模擬此流程，以創造模擬製造的設備，例如積體電路設備960。LPC模擬中的製程參數可以包含與積體電路製造週期中各種製程相關的參數、與用於製造積體電路的工具相關的參數及/或製造流程的其他面相。LPC考慮各種因素，例如空間影像對比度、焦深（“DOF”）、遮罩誤差增強因數（“MEEF”）以及其他適合的參數或其組合。在一些實施例中，在LPC創造模擬製造的設備之後，如果模擬設備的形狀不夠接近設計規則，則可以重複OPC及/或MRC以進一步細化積體電路設計佈局922。
應理解，為了清楚起見，上述關於遮罩資料準備932的描述已經經過簡化。在一些實施例中，遮罩資料準備932包含附加的特徵，例如根據製造規則修改積體電路設計佈局922的邏輯操作（logic operation , LOP）。此外，在遮罩資料準備932期間應用於積體電路設計佈局922的流程，可以以各種不同的順序執行。
在遮罩資料準備932之後以及在遮罩製造944期間，以修改過的積體電路設計佈局922為基準，製造一個或一組遮罩945。在一些實施例中，遮罩製造944包含以積體電路設計佈局922為基準，執行一次或多次微影曝光。在一些實施例中，以修改過的積體電路設計佈局922為基準，使用電子束（e-beam）或多個電子束的機構，在遮罩（光罩或倍縮光罩）945上形成圖案。遮罩945可以使用各種技術形成。在一些實施例中，使用二元技術形成遮罩945。在一些實施例中，遮罩圖案包含不透明區域以及透明區域。用於曝光覆蓋在晶片上的圖像敏感材料層（例如光阻劑）的輻射線，例如紫外（UV）線，被不透明區域阻擋並透射穿過透明區域。在一個示例中，一個二元遮罩版本的遮罩945包含一個透明載板（例如熔融石英）以及覆蓋在二元遮罩的不透明區域中的不透明材料（例如鉻）。在另一個示例中，使用了相位偏移技術來形成遮罩945。在相位偏移遮罩（PSM）版本的遮罩945中，在相位偏移遮罩上形成的圖案中的各種特徵具有適當的相位差，以提高解析度以及成像品質。在各種示例中，相位偏移遮罩可以是衰減PSM或交替PSM。遮罩製造944產生的遮罩用於多種流程中。舉例而言，遮罩用於離子注入流程中，以在半導體晶圓953中形成各種摻雜區，用於蝕刻流程中，以在半導體晶圓953中形成各種蝕刻區域，及/或用在其他適合的流程中。
積體電路製造廠950 是一個積體電路製造實體單位，包含一個或多個用於製造各種不同積體電路產品的製造設施。在一些實施例中，積體電路製造廠950是一個半導體代工廠。舉例而言，一個製造設施用於多個積體電路產品的前端製造（前段（FEOL）製程），第二個製造設施可能提供用於積體電路產品的後端製造的內接以及封裝（後段（BEOL）製程），而第三個製造設施可以為代工廠實體單位提供其他服務。
積體電路製造廠950包含製造工具952，製造工具952用於在半導體晶圓953上執行各種製造操作，使得積體電路設備960能根據遮罩（例如遮罩945）製造。在各種實施例中，製造工具952包含一個或多個晶圓曝光機、離子植入器、光阻覆蓋器、處理室（例如CVD處理室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔或其他能夠執行本揭示文件所討論的一種或多種合適的製程的製造設備。
積體電路製造廠950使用由遮罩廠930製造的遮罩（或多個遮罩）945來製造積體電路設備960。因此，積體電路製造廠950至少間接地使用了積體電路設計佈局922來製造積體電路設備960。在一些實施例中，積體電路製造包含間接地以積體電路設計佈局922為基準，執行一次或多次微影曝光。半導體晶圓953包含其上形成的矽載板或其他具有材料層的適合的載板。半導體晶圓953進一步包含一個或多個摻雜區、介電特徵、多級互連等（在後續製造步驟中形成）。
關於積體電路製造系統（例如第9圖的系統 900）以及與其相關聯的積體電路製造流程的詳細資訊可在例如2016年2月9日授權的美國專利第9256709號、2015年10月1日公佈的美國專利第20150278429號、2014年2月6日公佈的美國專利第20100040838號以及2007年8月21日授權的美國專利第7260442號中找到，其全文透過引用併入本揭示文件。
本揭示文件的一個態樣是關於一種製造一個積體電路的方法。此方法包含產生兩個沿著第一方向延伸的第一型主動區，以及在這兩個第一型主動區之間，產生兩個沿著第一方向延伸的第二型主動區。此方法包含產生一個沿著與第一方向垂直的第二方向延伸的閘極條，以及以p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的差異的判斷結果為基準，規劃與此閘極條相交的一個或多個多晶矽切割層的圖案。在此積體電路中，閘極條分別與兩個第一型主動區以及兩個第二型主動區相交，且相交的位置對應於兩個第一型電晶體以及兩個第二型電晶體的多個通道區。
本揭示文件的另一個態樣是關於一種非暫態電腦可讀取儲存媒體，其具有一個用以產生具有多晶矽延展效應的積體電路的佈局設計的電腦程式碼。此電腦程式碼用以使一個具有至少一個處理器的系統去執行產生兩個沿著第一方向延伸的第一型主動區圖案，以及在這兩個第一型主動區之間圖案，產生兩個沿著第一方向延伸的第二型主動區圖案。此電腦程式碼也用以使一個具有至少一個處理器的系統去執行產生一個沿著與第一方向垂直的第二方向延伸的閘極條圖案，以及判斷p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的差異。在佈局設計中，閘極條分別與兩個第一型主動區以及兩個第二型主動區相交，且相交的位置對應於兩個第一型電晶體以及兩個第二型電晶體的多個通道區。此電腦程式碼進一步用以使一個具有至少一個處理器的系統，在p型電晶體的多晶矽延展效應大於n型電晶體的多晶矽延展效應時，去執行產生一個沿著第一方向延伸並且與閘極條圖案相交的多晶矽切割層圖案。在佈局設計中，多晶矽切割層圖案與該極條圖案的組合指定了一個第一側閘極條段以及一個第二側閘極條段；第一閘極條段覆蓋在第一第一型電晶體的通道區以及第一第二型電晶體的通道區之上，而該第二閘極條段覆蓋在第二第一型電晶體的通道區以及第二第二型電晶體的通道區之上。
另一個關於一種製造一個具有多晶矽延展效應的積體電路的方法的態樣。此方法包含判斷p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的差異，以及以此差異為基準，使用一個處理器來產生一個佈局設計。
在此方法中，由處理器創造佈局設計的步驟包含產生至少兩個沿著第一方向延伸的第一型主動區圖案，以及在這兩個第一型主動區圖案之間，產生至少兩個沿著第一方向延伸的第二型主動區。在此方法中，由處理器創造佈局設計的步驟也包含產生一個沿著與第一方向垂直的第二方向延伸的閘極條圖案，以及將閘極條圖案對應地定位在至少兩個第一型主動區圖案以及至少兩個第二型主動區圖案之上，並指定至少兩個第一型電晶體以及至少兩個第二型電晶體的通道區。在此方法中，由處理器創造佈局設計的步驟也包含在p型電晶體的多晶矽延展效應大於n型電晶體的多晶矽延展效應時，去執行產生一個沿著第一方向延伸並且與閘極條圖案相交的多晶矽切割層圖案。在此佈局設計中，多晶矽切割層圖案與該極條圖案的組合指定了一個第一側閘極條段以及一個第二側閘極條段；第一閘極條段覆蓋在第一第一型電晶體的通道區以及第一第二型電晶體的通道區之上，而該第二閘極條段覆蓋在第二第一型電晶體的通道區以及第二第二型電晶體的通道區之上。此方法進一步包含以佈局設計為基準，製造包含至少兩個第一型電晶體以及至少兩個第二型電晶體的積體電路。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100A、100B:單元結構 121、125、129、141、142:多晶矽切割層圖案 150、151、159:閘極條圖案 152:第一閘極條段圖案 154:第二閘極條段圖案 192:上邊界 198:下邊界 191、199:單元邊界 182n、184n:n型主動區圖案 182p、184p:p型主動區圖案 T182n:NMOS電晶體 T182p:PMOS電晶體 VSS、VDD:電源電壓 D1、D2、D3、D4、D5、D6:多晶矽延展距離 PP’:切割平面 Δ|V A|、Δ|V B|、ΔV C:臨界電壓變化 ΔV D、Δ|V E|、ΔV F:臨界電壓變化 200A、200B:單元結構 221、225、229、241、242:多晶矽切割層圖案 250、251、259:閘極條圖案 252:第一閘極條段圖案 254:第二閘極條段圖案 291、299:單元邊界 282n、284n:n型主動區圖案 282p、284p:p型主動區圖案 T282n:NMOS電晶體 T282p:PMOS電晶體 S1、S2、S3、S4、S5、S6:多晶矽延展距離 300A、300B、300C、300D:單元結構 321、322、324、329、341、342:多晶矽切割層圖案 350:閘極條圖案 351、359:偽閘極條圖案 352、353、356:第一閘極條段圖案 354、355、358:第二閘極條段圖案 357:第三閘極條段圖案 382n、384n:n型主動區圖案 382p、384p:p型主動區圖案 400:產生積體電路的佈局設計的方法 410、420、430、460、470、480、490:操作 440、445、450:操作 400B:產生積體電路的佈局設計的方法 410B、460B、470B、480B、440B、450B:操作 80:載板 F182n、F184n、F182p、F184p:鰭狀結構 G150:閘極條 G152、G353:第一閘極條段 G154、G355:第二閘極條段 G357:第三閘極條段 C142、C144、C125:多晶矽切割層 C322、C324、C341、C342:多晶矽切割層 500A、500B、500C:單元結構 521、529:多晶矽切割層圖案 541、542:多晶矽切割層圖案 550:閘極條圖案 551、559:偽閘極條圖案 581n、582n、583n、584n、586n、588n:n型主動區圖案 581p、582p、583p、584p、586p、588p:p型主動區圖案 W1:第一主動區寬度 W2:第二主動區寬度 W3:第三主動區寬度 600A、600B、600C:單元結構 621、629、641、642:多晶矽切割層圖案 650:閘極條圖案 651、659:偽閘極條圖案 682n、684n:n型主動區圖案 682p、684p:p型主動區圖案 H1、H2、H3:單元高度 700A、700B、700C:單元結構 721、723、724、729、743、744:多晶矽切割層圖案 741、742:多晶矽切割層圖案 751、759:偽閘極條圖案 782n、784n、786n、788n:n型主動區圖案 782p、784p、786p、788p:p型主動區圖案 800:電子設計自動化系統 802:處理器 804:儲存媒體 806:電腦程式碼 807:標準元件庫 808:匯流排 810:輸入/輸出介面 812:網路介面 814:網路 842:使用者介面 900:積體電路製造系統 920:設計廠 922:積體電路設計佈局 930:遮罩廠 932:遮罩資料準備 944:遮罩製造 945:遮罩 950:積體電路製造廠 952:製造工具 953:半導體晶圓 960:積體電路設備
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 第1A-1B圖根據一些實施例繪示單元結構的部分佈局圖； 第1C-1D圖根據一些實施例繪示單個電晶體的性能曲線； 第2A-2B圖根據一些實施例繪示單元結構的部分佈局圖； 第2C-2D圖根據一些實施例繪示單個電晶體的性能曲線； 第3A-3D圖根據一些實施例繪示單元結構的部分佈局圖； 第4A圖根據一些實施例繪示產生一積體電路的一佈局設計的一方法400的流程圖； 第4B圖根據一些實施例繪示製造一積體電路的一方法的流程圖； 第4C(1)-4C(5)圖根據一些實施例，繪示根據第 4B圖的流程圖中，關於製造的各個階段沿著切割平面PP'（第1A、1B、3D圖）的積體電路的橫截面圖； 第5A-5C圖根據一些實施例繪示具有不同主動區寬度的單元結構的部分佈局圖； 第6A-6C圖根據一些實施例繪示具有不同單元高度的單元結構的部分佈局圖； 第7A-7C圖根據一些實施例繪示具有不同數量的單元高度的單元結構的部分佈局圖； 第8圖根據一些實施例繪示一個電子設計自動化（EDA）系統的方塊圖；以及 第9圖根據一些實施例繪示一個積體電路（IC）的製造系統以及製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100A:單元結構
125、141、142:多晶矽切割層圖案
150、151、159:閘極條圖案
152:第一閘極條段圖案
154:第二閘極條段圖案
192:上邊界
198:下邊界
191、199:單元邊界
182n、184n:n型主動區圖案
182p、184p:p型主動區圖案
T182n:NMOS電晶體
T182p:PMOS電晶體
VSS、VDD:電源電壓
D1、D2、D3、D4:多晶矽延展距離
PP’:切割平面

Claims (20)

  1. 一種積體電路製造方法，包含： 在沿著一第一方向延伸的兩個第一型主動區中製造複數個半導體結構； 在沿著該第一方向延伸且位於該兩個第一型主動區之間的兩個第二型主動區中製造複數個半導體結構； 沿著與該第一方向垂直的一第二方向沉積一閘極條，其中該閘極條分別與該兩個第一型主動區以及該兩個第二型主動區相交，且相交的位置對應於該兩個第一型電晶體以及該兩個第二型電晶體的多個通道區；以及 以多個p型電晶體多晶矽延展效應與多個n型電晶體多晶矽延展效應之間的一差異的一判斷結果為基準，規劃與該閘極條相交的一或多個多晶矽切割層的圖案。
  2. 如請求項1所述之積體電路製造方法，其中規劃一或多個多晶矽切割層的步驟包含： 規劃在該第一方向延伸且與該閘極條相交的一多晶矽切割層，其中該p型電晶體多晶矽延展效應大於該n型電晶體多晶矽延展效應一預定的數量；以及 其中該多晶矽切割層與該閘極條的一組合產生一第一閘極條段以及一第二閘極條段，且其中該第一閘極條段覆蓋在一第一第一型電晶體的通道區以及一第一第二型電晶體的通道區之上，而該第二閘極條段覆蓋在一第二第一型電晶體的通道區以及一第二第二型電晶體的通道區之上。
  3. 如請求項1所述之積體電路製造方法，其中沉積該閘極條的步驟包含： 將該閘極條沉積為與所有第一型區域以及第二型區域相交的一連續閘極條，其中該p型電晶體多晶矽延展效應小於該n型電晶體多晶矽延展效應一預定的數量。
  4. 如請求項1所述之積體電路製造方法，其中規劃一或多個多晶矽切割層的步驟包含： 產生兩個沿著該第一方向延伸，且與該閘極條相交的多晶矽切割層，其中該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同；以及 其中該兩個多晶矽切割層與該閘極條的一組合產生一第一側閘極條段、一中央閘極條段以及一第二側閘極條段，且其中該第一側閘極條段覆蓋在一第一第一型電晶體的通道區之上，該中央閘極條段覆蓋在一第一第二型電晶體的通道區以及一第二第一型電晶體的通道區之上，而該第二側閘極條段覆蓋在一第二第二型電晶體的通道區之上。
  5. 如請求項4所述之方法，其中該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於一預定的數量。
  6. 如請求項4所述之方法，其中該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於或等於一預定的數量。
  7. 如請求項1所述之方法，其中該第一型電晶體為n型電晶體，而該第二型電晶體為p型電晶體。
  8. 如請求項1所述之方法，其中該第一型電晶體為p型電晶體，而該第二型電晶體為n型電晶體。
  9. 一種非暫態電腦可讀取儲存媒體，具有為了產生具有多個多晶矽延展效應的一積體電路的一佈局設計的一電腦程式碼，該電腦程式碼使一系統具有至少一處理器，以執行： 產生兩個沿著一第一方向延伸的第一型主動區圖案； 產生兩個沿著該第一方向延伸，在該兩個第一型主動區圖案之間的第二型主動區圖案； 產生一沿著一第二方向延伸的閘極條圖案，該第二方向與該第一方向垂直，其中該閘極條圖案與該兩個第一型主動區圖案以及該兩個第二型主動區圖案相交，且相交的位置對應於兩個第一型電晶體以及兩個第二型電晶體的多個通道區； 測定p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的一差異；以及 若該p型電晶體多晶矽延展效應大於該n型電晶體多晶矽延展效應，產生一沿著該第一方向延伸且與該閘極條圖案相交的多晶矽切割層圖案，其中該多晶矽切割層圖案與該閘極條圖案的一組合產生一第一閘極條段以及一第二閘極條段，且其中該第一閘極條段覆蓋在一第一第一型電晶體的通道區以及一第一第二型電晶體的通道區之上，而該第二閘極條段覆蓋在一第二第一型電晶體的通道區以及一第二第二型電晶體的通道區之上。
  10. 如請求項9所述之非暫態電腦可讀取儲存媒體，進一步用於使具有至少一處理器的該系統執行： 若該p型電晶體多晶矽延展效應小於該n型電晶體多晶矽延展效應一預定的數量，將該閘極條圖案生成為相交於所有第一型主動區圖案以及第二型主動區圖案的一連續閘極條圖案。
  11. 如請求項9所述之非暫態電腦可讀取儲存媒體，進一步用於使具有至少一處理器的該系統執行： 若該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，產生兩個沿著該第一方向延伸且相交該閘極條圖案的多晶矽切割層圖案；以及 其中該兩個多晶矽切割層圖案以及該閘極條圖案的一組合確立了一第一側閘極條段、一中央閘極條段以及一第二側閘極條段，其中該第一閘極條段覆蓋在一第一第一型電晶體的通道區之上，該中央閘極條段覆蓋在一第一第二型電晶體的通道區以及一第二第一型電晶體的通道區之上，而該第二閘極條段覆蓋在一第二第二型電晶體的通道區之上。
  12. 一種製造具有多晶矽延展效應的一積體電路的方法，包含： 測定p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應之間的一差異； 以該差異為基準，由一處理器產生該積體電路的一佈局設計，其中該產生積體電路佈局設計的流程包含： 形成至少兩個沿著一第一方向延伸的第一型主動區圖案， 形成至少兩個沿著該第一方向延伸且位於該兩個第一型主動區圖案之間的第二型主動區圖案， 產生一垂直於第一方向，沿著一第二方向延伸的閘極條圖案， 將該閘極條圖案定位在至少兩個第一型主動區圖案以及至少兩個第二型主動區圖案，對應於至少兩個第一型電晶體以及至少兩個第二型電晶體的通道區，以及 若該p型電晶體多晶矽延展效應大於該n型電晶體多晶矽延展效應，產生一沿著該第一方向延伸且與該閘極條圖案相交的多晶矽切割層圖案，其中該多晶矽切割層圖案與該閘極條圖案的一組合產生一第一閘極條段以及一第二閘極條段，且其中該第一閘極條段覆蓋在一第一第一型電晶體的通道區以及一第一第二型電晶體的通道區之上，而該第二閘極條段覆蓋在一第二第一型電晶體的通道區以及一第二第二型電晶體的通道區之上；以及 以該佈局設計為基準，產生該積體電路，包含至少兩個第一型電晶體以及至少兩個第二型電晶體。
  13. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於一預定的數量，將該閘極條圖案生成為相交於所有第一型主動區圖案以及第二型主動區圖案的一連續閘極條圖案。
  14. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於或等於一預定的數量，則該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同。
  15. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於一預定的數量，則該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同。
  16. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，產生兩個沿著該第一方向延伸且相交該閘極條圖案的多晶矽切割層圖案；以及 其中該兩個多晶矽切割層圖案以及該閘極條圖案的一組合確立了一第一側閘極條段、一中央閘極條段以及一第二側閘極條段，其中該第一閘極條段覆蓋在一第一第一型電晶體的通道區之上，該中央閘極條段覆蓋在一第一第二型電晶體的通道區以及一第二第一型電晶體的通道區之上，而該第二閘極條段覆蓋在一第二第二型電晶體的通道區之上。
  17. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同， 從多個具有不同鰭狀結構數量的第一型主動區以及至少兩個具有不同鰭狀結構數量的第二型主動區的一主動區圖案集合中，選擇多個主動區圖案，以該多個主動區圖案為基準，生成該至少兩個第一型主動區圖案以及該至少兩個第二型主動區圖案。
  18. 如請求項12所述之方法，其中該產生佈局設計的步驟包含： 若該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同， 將該至少兩個第一型主動區圖案以及該至少兩個第二型主動區圖案放置於選自於一具有不同單元高度的單元圖案集合的一單元圖案，每個在該單元圖案集合中的單元圖案規定在同一行可選的一單元。
  19. 如請求項12所述之方法，其中該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於一預定的數量。
  20. 如請求項12所述之方法，其中該p型電晶體多晶矽延展效應與該n型電晶體多晶矽延展效應相同，若該p型電晶體多晶矽延展效應與n型電晶體多晶矽延展效應相差的一絕對值小於或等於一預定的數量。
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