CN115312460A - 集成电路制造方法与储存媒体 - Google Patents

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CN115312460A
CN115312460A CN202210393695.9A CN202210393695A CN115312460A CN 115312460 A CN115312460 A CN 115312460A CN 202210393695 A CN202210393695 A CN 202210393695A CN 115312460 A CN115312460 A CN 115312460A
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type transistor
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卢麒友
庄惠中
陈志良
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Abstract

本揭示文件提供一种制造集成电路的方法以及一种储存媒体。该方法包含产生两个第一型主动区以及两个第二型主动区，并产生与两个第一型主动区以及两个第二型主动区相交的栅极条。该方法进一步包含以p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异的一判断结果为基准，规划与该栅极条相交的一或多个多晶硅切割层的图案。

Description

集成电路制造方法与储存媒体
技术领域
本揭示文件是关于一种集成电路制造方法以及一种储存媒体，特别是关于一种因应多晶硅延展效应的集成电路制造方法以及一种用于制造集成电路的储存媒体。
背景技术
现今趋势的集成电路(integrated circuit,IC)小型化促使了设备除了要体积更小、功耗更低之外，还要能以更高的速度提供更多的功能。小型化的制程也导致了更严苛的设计与制造规格，以及对于可靠度的挑战。各种电子设计自动化(electronic designautomation,EDA)工具的出现，除了用来生成、最佳化及验证机体电路的标准元件布局设计，同时也能确保标准元件布局设计和制造规格有被满足。
发明内容
本揭示文件提供一种集成电路制造方法。于一些实施例中，集成电路制造方法包含在沿着一第一方向延伸的两个第一型主动区中制造多个半导体结构；在沿着该第一方向延伸且位于该两个第一型主动区之间的两个第二型主动区中制造多个半导体结构；沿着与该第一方向垂直的一第二方向沉积一栅极条，其中该栅极条分别与该两个第一型主动区以及该两个第二型主动区相交，且相交的位置对应于该两个第一型晶体管以及该两个第二型晶体管的多个通道区；以及以多个p型晶体管多晶硅延展效应与多个n型晶体管多晶硅延展效应之间的一差异的一判断结果为基准，规划与该栅极条相交的一或多个多晶硅切割层的图案。
本揭示文件提供一种用于制造集成电路的储存媒体。于一些实施例中，储存媒体具有为了产生具有多个多晶硅延展效应的集成电路的布局设计的计算机程序码，该计算机程序码使系统具有至少一个处理器，以执行：产生两个沿着第一方向延伸的第一型主动区图案；产生两个沿着该第一方向延伸，在该两个第一型主动区图案之间的第二型主动区图案；产生一个沿着一第二方向延伸的栅极条图案，该第二方向与该第一方向垂直，其中该栅极条与该两个第一型主动区图案以及该两个第二型主动区图案相交，且相交的位置对应于两个第一型晶体管以及两个第二型晶体管的多个通道区；测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异；以及若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生一个沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的组合产生一个第一栅极条段以及一个第二栅极条段，且其中该第一栅极条段覆盖在第一第一型晶体管的通道区以及第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在第二第一型晶体管的通道区以及第二第二型晶体管的通道区之上。
本揭示文件提供一种制造具有多晶硅延展效应的集成电路的方法。于一些实施例中，制造具有多晶硅延展效应的一集成电路的方法包含：测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异；以该差异为基准，由处理器产生该集成电路的布局设计，其中该产生集成电路布局设计的流程包含：形成至少两个沿着第一方向延伸的第一型主动区图案，形成至少两个沿着该第一方向延伸且位于该两个第一型主动区图案之间的第二型主动区图案，产生垂直于第一方向，沿着一第二方向延伸的栅极条图案，将该栅极条图案定位在至少两个第一型主动区图案以及至少两个第二型主动区图案，对应于至少两个第一型晶体管以及至少两个第二型晶体管的通道区，以及若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的组合产生一个第一栅极条段以及一个第二栅极条段，且其中该第一栅极条段覆盖在第一第一型晶体管的通道区以及第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在第二第一型晶体管的通道区以及第二第二型晶体管的通道区之上；以及以该布局设计为基准，产生该集成电路，包含至少两个第一型晶体管以及至少两个第二型晶体管。
附图说明
当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。
图1A-1B根据一些实施例绘示单元结构的部分布局图；
图1C-1D根据一些实施例绘示单个晶体管的性能曲线；
图2A-2B根据一些实施例绘示单元结构的部分布局图；
图2C-2D根据一些实施例绘示单个晶体管的性能曲线；
图3A-3D根据一些实施例绘示单元结构的部分布局图；
图4A根据一些实施例绘示产生一集成电路的一布局设计的一方法400的流程图；
图4B根据一些实施例绘示制造一集成电路的一方法的流程图；
图4C(1)-4C(5)根据一些实施例，绘示根据图4B的流程图中，关于制造的各个阶段沿着切割平面PP'(图1A、1B、3D)的集成电路的横截面图；
图5A-5C根据一些实施例绘示具有不同主动区宽度的单元结构的部分布局图；
图6A-6C根据一些实施例绘示具有不同单元高度的单元结构的部分布局图；
图7A-7C根据一些实施例绘示具有不同数量的单元高度的单元结构的部分布局图；
图8根据一些实施例绘示一个电子设计自动化(EDA)系统的方块图；以及
图9根据一些实施例绘示一个集成电路(IC)的制造系统以及制造流程的方块图。
【符号说明】
100A、100B:单元结构
121、125、129、141、142:多晶硅切割层图案
150、151、159:栅极条图案
152:第一栅极条段图案
154:第二栅极条段图案
192:上边界
198:下边界
191、199:单元边界
182n、184n:n型主动区图案
182p、184p:p型主动区图案
T182n:NMOS晶体管
T182p:PMOS晶体管
VSS、VDD:电源电压
D1、D2、D3、D4、D5、D6:多晶硅延展距离
PP’:切割平面
Δ|VA|、Δ|VB|、ΔVC:临界电压变化
ΔVD、Δ|VE|、ΔVF:临界电压变化
200A、200B:单元结构
221、225、229、241、242:多晶硅切割层图案
250、251、259:栅极条图案
252:第一栅极条段图案
254:第二栅极条段图案
291、299:单元边界
282n、284n:n型主动区图案
282p、284p:p型主动区图案
T282n:NMOS晶体管
T282p:PMOS晶体管
S1、S2、S3、S4、S5、S6:多晶硅延展距离
300A、300B、300C、300D:单元结构
321、322、324、329、341、342:多晶硅切割层图案
350:栅极条图案
351、359:伪栅极条图案
352、353、356:第一栅极条段图案
354、355、358:第二栅极条段图案
357:第三栅极条段图案
382n、384n:n型主动区图案
382p、384p:p型主动区图案
400:产生集成电路的布局设计的方法
410、420、430、460、470、480、490:操作
440、445、450:操作
400B:产生集成电路的布局设计的方法
410B、460B、470B、480B、440B、450B:操作
80:载板
F182n、F184n、F182p、F184p:鳍状结构
G150:栅极条
G152、G353:第一栅极条段
G154、G355:第二栅极条段
G357:第三栅极条段
C142、C144、C125:多晶硅切割层
C322、C324、C341、C342:多晶硅切割层
500A、500B、500C:单元结构
521、529:多晶硅切割层图案
541、542:多晶硅切割层图案
550:栅极条图案
551、559:伪栅极条图案
581n、582n、583n、584n、586n、588n:n型主动区图案
581p、582p、583p、584p、586p、588p:p型主动区图案
W1:第一主动区宽度
W2:第二主动区宽度
W3:第三主动区宽度
600A、600B、600C:单元结构
621、629、641、642:多晶硅切割层图案
650:栅极条图案
651、659:伪栅极条图案
682n、684n:n型主动区图案
682p、684p:p型主动区图案
H1、H2、H3:单元高度
700A、700B、700C:单元结构
721、723、724、729、743、744:多晶硅切割层图案
741、742:多晶硅切割层图案
751、759:伪栅极条图案
782n、784n、786n、788n:n型主动区图案
782p、784p、786p、788p:p型主动区图案
800:电子设计自动化系统
802:处理器
804:储存媒体
806:计算机程序码
807:标准元件库
808:总线
810:输入/输出接口
812:网络接口
814:网络
842:使用者界面
900:集成电路制造系统
920:设计厂
922:集成电路设计布局
930:遮罩厂
932:遮罩数据准备
944:遮罩制造
945:遮罩
950:集成电路制造厂
952:制造工具
953:半导体晶圆
960:集成电路设备
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包含以直接接触形成第一特征与第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
集成电路的布局设计通常包含多个单元结构的布局设计。布局设计中的每个单元结构指定了如何制造对应的半导体单元结构。布局图中的单元结构通常包含至少一个p型主动区图案以及至少一个n型主动区图案。p型主动区图案指定了对应的p型主动区，以及p型主动区内的p型通道场效应晶体管的通道区、源极区以及漏极区的排列。n型主动区图案指定了对应的n型主动区，以及n型主动区内的n型通道场效应晶体管的通道区、源极区以及漏极区的排列。布局图中的单元结构通常也包含至少一个栅极条图案。栅极条图案与p型主动区图案之间的交叉点指定了PMOS晶体管的通道区。栅极条图案与n型主动区图案之间的交叉点指定了NMOS晶体管的通道区。
当单元结构中的栅极条图案延伸到足够与多个主动区图案相交时，一个或多个与栅极条图案重叠的多晶硅切割层图案会将栅极条图案分成多个段。栅极条图案的每一段指定了一个对应的栅极条。在一些实施例中，一个多晶硅切割层图案以及一个栅极条图案的交叉点指定了在设备制造期间移除的栅极条部分。制造出的设备中的栅极条长度会影响在栅极条以及主动区的重叠区域中形成通道的晶体管的临界电压。栅极条的延伸长度对晶体管临界电压变化的影响被称作多晶硅延展效应。p型晶体管的临界电压变化的绝对值一般而言会随着栅极条的延长而增加，而n型晶体管的临界电压变化的绝对值一般而言会随着栅极条的延长而减少。因为栅极条的延伸长度取决于多晶硅切割层图案与栅极条图案相交的位置，因此在单元结构的布局设计中，多晶硅切割层图案的位置会影响晶体管的临界电压变化。晶体管的临界电压变化经常影响有使用到晶体管的半导体单元结构的性能。在一些实施例中，布局设计中对于多晶硅切割层图案的系统性分析以及定位提高了半导体单元结构的性能。
图1A-1B根据一些实施例，绘示单元结构100A以及100B的部分布局图。在图1A-1B中，单元结构100A以及100B皆包含一个在X方向上延伸的n型主动区图案182n、n型主动区图案184n、p型主动区图案182p以及p型主动区图案184p。在X方向上延伸的p型主动区图案182p以及184p位于n型主动区图案182n以及184n之间。p型主动区图案182p以及184p皆指定了一个用于组成PMOS晶体管的p型主动区。在一些实施例中，制造出的PMOS晶体管具有在p型主动区内对齐的通道区、源极区以及漏极区，如同在布局设计中对应的p型主动区图案所指定的布局。n型主动区图案182n以及184n皆指定了一个用于组成NMOS晶体管的n型主动区。在一些实施例中，制造出的NMOS晶体管具有在n型主动区内对齐的通道区、源极区以及漏极区，如同在布局设计中对应的n型主动区图案所指定的布局。
在图1A-1B中，单元结构100A以及100B皆被限定在沿着Y方向延伸的单元边界191以及199之间。单元结构100A以及100B皆包含一个沿着Y方向延伸的栅极条图案150。栅极条图案150与n型主动区图案182n、n型主动区图案184n、p型主动区图案182p以及p型主动区图案184p相交。栅极条图案150与n型主动区图案182n以及184n之间的交点指定了两个NMOS晶体管的通道区。栅极条图案150与p型主动区图案182p以及184p之间的交点指定了两个PMOS晶体管的通道区。在图1A-1B中，以单元结构100A以及100B中的栅极条图案150为例。在替代实施例中，单元结构通常包含沿着Y方向延伸的两个或更多个栅极条图案，这些栅极条图案与各种主动区图案相交，这些图案指定了各种晶体管的通道区。在图1A-1B中，单元结构100A以及100B也包含在单元边界191以及199处，沿着Y方向延伸的伪栅极条图案151以及159。在一些实施例中，在伪栅极条图案(151以及159)以及主动区图案(182n、184n、182p以及184p)之间的交叉处，不存在功能晶体管的通道区。在一些实施例中，单元结构100A以及100B的主动区中的通道区、源极区以及漏极区，由位于单元边界191以及199的主动区图案(182n、184n、182p以及184p)所指定，此三区在伪栅极条处与位于单元边界191或199的另一侧的相邻单元结构中的主动区隔离。
在图1A-1B中，单元结构100A以及100B包含了位于单元结构的上边界192以及下边界198，沿着X方向延伸的多晶硅切割层图案141以及142。多晶硅切割层图案141以及142指定了对应于栅极条图案150的栅极条，在栅极条到达上边界192或下边界198之前停止，此动作可以防止栅极条直接延伸到上边界192或下边界198另一侧的相邻单元。
在图1A中，单元结构100A包含一个沿着X方向延伸的多晶硅切割层图案125，位于单元结构100A的中间，与上边界192以及下边界198等距。多晶硅切割层图案125与栅极条图案150相交，并将栅极条图案150分成两部分。栅极条图案150的下半部分对应为第一栅极条段图案152，而栅极条图案150的上半部分对应为第二栅极条段图案154。第一栅极条段图案152与主动区图案182p以及182n相交，指定到对应的单元结构100A下半部分中的PMOS晶体管以及NMOS晶体管的通道区。第二栅极条段图案154与主动区图案184p以及184n相交，指定到对应的单元结构100A上半部分中的PMOS晶体管以及NMOS晶体管的通道区
在图1B中，单元结构100B包含沿着X方向延伸的多晶硅切割层图案121以及129。两个多晶硅切割层图案皆位于单元结构100B的中间，与上边界192以及下边界198等距。伪栅极条图案151以及159皆与两个多晶硅切割层图案(121以及129)当中之一相交。然而，图1B中的栅极条图案150是连续的栅极条图案，不与单元结构100B内的任何多晶硅切割层图案相交。栅极条图案150对应于在单元结构100B内，与n型主动区图案(182n以及184n)以及p型主动区图案(182p以及184p)重叠的连续栅极条。
在图1A-1B中，单元结构100A以及100B的整体性能取决于多晶硅延展效应，因为单个晶体管的性能取决于多晶硅延展效应。在图1A-1B中，PMOS晶体管T182p具有由p型主动区图案182p以及栅极条图案150之间的交点所指定的通道区，而NMOS晶体管T182n具有由n型主动区图案182n以及栅极条图案150之间的交点所指定的通道区。图1A中的PMOS晶体管T182p的性能取决于多晶硅延展距离D1(p型主动区图案182p到多晶硅切割层图案125)以及多晶硅延展距离D2(p型主动区图案182p到多晶硅切割层图案142)。图1A中的NMOS晶体管T182n的性能取决于多晶硅延展距离D3(n型主动区图案182n到多晶硅切割层图案125)以及多晶硅延展距离D4(n型主动区图案182n到多晶硅切割层图案142)。图1B中的PMOS晶体管T182p的性能取决于多晶硅延展距离D5(p型主动区图案182p到多晶硅切割层图案141)以及多晶硅延展距离D2(p型主动区图案182p到多晶硅切割层图案142)。图1B中的NMOS晶体管T182n的性能取决于多晶硅延展距离D6(n型主动区图案182n到多晶硅切割层图案141)以及多晶硅延展距离D4(n型主动区图案182n到多晶硅切割层图案142)。
图1C-1D根据一些实施例，绘示作为多晶硅延展距离函数的单个晶体管的性能曲线。在图1C中，在PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应的设计之下，PMOS晶体管以及NMOS晶体管的临界电压变化被绘示为多晶硅延展距离的函数。PMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而增加，而NMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而减小。对于选定的多晶硅延展距离D1、D2以及D5，对应的PMOS晶体管的临界电压变化等于0.01、0.02以及0.025。对于选定的多晶硅延展距离D4、D3以及D6，对应的NMOS晶体管的临界电压变化等于-0.015、-0.03以及-0.05。
在图1D中，在PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应的设计之下，PMOS晶体管以及NMOS晶体管的临界电压变化被绘示为多晶硅延展距离的函数。PMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而增加，而NMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而减小。对于选定的多晶硅延展距离D1、D2以及D5，对应的PMOS晶体管的临界电压变化等于0.015、0.03以及0.045。对于选定的多晶硅延展距离D4、D3以及D6，对应的NMOS晶体管的临界电压变化等于-0.01、-0.02以及-0.03。图1C以及图1D中各个晶体管的性能比较大致表现了单元结构100A以及100B的其中一个具有比另一个更好的性能。
对于图1A中的单元结构100A，PMOS晶体管T182p的临界电压的总变化与图1C-1D的性能曲线中，在多晶硅延展距离D1以及D2处的临界电压变化有关，而NMOS晶体管T182n的临界电压的总变化与图1C-1D的性能曲线中，在多晶硅延展距离D4以及D3处的临界电压变化有关。若如同图1C中，PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离D1以及D2，PMOS晶体管T182p的临界电压变化为Δ|VA|＝0.01以及Δ|VB|＝0.02，而对应于多晶硅延展距离D4以及D3，NMOS晶体管T182n的临界电压变化为ΔVD＝-0.015以及ΔVC＝-0.03。PMOS晶体管T182p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VB|)＝0.03，而NMOS晶体管T182n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVC)＝-0.045。若如同图1D中，PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离D1以及D2，PMOS晶体管T182p的临界电压变化为Δ|VA|＝0.015以及Δ|VB|＝0.03，而对应于多晶硅延展距离D4以及D3，NMOS晶体管T182n的临界电压变化为ΔVD＝-0.01以及ΔVC＝-0.02。PMOS晶体管T182p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VB|)＝0.045，而NMOS晶体管T182n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVC)＝-0.03。
对于图1B中的单元结构100B，PMOS晶体管T182p的临界电压的总变化与图1C-1D的性能曲线中，在多晶硅延展距离D5以及D2处的临界电压变化有关，而NMOS晶体管T182n的临界电压的总变化与图1C-1D的性能曲线中，在多晶硅延展距离D4以及D6处的临界电压变化有关。若如同图1C中，PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离D5以及D2，PMOS晶体管T182p的临界电压变化为Δ|VE|＝0.025以及Δ|VB|＝0.02，而对应于多晶硅延展距离D4以及D6，NMOS晶体管T182n的临界电压变化为ΔVD＝-0.015以及ΔVF＝-0.05。PMOS晶体管T182p的临界电压的总变化为ΔVPMOS≈(Δ|VB|+Δ|VE|)＝0.045，而NMOS晶体管T182n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVF)＝-0.065。若如同图1D中，PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离D5以及D2，PMOS晶体管T182p的临界电压变化为Δ|VE|＝0.045以及Δ|VB|＝0.03，而对应于多晶硅延展距离D4以及D6，NMOS晶体管T182n的临界电压变化为ΔVD＝-0.01以及ΔVF＝-0.03。PMOS晶体管T182p的临界电压的总变化为ΔVPMOS≈(Δ|VB|+Δ|VE|)＝0.075，而NMOS晶体管T182n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVF)＝-0.04。
如同图1C中的示例性能曲线，当PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于单元结构100A，PMOS晶体管T182p的临界电压的总变化为0.03，NMOS晶体管T182n的临界电压的总变化为-0.045，对应于单元结构100B，PMOS晶体管T182p的临界电压的总变化为0.045，NMOS晶体管T182n的临界电压的总变化为-0.065。当单元结构100A改变了一或多个布局设计中的多晶硅切割层图案，以修改成单元结构100B时，PMOS晶体管T182p的临界电压的总变化会增加0.015(即0.045与0.03的差值)，而NMOS晶体管T182n的临界电压的总变化会减少0.02(即-0.065与-0.045的差值)。当NMOS晶体管T182n的临界电压的总变化的减少量大于PMOS晶体管T182p的临界电压的总变化的增加量时，在单元结构100A改变为单元结构100B的同时，由NMOS晶体管T182n以及PMOS晶体管T182p构成的电路通常在速度上会有所增加。因此，在PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应的情况下，图1B中的单元结构100B在电路性能上会优于图1A中的单元结构100A。
如同图1D中的示例性能曲线，当PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于单元结构100A，PMOS晶体管T182p的临界电压的总变化为0.045，NMOS晶体管T182n的临界电压的总变化为-0.03，对应于单元结构100B，PMOS晶体管T182p的临界电压的总变化为0.075，NMOS晶体管T182n的临界电压的总变化为-0.04。当单元结构100A改变了一或多个布局设计中的多晶硅切割层图案，以修改成单元结构100B时，PMOS晶体管T182p的临界电压的总变化会增加0.03(即0.075与0.045的差值)，而NMOS晶体管T182n的临界电压的总变化会减少0.01(即-0.04与-0.03的差值)。当NMOS晶体管T182n的临界电压的总变化的减少量小于PMOS晶体管T182p的临界电压的总变化的增加量时，在单元结构100A改变为单元结构100B的同时，由NMOS晶体管T182n以及PMOS晶体管T182p构成的电路通常在速度上会有所减少。因此，在PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应的情况下，图1A中的单元结构100A在电路性能上会优于图1B中的单元结构100B。
在图1A-1B中，单元结构100A以及100B中的p型主动区图案182p以及184p位于n型主动区图案182n以及184n之间。在替代的布局设计中，单元结构包含两个沿着X方向延伸的n型主动区图案、两个沿着X方向延伸的p型主动区图案，以及位于两个p型主动区图案之间的两个n型主动区图案。
图2A-2B根据一些实施例，绘示单元结构200A以及200B的部分布局图。与图1A-1B中的单元结构100A以及100B相似的是，在图2A-2B中，单元结构200A以及200B皆包含一个在X方向上延伸的n型主动区图案282n、n型主动区图案284n、p型主动区图案282p以及p型主动区图案284p。与图1A-1B中的单元结构100A以及100B不同地方的是，图2A-2B中的n型主动区图案282n以及284n位于p型主动区图案282p以及284p之间。相较之下，图1A-1B中的p型主动区图案182p以及184p则是位于n型主动区图案182n以及184n之间。与图1A-1B中的单元结构100A以及100B相似的是，在图2A-2B中，单元结构200A以及200B皆包含一个栅极条图案250，且栅极条图案250与n型主动区图案282n、n型主动区图案284n、p型主动区图案282p以及p型主动区图案284p相交。在图2A-2B中，单元结构200A以及200B中的栅极条图案250为一示例。在替代实施例中，单元结构通常包含沿着Y方向延伸的两个或更多个栅极条图案，这些栅极条图案会与各种主动区图案相交，而主动区图案指定了各种晶体管的通道区。与图1A-1B中的单元结构100A以及100B相似的是，单元结构200A以及200B也都包含在单元边界291以及299处，沿着Y方向延伸的伪栅极条图案251以及259。
在图2A-2B中，单元结构200A以及200B包含了位于单元结构的上边界以及下边界，沿着X方向延伸的多晶硅切割层图案241以及242。在图2A中，单元结构200A包含一个沿着X方向延伸，位于单元结构200A的中间的多晶硅切割层图案225。多晶硅切割层图案225与栅极条图案250相交，并将栅极条图案250分成两部分。栅极条图案250的下半部分对应为第一栅极条段图案252，而栅极条图案250的上半部分对应为第二栅极条段图案254。第一栅极条段图案252与主动区图案282p以及282n相交，而第二栅极条段图案254与主动区图案284p以及284n相交。在图2B中，单元结构200B包含沿着X方向延伸的多晶硅切割层图案221以及229。两个多晶硅切割层图案皆位于单元结构200B的中间。伪栅极条图案251以及259皆与两个多晶硅切割层图案(221以及229)当中之一相交。然而，图2B中的栅极条图案250是连续的栅极条图案，不与单元结构200B内的任何多晶硅切割层图案相交。栅极条图案250对应于在单元结构200B内，与n型主动区图案(282n以及284n)以及p型主动区图案(282p以及284p)重叠的连续栅极条。
在图2A-2B中，单元结构200A以及200B的整体性能取决于多晶硅延展效应，因为单个晶体管的性能取决于多晶硅延展效应。在图2A-2B中，NMOS晶体管T282n具有由n型主动区图案282n以及栅极条图案250之间的交点所指定的通道区，而PMOS晶体管T282p具有由p型主动区图案282p以及栅极条图案250之间的交点所指定的通道区。图2A中的NMOS晶体管T282n的性能取决于多晶硅延展距离S1(n型主动区图案282n到多晶硅切割层图案225)以及多晶硅延展距离S2(n型主动区图案282n到多晶硅切割层图案242)。图2A中的PMOS晶体管T282p的性能取决于多晶硅延展距离S3(p型主动区图案282p到多晶硅切割层图案225)以及多晶硅延展距离S4(n型主动区图案282p到多晶硅切割层图案242)。图2B中的NMOS晶体管T282n的性能取决于多晶硅延展距离S5(n型主动区图案282n到多晶硅切割层图案241)以及多晶硅延展距离S2(n型主动区图案282n到多晶硅切割层图案242)。图2B中的PMOS晶体管T282p的性能取决于多晶硅延展距离S6(p型主动区图案282p到多晶硅切割层图案241)以及多晶硅延展距离S4(p型主动区图案282p到多晶硅切割层图案242)。
图2C-2D根据一些实施例，绘示作为多晶硅延展距离函数的单个晶体管的性能曲线。在图2C中，在PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应的设计之下，PMOS晶体管以及NMOS晶体管的临界电压变化被绘示为多晶硅延展距离的函数。PMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而增加，而NMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而减小。对于选定的多晶硅延展距离S4、S3以及S6，对应的PMOS晶体管的临界电压变化等于0.01、0.02以及0.027。对于选定的多晶硅延展距离S1、S2以及S5，对应的NMOS晶体管的临界电压变化等于-0.015、-0.03以及-0.048。
在图2D中，在PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应的设计之下，PMOS晶体管以及NMOS晶体管的临界电压变化被绘示为多晶硅延展距离的函数。PMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而增加，而NMOS晶体管的临界电压变化会随着多晶硅延展距离的增加而减小。对于选定的多晶硅延展距离S4、S3以及S6，对应的PMOS晶体管的临界电压变化等于0.015、0.03以及0.048。对于选定的多晶硅延展距离S1、S2以及S5，对应的NMOS晶体管的临界电压变化等于-0.01、-0.02以及-0.027。图2C以及图2D中各个晶体管的性能比较大致表现了单元结构200A以及200B的其中一个具有比另一个更好的性能。
对于图2A中的单元结构200A，NMOS晶体管T282n的临界电压的总变化与图2C-2D的性能曲线中，在多晶硅延展距离S1以及S2处的临界电压变化有关，而PMOS晶体管T282p的临界电压的总变化与图2C-2D的性能曲线中，在多晶硅延展距离S4以及S3处的临界电压变化有关。若如同图2C中，PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离S1以及S2，NMOS晶体管T282n的临界电压变化为ΔVD＝-0.015以及ΔVC＝-0.03，而对应于多晶硅延展距离S4以及S3，NMOS晶体管T282p的临界电压变化为Δ|VA|＝0.01以及Δ|VB|＝0.02。NMOS晶体管T282n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVC)＝-0.045，而PMOS晶体管T282p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VB|)＝0.03。若如同图2D中，PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离S1以及S2，NMOS晶体管T282n的临界电压变化为ΔVD＝-0.01以及ΔVC＝-0.02，而对应于多晶硅延展距离S4以及S3，PMOS晶体管T282p的临界电压变化为Δ|VA|＝0.015以及Δ|VB|＝0.03。NMOS晶体管T282n的临界电压的总变化为ΔVNMOS≈(ΔVD+ΔVC)＝-0.03，而PMOS晶体管T282p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VB|)＝0.045。
对于图2B中的单元结构200B，NMOS晶体管T282n的临界电压的总变化与图2C-2D的性能曲线中，在多晶硅延展距离S2以及S5处的临界电压变化有关，而PMOS晶体管T282p的临界电压的总变化与图2C-2D的性能曲线中，在多晶硅延展距离S4以及S6处的临界电压变化有关。若如同图2C中，PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离S2以及S5，NMOS晶体管T282n的临界电压变化为ΔVC＝-0.03以及ΔVF＝-0.048，而对应于多晶硅延展距离S4以及S6，PMOS晶体管T282p的临界电压变化为Δ|VA|＝0.01以及Δ|VE|＝0.027。NMOS晶体管T282n的临界电压的总变化为ΔVNMOS≈(ΔVC+ΔVF)＝-0.078，而PMOS晶体管T282p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VE|)＝0.037。若如同图2D中，PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于多晶硅延展距离S2以及S5，NMOS晶体管T282n的临界电压变化为ΔVC＝-0.02以及ΔVF＝-0.027，而对应于多晶硅延展距离S4以及S6，PMOS晶体管T282p的临界电压变化为Δ|VA|＝0.015以及Δ|VE|＝0.048。NMOS晶体管T282n的临界电压的总变化为ΔVNMOS≈(ΔVC+ΔVF)＝-0.047，而PMOS晶体管T282p的临界电压的总变化为ΔVPMOS≈(Δ|VA|+Δ|VE|)＝0.063。
当PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应，对应于单元结构200A，PMOS晶体管T282p的临界电压的总变化为0.03，NMOS晶体管T282n的临界电压的总变化为-0.045，对应于单元结构200B，PMOS晶体管T282p的临界电压的总变化为0.037，NMOS晶体管T282n的临界电压的总变化为-0.078。当单元结构200A改变了一或多个布局设计中的多晶硅切割层图案，以修改成单元结构200B时，PMOS晶体管T282p的临界电压的总变化会增加0.007(即0.037与0.03的差值)，而NMOS晶体管T282n的临界电压的总变化会减少0.033(即-0.078与-0.045的差值)。当NMOS晶体管T282n的临界电压的总变化的减少量大于PMOS晶体管T282p的临界电压的总变化的增加量时，在单元结构200A改变为单元结构200B的同时，由NMOS晶体管T282n以及PMOS晶体管T282p构成的电路通常在速度上会有所增加。因此，在PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应的情况下，图2B中的单元结构200B在电路性能上会优于图2A中的单元结构200A。
当PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应，对应于单元结构200A，PMOS晶体管T282p的临界电压的总变化为0.045，NMOS晶体管T282n的临界电压的总变化为-0.03，对应于单元结构200B，PMOS晶体管T282p的临界电压的总变化为0.063，NMOS晶体管T282n的临界电压的总变化为-0.048。当单元结构200A改变了一或多个布局设计中的多晶硅切割层图案，以修改成单元结构200B时，PMOS晶体管T282p的临界电压的总变化会增加0.018(即0.063与0.045的差值)，而NMOS晶体管T282n的临界电压的总变化会减少0.017(即-0.047与-0.03的差值)。当NMOS晶体管T282n的临界电压的总变化的减少量小于PMOS晶体管T282p的临界电压的总变化的增加量时，在单元结构200A改变为单元结构200B的同时，由NMOS晶体管T282n以及PMOS晶体管T282p构成的电路通常在速度上会有所减少。因此，在PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应的情况下，图2A中的单元结构200A在电路性能上会优于图2B中的单元结构200B。
在一些实施例中，当PMOS晶体管的多晶硅延展效应等于NMOS晶体管的多晶硅延展效应时，比较图3A-3D中的布局设计，以选择出性能较佳的布局设计。图3A-3D根据一些实施例，绘示单元结构300A-300D的部分布局图。在图3A-3B中，每个单元结构300A-300D皆包含一个在X方向上延伸的n型主动区图案382n、n型主动区图案384n、p型主动区图案382p以及p型主动区图案384p。每个图3A-3D中的p型主动区图案382p以及384p皆位于n型主动区图案382n以及384n之间。在替代实施例中，图3A-3D中的布局设计经过修改，使得n型主动区图案382n以及384n皆位于p型主动区图案382p以及384p之间。在图3A-3D中，每个单元结构300A-300D皆包含一个栅极条图案350，且栅极条图案350与n型主动区图案382n、n型主动区图案384n、p型主动区图案382p以及p型主动区图案384p相交。每个单元结构300A-300D也都包含在单元边界391以及399处，沿着Y方向延伸的伪栅极条图案351以及359。单元结构300A-300D中的栅极条图案350为一示例。在替代实施例中，单元结构通常包含沿着Y方向延伸的两个或更多个栅极条图案，这些栅极条图案会与各种主动区图案相交，而主动区图案指定了各种晶体管的通道区。
在图3A-3D中，每个单元结构300A-300D皆包含了位于单元结构的上边界以及下边界，沿着X方向延伸的多晶硅切割层图案341以及342。每个单元结构300A-300D皆包含沿着X方向延伸的多晶硅切割层图案321以及329。两个多晶硅切割层图案皆位于单元结构300A-300D的中间。每个伪栅极条图案351以及359皆与两个多晶硅切割层图案(321以及329)当中之一相交。
在图3A中，栅极条图案350是连续的栅极条图案，不与单元结构300A内的任何多晶硅切割层图案相交。栅极条图案350对应于在单元结构300A内，与n型主动区图案(382n以及384n)以及p型主动区图案(382p以及384p)重叠的连续栅极条。
在图3B中，单元结构300B包含一个位于单元结构300B的上半部分，沿着X方向延伸的多晶硅切割层图案324。多晶硅切割层图案324与栅极条图案350相交，并将栅极条图案350分成两部分。栅极条图案350的下半部分对应为第一栅极条段图案352，而栅极条图案350的上半部分对应为第二栅极条段图案354。第一栅极条段图案352与主动区图案384p、382p以及382n相交，而第二栅极条段图案354与主动区图案384n相交。
在图3C中，单元结构300C包含一个位于单元结构300C的下半部分，沿着X方向延伸的多晶硅切割层图案322。多晶硅切割层图案322与栅极条图案350相交，并将栅极条图案350分成两部分。栅极条图案350的下半部分对应为第一栅极条段图案356，而栅极条图案350的上半部分对应为第二栅极条段图案358。第一栅极条段图案356与主动区图案382n相交，而第二栅极条段图案358与主动区图案384n、384p以及382p相交。
在图3D中，单元结构300D包含两个沿着X方向延伸的多晶硅切割层图案322以及324。多晶硅切割层图案322以及324与栅极条图案350相交，并将栅极条图案350分成三个部分。栅极条图案350的下侧对应为第一栅极条段图案353，栅极条图案350的中间部分对应为第二栅极条段图案355，而栅极条图案350的上侧对应为第三栅极条段图案357。第一栅极条段图案351与主动区图案382n相交，第二栅极条段图案355与主动区图案384p以及382p相交，而第三栅极条段图案357与主动区图案384n相交。
在一些实施例中，当PMOS晶体管的多晶硅延展效应等于NMOS晶体管的多晶硅延展效应时，单元结构300D被选择作为具有比单元结构300A、300B以及300C更好的性能的单元结构。单元结构300D通常具有比单元结构300B-300C更好的性能。单元结构300B-300C通常具有比单元结构300A更好的性能。单元结构300B通常与单元结构300C相似的性能。
图4A根据一些实施例，绘示产生一集成电路的一布局设计的方法400的流程图。应理解，可以在图4A中所绘示的方法400之前、之中及/或之后执行额外的操作，且一些其他过程在本揭示文件中仅作简要描述。在一些实施例中，方法400可用于产生一种或多种布局设计，例如图1A-1B、图2A-2B或图3A-3D中的布局设计。在一些实施例中，方法400由处理设备(例如图8中的处理器802)执行，此处理设备执行用于产生一个或多个布局设计的指令，例如图1A-1B、图2A-2B或图3A-3D中的布局设计。
在方法400的操作410中，产生主动区图案。在一些实施例中，如图1A-1B以及图2A-2B所示，产生沿着X方向延伸的主动区图案182n、184n、182p以及184p。在图1A-1B的实施例中，沿着X方向延伸的p型主动区图案182p以及184p位于n型主动区图案182n以及184n之间。在图2A-2B的实施例中，沿着X方向延伸的n型主动区图案182n以及184n位于p型主动区图案182p以及184p之间。
在方法400的操作420中，产生与主动区图案相交的一个或多个栅极条图案。在图1A-1B以及图2A-2B的实施例中，产生栅极条图案150，且栅极条图案150与主动区图案182n、184n、182p以及184p相交。
在方法400的操作430中，确定p型晶体管的多晶硅延展效应与n型晶体管的多晶硅延展效应之间的差异。在一些实施例中，以PMOS晶体管以及NMOS晶体管在选定的多晶硅延展距离下的临界电压变化的差异为基准，确立用于表示PMOS晶体管的多晶硅延展效应以及NMOS晶体管的多晶硅延展效应之间差异的品质因数。在一些实施例中，用于表示差异的品质因数，为PMOS晶体管以及NMOS晶体管在选定的多晶硅延展距离L1、L2、L3……以及Ln处，临界电压变化的所有差异之和，其中n为整数。PMOS晶体管以及NMOS晶体管在多晶硅延展距离Li处的临界电压变化的差异为ΔV(Li)＝(Δ|VPMOS(Li)|-|ΔVNMOS(Li)|)，其中1≤i≤n。在一些实施例中，用于表示PMOS晶体管的多晶硅延展效应以及NMOS晶体管的多晶硅延展效应之间的差异的品质因数ΔPXE的公式为ΔPXE＝∑ii＝＝1nΔV(Li)。
作为示例，计算位于图1C-1D中，PMOS晶体管以及NMOS晶体管在两个选定的多晶硅延展距离L1以及L2处的临界电压变化的差异。若L1＝D1＝D4且L2＝D2＝D3，则PMOS晶体管以及NMOS晶体管在多晶硅延展距离L1以及L2处的临界电压变化的差异对应为ΔV(L1)＝(Δ|VA|-|ΔVD|)以及ΔV(L2)＝(Δ|VB|-|ΔVC|)。用于表示PMOS晶体管的多晶硅延展效应以及NMOS晶体管的多晶硅延展效应之间的差异的品质因数ΔPXE为ΔPXE＝ΔV(L1)+ΔV(L2)。在图1C中，从ΔVL1＝-0.005以及ΔVL2＝-0.01，可以得到品质因数ΔPXE＝-0.015。如果|ΔPXE|也大于特定的临界值，则负值的品质因数ΔPXE代表PMOS晶体管的多晶硅延展效应小于NMOS晶体管的多晶硅延展效应。在图1D中，从ΔVL1＝0.005以及ΔVL2＝0.01，可以得到品质因数ΔPXE＝0.015。如果|ΔPXE|也大于特定的临界值，则正值的品质因数ΔPXE代表PMOS晶体管的多晶硅延展效应大于NMOS晶体管的多晶硅延展效应。
在方法400的操作440中，若p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应，则将流程推进到操作445。在一些实施例中，若p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异的绝对值小于一个预定量，则p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应。在一些实施例中，若|ΔPXE|<δ，则p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应，其中品质因数ΔPXE用于表示多晶硅延展效应之间的差异，并与预定量δ进行比较。在一些实施例中，若p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异的绝对值小于或等于一个预定量，则p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应。在一些实施例中，若|ΔPXE|≤δ，则p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应。
在方法400的操作440中，若p型晶体管的多晶硅延展效应不等于n型晶体管的多晶硅延展效应，则将流程推进到操作450。在一些实施例中，品质因数ΔPXE用于与预定量δ进行比较。在一些实施例中，若|ΔPXE|≥δ，则将流程推进到操作450。在一些实施例中，若|ΔPXE|>δ，则将流程推进到操作450。
在方法400的操作450中，若p型晶体管的多晶硅延展效应大于n型晶体管的多晶硅延展效应，则将流程推进到操作460。在方法400的操作450中，若p型晶体管的多晶硅延展效应小于n型晶体管的多晶硅延展效应，则将流程推进到操作470。在一些实施例中，若|ΔPXE|≥δ且品质因数ΔPXE为正值，则将流程推进到操作460，若|ΔPXE|≥δ且品质因数ΔPXE为负值，则将流程推进到操作470。在一些实施例中，若|ΔPXE|>δ且品质因数ΔPXE为正值，则将流程推进到操作460，若|ΔPXE|>δ且品质因数ΔPXE为负值，则将流程推进到操作470。
在方法400的操作460中，产生与栅极条图案相交的多晶硅切割层图案。多晶硅切割层图案与栅极条图案的组合指定了第一栅极条段以及第二栅极条段。在图1A的实施例中，多晶硅切割层图案125与栅极条图案150的组合指定了第一栅极条段图案152(即第一栅极条段)以及第二栅极条段图案154(即第二栅极条段)。同样地，在图2A的实施例中，多晶硅切割层图案225与栅极条图案250的组合指定了第一栅极条段图案252(即第一栅极条段)以及第二栅极条段图案254(即第二栅极条段)。
在方法400的操作470中，将栅极条图案保持为连续的栅极条图案。在图1B的实施例中，栅极条图案150对应为一个连续栅极条，与四个由主动区图案182p、184p、182n以及184n所指定的主动区重叠。同样地，在图2B的实施例中，栅极条图案250对应为一个连续栅极条，与四个由主动区图案282p、284p、282n以及284n所指定的主动区重叠。
操作460以及470会在p型晶体管的多晶硅延展效应不等于n型晶体管的多晶硅延展效应时执行。操作445会在p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应时执行。
在方法400的操作445中，如果单元结构的布局设计不包含从具有不同单元高度或不同主动区宽度的单元结构中进行选择，则将流程推进到操作480，其中产生两个多晶硅切割层图案。在图3D所示的实施例中，在单元结构300D中产生与栅极条图案350相交的多晶硅切割层图案322以及324。多晶硅切割层图案322以及324将栅极条图案350分成三个栅极条段图案353、355以及357。
在方法400的操作445中，如果单元结构的布局设计包含从具有不同单元高度或不同主动区宽度的单元结构中进行选择，则将流程推进到操作490。在方法400的操作490中，比较具有不同单元高度或不同主动区宽度的单元结构，以选出性能较佳的单元结构。举例而言，在图5A-5C中，比较了具有不同主动区宽度的单元结构500A-500C。在另一个例子中，在图6A-6C中，比较了具有不同单元高度的单元结构600A-600C。在另一个例子中，在图7A-7C中，比较了具有不同数量的单元高度的单元结构700A-700C。
图4B根据一些实施例，绘示制造集成电路的方法400B的流程图。作为非限制性的示例，方法400B用于制造具有鳍式场效晶体管(FinFET)的集成电路，且此集成电路具有如图1A-1B以及图3D的布局图中所指定，用于个别单元结构的预定高度以及用于主动区的预定宽度。图4C(1)-4C(5)根据一些实施例，绘示根据图4B的方法400B的流程图中，关于制造的各个阶段沿着切割平面PP'(图1A、1B、3D)的集成电路的横截面图。
在方法400B的操作410B中，在主动区中制造鳍状结构。在一些实施例中，如图4C(1)所示，鳍状结构F182n、F182p、F184p以及F184n制造于载板80上，如同在图1A-1B的布局图中所对应的主动区图案182n、182p、184p以及184n。鳍状结构是制造在主动区中的半导体结构的示例。在替代性实施例中，在主动区中制造其他半导体结构，例如纳米片及/或纳米线。
在方法400B的操作440B中，以晶体管的多晶硅延伸效应的判断为基准，若p型晶体管的多晶硅延展效应不等于n型晶体管的多晶硅延展效应，则将流程推进到操作450B。在方法400B的操作450B中，以晶体管的多晶硅延伸效应的判断为基准，若p型晶体管的多晶硅延展效应大于n型晶体管的多晶硅延展效应，则将流程推进到操作460B。在操作460B中，沉积与主动区中的鳍状结构相交的栅极条，并将图1A中的多晶硅切割层图案125指定为遮罩图案，按照此遮罩图案在栅极条上形成多晶硅切割层。在一些实施例中，如图4C(2)所示，沉积栅极条G150，栅极条G150与鳍状结构F182n、F182p、F184p以及F184n相交。接着如图4C(3)所示，透过干式蚀刻技术在栅极条上形成多晶硅切割层C125。多晶硅切割层C125将栅极条G150分成第一栅极条段G152以及第二栅极条段G154，对应了图1A中的布局图的第一栅极条段图案152以及第二栅极条段图案154。在图4C(3)中，多晶硅切割层C142以及C144定义了栅极条G150的边缘。
在方法400B的操作450B中，若p型晶体管的多晶硅延展效应小于n型晶体管的多晶硅延展效应，则将流程推进到操作470B。在方法400B的操作470B中，将栅极条图案保持为连续的栅极条图案。在一些实施例中，如图4C(4)所示，沉积的栅极条G150与鳍状结构F182n、F182p、F184p以及F184n相交，并且根据在图1B中指定的遮罩图案，保持为连续栅极条图案G150，其中在图4C(4)中的连续栅极条图案G150的边缘由多晶硅切割层C142以及C144定义。
在操作430B之后，当执行方法400B中的操作440B时，若在不同的状况下，p型晶体管的多晶硅延展效应等于n型晶体管的多晶硅延展效应时，则将流程推进到操作480B。在操作480B中，沉积一个与主动区中的鳍状结构相交的栅极条，并且根据在图3D中的多晶硅切割层324以及322所指定的遮罩图案，在沉积的栅极条上形成两个多晶硅切割层。在一些实施例中，如图4C(5)所示，多晶硅切割层C322以及C324形成在沉积的栅极条上。多晶硅切割层C322以及C324由图3D中的多晶硅切割层图案322以及324所指定。多晶硅切割层C322以及C324将栅极条分成三个部分：第一栅极条段G353、第二栅极条段G355以及第三栅极条段G357。在图4C(5)中，多晶硅切割层C342定义了第一栅极条段G353的外部边缘，而多晶硅切割层C341定义了第三栅极条段G357的外部边缘。
图5A-5C根据一些实施例，绘示具有不同主动区宽度的单元结构500A-500C的部分布局图。每个单元结构500A-500C皆包含两个n型主动区图案以及两个p型主动区图案。每个单元结构500A-500C皆包含一个栅极条图案550以及两个伪栅极条图案551以及559。每个单元结构500A-500C皆包含多晶硅切割层图案541、542，以及多晶硅切割层图案521、529，多晶硅切割层图案541以及542分别位于上边缘以及下边缘，多晶硅切割层图案521以及529分别与伪栅极条图案551以及559相交。栅极条图案550为一个连续的栅极条图案，不与单元结构500A-500C中的任何多晶硅切割层图案相交。
在图5A的单元结构500A中，栅极条图案550与两个n型主动区图案(582n以及584n)以及两个p型主动区图案(582p以及584p)相交。单元结构500A中的主动区图案指定了具有第一主动区宽度(例如W1)的主动区。在图5B的单元结构500B中，栅极条图案550与两个n型主动区图案(586n以及588n)以及两个p型主动区图案(586p以及588p)相交。单元结构500B中的主动区图案指定了具有第二主动区宽度(例如W2)的主动区。在图5C的单元结构500C中，栅极条图案550与两个n型主动区图案(581n以及583n)以及两个p型主动区图案(581p以及583p)相交。单元结构500C中的主动区图案指定了具有第三主动区宽度(例如W3)的主动区。在图5A-5C中，主动区宽度满足了W1>W2>W3的关系。在一些实施例中，不同的主动区宽度指定了在相对应的主动区中，制造的鳍式晶体管所使用的不同数量的鳍状结构。鳍式晶体管的载流量通常随着鳍状结构的数量而增加。鳍式晶体管具有越多鳍状结构，性能就会越好。当比较多个具有不同主动区宽度的单元结构时(例如方法400的操作490)，单元结构500A通常具有比单元结构500B更好的性能，且单元结构500B通常具有比单元结构500C更好的性能。在方法400的操作490中，会选择单元结构500A而非单元结构500B以及500C。
图6A-6C根据一些实施例，绘示具有不同单元高度的单元结构600A-600C的部分布局图。每个单元结构600A-600C皆包含两个n型主动区图案(682n以及684n)以及两个p型主动区图案(682p以及684p)。每个单元结构600A-600C皆包含一个栅极条图案650以及两个伪栅极条图案651以及659。每个单元结构600A-600C皆包含，以及多晶硅切割层图案621、629，多晶硅切割层图案641以及642分别位于上边缘以及下边缘，多晶硅切割层图案621以及629分别与伪栅极条图案651以及659相交。栅极条图案650为一个连续的栅极条图案，不与单元结构600A-600C中的任何多晶硅切割层图案相交。
单元结构600A、600B以及600C分别具有单元高度2H1、2H2以及2H3。在图6A-6C中，单元高度满足了2H1>2H2>2H3的关系。当对应的单元结构的单元高度减少，由栅极条图案650指定的栅极条的长度也会减少。当栅极条的长度减少，与栅极条相关的多晶硅电阻以及寄生电容也会减少。当比较多个具有不同单元高度的单元结构时(例如方法400的操作490)，单元结构600C通常具有比单元结构600B更好的性能，且单元结构600B通常具有比单元结构600A更好的性能。在方法400的操作490中，会选择单元结构600C而非单元结构600B以及600A。
图7A-7C根据一些实施例，绘示具有不同数量的单元高度的单元结构700A-700C的部分布局图。每个单元结构700A-700C皆包含一个栅极条图案750以及两个伪栅极条图案751以及759。每个单元结构700A-700C皆包含多晶硅切割层图案741以及742，分别位于上边缘以及下边缘。在图7A中，单元结构700A包含两个n型主动区图案(782n以及784n)以及两个p型主动区图案(782p以及784p)。单元结构700A包含多晶硅切割层图案721以及729，分别与伪栅极条图案751以及759相交。在图7B中，单元结构700B包含三个n型主动区图案(782n、784n以及786n)以及三个p型主动区图案(782p、784p以及786p)。单元结构700B包含多晶硅切割层图案721、743、729以及744，多晶硅切割层图案721以及743与伪栅极条图案751相交，而多晶硅切割层图案729以及744与伪栅极条图案759相交。在图7C中，单元结构700C包含四个n型主动区图案(782n、784n、786n以及788n)以及四个p型主动区图案(782p、784p、786p以及788p)。单元结构700C包含多晶硅切割层图案721、743、723、729、744以及724，多晶硅切割层图案721、743以及723与伪栅极条图案751相交，而多晶硅切割层图案729、744以及724与伪栅极条图案759相交。
在图7A-7C中，栅极条图案750为一个连续的栅极条图案，不与单元结构700A-700C中的任何多晶硅切割层图案相交。单元结构700A、700B以及700C，以单元高度H1为单位量测，分别具有单元高度2H1、3H1以及4H1。当对应的单元结构的单元高度增加，由栅极条图案750指定的栅极条的长度也会增加。当栅极条的长度增加，与栅极条相关的多晶硅电阻以及寄生电容也会增加。当比较多个具有不同单元高度的单元结构时(例如方法400的操作490)，单元结构700A通常具有比单元结构700B更好的性能，且单元结构700B通常具有比单元结构700C更好的性能。在方法400的操作490中，会选择单元结构700A而非单元结构700B以及700C。
图8根据一些实施例，绘示一个电子设计自动化(EDA)系统800的方块图。
在一些实施例中，电子设计自动化系统800包含一个自动布局布线(automaticplacement and routing,APR)系统。此处描述的设计布局图的方法，代表根据一个或多个实施例所实施的布线配置是可实现的，例如使用根据一些实施例的电子设计自动化系统系统800。
在一些实施例中，电子设计自动化系统800通常是一个通用运算设备，包含一个硬件处理器802、一个非暂态计算机可读取储存媒体804。储存媒体804中的一部分以一组可执行指令(即计算机程序码806)所编译。根据一个或多个实施例，硬件处理器802对指令806的执行代表(至少部分地)一种电子设计自动化系统工具，实现了本揭示文件描述的方法的一部分或全部。
处理器802经由一个总线808电性耦接至计算机可读取储存媒体804。处理器802也经由总线808电性耦接至一个输入/输出接口810。一个网络接口812经由总线808电性连接至处理器802。网络接口812连接至网络814，因此处理器802以及计算机可读取储存媒体804可以经由网络814连接到外部元件。处理器802用于执行编码于计算机可读取储存媒体804中的计算机程序码806，以使系统800可以用于执行部分或所有提到的过程及/或方法。在一个或多个实施例中，处理器802为一个中央处理器单元(CPU)、一个多处理器、一个分散式处理系统、一个特殊应用集成电路(ASIC)及/或一个合适的处理单元。
在一个或多个实施例中，计算机可读取储存媒体804为一个电子、磁、光、电磁、红外线及/或半导体系统(或装置或设备)。举例而言，计算机可读取储存媒体804包含半导体或固态记忆体、磁带、磁盘片、随机存取记忆体(RAM)、只读记忆体(ROM)、硬盘及/或光盘片。在一些使用光盘片的实施例中，计算机可读取储存媒体804包含只读光盘片(CD-ROM)、可读写光盘片(CD-R/W)及/或数字多功能光盘片(DVD)。
在一个或多个实施例中，储存媒体804储存计算机程序码806，计算机程序码806用于使系统800可以用于执行部分或所有描述到的流程及/或方法(其中这种执行至少部分地代表电子设计自动化工具)。在一个或多个实施例中，储存媒体804也储存了有助于执行部分或所有描述到的流程及/或方法的讯息。在一个或多个实施例中，储存媒体804储存了标准元件库807，包含如本揭示文件所揭露的此类标准元件。
电子设计自动化系统800包含输入/输出接口810。输入/输出接口810接到外部电路。在一些实施例中，输入/输出接口810包含键盘、小型键盘、鼠标、轨迹球、轨迹板、触控屏幕及/或游标方向键，用来向处理器802传送讯息以及指令。
电子设计自动化系统800也包含耦接到处理器802的网络接口812。网络接口812让系统800与网络814进行通讯，且一个或多个其他计算机系统也连接到网络814。网络接口812包含无线网络接口，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或是有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，部分或所有描述到的流程及/或方法在两个或多个系统800中实施。
系统800用于经由输入/输出接口810来接收讯息。经由输入/输出接口810接收到的讯息包含一个或多个指令、数据、设计规则、标准元件库及/或其他处理器802在执行处理时的参数。此讯息会经过总线808传送到处理器802。电子设计自动化系统800用于经由输入/输出接口810来接收关于使用者界面的讯息。此讯息储存在计算机可读取储存媒体804中，作为使用者界面842。
在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个由处理器执行的独立应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个额外的应用软件中一部分的应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个应用软件的外挂程序。在一些实施例中，至少一个描述到的流程及/或方法被实现为一个电子设计自动化工具中一部分的应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为由电子设计自动化系统800使用的应用软件。在一些实施例中，一个包含标准元件的布局图是使用例如
Figure BDA0003596517150000271
或是其他适合的布局产生工具来产生。
在一些实施例中，这些流程被实现为储存在非暂态计算机可读取储存媒体中的程序的函数。非暂态计算机可读取储存媒体的示例，包含但不限于外部/可移动及/或内部/内建储存或记忆体单元，例如一个或多个光盘片(例如DVD)、磁盘(例如硬盘)、半导体记忆体(例如只读记忆体、随机存取记忆体、记忆卡)等。
图9根据一些实施例，绘示一个集成电路(IC)的制造系统900以及制造流程的方块图。在一些实施例中，以一个布局图为基准，至少一个(A)一个或多个半导体遮罩或(B)半导体集成电路中的一个层中的至少一个元件使用了制造系统900来制造。
在图9中，集成电路制造系统900包含多个实体单位，例如设计厂920、遮罩厂930以及集成电路制造厂950，三者在与制造集成电路设备960相关的设计、开发以及制造周期及/或服务中彼此关联。系统900中的多个实体单位由一个通讯网络所连接。在一些实施例中，此通讯网络是一个单一网络。在一些实施例中，此通讯网络是各种不同的网络，例如内部网络以及网际网络。此通讯网络包含有线及/或无线的通讯频道。每个实体单位可以与一个或多个其他实体单位互动，并向一个或多个其他实体单位提供服务，及/或从一个或多个其他实体单位接受服务。在一些实施例中，设计厂920、遮罩厂930以及集成电路制造厂950中的两个或更多个实体单位由一个公司所拥有。在一些实施例中，设计厂920、遮罩厂930以及集成电路制造厂950中的两个或更多个实体单位共存于一个公共设施中并使用公共资源。
设计厂(或设计团队)920产生一个集成电路设计布局922。集成电路设计布局922包含各种为集成电路设备960所设计的几何图案。几何图案对应于构成制造的集成电路设备960的各种元件的金属、氧化物或半导体层的图案。透过结合各种层以形成各种集成电路的特征。举例而言，集成电路设计布局922的一部分包含各种集成电路特征，例如主动区、栅极电极、源极区、漏极区、层间互连的金属线或硅通孔，以及焊片的开口，以形成在半导体载板(例如硅晶圆)以及设置在半导体载板上的各种材料层。设计厂920实行适当的设计程序以形成集成电路设计布局922。设计程序包含逻辑设计、物理设计或布局布线中的一项或多项。集成电路设计布局922以一个或多个数据文件呈现，这些数据文件具有几何图案的讯息。举例而言，集成电路设计布局922可以用GDSII文件格式或是DFII文件格式来表示。
遮罩厂930包含遮罩数据准备932以及遮罩制造944。遮罩厂930使用集成电路设计布局922来制造一个或多个遮罩945，再根据集成电路设计布局922，将遮罩用于制造集成电路设备960的各个层。遮罩厂930执行遮罩数据准备932，其中集成电路设计布局922被转换成具代表性的数据文件(“RDF”)。遮罩数据准备932将RDF提供给遮罩制造944。遮罩制造944包含一个遮罩写入器。遮罩写入器将RDF转换为载板上的图像，例如遮罩945或半导体晶圆953。设计布局922由遮罩数据准备932操纵，以符合遮罩写入器的特定特性及/或集成电路制造厂950的要求。在图9中，遮罩数据准备932以及遮罩制造944被绘示为分开的元件。在一些实施例中，遮罩数据准备932以及遮罩制造944可以统称为遮罩数据准备。
在一些实施例中，遮罩数据准备932包含光学邻近效应修正(optical proximitycorrection,OPC)，其使用微影增强技术来补偿图像误差，例如可能由绕射、干涉、其他制程效应等引起的图像误差。OPC调整集成电路设计布局922。在一些实施例中，遮罩数据准备932包含进一步的解析度增强技术(resolution enhancement technique,RET)，例如离轴照明、亚解析度辅助特征、相转移遮罩、其他适合的技术等或其组合。在一些实施例中，也使用了反向式微影技术(inverse lithography technology,ILT)，其将OPC视为逆成像问题。
在一些实施例中，遮罩数据准备932包含一个遮罩规则检查器(mask rulechecker,MRC)，MRC使用一组遮罩创建规则检查在OPC中经过处理的集成电路设计布局922，此组遮罩创建规则包含某些几何及/或连通性限制以确保足够的边界范围，以考虑半导体制程的变化性等。在一些实施例中，MRC修改集成电路设计布局922，以补偿遮罩制造944期间的限制，此动作可以取消由OPC执行的部分修改，以满足遮罩创建规则。
在一些实施例中，遮罩数据准备932包含平版印刷检查(lithography processchecking,LPC)，LPC模拟由集成电路制造厂950实施，以制造集成电路设备960的流程。LPC以集成电路设计布局922为基准模拟此流程，以创造模拟制造的设备，例如集成电路设备960。LPC模拟中的制程参数可以包含与集成电路制造周期中各种制程相关的参数、与用于制造集成电路的工具相关的参数及/或制造流程的其他面相。LPC考虑各种因素，例如空间影像对比度、焦深(“DOF”)、遮罩误差增强因数(“MEEF”)以及其他适合的参数或其组合。在一些实施例中，在LPC创造模拟制造的设备之后，如果模拟设备的形状不够接近设计规则，则可以重复OPC及/或MRC以进一步细化集成电路设计布局922。
应理解，为了清楚起见，上述关于遮罩数据准备932的描述已经经过简化。在一些实施例中，遮罩数据准备932包含附加的特征，例如根据制造规则修改集成电路设计布局922的逻辑操作(logic operation,LOP)。此外，在遮罩数据准备932期间应用于集成电路设计布局922的流程，可以以各种不同的顺序执行。
在遮罩数据准备932之后以及在遮罩制造944期间，以修改过的集成电路设计布局922为基准，制造一个或一组遮罩945。在一些实施例中，遮罩制造944包含以集成电路设计布局922为基准，执行一次或多次微影曝光。在一些实施例中，以修改过的集成电路设计布局922为基准，使用电子束(e-beam)或多个电子束的机构，在遮罩(光罩或倍缩光罩)945上形成图案。遮罩945可以使用各种技术形成。在一些实施例中，使用二元技术形成遮罩945。在一些实施例中，遮罩图案包含不透明区域以及透明区域。用于曝光覆盖在晶片上的图像敏感材料层(例如光阻剂)的辐射线，例如紫外(UV)线，被不透明区域阻挡并透射穿过透明区域。在一个示例中，一个二元遮罩版本的遮罩945包含一个透明载板(例如熔融石英)以及覆盖在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个示例中，使用了相位偏移技术来形成遮罩945。在相位偏移遮罩(PSM)版本的遮罩945中，在相位偏移遮罩上形成的图案中的各种特征具有适当的相位差，以提高解析度以及成像品质。在各种示例中，相位偏移遮罩可以是衰减PSM或交替PSM。遮罩制造944产生的遮罩用于多种流程中。举例而言，遮罩用于离子注入流程中，以在半导体晶圆953中形成各种掺杂区，用于蚀刻流程中，以在半导体晶圆953中形成各种蚀刻区域，及/或用在其他适合的流程中。
集成电路制造厂950是一个集成电路制造实体单位，包含一个或多个用于制造各种不同集成电路产品的制造设施。在一些实施例中，集成电路制造厂950是一个半导体代工厂。举例而言，一个制造设施用于多个集成电路产品的前端制造(前段(FEOL)制程)，第二个制造设施可能提供用于集成电路产品的后端制造的内接以及封装(后段(BEOL)制程)，而第三个制造设施可以为代工厂实体单位提供其他服务。
集成电路制造厂950包含制造工具952，制造工具952用于在半导体晶圆953上执行各种制造操作，使得集成电路设备960能根据遮罩(例如遮罩945)制造。在各种实施例中，制造工具952包含一个或多个晶圆曝光机、离子植入器、光阻覆盖器、处理室(例如CVD处理室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洁或其他能够执行本揭示文件所讨论的一种或多种合适的制程的制造设备。
集成电路制造厂950使用由遮罩厂930制造的遮罩(或多个遮罩)945来制造集成电路设备960。因此，集成电路制造厂950至少间接地使用了集成电路设计布局922来制造集成电路设备960。在一些实施例中，集成电路制造包含间接地以集成电路设计布局922为基准，执行一次或多次微影曝光。半导体晶圆953包含其上形成的硅载板或其他具有材料层的适合的载板。半导体晶圆953进一步包含一个或多个掺杂区、介电特征、多级互连等(在后续制造步骤中形成)。
关于集成电路制造系统(例如图9的系统900)以及与其相关联的集成电路制造流程的详细信息可在例如2016年2月9日授权的美国专利第9256709号、2015年10月1日公布的美国专利第20150278429号、2014年2月6日公布的美国专利第20100040838号以及2007年8月21日授权的美国专利第7260442号中找到，其全文透过引用并入本揭示文件。
本揭示文件的一个态样是关于一种制造一个集成电路的方法。此方法包含产生两个沿着第一方向延伸的第一型主动区，以及在这两个第一型主动区之间，产生两个沿着第一方向延伸的第二型主动区。此方法包含产生一个沿着与第一方向垂直的第二方向延伸的栅极条，以及以p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异的判断结果为基准，规划与此栅极条相交的一个或多个多晶硅切割层的图案。在此集成电路中，栅极条分别与两个第一型主动区以及两个第二型主动区相交，且相交的位置对应于两个第一型晶体管以及两个第二型晶体管的多个通道区。
本揭示文件的另一个态样是关于一种非暂态计算机可读取储存媒体，其具有一个用以产生具有多晶硅延展效应的集成电路的布局设计的计算机程序码。此计算机程序码用以使一个具有至少一个处理器的系统去执行产生两个沿着第一方向延伸的第一型主动区图案，以及在这两个第一型主动区之间图案，产生两个沿着第一方向延伸的第二型主动区图案。此计算机程序码也用以使一个具有至少一个处理器的系统去执行产生一个沿着与第一方向垂直的第二方向延伸的栅极条图案，以及判断p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异。在布局设计中，栅极条分别与两个第一型主动区以及两个第二型主动区相交，且相交的位置对应于两个第一型晶体管以及两个第二型晶体管的多个通道区。此计算机程序码进一步用以使一个具有至少一个处理器的系统，在p型晶体管的多晶硅延展效应大于n型晶体管的多晶硅延展效应时，去执行产生一个沿着第一方向延伸并且与栅极条图案相交的多晶硅切割层图案。在布局设计中，多晶硅切割层图案与该极条图案的组合指定了一个第一侧栅极条段以及一个第二侧栅极条段；第一栅极条段覆盖在第一第一型晶体管的通道区以及第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在第二第一型晶体管的通道区以及第二第二型晶体管的通道区之上。
另一个关于一种制造一个具有多晶硅延展效应的集成电路的方法的态样。此方法包含判断p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的差异，以及以此差异为基准，使用一个处理器来产生一个布局设计。
在此方法中，由处理器创造布局设计的步骤包含产生至少两个沿着第一方向延伸的第一型主动区图案，以及在这两个第一型主动区图案之间，产生至少两个沿着第一方向延伸的第二型主动区。在此方法中，由处理器创造布局设计的步骤也包含产生一个沿着与第一方向垂直的第二方向延伸的栅极条图案，以及将栅极条图案对应地定位在至少两个第一型主动区图案以及至少两个第二型主动区图案之上，并指定至少两个第一型晶体管以及至少两个第二型晶体管的通道区。在此方法中，由处理器创造布局设计的步骤也包含在p型晶体管的多晶硅延展效应大于n型晶体管的多晶硅延展效应时，去执行产生一个沿着第一方向延伸并且与栅极条图案相交的多晶硅切割层图案。在此布局设计中，多晶硅切割层图案与该极条图案的组合指定了一个第一侧栅极条段以及一个第二侧栅极条段；第一栅极条段覆盖在第一第一型晶体管的通道区以及第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在第二第一型晶体管的通道区以及第二第二型晶体管的通道区之上。此方法进一步包含以布局设计为基准，制造包含至少两个第一型晶体管以及至少两个第二型晶体管的集成电路。
于一些实施例中，集成电路制造方法包含在沿着一第一方向延伸的两个第一型主动区中制造多个半导体结构；在沿着该第一方向延伸且位于该两个第一型主动区之间的两个第二型主动区中制造多个半导体结构；沿着与该第一方向垂直的一第二方向沉积一栅极条，其中该栅极条分别与该两个第一型主动区以及该两个第二型主动区相交，且相交的位置对应于该两个第一型晶体管以及该两个第二型晶体管的多个通道区；以及以多个p型晶体管多晶硅延展效应与多个n型晶体管多晶硅延展效应之间的一差异的一判断结果为基准，规划与该栅极条相交的一或多个多晶硅切割层的图案。
于一些实施例中，规划一或多个多晶硅切割层的步骤包含规划在该第一方向延伸且与该栅极条相交的一多晶硅切割层，其中该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应一预定的数量；以及其中该多晶硅切割层与该栅极条的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上。
于一些实施例中，沉积该栅极条的步骤包含将该栅极条沉积为与所有第一型区域以及第二型区域相交的一连续栅极条，其中该p型晶体管多晶硅延展效应小于该n型晶体管多晶硅延展效应一预定的数量。
于一些实施例中，规划一或多个多晶硅切割层的步骤包含产生两个沿着该第一方向延伸，且与该栅极条相交的多晶硅切割层，其中该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同；以及其中该两个多晶硅切割层与该栅极条的一组合产生一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，且其中该第一侧栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二侧栅极条段覆盖在一第二第二型晶体管的通道区之上。
于一些实施例中，该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于一预定的数量。
于一些实施例中，该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于或等于一预定的数量。
于一些实施例中，该第一型晶体管为n型晶体管，而该第二型晶体管为p型晶体管。
于一些实施例中，该第一型晶体管为p型晶体管，而该第二型晶体管为n型晶体管。
于一些实施例中，非暂态计算机可读取储存媒体，具有为了产生具有多个多晶硅延展效应的一集成电路的一布局设计的一计算机程序码，该计算机程序码使一系统具有至少一处理器，以执行：产生两个沿着一第一方向延伸的第一型主动区图案；产生两个沿着该第一方向延伸，在该两个第一型主动区图案之间的第二型主动区图案；产生一沿着一第二方向延伸的栅极条图案，该第二方向与该第一方向垂直，其中该栅极条图案与该两个第一型主动区图案以及该两个第二型主动区图案相交，且相交的位置对应于两个第一型晶体管以及两个第二型晶体管的多个通道区；测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异；以及若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生一沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上。
于一些实施例中，非暂态计算机可读取储存媒体进一步用于使具有至少一处理器的该系统执行：若该p型晶体管多晶硅延展效应小于该n型晶体管多晶硅延展效应一预定的数量，将该栅极条图案生成为相交于所有第一型主动区图案以及第二型主动区图案的一连续栅极条图案。
于一些实施例中，非暂态计算机可读取储存媒体进一步用于使具有至少一处理器的该系统执行：若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，产生两个沿着该第一方向延伸且相交该栅极条图案的多晶硅切割层图案；以及其中该两个多晶硅切割层图案以及该栅极条图案的一组合确立了一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，其中该第一栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第二型晶体管的通道区之上。
于一些实施例中，制造具有多晶硅延展效应的一集成电路的方法包含：测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异；以该差异为基准，由一处理器产生该集成电路的一布局设计，其中该产生集成电路布局设计的流程包含：形成至少两个沿着一第一方向延伸的第一型主动区图案，形成至少两个沿着该第一方向延伸且位于该两个第一型主动区图案之间的第二型主动区图案，产生一垂直于第一方向，沿着一第二方向延伸的栅极条图案，将该栅极条图案定位在至少两个第一型主动区图案以及至少两个第二型主动区图案，对应于至少两个第一型晶体管以及至少两个第二型晶体管的通道区，以及若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生一沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上；以及以该布局设计为基准，产生该集成电路，包含至少两个第一型晶体管以及至少两个第二型晶体管。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于一预定的数量，将该栅极条图案生成为相交于所有第一型主动区图案以及第二型主动区图案的一连续栅极条图案。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于或等于一预定的数量，则该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于一预定的数量，则该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，产生两个沿着该第一方向延伸且相交该栅极条图案的多晶硅切割层图案；以及其中该两个多晶硅切割层图案以及该栅极条图案的一组合确立了一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，其中该第一栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第二型晶体管的通道区之上。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，从多个具有不同鳍状结构数量的第一型主动区以及至少两个具有不同鳍状结构数量的第二型主动区的一主动区图案集合中，选择多个主动区图案，以该多个主动区图案为基准，生成该至少两个第一型主动区图案以及该至少两个第二型主动区图案。
于一些实施例中，产生布局设计的步骤包含：若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，将该至少两个第一型主动区图案以及该至少两个第二型主动区图案放置于选自于一具有不同单元高度的单元图案集合的一单元图案，每个在该单元图案集合中的单元图案规定在同一行可选的一单元。
于一些实施例中，该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于一预定的数量。
于一些实施例中，该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于或等于一预定的数量。
前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本案的态样。熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。

Claims (10)

1.一种集成电路制造方法，其特征在于，包含：
在沿着一第一方向延伸的两个第一型主动区中制造多个半导体结构；
在沿着该第一方向延伸且位于该两个第一型主动区之间的两个第二型主动区中制造多个半导体结构；
沿着与该第一方向垂直的一第二方向沉积一栅极条，其中该栅极条分别与该两个第一型主动区以及该两个第二型主动区相交，且相交的位置对应于该两个第一型晶体管以及该两个第二型晶体管的多个通道区；以及
以多个p型晶体管多晶硅延展效应与多个n型晶体管多晶硅延展效应之间的一差异的一判断结果为基准，规划与该栅极条相交的一或多个多晶硅切割层的图案。
2.如权利要求1所述的集成电路制造方法，其特征在于，规划一或多个多晶硅切割层的步骤包含：
规划在该第一方向延伸且与该栅极条相交的一多晶硅切割层，其中该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应一预定的数量；以及
其中该多晶硅切割层与该栅极条的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上。
3.如权利要求1所述的集成电路制造方法，其特征在于，规划一或多个多晶硅切割层的步骤包含：
产生两个沿着该第一方向延伸，且与该栅极条相交的多晶硅切割层，其中该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同；以及
其中该两个多晶硅切割层与该栅极条的一组合产生一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，且其中该第一侧栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二侧栅极条段覆盖在一第二第二型晶体管的通道区之上。
4.一种非暂态计算机可读取储存媒体，其特征在于，具有为了产生具有多个多晶硅延展效应的一集成电路的一布局设计的一计算机程序码，该计算机程序码使一系统具有至少一处理器，以执行：
产生两个沿着一第一方向延伸的第一型主动区图案；
产生两个沿着该第一方向延伸，在该两个第一型主动区图案之间的第二型主动区图案；
产生一沿着一第二方向延伸的栅极条图案，该第二方向与该第一方向垂直，其中该栅极条图案与该两个第一型主动区图案以及该两个第二型主动区图案相交，且相交的位置对应于两个第一型晶体管以及两个第二型晶体管的多个通道区；
测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异；以及
若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生一沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上。
5.如权利要求4所述的非暂态计算机可读取储存媒体，其特征在于，进一步用于使具有至少一处理器的该系统执行：
若该p型晶体管多晶硅延展效应小于该n型晶体管多晶硅延展效应一预定的数量，将该栅极条图案生成为相交于所有第一型主动区图案以及第二型主动区图案的一连续栅极条图案。
6.如权利要求4所述的非暂态计算机可读取储存媒体，其特征在于，进一步用于使具有至少一处理器的该系统执行：
若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，产生两个沿着该第一方向延伸且相交该栅极条图案的多晶硅切割层图案；以及
其中该两个多晶硅切割层图案以及该栅极条图案的一组合确立了一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，其中该第一栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第二型晶体管的通道区之上。
7.一种制造具有多晶硅延展效应的一集成电路的方法，其特征在于，包含：
测定p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异；
以该差异为基准，由一处理器产生该集成电路的一布局设计，其中该产生集成电路布局设计的流程包含：
形成至少两个沿着一第一方向延伸的第一型主动区图案；
形成至少两个沿着该第一方向延伸且位于该两个第一型主动区图案之间的第二型主动区图案；
产生一垂直于第一方向，沿着一第二方向延伸的栅极条图案；
将该栅极条图案定位在至少两个第一型主动区图案以及至少两个第二型主动区图案，对应于至少两个第一型晶体管以及至少两个第二型晶体管的通道区；以及
若该p型晶体管多晶硅延展效应大于该n型晶体管多晶硅延展效应，产生一沿着该第一方向延伸且与该栅极条图案相交的多晶硅切割层图案，其中该多晶硅切割层图案与该栅极条图案的一组合产生一第一栅极条段以及一第二栅极条段，且其中该第一栅极条段覆盖在一第一第一型晶体管的通道区以及一第一第二型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第一型晶体管的通道区以及一第二第二型晶体管的通道区之上；以及
以该布局设计为基准，产生该集成电路，包含至少两个第一型晶体管以及至少两个第二型晶体管。
8.如权利要求7所述的方法，其特征在于，该产生布局设计的步骤包含：
若该p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应相差的一绝对值小于一预定的数量，将该栅极条图案生成为相交于所有第一型主动区图案以及第二型主动区图案的一连续栅极条图案。
9.如权利要求7所述的方法，其特征在于，该产生布局设计的步骤包含：
若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同，产生两个沿着该第一方向延伸且相交该栅极条图案的多晶硅切割层图案；以及
其中该两个多晶硅切割层图案以及该栅极条图案的一组合确立了一第一侧栅极条段、一中央栅极条段以及一第二侧栅极条段，其中该第一栅极条段覆盖在一第一第一型晶体管的通道区之上，该中央栅极条段覆盖在一第一第二型晶体管的通道区以及一第二第一型晶体管的通道区之上，而该第二栅极条段覆盖在一第二第二型晶体管的通道区之上。
10.如权利要求7所述的方法，其特征在于，该产生布局设计的步骤包含：
若该p型晶体管多晶硅延展效应与该n型晶体管多晶硅延展效应相同；以及
从多个具有不同鳍状结构数量的第一型主动区以及至少两个具有不同鳍状结构数量的第二型主动区的一主动区图案集合中，选择多个主动区图案，以该多个主动区图案为基准，生成该至少两个第一型主动区图案以及该至少两个第二型主动区图案。
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