CN115274556A - 集成电路及其形成方法 - Google Patents

Abstract

集成电路包括第一单元、第二单元、缓冲区域和第一电源轨。第一单元包括在第一方向上延伸的第一鳍组。第一鳍组的每个鳍对应于第一晶体管组的晶体管。第二单元包括在第一方向上延伸的第二鳍组。第二鳍组的每个鳍对应于第二晶体管组的晶体管。第二鳍组在第二方向上与第一鳍组分隔开。缓冲区域位于第一单元和第二单元之间。第一电源轨在第一方向上延伸，并且至少与缓冲区域重叠。第一电源轨位于第一金属层中，并且配置为供给第一电压。本申请的实施例还涉及形成集成电路的方法。

Description

集成电路及其形成方法

技术领域

本申请的实施例提供了集成电路及其形成方法。

背景技术

半导体集成电路(IC)工业已经生产了各种各样的数字器件来解决许多不同领域中的问题。小型化IC中的最新趋势已经产生了消耗更少的功率但以更高的速度提供更多功能的更小器件。小型化工艺也产生了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化并且验证用于集成电路的标准单元布局设计，同时确保满足布局设计和制造规范。

发明内容

本申请的一些实施例提供了一种集成电路，包括：所述集成电路的第一单元，包括：第一鳍组，在第一方向上延伸，所述第一鳍组的每个鳍对应于第一晶体管组的晶体管；所述集成电路的第二单元，在与所述第一方向不同的第二方向上与所述第一单元分隔开，所述第二单元包括：第二鳍组，在所述第一方向上延伸，所述第二鳍组的每个鳍对应于第二晶体管组的晶体管，所述第二鳍组在所述第二方向上与所述第一鳍组分隔开；缓冲区域，位于所述第一单元和所述第二单元之间；以及第一电源轨，在所述第一方向上延伸，并且至少与所述缓冲区域重叠，所述第一电源轨位于第一金属层中，并且配置为供给第一电压。

本申请的另一些实施例提供了一种形成集成电路的方法，所述方法包括：通过处理器在布局设计上放置所述集成电路的第一标准单元布局，所述第一标准单元布局在第一方向上具有第一边界，并且在与所述第一方向不同的第二方向上具有第一高度，放置所述第一标准单元布局包括：在第一布局层级上放置第一鳍布局图案组，所述第一鳍布局图案组在所述第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；放置所述集成电路的第二标准单元布局，所述第二标准单元布局在所述第一方向上具有第二边界并且具有所述第一高度，放置所述第二标准单元布局包括：在所述第一布局层级上放置所述第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在所述第二方向上与所述第一鳍布局图案组分隔开；以及在所述第一布局层级上放置缓冲区域布局图案，所述缓冲区域布局图案位于所述第一标准单元布局和所述第二标准单元布局之间，所述缓冲区域布局图案与所述第一标准单元布局共享所述第一边界并且与所述第二标准单元布局共享所述第二边界；在与所述第一布局层级不同的第二布局层级上放置第一电源轨布局图案，所述第一电源轨布局图案在所述第一方向上延伸，并且至少与所述缓冲区域布局图案重叠，所述第一电源轨布局图案在所述第二方向上具有满足第一设计规则的第一宽度；以及至少基于所述第一标准单元布局或所述第二标准单元布局制造所述集成电路，其中，所述第一设计规则包括所述第一宽度大于所述第一标准单元布局和所述第二标准单元布局之间的电源轨布局图案的最小宽度。

本申请的又一些实施例提供了一种形成集成电路的方法，所述方法包括：通过处理器在布局设计上以及在单元阵列的第一列和第一行中放置所述集成电路的第一单元布局，放置所述第一单元布局包括：在第一布局层级上以及在所述第一单元布局的第一区域中放置第一鳍布局图案组，所述第一鳍布局图案组在第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；在所述第一布局层级上以及在所述第一单元布局的第二区域中放置第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在与所述第一方向不同的第二方向上与所述第一鳍布局图案组分隔开；在所述第一布局层级上以及在所述第一单元布局的第三区域中放置第一缓冲区域布局图案，所述第三区域位于所述第一区域和所述第二区域之间；以及在所述第一布局层级上以及在所述第一单元布局的第四区域中放置第三鳍布局图案组，所述第三鳍布局图案组在所述第一方向上延伸，所述第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管，并且所述第四区域靠近所述第一区域；以及至少基于所述第一单元布局制造所述集成电路。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的布局设计的图。

图2A至图2C是根据一些实施例的集成电路的布局设计的图。

图3A至图3C是根据一些实施例的集成电路的顶视图的图。

图3D至图3E是根据一些实施例的集成电路的finFET的立体图。

图3F是根据一些实施例的如由平面A-A’贯穿的集成电路的截面图。

图3G是根据一些实施例的如由平面B-B’贯穿的集成电路的截面图。

图4A至图4C是根据一些实施例的对应集成电路的对应布局设计的图。

图5A至图5E是根据一些实施例的对应集成电路的对应布局设计的图。

图6A至图6D是根据一些实施例的对应集成电路的对应布局设计的图。

图7是根据一些实施例的IC设计和制造流程700的至少部分的功能流程图。

图8是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图9是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图10是根据一些实施例的用于设计IC布局设计和制造IC电路的系统1000的示意图。

图11是根据本发明的至少一个实施例的集成电路(IC)制造系统1100以及与其相关的IC制造流程的框图。

具体实施方式

以下公开内容提供了用于实现所提供主题的特征的不同实施例或实例。下面描述了组件、材料、值、步骤、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可以考虑其它组件、材料、值、步骤、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，集成电路包括第一单元、第二单元、缓冲区域和第一电源轨。在一些实施例中，第一单元包括在第一方向上延伸的第一鳍组。在一些实施例中，第一鳍组的每个鳍对应于第一晶体管组的晶体管。

在一些实施例中，第二单元包括在第一方向上延伸的第二鳍组。在一些实施例中，第二鳍组的每个鳍对应于第二晶体管组的晶体管。在一些实施例中，第二鳍组在第二方向上与第一鳍组分隔开。

在一些实施例中，第一电源轨位于第一金属层中，并且配置为供给第一电压。在一些实施例中，第一电源轨在第一方向上延伸，并且至少与缓冲区域重叠。

在一些实施例中，缓冲区域位于第一单元和第二单元之间，从而增大第一单元和第二单元之间的距离。在一些实施例中，通过增大第一单元和第二单元之间的距离，从而增大第一电源轨的宽度，这与其它方法相比使得第一电源轨的电阻减小。在一些实施例中，减小第一电源轨的电阻产生第一电源轨的增大的效率，并且与其它方法相比产生更好的性能。

在一些实施例中，在集成电路中包含缓冲区域，允许集成电路成为比其它方法更灵活的IC，并且从而可以用在合并多鳍晶体管单元和单鳍晶体管单元的组的混合单元中。

图1是根据一些实施例的布局设计100的图。布局设计100是集成电路的布局图，诸如图3A至图3G的集成电路300。在一些实施例中，布局设计100的至少部分可用于制造集成电路300(图3A至图3G)。

图1、图2A至图2C、图3A至图3G、图4A至图4C、图5A至图5E、图6A至图6D、图7、图8、图9、图10和图11的每个中的那些相同或类似的组件被给予相同的参考标号，并且因此省略它们的类似详细描述。

布局设计100包括布局设计102a、104a、104b和106a。在一些实施例中，布局设计100包括图1中未显示的额外元件。

在一些实施例中，至少布局设计102a、104a、104b或106a也称为单元。单元由此配置为标准单元、定制单元、工程变更指令(ECO)单元、逻辑门单元、存储器单元、定制单元、物理器件单元或能够限定在IC布局图(例如，布局设计100)中的另一类型单元或单元组合中的一个或多个。在一些实施例中，单元是逻辑门单元的标准单元。在一些实施例中，逻辑门单元包括与、或、与非、或非、异或、非、与或非(AOI)、或与非(OAI)、多路复用器、触发器、缓冲器、锁存器、延迟或时钟单元。在一些实施例中，布局设计100、200、400A-400C、500A-500E或600A-600D(图1、图2A至图2C、图4A至图4C、图5A至图5E或图6A至图6D)中的一个或多个是存储器单元的布局设计。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)或只读存储器(ROM)。在一些实施例中，布局设计100、200、400A-400C、500A-500E或600A-600D中的一个或多个包括一个或多个有源元件或无源元件的布局设计。有源元件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET、纳米片晶体管、纳米线晶体管、互补FET(CFET)和具有凸起的源极/漏极的平面MOS晶体管。无源元件的实例包括但不限于电容器、电感器、保险丝和电阻器。在一些实施例中，至少布局设计100、200、400A-400C、500A-500E或600A-600D是标准单元布局设计。在一些实施例中，布局设计100、200、400A-400C、500A-500E或600A-600D中的一个或多个是逻辑门单元的布局设计。

在一些实施例中，布局设计102a至少对应于图2A至图2C的单元201a或图4C和图5D的区域406。在一些实施例中，布局设计104a至少对应于图2A至图2C的单元201b。在一些实施例中，布局设计104b至少对应于图2A至图2C的单元201d。在一些实施例中，布局设计106a至少对应于图2A至图2C的单元201c。

布局设计102a、104a、104b和106a的每个至少在第一方向X上延伸。布局设计102a、104a、104b和106a的每个在第二方向Y上与布局设计102a、104a、104b和106a中的另一个分隔开。第二方向Y与第一方向X不同。在一些实施例中，第二方向Y与第一方向X相同。

布局设计102a具有在第一方向X上延伸的单元边界101a。在一些实施例中，布局设计102a沿单元边界101a在第一方向上与其它布局设计相邻(例如，如图4C、图5A至图5E和图6A至图6D中所示)。

布局设计102a沿单元边界101b在第一方向X上与布局设计104a相邻。布局设计104a沿单元边界101c在第一方向X上与布局设计106a相邻。布局设计106a沿单元边界101d在第一方向X上与布局设计104b相邻。

布局设计104b具有在第一方向X上延伸的单元边界101e。在一些实施例中，布局设计104b沿单元边界101e在第一方向上与其它布局设计相邻(例如，如图4C、图5A至图5E和图6A至图6D中所示)。

在一些实施例中，第一元件和第二元件彼此相邻包括第一元件和第二元件彼此直接靠近的情况。在一些实施例中，第一元件和第二元件彼此相邻包括中间元件定位在第一元件和第二元件之间的情况。

布局设计102a、104a、104b和106a的其它配置或量在本发明的范围内。例如，图1的布局设计100包括单元(例如，布局设计102a、104a、104b和106a)的一列(列1)和四行(行A-D)。布局设计100中的其它数量的行和/或列在本发明的范围内。例如，在一些实施例中，布局设计100至少包括额外单元列，类似于列1，并且与列1相邻。例如，在一些实施例中，布局设计100包括额外单元列，类似于行A、B、C或D中的一个或多个，与列1相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行A-D，沿单元边界101a与行A相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行A-D，沿单元边界101e与行D相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行C和D，沿单元边界101e与行D相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行A，沿单元边界101e与行D相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行A、B、C或D中的一个或多个，沿单元边界101a与行A相邻。例如，在一些实施例中，布局设计100包括额外单元行，类似于行A、B、C或D中的一个或多个，沿单元边界101e与行D相邻。

布局设计102a在第二方向Y上具有高度H1。布局设计102a具有至少与布局设计104a、104b或106a不同的布局设计。

布局设计104a和104b的每个在第二方向Y上具有高度H2。布局设计104a和104b是彼此相同的布局设计。在一些实施例中，布局设计104a和104b是彼此不同的布局设计。

布局设计106a在第二方向Y上具有高度H3。布局设计106a具有至少与布局设计102a、104a或104b不同的布局设计。至少高度H1、H2或H3与至少高度H1、H2或H3中的其它高度不同。

布局设计102a可用于制造图3A至图3G的单元302a。布局设计104a或104b可用于制造图3A至图3G的对应单元302b或302d。布局设计106a可用于制造图3A至图3G的单元302c。

布局设计100的其它配置或布置在本发明的范围内。

图2A至图2C是根据一些实施例的集成电路的布局设计200的图。根据一些实施例，布局设计200是图3A至图3G的集成电路300的布局图。

布局设计200是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

图2A是图2A至图2C的布局设计200的部分200A的图，为了便于说明而简化。图2B是图2A至图2C的布局设计200的部分200B的图，为了便于说明而简化。图2C是布局设计200的图并且为了便于说明包括彼此靠近的部分200A和200B的每个。

为了便于说明，图1、图2A至图2C、图3A至图3G、图4A至图4C、图5A至图5E或图6A至图6D的一些标记元件在至少图1、图2A至图2C、图3A至图3G、图4A至图4C、图5A至图5E或图6A至图6D中没有标记。在一些实施例中，图1、图2A至图2C、图3A至图3G、图4A至图4C、图5A至图5E或图6A至图6D包括未显示的额外元件。

部分200A包括布局设计200的氧化物扩散(OD)层级或有源区域层级的布局设计100的一个或多个部件。部分200B包括金属0(M0)层级的布局设计200的一个或多个部件。布局设计200包括其它布局层级上的其它元件，为了便于说明未显示。

布局设计200可用于制造集成电路300。布局设计200包括单元布局201a、单元布局201b、单元布局201c和单元布局201d。单元布局201a、201b、201c和201d是图1的对应布局设计102a、104a、106a和104b的实施例，并且因此省略了类似的详细描述。

根据一些实施例，单元布局201a、201b、201c或201d可用于制造对应单元301a、301b、301c和301d(图3A至图3G)。在一些实施例中，至少单元布局201a、201b、201c或201d是标准单元布局。

本发明的实施例使用术语“单元布局”，为了简洁，在本发明的剩余部分中，“单元布局”在下文中也称为“单元”。

单元201a具有在第一方向X上延伸的单元边界101a和101b。单元201b具有在第一方向X上延伸的单元边界101b和101c。单元201c具有在第一方向X上延伸的单元边界101c和101d。单元201d具有在第一方向X上延伸的单元边界101d和101e。

在一些实施例中，至少单元201a、201b、201c或201d是标准单元，并且布局设计200对应于由单元边界101a、101b、101c、101d和101e限定的一个或多个标准单元的布局。在一些实施例中，至少单元201a、201b或201d是布局设计200的包括配置为实施一个或多个电路功能的一个或多个晶体管和电连接的预限定部分。在一些实施例中，至少单元201a、201b、201c或201d在第二方向Y上由单元边界101a、101b、101c、101d和101e界定，并且因此对应于功能电路组件或器件的作为标准单元的一部分的区域。

在一些实施例中，例如，下面讨论的图1至图6D中描绘的实施例，单元201a具有与对应导电部件图案230和232重叠的单元边界101a和101b，并且由一个或多个导电部件图案220间隔开。例如，在一些实施例中，单元201a的单元边界101a和101b由对应导电部件图案230和232识别。类似地，在一些实施例中，单元201b或201c的单元边界101c由导电部件图案234识别。在一些实施例中，单元201c的单元边界101d由导电部件图案234识别。在一些实施例中，单元201d的单元边界101e由导电部件图案236识别。在一些实施例中，单元201c的单元边界101c和101d由缓冲区域206识别。

单元201a包括在第一方向X上延伸的鳍布局图案对202a1、202a2、...、202aV(统称为“鳍布局图案组202”)。V是整数并且对应于鳍布局图案组202中的鳍布局图案对的数量。鳍布局图案组202中的鳍布局图案数量NF根据公式1来确定，并且表示为：

NF＝2*V (1)

本发明的实施例使用术语“布局图案”，为了简洁，在本发明的剩余部分中，“单元布局”在下文中也称为“图案”。

鳍图案对202a1、202a2、...、202aV包括两个鳍图案。鳍图案对202a1、202a2、...、202aV中的其它数量的鳍图案在本发明的范围内。例如，在一些实施例中，每个鳍图案对202a1、202a2、...、202aV包括三个鳍图案，并且每个鳍图案对也可以称为每个鳍图案组。例如，在一些实施例中，每个鳍图案组202a1、202a2、...、202aV包括四个鳍图案。

鳍图案组202的每个鳍图案在第二方向Y上彼此分隔开。鳍图案组202可用于制造集成电路300的对应鳍组302。每个鳍图案对202a1、202a2、...、202aV可用于制造集成电路300中的对应晶体管的对应鳍对302a1、302a2、...、302aV。换句话说，每个鳍图案对202a1、202a2、...、202aV对应于单个晶体管器件。

在一些实施例中，鳍图案组202、204和206(下面描述)是集成电路300中的一个或多个n型晶体管或p型晶体管的一个或多个有源区域的一部分。有源区域也称为氧化物扩散(OD)区域，OD区域限定集成电路300中的一个或多个n型晶体管或p型晶体管的源极扩散区域或漏极扩散区域。在一些实施例中，集成电路300中的n型晶体管包括n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，集成电路300中的p型晶体管包括p型金属氧化物半导体(PMOS)晶体管。

单元201b包括在第一方向X上延伸的鳍图案204bl、204b2、...、204bW(统称为“鳍图案组204”)。W是整数并且对应于鳍图案组204或208中的鳍图案的数量。整数W等于整数V。在一些实施例中，整数W与整数V不同。

每个鳍图案204b1、204b2、...、204bW包括一个鳍图案。鳍图案组204的每个鳍图案在第二方向Y上彼此分隔开。鳍图案组204可用于制造集成电路300的对应鳍组304。每个鳍图案204b1、204b2、...、204bW可用于制造集成电路300中的对应晶体管的对应鳍304b1、304b2、...、304bW。换句话说，每个鳍图案204b1、204b2、...、204bW对应于单个晶体管器件。

单元201c包括缓冲区域图案206。缓冲区域图案206可用于制造集成电路300的对应缓冲区域306。缓冲区域图案206位于鳍图案组204和208之间。缓冲区域图案206位于单元边界101c和101d之间。在一些实施例中，缓冲区域图案206可用于指定布局设计200的没有形成晶体管器件的区域。换句话说，缓冲区域图案206识别布局设计200的没有形成功能晶体管器件并且没有形成非功能晶体管器件(例如，伪器件)的区域。缓冲区域图案206在第二方向Y上具有宽度W1a。在一些实施例中，缓冲区域图案206通过诸如对应图7、图8或图9的方法700、800或900的工艺来插入。在一些实施例中，在布局设计200中包含缓冲区域图案206允许布局设计200满足一个或多个设计规则(下面描述)。

单元201d包括在第一方向X上延伸的鳍图案208d1、208d2、...、208dW(统称为“鳍图案组208”)。在一些实施例中，单元201d和单元201a彼此相同。换句话说，根据一些实施例，单元201b或201d中的一个是单元201b或201d中的另一个的副本。

每个鳍图案208d1、208d2、...、208dW包括一个鳍图案。鳍图案组208的每个鳍图案在第二方向Y上彼此分隔开。鳍图案组208可用于制造集成电路300的对应鳍组308。每个鳍图案208d1、208d2、...、208dW可用于制造集成电路300中的对应晶体管的对应鳍308d1、308d2、...、308dW。换句话说，每个鳍图案208d1、208d2、...、208dW对应于单个晶体管器件。

在一些实施例中，鳍图案组202、204和208中的至少一个鳍图案在第二方向Y上具有与鳍图案组202、204和208中的另一鳍图案相同的宽度(未标记)。在一些实施例中，鳍图案组202、204和208中的至少一个鳍图案在第二方向Y上具有与鳍图案组202、204和208中的另一鳍图案不同的宽度(未标记)。

根据一些实施例，虽然图2A至图2C的鳍图案组202、204和208描述为可用于制造图3A至图3G的有源区域的对应鳍302、304和308，但是应该理解，鳍图案202、204和208中的一个或多个可以利用对应纳米片或纳米线图案来替换，并且对应纳米片或纳米线图案可用于制造对应纳米片或纳米线。

布局设计200A还至少包括在第一方向X上延伸的导电部件图案220a、220b、220c、220d或220e(统称为“导电部件图案组220”)。在一些实施例中，至少导电部件图案组220、222或224(下面描述)也称为“信号线图案组”。

导电部件图案组220位于单元201a上方。导电部件图案组220与鳍图案组202重叠。导电部件图案组220位于单元边界101a和101b之间。

导电部件图案组220显示为具有5个金属布线轨迹。用于导电部件图案组220的其它数量的布线轨迹在本发明的范围内。

导电部件图案组220可用于制造集成电路300的导电结构组320(图3A至图3B)。在一些实施例中，导电部件图案220a、220b、220c、220d和220e可用于制造集成电路300(图3A至图3G)的对应导电结构320a、320b、320c、320d和320e。

导电部件图案组220的每个导电部件图案至少在第二方向Y上与导电部件图案组220的相邻图案分隔开间距(未标记)。导电部件图案组220的每个导电部件图案在第二方向Y上具有对应宽度W4a。在一些实施例中，导电部件图案组220的导电部件图案的至少一个宽度W4a与导电部件图案组220的另一导电部件图案的至少一个宽度W4a不同。

导电部件图案组220位于与第一布局层级不同的第二布局层级上。在一些实施例中，第二布局层级对应于布局设计100、200、400A-400C、500A-500E或600A-600D(图1、图2A至图2C、图4A至图4C、图5A至图5E或图6A至图6D)或集成电路300(图3A至图3G)中的一个或多个的金属零(M0)层级。导电部件图案组220的其它数量的布线轨迹、层级、量或配置在本发明的范围内。例如，虽然导电部件图案组220的每个导电部件图案显示为连续图案，但是在一些实施例中，导电部件图案组220的一个或多个导电部件图案是不连续图案。

布局设计200A还至少包括在第一方向X上延伸的导电部件图案222a、222b、222c或222d(统称为“导电部件图案组222”)。

导电部件图案组222位于单元201b上方。导电部件图案组222与鳍图案组204重叠。导电部件图案组222位于单元边界101b和101c之间。

导电部件图案组222显示为具有4个金属布线轨迹。用于导电部件图案组222的其它数量的布线轨迹在本发明的范围内。

导电部件图案组222可用于制造集成电路300的导电结构组322(图3A至图3B)。在一些实施例中，导电部件图案222a、222b、222c和222d可用于制造集成电路300(图3A至图3G)的对应导电结构322a、322b、322c和322d。

导电部件图案组222的每个导电部件图案至少在第二方向Y上与导电部件图案组222的相邻图案分隔开间距(未标记)。导电部件图案组222的每个导电部件图案在第二方向Y上具有对应宽度W4a。在一些实施例中，导电部件图案组222的导电部件图案的至少一个宽度W4a与导电部件图案组222的另一导电部件图案的至少一个宽度W4a不同。

导电部件图案组222位于第二布局层级上。导电部件图案组222的其它数量的布线轨迹、层级、量或配置在本发明的范围内。例如，虽然导电部件图案组222的每个导电部件图案显示为连续图案，但是在一些实施例中，导电部件图案组222中的一个或多个导电部件图案是不连续图案。

布局设计200A还至少包括在第一方向X上延伸的导电部件图案224a、224b、224c或224d(统称为“导电部件图案组224”)。在一些实施例中，导电部件图案组224或导电部件图案组222中的一个是导电部件图案组224或导电部件图案组222中的另一个的副本。

导电部件图案组224位于单元201d上方。导电部件图案组224与鳍图案组208重叠。导电部件图案组224位于单元边界101d和101e之间。

导电部件图案组224显示为具有4个金属布线轨迹。用于导电部件图案组224的其它数量的布线轨迹在本发明的范围内。

导电部件图案组224可用于制造集成电路300(图3A至图3G)的导电结构组324。在一些实施例中，导电部件图案224a、224b、224c和224d可用于制造集成电路300(图3A至图3G)的对应导电结构324a、324b、324c和324d。

导电部件图案组224的每个导电部件图案至少在第二方向Y上与导电部件图案组224的相邻图案分隔开间距(未标记)。导电部件图案组224的每个导电部件图案在第二方向Y上具有对应宽度W4a。在一些实施例中，导电部件图案组224的导电部件图案的至少一个宽度W4a与导电部件图案组224的另一导电部件图案的至少一个宽度W4a不同。

导电部件图案组224位于第二布局层级上。导电部件图案组224的其它数量的布线轨迹、层级、量或配置在本发明的范围内。例如，虽然导电部件图案组224的每个导电部件图案显示为连续图案，但是在一些实施例中，导电部件图案组224中的一个或多个导电部件图案是不连续图案。

在一些实施例中，导电部件图案组220、222或224的导电部件图案的至少一个宽度W4a与导电部件图案组220、222或224的另一导电部件图案的至少一个宽度W4a不同。

布局设计200A还包括在第一方向X上延伸的导电部件图案230、232、234和236。在一些实施例中，导电部件图案230、232、234和236的每个也称为对应电源轨图案。

导电部件图案230、232、234和236可用于制造集成电路300的对应导电结构330、332、334和336(图3A至图3B)。

导电部件图案230、232、234和236的每个至少在第二方向Y上与导电部件图案230、232、234和236的另一图案分隔开。

在一些实施例中，导电部件图案230和234对应于第一供给电压，并且导电部件图案232和236对应于与第一供给电压不同的第二供给电压。在一些实施例中，第一供给电压是供给电压VDD，并且第二供给电压是参考供给电压VSS。在一些实施例中，第一供给电压是参考供给电压VSS，并且第二供给电压是供给电压VDD。

导电部件图案230与单元边界101a重叠。导电部件图案230包括导电部件图案230a。导电部件图案230a至少位于单元201a上方。导电部件图案230a位于单元边界101a和101b之间。导电部件图案230a在第一方向X上的侧与单元边界101a对准。导电部件图案230a在第二方向Y上具有宽度W3a。

在一些实施例中，导电部件图案230包括沿单元边界101a的另一导电部件图案，类似于导电部件图案230a、232a、232b、234a、234c或236a。

导电部件图案230a可用于制造集成电路300(图3A至图3G)的对应导电结构330a。

导电部件图案232与单元边界101b以及单元201a和201b重叠。导电部件图案232是分为导电部件图案232a和232b的单个连续图案。

导电部件图案232a至少位于单元201a上方。导电部件图案232b至少位于单元201b上方。

导电部件图案232a位于单元边界101a和101b之间。导电部件图案232b位于单元边界101b和101c之间。

导电部件图案232a在第一方向X上的侧与单元边界101b对准。导电部件图案232b在第一方向X上的侧与单元边界101c对准。导电部件图案232在第二方向Y上的中点不与第一方向X上的单元边界101b对准。

导电部件图案232在第二方向Y上具有宽度W5a。导电部件图案232a在第二方向Y上具有宽度W3a。导电部件图案232b在第二方向Y上具有宽度W2a。宽度W5a等于宽度W3a和宽度W2a的总和。在一些实施例中，宽度W3a大于或等于导电部件图案组220、222或224的宽度W4a。在一些实施例中，宽度W2a小于导电部件图案组220、222或224的宽度W4a。

在一些实施例中，如果宽度W3a大于或等于宽度W4a，则由对应电源轨图案或导电部件图案232a制造的电源轨或导电结构332a的电阻减小。在一些实施例中，如果宽度W3a小于宽度W4a，则由对应电源轨图案或导电部件图案232a制造的电源轨或导电结构332a的电阻增大。

导电部件图案232a和232b可用于制造集成电路300(图3A至图3G)的对应导电结构332a和332b。

导电部件图案234与单元边界101c和101d以及单元201b、201c和201d重叠。导电部件图案234至少与缓冲区域图案206重叠。导电部件图案234是分为导电部件图案234a、234b和234c的单个连续图案。

导电部件图案234a至少位于单元201b上方。导电部件图案234b至少位于单元201c上方。导电部件图案234c至少位于单元201d上方。导电部件图案234b至少位于缓冲区域图案206上方。导电部件图案234b和缓冲区域图案206的每个具有相同的宽度(例如，宽度W1a)。

导电部件图案234a位于单元边界101b和101c之间。导电部件图案234b位于单元边界101c和101d之间。导电部件图案234c位于单元边界101d和101e之间。

导电部件图案234a在第一方向X上的侧与单元边界101c对准。导电部件图案234b在第一方向X上的第一侧与单元边界101c对准，并且导电部件图案234b在第一方向X上的第二侧与单元边界101d对准。导电部件图案234c在第一方向X上的侧与单元边界101d对准。导电部件图案234在第二方向Y上的中点不与第一方向X上的单元边界101c或101d对准。

导电部件图案234在第一方向X或第二方向Y上的中点是缓冲区域图案206在对应第一方向X或第二方向Y上的中点。

导电部件图案234在第二方向Y上具有宽度W6a。导电部件图案234a在第二方向Y上具有宽度W2a。导电部件图案234b在第二方向Y上具有宽度Wla。导电部件图案234c在第二方向Y上具有宽度W2a。宽度W6a等于导电部件图案234a的宽度W2a、导电部件图案234b的宽度W1a和导电部件图案234c的宽度W2a的总和。

导电部件图案234a、234b和234c可用于制造集成电路300(图3A至图3G)的对应导电结构334a、334b和334c。

在一些实施例中，宽度W6a基本上等于宽度W5a。在一些实施例中，2个元件基本上彼此相等，如果2个元件之间的差小于或等于5％。

在一些实施例中，如果宽度W6a基本上等于宽度W5a，则由对应电源轨图案或导电部件图案234制造的电源轨或导电结构334的电阻减小，从而产生电源轨的增大的效率。在一些实施例中，电源轨的增大的功率效率允许电源轨适合于类似于单元201b和201d的低功率晶体管器件(例如，单鳍晶体管器件)。

在一些实施例中，如果宽度W6a基本上不等于宽度W5a，则由对应导电部件图案234制造的导电结构334的电阻增大，从而产生电源轨的减小的功率效率。

导电部件图案236与单元边界101e重叠。导电部件图案236包括导电部件图案236a。导电部件图案236a至少位于单元201d上方。导电部件图案236a位于单元边界101d和101e之间。导电部件图案236a在第一方向X上的侧与单元边界101e对准。导电部件图案236a在第二方向Y上具有宽度W2a。

在一些实施例中，导电部件图案236包括沿单元边界101e的另一导电部件图案，类似于导电部件图案230a、232a、232b、234a、234c或236a。

导电部件图案236a可用于制造集成电路300的对应导电结构336a(图3A至图3B)。

导电部件图案230、232、234和236位于第二布局层级上。导电部件图案230、232、234和236的其它数量的布线轨迹、层级、量或配置在本发明的范围内。

在一些实施例中，一个或多个设计规则禁止放置包括对应单鳍图案的相邻单元，因为将与相邻单元重叠的电源布局图案的宽度将太小，从而使得由电源布局图案制造的电源轨的电阻增大，产生用于低功率应用(例如，单鳍晶体管器件)的低效率电源轨。

在一些实施例中，缓冲区域图案206通过诸如对应图7、图8或图9的方法700、800或900的工艺来插入。通过插入缓冲区域图案206，使得单元201b和201d彼此分隔开至少宽度W1a，从而使得导电部件图案234的宽度W6a增大，并且因此，由对应导电部件图案234制造的导电结构334的电阻减小，从而产生电源轨的增大的效率，并且因此，布局设计200符合一个或多个设计规则。

在一些实施例中，在布局设计200中包含缓冲区域图案206，通过允许在更适合于低功率应用的混合单元中使用更多单鳍单元(例如，单元201b和201d)，允许布局设计200成为比其它方法更灵活的设计。

布局设计200中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图3A至图3C是根据一些实施例的集成电路300的顶视图的图。图3D至图3E是根据一些实施例的集成电路300的finFET 350和360的立体图。图3F是根据一些实施例的如由平面A-A’贯穿的集成电路300的截面图。图3G是根据一些实施例的如由平面B-B’贯穿的集成电路300的截面图。

图3A是集成电路300的部分300A的图，为了便于说明而简化。图3B是集成电路300的部分300B的图，为了便于说明而简化。图3C是集成电路300的图并且为了便于说明包括彼此靠近的部分300A和300B的每个。

部分300A包括OD层级的集成电路300或集成电路300的一个或多个部件。部分300B包括金属0(M0)层级的集成电路300的一个或多个部件。集成电路300包括其它布局层级上的其它元件，为了便于说明未显示。

集成电路300由布局设计200制造。图3A至图3G的至少集成电路300的包括对准、距离、长度和宽度的结构关系以及配置类似于至少图1的布局设计100、图2A至图2C的200、图4A至图4C的400、图5A至图5E的500A-500E、图6A至图6D的600A-600D的对应结构关系和对应配置，并且为了简洁，在图1、图2A至图2C、图3A至图3G、图4A至图4C、图5A至图5E、图6A至图6D中将不再描述类似的详细描述。例如，在一些实施例中，布局设计200的至少宽度W1a、W2a、W3a、W4a、W5a或W6a类似于集成电路300的对应宽度W1b、W2b、W3b、W4b、W5b或W6b，并且为了简洁，省略了类似的详细描述。

例如，在一些实施例中，布局设计100或200的至少一个或多个宽度、长度或间距类似于集成电路300的对应宽度、长度或间距，并且为了简洁，省略了类似的详细描述。例如，在一些实施例中，布局设计100或200的至少单元边界101a、101b、101c或101d类似于集成电路300的至少对应单元边界310a、310b、310c或310d，并且为了简洁，省略了类似的详细描述。

集成电路300至少包括单元301a、301b、301c和301d、导电结构组320、322和324以及导电结构330、332、334和336。

在一些实施例中，每个导电结构组320、322和324也称为对应电源轨组。在一些实施例中，导电结构330、332、334和336的每个也称为对应电源轨。

单元301a具有在第一方向X上延伸的单元边界310a和310b。单元301b具有在第一方向X上延伸的单元边界310b和310c。单元301c具有在第一方向X上延伸的单元边界310c和310d。单元301d具有在第一方向X上延伸的单元边界310d和310e。

在一些实施例中，至少单元301a、301b、301c或301d是由单元边界310a、310b、310c、310d和310e限定的标准单元。在一些实施例中，至少单元301a、301b或301d是集成电路300的包括配置为实施一个或多个电路功能的一个或多个晶体管和电连接的预限定部分。在一些实施例中，至少单元301a、301b、301c或301d在第二方向Y上由单元边界310a、310b、310c、310d和310e界定，并且因此对应于功能电路组件或器件的作为标准单元的一部分的区域。

在一些实施例中，单元301a具有与对应导电结构330和332重叠的单元边界310a和310b，并且由一个或多个导电结构320间隔开。例如，在一些实施例中，单元301a的单元边界310a和310b由对应导电结构330和332识别。类似地，在一些实施例中，单元301b或301c的单元边界310c由导电结构334识别。在一些实施例中，单元301c的单元边界310d由导电结构334识别。在一些实施例中，单元301d的单元边界310e由导电结构336识别。在一些实施例中，单元301c的单元边界310c和310d由缓冲区域306识别。

单元301a包括鳍对302a1、302a2、...、302aV(统称为“鳍组302”)。V是整数并且对应于鳍组302中的鳍对的数量。单元301a中的鳍数量NF根据公式1(先前描述)来确定。

每个鳍对302a1、302a2、...、302aV包括两个鳍。鳍对302a1、302a2、...、302aV中的其它数量的鳍在本发明的范围内。例如，在一些实施例中，每个鳍对302a1、302a2、...、302aV包括三个鳍，并且每个鳍对也可以称为每个鳍组。例如，在一些实施例中，每个鳍组302a1、302a2、...、302aV包括四个鳍。

每个鳍对302a1、302a2、...、302aV对应于单个n型finFET或p型finFET器件。在一些实施例中，鳍组302、304和308是集成电路300中的一个或多个n型finFET或p型finFET的源极扩散区域或漏极扩散区域的一部分。在一些实施例中，集成电路300中的n型finFET包括NMOS晶体管。在一些实施例中，集成电路300中的p型finFET包括PMOS晶体管。

单元301b包括鳍304b1、304b2、...、304bW(统称为“鳍组304”)。W是整数并且对应于鳍组304或308中的鳍数量。

每个鳍304b1、304b2、...、304bW包括一个鳍。每个鳍304b1、304b2、...、304bW对应于单个n型finFET或p型finFET器件。

单元301c包括缓冲区域306。缓冲区域306位于鳍组304和308之间。缓冲区域306位于区域边界310c和310d之间。在一些实施例中，缓冲区域306可用于指定集成电路300的不包括晶体管器件的区域。在一些实施例中，缓冲区域306识别集成电路300的没有形成功能晶体管器件并且没有形成非功能晶体管器件(例如，伪器件)的区域。缓冲区域306在第二方向Y上具有宽度W1b。在一些实施例中，在集成电路300中包含缓冲区域306允许集成电路300满足一个或多个设计规则(下面描述)。

单元301d包括鳍308d1、308d2、...、308dW(统称为“鳍组308”)。每个鳍308b1、308b2、...、308bW包括一个鳍。每个鳍308b1、308b2、...、308bW对应于单个n型finFET或p型finFET器件。

在一些实施例中，鳍组302、304和308中的一个或多个鳍可以利用对应纳米片或纳米线来替换。

导电结构组320至少包括导电结构320a、320b、320c、320d或320e。导电结构组320位于单元301a上方。导电结构组320与鳍组302重叠。导电结构组320位于单元边界310a和310b之间。

导电结构组320显示为具有5个金属布线轨迹。用于导电结构组320的其它数量的布线轨迹在本发明的范围内。

导电结构组320的每个导电结构在第二方向Y上具有对应宽度W4b。

导电结构组322至少包括导电结构322a、322b、322c或322d。导电结构组322位于单元301b上方。导电结构组322与鳍组304重叠。导电结构组322位于单元边界310b和310c之间。导电结构组322的每个导电结构在第二方向Y上具有对应宽度W4b。导电结构组324至少包括导电结构324a、324b、324c或324d。

导电结构组324位于单元301d上方。导电结构组324与鳍组308重叠。导电结构组324位于单元边界310d和310e之间。

导电结构组324的每个导电结构在第二方向Y上具有对应宽度W4b。导电结构组322和324显示为具有4个金属布线轨迹。用于至少导电结构组322或324的其它数量的布线轨迹在本发明的范围内。

在一些实施例中，导电结构组320、322或324的导电结构的至少一个宽度W4b与导电结构组320、322或324的另一导电结构的至少一个宽度W4b不同。

导电结构组320、322或324的其它数量的布线轨迹、宽度、层级、量或配置在本发明的范围内。

在一些实施例中，导电结构330和334是配置为供给第一供给电压的对应电源轨，并且导电结构332和336是配置为供给与第一供给电压不同的第二供给电压的对应电源轨。在一些实施例中，第一供给电压是供给电压VDD，并且第二供给电压是参考供给电压VSS。在一些实施例中，第一供给电压是参考供给电压VSS，并且第二供给电压是供给电压VDD。

导电结构330包括导电结构330a。在一些实施例中，导电结构330包括沿单元边界310a的另一导电结构，类似于导电结构330a、332a、332b、334a、334c或336a。

导电结构330与单元边界310a重叠。导电结构330包括导电结构330a。导电结构330a至少位于单元301a上方。导电结构330a位于单元边界310a和310b之间。导电结构330a在第一方向X上的侧与单元边界310a对准。导电结构330a在第二方向Y上具有宽度W3b。

在一些实施例中，导电结构330包括沿单元边界310a的另一导电结构，类似于导电结构330a、332a、332b、334a、334c或336a。

导电结构332与单元边界310b以及单元301a和301b重叠。导电结构332是分为导电结构332a和332b的单个连续结构。

导电结构332a至少位于单元301a上方。导电结构332b至少位于单元301b上方。导电结构332a位于单元边界310a和310b之间。导电结构332b位于单元边界310b和310c之间。

导电结构332a在第一方向X上的侧与单元边界310b对准。导电结构332b在第一方向X上的侧与单元边界310c对准。导电结构332在第二方向Y上的中点不与第一方向X上的单元边界310b对准。

导电结构332在第二方向Y上具有宽度W5b。导电结构332a在第二方向Y上具有宽度W3b。导电结构332b在第二方向Y上具有宽度W2b。宽度W5b等于宽度W3b和宽度W2b的总和。在一些实施例中，宽度W3b大于或等于导电结构组320、322或324的宽度W4b。在一些实施例中，宽度W2b小于导电结构组320、322或324的宽度W4b。

在一些实施例中，如果宽度W3b大于或等于宽度W4b，则电源轨或导电结构332a的电阻减小。在一些实施例中，如果宽度W3b小于宽度W4b，则电源轨或导电结构332a的电阻增大。

导电结构334与单元边界310c和310d以及单元301b、301c和301d重叠。导电结构334至少与缓冲区域306重叠。导电结构334是分为导电结构334a、334b和334c的单个连续结构。

导电结构334a至少位于单元301b上方。导电结构334b至少位于单元301c上方。导电结构334c至少位于单元301d上方。导电结构334b至少位于缓冲区域306上方。导电结构334b和缓冲区域306的每个具有相同的宽度(例如，宽度W1b)。

导电结构334a位于单元边界310b和310c之间。导电结构334b位于单元边界310c和310d之间。导电结构334c位于单元边界310d和310e之间。

导电结构334a在第一方向X上的侧与单元边界310c对准。导电结构334b在第一方向X上的第一侧与单元边界310c对准，并且导电结构334b在第一方向X上的第二侧与单元边界310d对准。导电结构334c在第一方向X上的侧与单元边界310d对准。导电结构334在第二方向Y上的中点不与第一方向X上的单元边界310c或310d对准。

导电结构334在第一方向X或第二方向Y上的中点是缓冲区域306在对应第一方向X或第二方向Y上的中点。

导电结构334在第二方向Y上具有宽度W6b。导电结构334a在第二方向Y上具有宽度W2b。导电结构334b在第二方向Y上具有宽度W1b。导电结构334c在第二方向Y上具有宽度W2b。宽度W6b等于导电结构334a的宽度W2b、导电结构334b的宽度W1b和导电结构334c的宽度W2b的总和。

在一些实施例中，宽度W6b基本上等于宽度W5b。

在一些实施例中，如果宽度W6b基本上等于宽度W5b，则电源轨或导电结构334的电阻减小，从而产生电源轨或导电结构334的增大的效率。在一些实施例中，电源轨或导电结构334的增大的功率效率允许电源轨或导电结构334适合于类似于单元301b和301d的低功率晶体管器件(例如，单鳍finFET器件)。

在一些实施例中，如果宽度W6b基本上不等于宽度W5b，则导电结构334的电阻增大，从而产生电源轨或导电结构334的减小的功率效率。

导电结构336与单元边界310e重叠。导电结构336包括导电结构336a。导电结构336a至少位于单元301d上方。导电结构336a位于单元边界310d和310e之间。导电结构336a在第一方向X上的侧与单元边界310e对准。导电结构336a在第二方向Y上具有宽度W2b。

在一些实施例中，导电结构336包括沿单元边界310e的另一导电结构，类似于导电结构330a、332a、332b、334a、334c或336a。

导电结构330、332、334和336的其它数量的布线轨迹、层级、量或配置在本发明的范围内。

在一些实施例中，一个或多个设计规则禁止放置包括对应单个鳍的相邻单元，因为将与相邻单元重叠的电源轨的宽度将太小，从而使得电源轨的电阻增大，产生用于低功率应用(例如，单鳍finFET器件)的低效率的电源轨。

在一些实施例中，缓冲区域306通过诸如对应图7、图8或图9的方法700、800或900的工艺来插入。通过插入缓冲区域306，使得单元301b和301d彼此分隔开至少宽度W1b，从而使得导电结构334的宽度W6b增大，并且因此，导电结构334的电阻减小，从而产生电源轨(例如，导电结构330、332、334和336)的增大的效率，并且因此，集成电路300符合一个或多个设计规则。

在一些实施例中，在集成电路300中包含缓冲区域306，通过允许在更适合于低功率应用的混合单元中使用更多的单鳍单元(例如，单元301b和301d)，允许集成电路300成为比其它方法更灵活的IC。

在一些实施例中，缓冲区域306包括非导电材料。在一些实施例中，缓冲区域306包括绝缘材料。在一些实施例中，缓冲区域306包括浅沟槽隔离(STI)结构。在一些实施例中，缓冲区域306包括半导体材料。在一些实施例中，缓冲区域306包括氧化物、SiN或它们的组合中的至少一种。

在一些实施例中，导电结构组320中的至少一个导电结构、导电结构组322中的至少一个导电结构、导电结构组324中的至少一个导电结构、导电结构330、导电结构332、导电结构334或导电结构336包括导电材料、金属、金属化合物或掺杂半导体的一层或多层。在一些实施例中，导电材料包括钨、钴、钌、铜等或它们的组合。在一些实施例中，金属至少包括Cu(铜)、Co、W、Ru、Al等。在一些实施例中，金属化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些实施例中，掺杂半导体至少包括掺杂硅等。

集成电路300中的其它布局层级上的其它材料、配置、布置或元件的量在本发明的范围内。

图3D至图3E是根据一些实施例的finFET 350和360的立体图。

finFET 350包括形成在衬底390上方的有源区域352。在一些实施例中，有源区域352包括2个鳍(例如，鳍结构302a1a和302a1b)。例如，在一些实施例中，鳍结构302a1a和302a1b至少对应于图3A和图3C中的鳍对302a1、302a2、...、302V。在一些实施例中，衬底390是氧化物材料。

finFET 360包括形成在衬底390上方的有源区域362。在一些实施例中，有源区域362包括1个鳍(例如，鳍结构304b1a)。例如，在一些实施例中，鳍结构304b1a至少对应于图3A和图3C中的鳍304b1、304b2、...、304bw。例如，在一些实施例中，鳍结构304b1a至少对应于图3A和图3C中的鳍308d1、308d2、...、308dw。

在图3D中，finFET 350形成在有源区域352中的两个鳍结构302a1a和302a1b上方。finFET 350的栅极由鳍结构302a1a和302a1b上方的栅极354形成。finFET 350的源极端子或漏极端子中的一个由鳍结构302a1a和302a1b上方的接触件356形成。finFET 350的源极端子或漏极端子中的另一个由鳍结构302a1a和302a1b上方的接触件358形成。

在图3E至图3F中，finFET 360形成在有源区域362中的一个鳍结构304b1a上方。finFET 360的栅极由鳍结构304b1a上方的栅极364形成。finFET 360的源极端子或漏极端子中的一个376由鳍结构304b1a上方的接触件366形成。finFET 360的源极端子或漏极端子中的另一个378由鳍结构304b1a上方的接触件368形成。在一些实施例中，栅极364通过栅极接触件380耦接至导电结构组322。

在一些实施例中，finFET 350中的鳍结构的数量大于finFET 360中的鳍结构的数量。有源区域352或362中的鳍结构的其它配置或数量在本发明的范围内。

在一些实施例中，finFET 350中的栅极的数量大于finFET 360中的栅极的数量。用于至少栅极354或364的栅极的其它配置或数量在本发明的范围内。

集成电路300中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

在图3G中，显示了缓冲区域306。缓冲区域306包括导电结构334、绝缘区域391和衬底392。导电结构334b与缓冲区域306和衬底392重叠。在一些实施例中，衬底392包括氧化物、SiN或它们的组合中的至少一种。在一些实施例中，衬底392与衬底390一体形成。

在一些实施例中，导电结构334b通过绝缘区域391与衬底392分隔开。在一些实施例中，绝缘区域391与衬底392一体形成。在一些实施例中，绝缘区域391包括氧化物、SiN或它们的组合中的至少一种。

在一些实施例中，缓冲区域306包括类似于图3F的finFET 360的伪晶体管结构，但是伪晶体管是非功能的或者不包括有源区域。

图4A是根据一些实施例的集成电路的布局设计400A的图。根据一些实施例，布局设计400A是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计400A是图1的布局设计100的实施例，为了简洁省略了类似的详细描述。

为了简洁，图4A至图4C、图5A至图5E和图6A至图6D描述为对应布局设计400A-400C、500A-500E和600A-600D，但是在一些实施例中，图4A至图4C、图5A至图5E和图6A至图6D也对应于类似于集成电路300的集成电路，并且布局设计400A-400C、500A-500E和600A-600D的布局图案也对应于集成电路的结构元件，并且对应布局设计400A-400C、500A-500E和600A-600D的包括对准、长度和宽度的结构关系以及配置和层类似于对应集成电路的结构关系以及配置和层，并且为了简洁将不再描述详细的描述。

在一些实施例中，至少布局设计400A-400C、500A-500E和600A-600D可用于制造类似于集成电路300的对应集成电路，并且因此省略了类似的详细描述。

布局设计400A是布局设计200(图2A至图2C)的变体，并且因此省略了类似的详细描述。例如，布局设计400A示出了另一缓冲区域(例如，缓冲区域452)和另一鳍组(例如，鳍组450)添加至布局设计200的部分200A的实例。

布局设计400A至少包括单元201a、201b、201c、201d和单元402a。

单元402a包括单元402a1和单元402a2。与布局设计200的部分200A相比，单元402a1至少类似于单元201b或201d，单元402a2类似于单元201c，并且因此省略了类似的详细描述。

单元402a1包括鳍组450。

单元402a2包括缓冲区域402a2。

与布局设计200的部分200A相比，鳍组450至少类似于鳍组204或208，并且缓冲区域452类似于缓冲区域206，并且因此省略了类似的详细描述。

如图4A中所示，布局设计400A中多鳍单元组与单鳍单元组的比率显示为A:B。例如，单元A中的鳍图案组202中的每个鳍图案对对应于单个finFET器件，并且单元B中的至少鳍图案组204、208或450中的每个鳍图案对应于单个finFET器件。通过包括单元402a，布局设计400A具有1:3的比率。

单元410包括单元201a和单元201b。

在一些实施例中，布局设计400A实现了上面至少在图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

布局设计400A中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图4B是根据一些实施例的集成电路的布局设计400B的图。根据一些实施例，布局设计400B是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计400B是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计400B是布局设计400A的变体，并且因此省略了类似的详细描述。例如，布局设计400B示出了J-2个缓冲区域(例如，缓冲区域452)和J-2个鳍组(例如，鳍组450)添加至布局设计200的部分200A的实例，其中J是整数。换句话说，布局设计400B包括J-1个缓冲区域(例如，缓冲区域452)和J个单鳍结构组(例如，鳍组450)。

如图4B中所示，布局设计400B中多鳍单元组与单鳍单元组的比率显示为A:B。通过包括单元404，布局设计400B具有1:J的比率。

布局设计400B包括部分200A和单元402b。单元402b包括图4A的单元402a1的J-2个副本和图4A的单元402a2的J-2个副本，并且因此省略了类似的详细描述。

单元404包括单元201b、201c和201d以及单元402b。

在一些实施例中，布局设计400B实现了上面至少在图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

布局设计400B中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图4C是根据一些实施例的集成电路的布局设计400C的图。根据一些实施例，布局设计400C是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计400C是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计400C是布局设计400B的变体，并且因此省略了类似的详细描述。例如，布局设计400C示出了将K-1个多鳍单元组(例如，单元201a)添加至布局设计400B的实例，其中K是整数。换句话说，布局设计400C包括K个多鳍单元组(例如，单元201a)、J-1个缓冲区域(例如，缓冲区域452)和J个单鳍结构组(例如，鳍组450)。

如图4C中所示，布局设计400C中多鳍单元组与单鳍单元组的比率显示为A:B。通过包括单元402c，布局设计400C具有K:J的比率。

布局设计400C包括部分200A、单元402b和402c。单元402c包括图4A的单元201a的K-1个副本，并且因此省略了类似的详细描述。

单元406包括单元201a和单元402c。

在一些实施例中，布局设计400C实现了上面至少在图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

布局设计400C中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图5A是根据一些实施例的集成电路的布局设计500A的图。根据一些实施例，布局设计500A是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计500A是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计500A是布局设计200A的变体，并且因此省略了类似的详细描述。例如，布局设计500A示出了相同类型的单元(例如，单元502a2和502a3)的额外行(例如，行2和3)添加至与布局设计200的部分200A相同的列(例如，列1)的实例。换句话说，对应于布局设计200的部分200A的单元502a1在布局设计500A的列1的其它行中重复。

布局设计500A是包括3个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计500A包括单元502a1、502a2和502a3。单元502a1、502a2和502a3的每个对应于布局设计200的部分200A，并且因此省略了类似的详细描述。

如图5A中所示，布局设计500A中多鳍单元组与单鳍单元组的比率显示为A:B并且对应于1:2。

在一些实施例中，布局设计500A-500E实现了上面至少在图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

布局设计500A中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图5B是根据一些实施例的集成电路的布局设计500B的图。根据一些实施例，布局设计500B是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计500B是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计500B是布局设计400A的变体，并且因此省略了类似的详细描述。例如，布局设计500B示出了相同类型的单元(例如，单元502b2)的额外行(例如，行2)添加至与布局设计400A相同的列(例如，列1)的实例。换句话说，对应于布局设计400A的单元502b1在布局设计500B的列1的其它行中重复。

布局设计500B是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计500B包括单元502b1和502b2。单元502b1和502b2的每个对应于布局设计400A，并且因此省略了类似的详细描述。

如图5B中所示，布局设计500B中多鳍单元组与单鳍单元组的比率显示为A:B并且对应于1:3。

布局设计500B中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图5C是根据一些实施例的集成电路的布局设计500C的图。根据一些实施例，布局设计500C是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计500C是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计500C是布局设计400B的变体，并且因此省略了类似的详细描述。例如，布局设计500C示出了相同类型的单元(例如，单元502c2)的额外行(例如，行2)添加至与布局设计400B相同的列(例如，列1)的实例。换句话说，对应于布局设计400B的单元502c1在布局设计500C的列1的其它行中重复。

布局设计500C是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计500C包括单元502c1和502c2。单元502c1和502c2的每个对应于布局设计400B，并且因此省略了类似的详细描述。

如图5C中所示，布局设计500C中多鳍单元组与单鳍单元组的比率显示为A:B并且对应于1:J。

布局设计500C中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图5D是根据一些实施例的集成电路的布局设计500D的图。根据一些实施例，布局设计500D是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计500D是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计500D是布局设计400C的变体，并且因此省略了类似的详细描述。例如，布局设计500D示出了相同类型的单元(例如，单元502d2)的额外行(例如，行2)添加至与布局设计400C相同的列(例如，列1)的实例。换句话说，对应于布局设计400C的单元502d1在布局设计500D的列1的其它行中重复。

布局设计500D是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计500D包括单元502d1和502d2。单元502d1和502d2的每个对应于布局设计400C，并且因此省略了类似的详细描述。

如图5D中所示，布局设计500D中多鳍单元组与单鳍单元组的比率显示为A:B并且对应于K:J。

布局设计500D中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图5E是根据一些实施例的集成电路的布局设计500E的图。根据一些实施例，布局设计500E是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计500E是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计500E是布局设计200、400A、400B或400C的变体，并且因此省略了类似的详细描述。例如，布局设计500E示出了不同类型的单元(例如，单元502e1或502e3和502e4)的额外行(例如，行1、3和4)添加至与布局设计200的部分200A相同的列(例如，列1)的示例。换句话说，部分200A、布局设计400A、400B或400C的单元在布局设计500E的列1的不同行中布置和/或重复。

布局设计500E是包括4个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。在一些实施例中，部分200A、布局设计400A、400B或400C的单元的其它组合可以在布局设计500E的列1的不同行中布置和/或重复。

布局设计500E包括单元502e1、502e2、502e3、502e4和502e5。单元502e1和502e3的每个对应于图4A的单元410，并且因此省略了类似的详细描述。

单元502e2对应于布局设计200的部分200A，并且因此省略了类似的详细描述。

单元502e4对应于布局设计400A，并且因此省略了类似的详细描述。

如图5E中所示，行1和行3的A:B的比率为1:1，行2的A:B的比率为1:2，并且行4的A:B的比率为1:3。

布局设计500E中的元件的其它配置、在其它布局层级上的布置或量在本发明的范围内。

图6A是根据一些实施例的集成电路的布局设计600A的图。根据一些实施例，布局设计600A是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计600A是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计600A是布局设计200A或500A的变体，并且因此省略了类似的详细描述。例如，布局设计600A示出了额外单元(例如，单元604)添加至相同列(例如，列1)中的布局设计500A的行1和行2的实例。在一些实施例中，单元604识别布局设计500A的行1和行2的n型阱区域和p型阱区域。

布局设计600A是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计600A包括单元602和单元604。

单元602对应于布局设计500A的行1和行2，并且因此省略了类似的详细描述。

单元602包括单元602a1、602a2、602b1、602b2、602c1、602c2、602d1和602d2。

单元602a1和602a2对应于布局设计200的部分200A的单元201a，单元602b1和602b2对应于布局设计200的部分200A的单元201b，单元602c1和602c2对应于布局设计200的部分200A的单元201d，并且单元602d1和602d2对应于布局设计200的部分200A的单元201c，并且因此省略了类似的详细描述。

单元604包括每个在第二方向Y上延伸的阱图案604a1、604a2、604b1、604b2、604c1和604c2(统称为“阱图案组604a”)。

阱图案组604a的阱图案的每个在第二方向Y上与阱图案组604a的相邻阱图案分隔开。阱图案组604a的阱图案的每个具有在第二方向Y上延伸的宽度(未标记)。在一些实施例中，阱图案组604a与单元602重叠。

单元602的行1和行2的每个可以分为3个子行。阱图案组604a的阱图案的每个位于单元604的对应子行中。阱图案604a1、604b1和604c1位于布局设计600A的行1中。阱图案604a2、604b2和604c2位于布局设计600A的行2中。

阱图案组604a可用于制造集成电路300(图3A至图3G)的阱组(未标记)。在一些实施例中，阱图案604a1、604a2、604b1、604b2、604c1和604c2可用于制造集成电路300(图3A至图3G)的对应阱。

在一些实施例中，阱图案组604a对应于单元602的识别对应n型finFET和p型finFET的n型阱区域和p型阱区域。例如，在一些实施例中，阱图案604a1、604c1、604b2对应于p型阱，并且因此，单元602a1、602c1、602b2是p型finFET，阱图案604b1、604a2、604c2对应于n型阱，并且因此，单元602b1、602a2、602c2是n型finFET。

在一些实施例中，阱图案604a1、604c1、604b2对应于n型阱，并且因此，单元602a1、602c1、602b2是n型finFET，并且阱图案604b1、604a2、604c2对应于p型阱，并且因此，单元602b1、602a2、602c2是p型finFET。

阱图案组604a中的一个或多个阱图案具有矩形形状。在一些实施例中，阱图案组604a中的一个或多个阱图案具有多边形形状。

在一些实施例中，阱图案组604a中的一个或多个阱图案是在第二方向Y上延伸的连续阱图案。在一些实施例中，阱图案组604a中的一个或多个阱图案包括在第一方向X上延伸的至少M个不连续阱图案，其中M是整数。

阱图案组604a定位在第三层级上。在一些实施例中，第三层级与第一层级和第二层级不同。在一些实施例中，第三层级与第一层级相同。在一些实施例中，第三层级对应于布局设计100、200、400A-400C、500A-500E或600A-600D(图1、图2A至图2C、图4A至图4C、图5A至图5E或图6A至图6D)或集成电路300(图3A至图3G)中的一个或多个的有源层级或OD层级。

阱图案组604a中的图案的其它配置、层级或量在本发明的范围内。

在一些实施例中，布局设计600A-600D实现了上面至少在图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

布局设计600A中的图案的其它配置、层级或量在本发明的范围内。

图6B是根据一些实施例的集成电路的布局设计600B的图。根据一些实施例，布局设计600B是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计600B是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计600B是布局设计600A的变体，并且因此省略了类似的详细描述。与布局设计600A相比，布局设计600B的单元606替换布局设计600A的单元604，并且因此省略了类似的详细描述。

布局设计600B是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计600B包括单元602和单元606。

单元606包括阱图案606b0、606a1、606a2、606b1、606b2、606c1和606c2(统称为“阱图案组606a”)。

与布局设计600A相比，阱布局图案组606a替换阱图案组604a，并且因此省略了类似的详细描述。与布局设计600A相比，阱布局图案606a1、606a2、606b1、606b2、606c1和606c2替换对应阱图案604a1、604a2、604b1、604b2、604c1和604c2，并且因此省略了类似的详细描述。阱图案606b0类似于阱图案606b1，并且因此省略了类似的详细描述。

与阱图案组604a相比，阱图案组606a在第二方向Y上偏移距离Dl，并且因此省略了类似的详细描述。在一些实施例中，距离D1对应于子行的1/2。用于距离D1的其它值在本发明的范围内。

在一些实施例中，通过将阱图案组606a在第二方向Y上偏移距离D1，改变了布局设计600B中的n型finFET和p型finFET的分布。例如，在一些实施例中，阱图案606a1、606c1、606b2对应于p型阱，并且因此，单元602a1、602b1、602c1、606a2、606b2和606c2的第一部分是p型finFET，阱图案606b0、606b1、606a2、606c2对应于n型阱，并且因此，单元602a1、602b1、602c1、606a2、606b2和606c2的第二部分是n型finFET。

在一些实施例中，阱图案606a1、606c1、606b2对应于n型阱，并且因此，单元602a1、602b1、602c1、606a2、606b2和606c2的第一部分是n型finFET，阱图案606b0、606b1、606a2、606c2对应于p型阱，并且因此，单元602a1、602b1、602c1、606a2、606b2和606c2的第二部分是p型finFET。

在一些实施例中，单元602a1、602b1、602c1、606a2、606b2和606c2的第一部分是单元602的50％，并且单元602a1、602b1、602c1、606a2、606b2和606c2的第二部分是单元602的50％。用于单元602a1、602b1、602c1、606a2、606b2和606c2的第一部分以及单元602a1、602b1、602c1、606a2、606b2和606c2的第二部分的其它数量在本发明的范围内。

阱图案组606a中的图案的其它配置、层级或量在本发明的范围内。

布局设计600B中的图案的其它配置、层级或量在本发明的范围内。

图6C是根据一些实施例的集成电路的布局设计600C的图。根据一些实施例，布局设计600C是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计600C是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计600C是布局设计600B的变体，并且因此省略了类似的详细描述。与布局设计600B相比，布局设计600C的单元608替换布局设计600B的单元606，并且因此省略了类似的详细描述。

布局设计600C是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计600C包括单元602和单元608。

单元608包括阱图案608b0、608a1、608a2、608b1、608b2(统称为“阱图案组608a”)。

与布局设计600B相比，阱图案组608a替换阱图案组606a，并且因此省略了类似的详细描述。

与布局设计600B相比，阱图案608b0替换阱图案606b0，阱图案608a1替换阱图案606a1和606b1，阱图案608b1替换阱图案606c1，阱图案608a2替换阱图案606a2和606b2，阱图案608b2替换阱图案604c2，并且因此省略了类似的详细描述。

与阱图案组606a相比，阱图案608a1和608a2的每个与每个阱图案占据单个子行的布局设计600B相比占据单元608中的两个子行。在一些实施例中，通过占据单元608中的两个子行，改变了布局设计600C中的n型finFET和p型finFET的分布。例如，在一些实施例中，阱图案608a1和608a2对应于p型阱，并且因此，单元602b1和602b2以及单元602a1、602c1、602a2、602b2和602c2的第一部分是p型finFET，并且阱图案608b0、608b1和608b2对应于n型阱，并且因此，单元602a1、602c1、602a2和602c2的第二部分是n型finFET。

在一些实施例中，阱图案608a1和608a2对应于n型阱，并且因此，单元602b1和602b2以及单元602a1、602c1、602a2、602b2和602c2的第一部分是n型finFET，并且阱图案608b0、608b1和608b2对应于p型阱，并且因此，单元602a1、602c1、602a2和602c2的第二部分是p型finFET。

在一些实施例中，单元602a1、602c1、602a2、602b2和602c2的第一部分是单元602的50％，并且单元602a1、602c1、602a2和602c2的第二部分是单元602的50％。用于单元602a1、602c1、602a2、602b2和602c2的第一部分以及单元602a1、602c1、602a2和602c2的第二部分的其它数量在本发明的范围内。

阱图案组608a中的图案的其它配置、层级或量在本发明的范围内。

布局设计600C中的图案的其它配置、层级或量在本发明的范围内。

图6D是根据一些实施例的集成电路的布局设计600D的图。根据一些实施例，布局设计600D是类似于图3A至图3G的集成电路300的集成电路的布局图。

布局设计600D是图1的布局设计100的实施例，并且为了简洁，省略了类似的详细描述。

布局设计600D是布局设计600B的变体，并且因此省略了类似的详细描述。与布局设计600B相比，布局设计600D的单元610替换布局设计600B的单元606，并且因此省略了类似的详细描述。

布局设计600D是包括2个单元行和1个单元列的单元阵列。其它行或列在本发明的范围内。

布局设计600D包括单元602和单元610。

单元610包括阱图案610b0、610a1、610a2、610b1(统称为“阱图案组610a”)。

与布局设计600B相比，阱图案组610a替换阱图案组606a，并且因此省略了类似的详细描述。

与布局设计600B相比，阱图案610b0替换阱图案606b0，阱图案610a1替换阱图案606a1、606b1、606c1和606a2，阱图案610b1替换阱图案606b2，并且阱图案610a2替换阱图案604c2，并且因此省略了类似的详细描述。

与阱图案组606a相比，阱图案610a1与每个阱图案占据单个子行的布局设计600B相比占据单元610中的K个子行，其中K是整数。在一些实施例中，通过占据单元610中的K个子行，改变了布局设计600D中的n型finFET和p型finFET的分布。

例如，在一些实施例中，阱图案610a1和610a2对应于p型阱，并且因此，单元602b1、602c1和602a2以及单元602a1、602b2和602c2的第一部分是p型finFET，并且阱图案610b0和610b1对应于n型阱，并且因此，单元602a1、602b2和602c2的第二部分是n型finFET。在一些实施例中，阱图案610a1和610a2对应于n型阱，并且因此，单元602b1、602c1和602a2以及单元602a1、602b2和602c2的第一部分是n型finFET，并且阱图案610b0和610b1对应于p型阱，并且因此，单元602a1、602b2和602c2的第二部分是p型finFET。

在一些实施例中，单元602a1、602b2和602c2的第一部分是单元602的50％，并且单元602a1、602b2和602c2的第二部分是单元602的50％。用于单元602a1、602b2和602c2的第一部分以及单元602a1、602b2和602c2的第二部分的其它数量在本发明的范围内。

阱图案组610a中的图案的其它配置、层级或量在本发明的范围内。

布局设计600D中的图案的其它配置、层级或量在本发明的范围内。

图7是根据一些实施例的IC设计和制造流程700的至少部分的功能流程图。设计和制造流程700在操作750中制造IC之前利用用于生成、优化和/或验证IC的设计的一个或多个电子设计自动化(EDA)工具。在一些实施例中，EDA工具是用于由处理器或控制器或编程计算机执行的一个或多个可执行指令组，以实施指示的功能。在至少一个实施例中，IC设计和制造流程700由本文关于图7讨论的IC制造系统的设计室来实施。

在操作702中，IC的设计由电路设计者提供。在一些实施例中，IC的设计包括IC的IC示意图，即，电气图。在一些实施例中，以示意图网表的形式生成或提供示意图，诸如具有集成电路重点的模拟程序(SPICE)网表。用于描述设计的其它数据格式在一些实施例中是可用的。在一些实施例中，对设计实施预布局模拟以确定设计是否满足预确定规范。当设计不满足预确定规范时，重新设计IC。在至少一个实施例中，从图7省略预布局模拟。在至少一个实施例中，方法700还包括在操作710之后实施的预布局模拟。

在操作704中，从一个或多个单元库检索用于电路设计的预设计标准单元。在一些实施例中，单元库包括与标准单元的高度或每个晶体管器件的鳍数量有关的信息。在一些实施例中，单元库包括具有多鳍晶体管器件组的高标准单元、具有单鳍晶体管器件组的短标准单元以及诸如缓冲区域206的缓冲区域。在一些实施例中，高标准单元对应于布局设计100中具有高度H1的标准单元以及如图1、图2A至图2C、图4A至图4B和图5A至图5B中所示的对应鳍图案组202。在一些实施例中，短标准单元对应于布局设计100中的具有高度H2的标准单元以及如图1、图2A至图2C、图4A至图4B和图5A至图5B中所示的对应鳍图案组204和208。

在操作706中，从一个或多个技术文件检索用于电路设计的技术文件。在一些实施例中，技术文件包括关于用于容纳预设计标准单元的各种类型的单元行的信息，诸如各种类型的单元行的行高度。在一些实施例中，技术文件包括关于可变间距、可变金属宽度(例如，宽度W1a、W2a、W3a、W4a、W5a和W6a)和可变高度(例如，高度H1、H2和H3)的设计规则。

在操作710中，根据网表文件和技术文件，为电路设计创建布局规划，以将预设计标准单元放置在布局设计中。在一些实施例中，布局规划包括指定至少两个标准单元(例如，单元201a、201b、201c或201d中的两个)的位置。在一些实施例中，两个单元按正向顺序或反向顺序依次放置在布局规划中。例如，在一些实施例中，在正向顺序中，标准单元201a、201b、201c和201d的位置在第二方向Y上以对应顺序(201a、201b、201c和201d)指定。例如，在一些实施例中，在反向顺序中，标准单元201d、201c、201b和201a的位置以对应顺序(201d、201c、201b和201a)指定。

在操作720中，用于电路设计的预设计单元通过APR工具通过实施单元放置而放置在布局规划中。APR工具从一个或多个单元库704访问各个单元，并且以邻接的方式放置单元以生成对应于IC示意图的IC布局图。

具有不同单元高度的预设计单元选择为至少优化电路设计的性能、标准单元面积、可布线性、引脚可访问性或功耗。在一些实施例中，高单元选择为优化标准单元的性能和速度。在一些实施例中，短单元选择为优化标准单元的标准单元面积、可布线性、引脚可访问性或功耗。

操作720还包括对布局图中放置的预设计单元实施设计规则检查，并且识别有助于一个或多个设计规则违规的预设计单元。在一些实施例中，一个或多个设计规则禁止放置包括对应单鳍图案的相邻单元，因为将与相邻单元重叠的电源布局图案的宽度将太小，从而使得由电源布局图案制造的电源轨的电阻增大，产生用于低功率应用(例如，单鳍晶体管器件)的低效率电源轨。在一些实施例中，在操作720中，在相邻或邻接的单鳍晶体管器件单元之间插入一个或多个缓冲区域图案，诸如缓冲区域图案206，以克服与这些一个或多个设计规则相关的设计规则违规。在一些实施例中，通过插入缓冲区域图案206，使得单元201b和201d彼此分隔开至少宽度W1a，从而使得导电部件图案234的宽度W6a增大，并且因此，由对应导电部件图案234制造的导电结构334的电阻减小，从而产生电源轨的增大的效率，并且因此，布局设计200符合一个或多个设计规则。

在一些实施例中，为了减轻设计规则违规，选择不同的单元高度和至少可变的通孔尺寸、可变的引脚宽度或可变的金属间距来克服其它潜在的设计规则违规。在一些实施例中，通过使用混合标准单元方法，其中预设计单元具有不同的单元高度和至少可变的通孔尺寸、可变的引脚宽度或可变的金属间距，在布局设计和对应集成电路中达到平衡，从而使得与其它方法相比，标准单元的速度和性能提高，但是混合标准单元的标准单元面积、可布线性和引脚可访问性至少类似于其它方法。

在操作730中，APR工具实施时钟树合成(CTS)以最小化由于在IC布局图中放置电路元件而潜在存在的偏斜和/或插入延迟。CTS包括优化工艺，以确保信号在适当的时序下传输和/或到达。例如，在一些实施例中，在CTS内的优化工艺期间，分析并且调整(如果适当)具有较小金属宽度和/或较小通孔的较短单元的时序，以及具有较宽金属宽度和/或较大通孔的较高单元的时序。

在一些实施例中，一个或多个单元从高单元变为短单元(反之亦然)，以添加和/或去除时间裕量(用于信号到达的时序)以实现期望的时序。在一些实施例中，一个或多个缓冲器插入IC布局图中以添加和/或去除时间裕量(用于信号到达的时序)以实现期望的时序。

在一些实施例中，操作730包括对包括具有不同高度的标准单元的一个或多个关键路径实施时序分析以确定一个或多个关键路径中的时序违规。操作730的所描述的CTS是实例。其它布置或操作在各个实施例的范围内。例如，在一个或多个实施例中，重复或省略所描述的操作中的一个或多个。

在操作740中，APR工具实施布线以布线互连放置的电路元件的各个网络。实施布线以确保布线的互连或网络满足约束条件组。例如，布线操作740包括全局布线、轨迹分配和详细布线。在全局布线期间，分配用于互连或网络的布线资源。例如，布线区域分为多个子区域，放置的电路元件的引脚映射至子区域，并且网络被构建为互连是物理可布线的子区域组。在轨迹分配期间，APR工具将互连或网络分配给IC布局图的对应导电层。在详细布线期间，APR工具在分配的导电层和全局布线资源内布线互连或网络。例如，在全局布线处限定的对应子区域组内以及在轨迹分配处限定的导电层中生成详细的、物理互连。在一些实施例中，APR工具在较高单元的较宽引脚上放置较大的通孔，并且在较短单元的较窄引脚上放置较小的通孔。在一些实施例中，APR工具在较高单元之上的金属轨迹上布线较宽的金属线和较大的通孔，并且在较短的单元之上的金属轨迹上布线较窄的金属线和较小的通孔。

在操作740之后，APR工具输出IC布局图。描述的APR工具是实例。其它布置在各个实施例的范围内。例如，在一个或多个实施例中，省略了描述的操作中的一个或多个。

在操作750中，集成电路基于IC布局图来制造。在一些实施例中，方法700的布局图包括布局设计100、200、400A-400C、500A-500E或600A-600D的一个或多个布局图案，或至少类似于集成电路300的部件。在一些实施例中，通过操作750制造的集成电路至少包括集成电路300。在一些实施例中，方法700的操作750包括基于布局图制造至少一个掩模，以及基于至少一个掩模制造集成电路。在一些实施例中，操作750由IC制造系统1100(图11)实施。在一些实施例中，省略了上面描述的操作中的一个或多个。

如本文所描述，在一些实施例中，实施方法700以优化标准单元的速度和性能，同时保持混合标准单元的标准单元面积、可布线性和引脚可访问性。在一些实施例中，通过具有通过缓冲区域与其它单鳍晶体管器件分隔开的单鳍晶体管器件，本发明的标准单元能够用在具有大量单鳍晶体管器件单元的低功率应用中，并且从而比其它方法消耗更少的功率。

图8是根据一些实施例的生成集成电路的布局设计的方法800的流程图。

应该理解，可以在图8中描绘的方法800之前、期间和/或之后实施额外操作，并且可以在此仅作简要描述一些其它工艺。在一些实施例中，方法800是方法800的至少操作802或806的实施例。在一些实施例中，方法800可用于生成至少布局设计100、200、400A-400C、500A-500E或600A-600D或类似于至少集成电路300的一个或多个部件的一个或多个布局图案。

在一些实施例中，方法800可用于生成具有包括对准、长度和宽度的结构关系以及至少布局设计100、200、400A-400C、500A-500E或600A-600D的配置和层或类似于至少集成电路300的一个或多个部件的一个或多个布局图案，并且为了简洁，在图8中将不再描述类似的详细描述。

在一些实施例中，方法800的操作的其它顺序在本发明的范围内。方法800包括示例性操作，但是这些操作不一定以所示顺序实施。根据所公开的实施例的精神和范围，可以适当地组合、划分、添加、替换、改变顺序和/或消除操作。

在方法800的操作802中，在布局设计的第一单元阵列的第一列和第一行中生成或放置第一单元布局。

在一些实施例中，方法800的第一单元布局至少包括布局设计400A、400B、400C的一个或多个图案的部分或布局设计200的部分200A。

在一些实施例中，方法800的第一单元布局至少包括单元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4的一个或多个图案的部分、单元602的行1或行2、单元604的行1或行2、单元606的行1或行2、单元608的行1或行2或单元610的行1或行2。

在一些实施例中，方法800的第一单元布局至少包括单元201a、201b或201d的一个或多个图案的部分。

在一些实施例中，方法800的布局设计至少包括布局设计200、400A、400B、400C、500A、500B、500C、500D、500E、600A、600B、600C或600D。

在一些实施例中，方法800的第一列至少包括列1。

在一些实施例中，方法800的第一行至少包括图4A至图4C、图5A至图5E和图6A至图6D的行1、行2或行3。

在方法800的操作804中，在布局设计上生成或放置第一电源轨布局图案。在一些实施例中，方法800的第一电源轨布局图案至少包括导电部件图案230、232、234或236的一个或多个图案的部分。

在方法800的操作806中，在布局设计的第一单元阵列的第一列和第二行中生成或放置第二单元布局。

在一些实施例中，第二行靠近第一行。在一些实施例中，第二单元布局对应于第一单元布局的副本。在一些实施例中，方法800的第二行至少包括图4A至图4C、图5A至图5E和图6A至图6D的行1、行2或行3。

在一些实施例中，方法800的第二单元布局至少包括布局设计400A、400B、400C的一个或多个图案的部分或布局设计200的部分200A。

在一些实施例中，方法800的第二单元布局至少包括单元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4的一个或多个图案的部分、单元602的行1或行2、单元604的行1或行2、单元606的行1或行2、单元608的行1或行2或单元610的行1或行2。

在一些实施例中，方法800的第二单元布局至少包括单元201a、201b或201d的一个或多个图案的部分。

图9是根据一些实施例的生成集成电路的布局设计的方法900的流程图。应该理解，可以在图9中描绘的方法900之前、期间和/或之后实施额外操作，并且可以在此仅作简要描述一些其它工艺。在一些实施例中，方法900是方法800的至少操作802或806的实施例。在一些实施例中，方法900可用于生成至少布局设计100、200、400A-400C、500A-500E或600A-600D的一个或多个布局图案，或至少类似于集成电路300的一个或多个部件。

在一些实施例中，方法900可用于生成具有包括对准、长度和宽度的结构关系以及至少布局设计100、200、400A-400C、500A-500E或600A-600D的配置和层或类似于至少集成电路300的一个或多个部件的一个或多个布局图案，并且为了简洁，在图9中将不再描述类似的详细描述。

在一些实施例中，方法900的操作的其它顺序在本发明的范围内。方法900包括示例性操作，但是这些操作不一定以所示顺序实施。根据所公开的实施例的精神和范围，可以适当地组合、划分、添加、替换、改变顺序和/或消除操作。在一些实施例中，不实施至少方法700、800或900的操作中的一个或多个。

在一些实施例中，方法900是方法800的至少操作802或806的实施例。

在方法900的操作902中，在布局设计上生成或放置集成电路的第一标准单元布局。在一些实施例中，第一标准单元布局在第一方向X上具有第一边界，并且在第二方向Y上具有第一高度(例如，H1或H2)。在一些实施例中，方法900的第一边界包括单元边界101c或101d。

在一些实施例中，方法900的布局设计至少包括布局设计200、400A、400B、400C、500A、500B、500C、500D、500E、600A、600B、600C或600D。

在一些实施例中，方法900的第一标准单元布局包括单元201a、201b、201d、402a1、402b、402c、404或406。

在一些实施例中，方法900的第一标准单元布局包括单元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、单元602的行1或行2、单元604的行1或行2、单元606的行1或行2、单元608的行1或行2或单元610的行1或行2。

在一些实施例中，操作902还至少包括操作904或906。

在方法900的操作904中，在第一布局层级上生成或放置第一鳍布局图案组。在一些实施例中，方法900的第一鳍布局图案组包括鳍图案组204或208。在一些实施例中，方法900的第一鳍布局图案组包括单元402a1的鳍图案组。

在一些实施例中，第一鳍布局图案组在第一方向X上延伸。在一些实施例中，第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管。在一些实施例中，方法900的第一晶体管组包括单元301b或301d中的晶体管组。

在方法900的操作906中，在第二布局层级上生成或放置第一导电部件布局图案组。在一些实施例中，方法900的第一导电部件布局图案组包括导电部件图案组222或224。

在一些实施例中，第一导电部件布局图案组在第一方向上延伸，并且至少与第一鳍布局图案组重叠。在一些实施例中，第一导电部件布局图案组的每个导电部件布局图案在第二方向Y上具有第四宽度。在一些实施例中，方法900的第四宽度包括宽度W4a或W4b。

在方法900的操作908中，生成或放置集成电路的第二标准单元布局。在一些实施例中，第二标准单元布局在第一方向X上具有第二边界并且具有第一高度。在一些实施例中，方法900的第二边界包括单元边界101c或101d。

在一些实施例中，方法900的第二标准单元布局包括单元201a、201b、201d、402a1、402b、402c、404或406。

在一些实施例中，方法900的第二标准单元布局包括单元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、单元602的行1或行2、单元604的行1或行2、单元606的行1或行2、单元608的行1或行2或单元610的行1或行2。

在一些实施例中，操作908还至少包括操作910或912。

在方法900的操作910中，在第一布局层级上生成或放置第二鳍布局图案组。在一些实施例中，方法900的第二鳍布局图案组包括鳍图案组208或204。在一些实施例中，方法900的第二鳍布局图案组包括单元402a1的鳍图案组。

在一些实施例中，第二鳍布局图案组在第一方向上延伸。在一些实施例中，第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管。在一些实施例中，方法900的第二晶体管组包括单元301d或301b中的晶体管组。在一些实施例中，第二鳍布局图案组在第二方向Y上与第一鳍布局图案组分隔开。

在方法900的操作912中，在第二布局层级上生成或放置第二导电部件布局图案组。在一些实施例中，方法900的第二导电部件布局图案组包括导电部件图案组222或224。

在一些实施例中，第二导电部件布局图案组在第一方向上延伸，并且至少与第二鳍布局图案组重叠。在一些实施例中，第一导电部件布局图案组的每个导电部件布局图案在第二方向Y上具有第四宽度。

在方法900的操作914中，在第一布局层级上生成或放置缓冲区域布局图案。在一些实施例中，方法900的缓冲区域布局图案至少包括缓冲区域图案206或402a2。

在一些实施例中，缓冲区域布局图案位于第一标准单元布局和第二单元布局之间。在一些实施例中，缓冲区域布局图案与第一标准单元布局共享第一边界并且与第二单元布局共享第二边界。在一些实施例中，缓冲区域在第二方向上具有小于第一宽度的第二宽度。在一些实施例中，方法900的第二宽度包括宽度W1a或W1b。在一些实施例中，方法900的第一宽度包括宽度W6a或W6b。

在方法900的操作916中，靠近第一标准单元布局的第三边界或第二标准单元布局的第四边界生成或放置第三标准单元布局。在一些实施例中，方法900的第一标准单元布局的第三边界包括单元边界101b或101e。在一些实施例中，方法900的第一标准单元布局的第四边界包括单元边界101e或101b。

在一些实施例中，第三标准单元布局在第二方向上具有第二高度(例如，H1)，第二高度大于第一高度。在一些实施例中，方法900的第三标准单元布局包括单元201a、201b、201d、402a1、402b、402c、404或406。

在一些实施例中，方法900的第三标准单元布局包括单元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、单元602的行1或行2、单元604的行1或行2、单元606的行1或行2、单元608的行1或行2或单元610的行1或行2。

在一些实施例中，操作916还至少包括操作918或920。

在方法900的操作918中，在第一布局层级上生成或放置第三鳍布局图案组。在一些实施例中，方法900的第三鳍布局图案组包括鳍图案组202。在一些实施例中，方法900的第三鳍布局图案组包括单元406的鳍图案组。

在一些实施例中，第三鳍布局图案组在第一方向X上延伸。在一些实施例中，第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管。在一些实施例中，方法900的第三晶体管组包括单元301a或406中的晶体管组。

在一些实施例中，第三鳍布局图案组在第二方向Y上与第一鳍布局图案组和第二鳍布局图案组分隔开。在一些实施例中，第一宽度至少小于第二宽度或第三宽度。

在方法900的操作920中，在第二布局层级上生成或放置第三导电部件布局图案组。在一些实施例中，方法900的第三导电部件布局图案组包括导电部件图案组220。

在一些实施例中，第三导电部件布局图案组在第一方向上延伸，并且至少与第三鳍布局图案组重叠。在一些实施例中，第三导电部件布局图案组的每个导电部件布局图案在第二方向上具有第四宽度。

在方法900的操作922中，在与第一布局层级不同的第二布局层级上生成或放置电源轨布局图案组。在一些实施例中，方法900的操作922是方法800的操作804的实施例。

在一些实施例中，电源轨布局图案组至少包括第一电源轨布局图案、第二电源轨布局图案或第三电源轨布局图案。

在一些实施例中，第一电源轨布局图案在第一方向上延伸，并且至少与缓冲区域布局图案重叠。在一些实施例中，第一电源轨布局图案在第二方向上具有满足第一设计规则的第一宽度。在一些实施例中，方法900的第一宽度包括宽度W6a或W6b。在一些实施例中，方法900的第一设计规则包括本文先前描述的一个或多个设计规则。例如，在一些实施例中，方法900的第一设计规则至少包括在图7中描述的一个或多个设计规则。

在一些实施例中，第一设计规则包括第一宽度大于第一标准单元布局和第二标准单元布局之间的电源轨布局图案的最小宽度。在一些实施例中，第一标准单元布局和第二标准单元布局之间的电源轨布局图案的最小宽度对应于宽度W2a或W2b的两倍的宽度。

在一些实施例中，第二电源轨布局图案在第一方向上延伸，并且与第一标准单元布局的第三边界重叠。在一些实施例中，第三边界在第一方向X上并且与第一边界相对。在一些实施例中，第二电源轨布局图案在第二方向上具有第二宽度。在一些实施例中，方法900的第二宽度至少包括宽度W3a或W3b和宽度W2a或W2b的总和。

在一些实施例中，第三电源轨布局图案在第一方向上延伸，并且与第二标准单元布局的第四边界重叠。在一些实施例中，第四边界在第一方向上并且与第二边界相对。在一些实施例中，第三电源轨布局图案在第二方向上具有第三宽度。在一些实施例中，方法900的第二宽度至少包括宽度W2a或W2b和宽度W3a或W3b的总和。

在一些实施例中，第一设计规则由通过具有等于第二宽度的宽度的第二电源轨布局图案来满足。在一些实施例中，第一设计规则由通过具有等于第三宽度的宽度的第三电源轨布局图案来满足。

在一些实施例中，方法700-900实现了上面在至少图2A至图2C和图3A至图3G中讨论的益处中的一个或多个。

方法700-900的操作中的一个或多个由配置为执行用于制造集成电路(诸如至少集成电路300)的指令的处理器件来实施。在一些实施例中，方法700-900的一个或多个操作使用与方法700-900的不同的一个或多个操作中使用的处理器件相同的处理器件来实施。在一些实施例中，使用与用于实施方法700-900的不同的一个或多个操作的处理器件不同的处理器件来实施方法700-900的一个或多个操作。在一些实施例中，方法700-900的操作的其它顺序在本发明的范围内。方法700-900包括示例性操作，但是操作不一定以所示顺序实施。根据所公开实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除方法700-900中的操作。

图10是根据一些实施例的用于设计IC布局设计和制造IC电路的系统1000的示意图。

在一些实施例中，系统1000生成或放置本文描述的一个或多个IC布局设计。系统1000包括硬件处理器1002和编码有(即，存储)计算机程序代码1006(即，可执行指令组1006)的非暂时性、计算机可读存储介质1004(例如，存储器1004)。计算机可读存储介质1004配置为与用于生产集成电路的制造机器接口。处理器1002通过总线1008电耦接至计算机可读存储介质1004。处理器1002也通过总线1008电耦接至I/O接口1010。网络接口1012也通过总线1008电连接至处理器1002。网络接口1012连接至网络1014，使得处理器1002和计算机可读存储介质1004能够通过网络1014连接至外部元件。处理器1002配置为执行编码在计算机可读存储介质1004中的计算机程序代码1006，以便使得系统1000可用于实施方法700-900中描述的部分或全部操作。

在一些实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质1004是电子、磁、光学、电磁、红外线和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1004包括光盘只读存储器(CD-ROM)、光盘读出/写入(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质1004存储配置为使得系统1000实施方法700-900的计算机程序代码1006。在一些实施例中，存储介质1004也存储实施方法700-900所需的信息以及在实施方法700-900期间生成的信息(诸如用户接口1018、技术文件1020、单元库1022、布局设计1024和制造工具1026)和/或实施方法700-900的操作的可执行指令组。在一些实施例中，布局设计1024至少包括布局设计100、200、400A-400C、500A-500E或600A-600D的布局图案中的一个或多个，或至少类似于集成电路300的部件。

在一些实施例中，存储介质1004存储用于与制造机器接口的指令(例如，计算机程序代码1006)。指令(例如，计算机程序代码1006)使处理器1002能够生成制造机器可读的制造指令，以在制造工艺期间有效地实现方法700-900。

系统1000包括I/O接口1010。I/O接口1010耦接至外部电路。在一些实施例中，I/O接口1010包括用于向处理器1002传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键。

系统1000也包括耦接至处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，一个或多个其它计算机系统连接至网络1014。网络接口1012包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-2094。在一些实施例中，方法700-900在两个或多个系统1000中实现，并且诸如布局设计和用户接口的信息通过网络1014在不同系统1000之间交换。

系统1000配置为通过I/O接口1010或网络接口1012接收与布局设计相关的信息。信息通过总线1008传送至处理器1002以确定用于生产至少集成电路300的布局设计。然后布局设计作为布局设计1024存储在计算机可读介质1004中。系统1000配置为通过I/O接口1010或网络接口1012接收与用户接口相关的信息。信息作为用户接口1018存储在计算机可读介质1004中。系统1000配置为通过I/O接口1018或网络接口1012接收与技术文件有关的信息。信息作为技术文件1020存储在计算机可读介质1004中。在一些实施例中，技术文件1020包括图7的技术文件706。系统1000配置为通过I/O接口1010或网络接口1012接收与单元库有关的信息。信息作为单元库1022存储在计算机可读介质1004中。系统1000配置为通过I/O接口1010或网络接口1012接收与制造工具1026有关的信息。信息作为制造工具1026存储在计算机可读介质1004中。在一些实施例中，制造工具1026包括系统1000使用的制造信息。在一些实施例中，制造工具1026对应于图11的制造工具1152。

在一些实施例中，方法700-900实现为由处理器执行的独立软件应用程序。在一些实施例中，方法700-900实现为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，方法700-900实现为软件应用程序的插件。在一些实施例中，方法700-900实现为作为EDA工具的部分的软件应用程序。在一些实施例中，方法700-900实现为EDA工具使用的软件应用程序。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，布局存储在非暂时性计算机可读介质上。在一些实施例中，布局使用诸如可从CADENCEDESIGN SYSTEMS，Inc.获得的

的工具或另一合适的布局生成工具来生成。在一些实施例中，布局基于网表(其基于示意图设计创建)来生成。在一些实施例中，方法700-900由制造器件来实现，以使用基于由系统1000生成的一个或多个布局设计制造的掩模组来制造集成电路。在一些实施例中，系统1000是配置为使用基于本发明的一个或多个布局设计制造的掩模组制造集成电路的制造器件。在一些实施例中，图10的系统1000生成比其它方法更小的集成电路的布局设计。在一些实施例中，图10的系统1000生成比其它方法占用更少的面积并且提供更好的布线资源的集成电路结构的布局设计。

图11是根据本发明的至少一个实施例的集成电路(IC)制造系统1100以及与其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1100制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图11中，IC制造系统1100(下文称为“系统1100”)包括在与制造IC器件1160相关的设计、开发和制造周期和/或服务中彼此交互的实体，诸如设计室1120、掩模室1130和IC制造商/制造厂(“fab”)1140。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1120、掩模室1130和IC制造厂1140中的一个或多个由单个较大的公司拥有。在一些实施例中，设计室1120、掩模室1130和IC制造厂1140中的一个或多个共存于公共设施中并且使用公共资源。

设计室(或设计团队)1120生成IC设计布局1122。IC设计布局1122包括为IC器件1160设计的各种几何图案。几何图案对应于构成要制造的IC器件1160的各个组件的金属、氧化物或半导体层的图案。各个层组合以形成各个IC部件。例如，IC设计布局1122的部分包括将形成在半导体衬底(诸如硅晶圆)中的各个IC部件(诸如有源区域、栅电极、源电极和漏电极、层间互连的金属线或通孔以及用于接合焊盘的开口)以及设置在半导体衬底上的各个材料层。设计室1120实现适当的设计程序以形成IC设计布局1122。设计程序包括逻辑设计、物理设计或放置和布线中的一种或多种。IC设计布局1122呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1122可以以GDSII文件格式或DFII文件格式表示。

掩模室1130包括数据准备1132和掩模制造1134。掩模室1130使用IC设计布局1122来制造一个或多个掩模1145以用于根据IC设计布局1122制造IC器件1160的各个层。掩模室1130实施掩模数据准备1132，其中IC设计布局1122转换为代表性数据文件(RDF)。掩模数据准备1132向掩模制造1134提供RDF。掩模制造1134包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1145或半导体晶圆1142。设计布局1122由掩模数据准备1132操纵以符合掩模写入器的特定特性和/或IC制造厂1140的要求。在图11中，掩模数据准备1132和掩模制造1134示出为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1134可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其它工艺效应等引起的那些。OPC调整IC设计布局1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，也使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，该掩模规则检查器(MRC)利用包含某些几何和/或连接性限制以确保足够裕度的一组掩模创建规则检查已经在OPC中经过处理的IC设计布局，以解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1134期间的限制，这可以撤销由OPC实施的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC制造厂1140实现以制造IC器件1160的处理。LPC基于IC设计布局1122模拟该处理以创建模拟制造的器件，诸如IC器件1160。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(DOF)、掩模误差增强因子(MEEF)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造器件之后，如果模拟器件在形状上不够接近而无法满足设计规则，则重复OPC和/或MRC以进一步改进IC设计布局1122。

应该理解，为了清楚的目的，已经简化了掩码数据准备1132的上述描述。在一些实施例中，数据准备1132包括额外部件，诸如逻辑操作(LOP)以根据制造规则修改IC设计布局。此外，在数据准备1132期间应用于IC设计布局1122的工艺可以以各种不同的顺序执行。

在掩模数据准备1132之后和掩模制造1134期间，基于修改的IC设计布局1122制造掩模1145或掩模组1145。在一些实施例中，掩模制造1134包括基于IC设计1122实施一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局1122，使用电子束(e束)或多个e束的机制在掩模(光掩模或中间掩模)1145上形成图案。掩模1145可以以各种技术形成。在一些实施例中，掩模1145使用二元技术来形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV))由不透明区域阻挡并且透过透明区域。在一个实例中，掩模1145的二元版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，掩模1145使用相移技术来形成。在掩模1145的相移掩模(PSM)版本中，形成在掩模上的图案中的各个部件配置为具有适当的相位差以增强分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。由掩模制造1134生成的掩模用在多种工艺中。例如，这样的掩模用在离子注入工艺中以在半导体晶圆中形成各个掺杂区域、用在蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或用在其它合适的工艺中。

IC制造厂1140是IC制造实体，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造厂1140是半导体代工厂。例如，可能存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设施，而第二制造设施可以为IC产品的互连和封装提供后段制造(后段制程(BEOL)制造)，并且第三制造设施可以为代工厂实体提供其它服务。

IC制造厂1140包括配置为对半导体晶圆1142执行各个制造操作的晶圆制造工具1152(下文称为“制造工具1152”)，从而使得IC器件1160根据掩模(例如，掩模1145)来制造。在各个实施例中，制造工具1152包括晶圆步进机、离子注入机、光刻胶涂覆机、工艺室(例如，CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够实施如本文所讨论的一种或多种合适的制造工艺的其它制造设备中的一个或多个。

IC制造厂1140使用由掩模室1130制造的掩模1145来制造IC器件1160。因此，IC制造厂1140至少间接使用IC设计布局1122来制造IC器件1160。在一些实施例中，由IC制造厂1140使用掩模1145制造半导体晶圆1142以形成IC器件1160。在一些实施例中，IC制造至少包括间接基于IC设计1122实施一个或多个光刻曝光。半导体晶圆1142包括硅衬底或其上形成有材料层的其它合适的衬底。半导体晶圆1142还包括各个掺杂区域、介电部件、多层级互连件等中的一个或多个(在随后制造步骤中形成)。

系统1100显示为具有设计室1120、掩模室1130或IC制造厂1140作为单独的组件或实体。但是，应该理解，设计室1120、掩模室1130或IC制造厂1140中的一个或多个是相同组件或实体的一部分。

例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图11的系统1100)以及与其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。

本说明书的一个方面涉及集成电路。在一些实施例中，集成电路包括第一单元、第二单元、缓冲区域和第一电源轨。在一些实施例中，第一单元包括在第一方向上延伸的第一鳍组。在一些实施例中，第一鳍组的每个鳍对应于第一晶体管组的晶体管。在一些实施例中，第二单元在与第一方向不同的第二方向上与第一单元分隔开。在一些实施例中，第二单元包括在第一方向上延伸的第二鳍组。在一些实施例中，第二鳍组的每个鳍对应于第二晶体管组的晶体管。在一些实施例中，第二鳍组在第二方向上与第一鳍组分隔开。在一些实施例中，缓冲区域位于第一单元和第二单元之间。在一些实施例中，第一电源轨在第一方向上延伸，并且至少与缓冲区域重叠。在一些实施例中，第一电源轨位于第一金属层中，并且配置为供给第一电压。

本说明书的另一方面涉及形成集成电路的方法。在一些实施例中，方法包括通过处理器在布局设计上放置集成电路的第一标准单元布局，第一标准单元布局在第一方向上具有第一边界，并且在与第一方向不同的第二方向上具有第一高度。在一些实施例中，放置第一标准单元布局包括在第一布局层级上放置第一鳍布局图案组，第一鳍布局图案组在第一方向上延伸，并且第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管。在一些实施例中，方法还包括放置集成电路的第二标准单元布局，第二标准单元布局在第一方向上具有第二边界并且具有第一高度。在一些实施例中，放置第二标准单元布局包括在第一布局层级上放置第二鳍布局图案组，第二鳍布局图案组在第一方向上延伸，第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，第二鳍布局图案组在第二方向上与第一鳍布局图案组分隔开。在一些实施例中，方法还包括在第一布局层级上放置缓冲区域布局图案，缓冲区域布局图案位于第一标准单元布局和第二标准单元布局之间，缓冲区域布局图案与第一标准单元布局共享第一边界并且与第二标准单元布局共享第二边界。在一些实施例中，方法还包括在与第一布局层级不同的第二布局层级上放置第一电源轨布局图案，第一电源轨布局图案在第一方向上延伸，并且至少与缓冲区域布局图案重叠，第一电源轨布局图案在第二方向上具有满足第一设计规则的第一宽度。在一些实施例中，方法还至少包括基于第一标准单元布局或第二标准单元布局制造集成电路。在一些实施例中，第一设计规则包括第一宽度大于第一标准单元布局和第二标准单元布局之间的电源轨布局图案的最小宽度。

本说明书的又一方面涉及形成集成电路的方法。在一些实施例中，方法包括通过处理器在布局设计上以及在单元阵列的第一列和第一行中放置集成电路的第一单元布局，并且至少基于第一单元布局来制造集成电路。在一些实施例中，放置第一单元布局包括在第一布局层级上以及在第一单元布局的第一区域中放置第一鳍布局图案组，第一鳍布局图案组在第一方向上延伸，并且第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管。在一些实施例中，放置第一单元布局还包括在第一布局层级上以及在第一单元布局的第二区域中放置第二鳍布局图案组，第二鳍布局图案组在第一方向上延伸，第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，第二鳍布局图案组在与第一方向不同的第二方向上与第一鳍布局图案组分隔开。在一些实施例中，放置第一单元布局还包括在第一布局层级上以及在第一单元布局的第三区域中放置第一缓冲区域布局图案，第三区域位于第一区域和第二区域之间。在一些实施例中，放置第一单元布局还包括在第一布局层级上以及在第一单元布局的第四区域中放置第三鳍布局图案组，第三鳍布局图案组在第一方向上延伸，第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管，并且第四区域靠近第一区域。

本申请的一些实施例提供了一种集成电路，包括：所述集成电路的第一单元，包括：第一鳍组，在第一方向上延伸，所述第一鳍组的每个鳍对应于第一晶体管组的晶体管；所述集成电路的第二单元，在与所述第一方向不同的第二方向上与所述第一单元分隔开，所述第二单元包括：第二鳍组，在所述第一方向上延伸，所述第二鳍组的每个鳍对应于第二晶体管组的晶体管，所述第二鳍组在所述第二方向上与所述第一鳍组分隔开；缓冲区域，位于所述第一单元和所述第二单元之间；以及第一电源轨，在所述第一方向上延伸，并且至少与所述缓冲区域重叠，所述第一电源轨位于第一金属层中，并且配置为供给第一电压。

在一些实施例中，集成电路还包括：第二电源轨，在所述第一方向上延伸，并且与所述第一单元的在所述第一方向上延伸的第一边界重叠，所述第二电源轨位于所述第一金属层中，并且配置为供给与所述第一电压不同的第二电压；以及第三电源轨，在所述第一方向上延伸，并且与所述第二单元的在所述第一方向上延伸的第一边界重叠，所述第三电源轨位于所述第一金属层中，并且配置为供给所述第二电压。在一些实施例中，所述缓冲区域在所述第二方向上具有第一宽度；以及所述第一电源轨在所述第二方向上具有大于所述第一宽度的第二宽度。在一些实施例中，所述缓冲区域与所述第一单元的第一边界和所述第二单元的第一边界相邻。在一些实施例中，所述第一单元还包括：第一导电结构组，在所述第一方向上延伸，并且至少与所述第一鳍组重叠，所述第一导电结构组位于所述第一金属层上；所述第二单元还包括：第二导电结构组，在所述第一方向上延伸，并且至少与所述第二鳍组重叠，所述第二导电结构组位于所述第一金属层上，并且在所述第二方向上与所述第一导电结构组分隔开。在一些实施例中，集成电路还包括：所述集成电路的第三单元，在所述第二方向上与所述第一单元和所述第二单元分隔开，所述第三单元包括：第三鳍组，在所述第一方向上延伸，所述第三鳍组的至少每个鳍对对应于第三晶体管组的晶体管，所述第三鳍组在所述第二方向上与所述第一鳍组和所述第二鳍组分隔开；以及第三导电结构组，在所述第一方向上延伸，并且至少与所述第三鳍组重叠，所述第三导电结构组位于所述第一金属层上，并且在所述第二方向上与所述第一导电结构组和所述第二导电结构组分隔开。在一些实施例中，所述第一单元和所述第二单元在所述第二方向上具有第一高度；以及所述第三单元在所述第二方向上具有大于所述第一高度的第二高度。在一些实施例中，所述第一单元还包括：第一掺杂剂类型的第一阱，并且所述第一鳍组的所述鳍的每个是所述第一阱的一部分；以及所述第二单元还包括：第二掺杂剂类型的第二阱，所述第二掺杂剂类型与所述第一掺杂剂类型不同，并且所述第二鳍组的所述鳍的每个是所述第二阱的一部分。在一些实施例中，所述第一单元还包括：第一掺杂剂类型的第一阱，并且所述第一阱包括所述第一鳍组的第一鳍子组；以及第二掺杂剂类型的第二阱，所述第二掺杂剂类型与所述第一掺杂剂类型不同，并且所述第二阱包括所述第一鳍组的所述第二鳍子组；以及所述第二单元还包括：所述第二掺杂剂类型的第三阱，并且所述第三阱包括所述第二鳍组的第一鳍子组；以及所述第一掺杂剂类型的第四阱，并且所述第四阱包括所述第二鳍组的第二鳍子组。

本申请的另一些实施例提供了一种形成集成电路的方法，所述方法包括：通过处理器在布局设计上放置所述集成电路的第一标准单元布局，所述第一标准单元布局在第一方向上具有第一边界，并且在与所述第一方向不同的第二方向上具有第一高度，放置所述第一标准单元布局包括：在第一布局层级上放置第一鳍布局图案组，所述第一鳍布局图案组在所述第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；放置所述集成电路的第二标准单元布局，所述第二标准单元布局在所述第一方向上具有第二边界并且具有所述第一高度，放置所述第二标准单元布局包括：在所述第一布局层级上放置所述第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在所述第二方向上与所述第一鳍布局图案组分隔开；以及在所述第一布局层级上放置缓冲区域布局图案，所述缓冲区域布局图案位于所述第一标准单元布局和所述第二标准单元布局之间，所述缓冲区域布局图案与所述第一标准单元布局共享所述第一边界并且与所述第二标准单元布局共享所述第二边界；在与所述第一布局层级不同的第二布局层级上放置第一电源轨布局图案，所述第一电源轨布局图案在所述第一方向上延伸，并且至少与所述缓冲区域布局图案重叠，所述第一电源轨布局图案在所述第二方向上具有满足第一设计规则的第一宽度；以及至少基于所述第一标准单元布局或所述第二标准单元布局制造所述集成电路，其中，所述第一设计规则包括所述第一宽度大于所述第一标准单元布局和所述第二标准单元布局之间的电源轨布局图案的最小宽度。

在一些实施例中，方法还包括：在所述第二布局层级上放置第二电源轨布局图案，所述第二电源轨布局图案在所述第一方向上延伸，并且与所述第一标准单元布局的第三边界重叠，所述第三边界在所述第一方向上并且与所述第一边界相对，所述第二电源轨布局图案在所述第二方向上具有第二宽度；以及在所述第二布局层级上放置第三电源轨布局图案，所述第三电源轨布局图案在所述第一方向上延伸，并且与所述第二标准单元布局的第四边界重叠，所述第四边界在所述第一方向上并且与所述第二边界相对，所述第三电源轨布局图案在所述第二方向上具有第三宽度，其中，具有所述第二宽度的所述第二电源轨布局图案满足所述第一设计规则，并且具有所述第三宽度的所述第三电源轨布局图案满足所述第一设计规则。在一些实施例中，放置所述集成电路的所述第一标准单元布局，还包括：在所述第二布局层级上放置第一导电部件布局图案组，所述第一导电部件布局图案组在所述第一方向上延伸，并且至少与所述第一鳍布局图案组重叠，所述第一导电部件布局图案组的每个导电部件布局图案在所述第二方向上具有第四宽度；以及放置所述集成电路的所述第二标准单元布局，还包括：在所述第二布局层级上放置第二导电部件布局图案组，所述第二导电部件布局图案组在所述第一方向上延伸，并且至少与所述第二鳍布局图案组重叠，所述第一导电部件布局图案组的每个导电部件布局图案在所述第二方向上具有所述第四宽度，所述第四宽度至少与所述第一宽度、所述第二宽度或所述第三宽度不同。在一些实施例中，方法还包括：靠近所述第一标准单元布局的所述第三边界或所述第二标准单元布局的所述第四边界放置所述集成电路的第三标准单元布局，所述第三标准单元布局在所述第二方向上具有第二高度，所述第二高度大于所述第一高度，放置所述第三标准单元布局包括：在所述第一布局层级上放置第三鳍布局图案组，所述第三鳍布局图案组在所述第一方向上延伸，所述第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管，所述第三鳍布局图案组在所述第二方向上与所述第一鳍布局图案组和所述第二鳍布局图案组分隔开。其中，所述第一宽度至少小于所述第二宽度或所述第三宽度。在一些实施例中，放置所述集成电路的所述第三标准单元布局，还包括：在所述第二布局层级上放置第三导电部件布局图案组，所述第三导电部件布局图案组在所述第一方向上延伸，并且至少与所述第三鳍布局图案组重叠，所述第三导电部件布局图案组的每个导电部件布局图案在所述第二方向上具有第四宽度。在一些实施例中，所述缓冲区域布局图案在所述第二方向上具有小于所述第一宽度的第二宽度。

本申请的又一些实施例提供了一种形成集成电路的方法，所述方法包括：通过处理器在布局设计上以及在单元阵列的第一列和第一行中放置所述集成电路的第一单元布局，放置所述第一单元布局包括：在第一布局层级上以及在所述第一单元布局的第一区域中放置第一鳍布局图案组，所述第一鳍布局图案组在第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；在所述第一布局层级上以及在所述第一单元布局的第二区域中放置第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在与所述第一方向不同的第二方向上与所述第一鳍布局图案组分隔开；在所述第一布局层级上以及在所述第一单元布局的第三区域中放置第一缓冲区域布局图案，所述第三区域位于所述第一区域和所述第二区域之间；以及在所述第一布局层级上以及在所述第一单元布局的第四区域中放置第三鳍布局图案组，所述第三鳍布局图案组在所述第一方向上延伸，所述第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管，并且所述第四区域靠近所述第一区域；以及至少基于所述第一单元布局制造所述集成电路。

在一些实施例中，方法还包括：在所述布局设计上以及在所述单元阵列的所述第一列和第二行中放置所述集成电路的第二单元布局，所述第二行靠近所述第一行，其中，所述第二单元布局对应于所述第一单元布局的副本。在一些实施例中，方法还包括：在与所述第一布局层级不同的第二布局层级上放置第一电源轨布局图案，所述第一电源轨布局图案在所述第一方向上延伸，并且至少与所述第一缓冲区域布局图案重叠，所述第一电源轨布局图案在所述第二方向上具有满足第一设计规则的第一宽度，其中，所述第一设计规则包括所述第一宽度大于所述第一区域和所述第二区域之间的电源轨布局图案的最小宽度。在一些实施例中，放置所述第一单元布局包括：在所述第一布局层级上以及在所述第一单元布局的第五区域中放置第四鳍布局图案组，所述第四鳍布局图案组在所述第一方向上延伸，所述第四鳍布局图案组的每个鳍布局图案对应于第四晶体管组的晶体管，所述第四鳍布局图案组在所述第二方向上与所述第一鳍布局图案组和所述第二鳍布局图案组分隔开；以及在所述第一布局层级上以及在所述第一单元布局的第六区域中放置第二缓冲区域布局图案，所述第六区域位于所述第二区域和所述第五区域之间；以及所述方法还包括：在所述第二布局层级上放置第二电源轨布局图案，所述第二电源轨布局图案在所述第一方向上延伸，并且至少与所述第二缓冲区域布局图案重叠，所述第二电源轨布局图案在所述第二方向上具有满足第二设计规则的第二宽度，其中，所述第二设计规则包括所述第二宽度大于所述第二区域和所述第五区域之间的电源轨布局图案的最小宽度。在一些实施例中，方法还包括：在所述布局设计上以及在所述单元阵列的所述第一列和第二行中放置所述集成电路的第二单元布局，所述第二行靠近所述第一行，放置所述第二单元布局包括：在所述第一布局层级上以及在所述第二单元布局的第七区域中放置第五鳍布局图案组，所述第五鳍布局图案组在所述第一方向上延伸，并且所述第五鳍布局图案组的每个鳍布局图案对应于第五晶体管组的晶体管；在所述第一布局层级上以及在所述第二单元布局的第八区域中放置第六鳍布局图案组，所述第六鳍布局图案组在所述第一方向上延伸，所述第六鳍布局图案组的每个鳍布局图案对应于第六晶体管组的晶体管，所述第六鳍布局图案组在所述第二方向上与所述第五鳍布局图案组分隔开；在所述第一布局层级上以及在所述第二单元布局的第九区域中放置第三缓冲区域布局图案，所述第九区域位于所述第七区域和所述第八区域之间；以及在所述第一布局层级上以及在所述第二单元布局的第十区域中放置第七鳍布局图案组，所述第七鳍布局图案组在所述第一方向上延伸，所述第七鳍布局图案组的至少每个鳍布局图案对对应于第七晶体管组的晶体管，并且所述第十区域靠近所述第七区域和所述第四区域。

已经描述了许多实施例。然而应该理解，在不背离本发明的精神和范围的情况下可以做出各种修改。例如，为了说明的目的，各个晶体管显示为特定的掺杂剂类型(例如，N型或P型金属氧化物半导体(NMOS或PMOS))。本发明的实施例不限于特定类型。为特定晶体管选择不同的掺杂剂类型在各个实施例的范围内。以上描述中所使用的各种信号的低或高逻辑值也是为了说明。当激活和/或去激活信号时，各个实施例不限于特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在各个实施例中，晶体管用作开关。代替晶体管使用的开关电路在各个实施例的范围内。在各个实施例中，晶体管的源极可以配置为漏极，并且漏极可以配置为源极。因此，术语源极和漏极可互换使用。各种信号由对应电路生成，但是为了简单，电路未显示。

各个图显示了使用分立电容器的电容电路以用于说明。可以使用等效电路。例如，可以使用电容器件、电路或网络(例如，电容器、电容元件、器件、电路等的组合)代替分立电容器。上述说明包括示例性操作或步骤，但是步骤不一定以所示顺序实施。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除步骤。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：

所述集成电路的第一单元，包括：

第一鳍组，在第一方向上延伸，所述第一鳍组的每个鳍对应于第一晶体管组的晶体管；

所述集成电路的第二单元，在与所述第一方向不同的第二方向上与所述第一单元分隔开，所述第二单元包括：

第二鳍组，在所述第一方向上延伸，所述第二鳍组的每个鳍对应于第二晶体管组的晶体管，所述第二鳍组在所述第二方向上与所述第一鳍组分隔开；

缓冲区域，位于所述第一单元和所述第二单元之间；以及

第一电源轨，在所述第一方向上延伸，并且至少与所述缓冲区域重叠，所述第一电源轨位于第一金属层中，并且配置为供给第一电压。

2.根据权利要求1所述的集成电路，还包括：

第二电源轨，在所述第一方向上延伸，并且与所述第一单元的在所述第一方向上延伸的第一边界重叠，所述第二电源轨位于所述第一金属层中，并且配置为供给与所述第一电压不同的第二电压；以及

第三电源轨，在所述第一方向上延伸，并且与所述第二单元的在所述第一方向上延伸的第一边界重叠，所述第三电源轨位于所述第一金属层中，并且配置为供给所述第二电压。

3.根据权利要求1所述的集成电路，其中

所述缓冲区域在所述第二方向上具有第一宽度；以及

所述第一电源轨在所述第二方向上具有大于所述第一宽度的第二宽度。

4.根据权利要求1所述的集成电路，其中，所述缓冲区域与所述第一单元的第一边界和所述第二单元的第一边界相邻。

5.根据权利要求1所述的集成电路，其中

所述第一单元还包括：

第一导电结构组，在所述第一方向上延伸，并且至少与所述第一鳍组重叠，所述第一导电结构组位于所述第一金属层上；

所述第二单元还包括：

第二导电结构组，在所述第一方向上延伸，并且至少与所述第二鳍组重叠，所述第二导电结构组位于所述第一金属层上，并且在所述第二方向上与所述第一导电结构组分隔开。

6.根据权利要求5所述的集成电路，还包括：

所述集成电路的第三单元，在所述第二方向上与所述第一单元和所述第二单元分隔开，所述第三单元包括：

第三鳍组，在所述第一方向上延伸，所述第三鳍组的至少每个鳍对对应于第三晶体管组的晶体管，所述第三鳍组在所述第二方向上与所述第一鳍组和所述第二鳍组分隔开；以及

第三导电结构组，在所述第一方向上延伸，并且至少与所述第三鳍组重叠，所述第三导电结构组位于所述第一金属层上，并且在所述第二方向上与所述第一导电结构组和所述第二导电结构组分隔开。

7.根据权利要求6所述的集成电路，其中

所述第一单元和所述第二单元在所述第二方向上具有第一高度；以及

所述第三单元在所述第二方向上具有大于所述第一高度的第二高度。

8.根据权利要求1所述的集成电路，其中

所述第一单元还包括：

第一掺杂剂类型的第一阱，并且所述第一鳍组的所述鳍的每个是所述第一阱的一部分；以及

所述第二单元还包括：

第二掺杂剂类型的第二阱，所述第二掺杂剂类型与所述第一掺杂剂类型不同，并且所述第二鳍组的所述鳍的每个是所述第二阱的一部分。

9.一种形成集成电路的方法，所述方法包括：

通过处理器在布局设计上放置所述集成电路的第一标准单元布局，所述第一标准单元布局在第一方向上具有第一边界，并且在与所述第一方向不同的第二方向上具有第一高度，放置所述第一标准单元布局包括：

在第一布局层级上放置第一鳍布局图案组，所述第一鳍布局图案组在所述第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；

放置所述集成电路的第二标准单元布局，所述第二标准单元布局在所述第一方向上具有第二边界并且具有所述第一高度，放置所述第二标准单元布局包括：

在所述第一布局层级上放置所述第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在所述第二方向上与所述第一鳍布局图案组分隔开；以及

在所述第一布局层级上放置缓冲区域布局图案，所述缓冲区域布局图案位于所述第一标准单元布局和所述第二标准单元布局之间，所述缓冲区域布局图案与所述第一标准单元布局共享所述第一边界并且与所述第二标准单元布局共享所述第二边界；

在与所述第一布局层级不同的第二布局层级上放置第一电源轨布局图案，所述第一电源轨布局图案在所述第一方向上延伸，并且至少与所述缓冲区域布局图案重叠，所述第一电源轨布局图案在所述第二方向上具有满足第一设计规则的第一宽度；以及

至少基于所述第一标准单元布局或所述第二标准单元布局制造所述集成电路，

其中，所述第一设计规则包括所述第一宽度大于所述第一标准单元布局和所述第二标准单元布局之间的电源轨布局图案的最小宽度。

10.一种形成集成电路的方法，所述方法包括：

通过处理器在布局设计上以及在单元阵列的第一列和第一行中放置所述集成电路的第一单元布局，放置所述第一单元布局包括：

在第一布局层级上以及在所述第一单元布局的第一区域中放置第一鳍布局图案组，所述第一鳍布局图案组在第一方向上延伸，并且所述第一鳍布局图案组的每个鳍布局图案对应于第一晶体管组的晶体管；

在所述第一布局层级上以及在所述第一单元布局的第二区域中放置第二鳍布局图案组，所述第二鳍布局图案组在所述第一方向上延伸，所述第二鳍布局图案组的每个鳍布局图案对应于第二晶体管组的晶体管，所述第二鳍布局图案组在与所述第一方向不同的第二方向上与所述第一鳍布局图案组分隔开；

在所述第一布局层级上以及在所述第一单元布局的第三区域中放置第一缓冲区域布局图案，所述第三区域位于所述第一区域和所述第二区域之间；以及

在所述第一布局层级上以及在所述第一单元布局的第四区域中放置第三鳍布局图案组，所述第三鳍布局图案组在所述第一方向上延伸，所述第三鳍布局图案组的至少每个鳍布局图案对对应于第三晶体管组的晶体管，并且所述第四区域靠近所述第一区域；以及

至少基于所述第一单元布局制造所述集成电路。

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