TW202347706A - 積體電路中的半導體單元、主動區配置以及製造方法 - Google Patents

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Abstract

一種積體電路包含第一單元以及第二單元。第一單元包含向第一方向延伸之複數個第一主動區以及向與第一方向相交之第二方向延伸之複數個第一閘極，第一單元具有以第一閘極斷開位置界定之第一單元邊界。第二單元包含複數個第二主動區以及複數個第二閘極，第二單元具有以第二閘極斷開位置界定之第二單元邊界。第二主動區各自的面積大於第一主動區各自的面積，且第一單元鄰近於第二單元使得第一單元邊界對齊第二單元邊界。

Description

半導體單元以及主動區配置
無
傳統標準單元結構包含具有標準或常規佈局結構的邏輯閘和功能電路。而邏輯閘和功能電路亦可以透過其他單元結構實現，像是相較於傳統標準單元結構，具有更大面積之氧化物擴散（oxide diffusion，OD）區或主動區（active area）的電洞電洞電子電子型（PPNN）單元結構。部分PPNN單元結構的氧化物擴散區面積大小是傳統標準單元結構氧化物擴散區面積大小的兩倍。而面積較大的氧化物擴散區擁有較高的效能，例如PPNN單元結構中邏輯閘和功能電路能達到的時脈即高於傳統標準單元結構中邏輯閘和功能電路的時脈。
無
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
傳統標準單元結構和電洞電洞電子電子型（PPNN）單元結構可包含複數個邏輯閘與複數個功能電路。然而，PPNN單元結構的尺寸和傳統標準單元結構不同，使得PPNN單元結構無法直接鄰接於傳統標準單元結構。作為替代方案，PPNN單元結構和傳統標準單元結構之間設置了緩衝區，但也因此佔用了電路面積，導致積體電路的邏輯密度（logic density）降低。又，單元結構的邊界可以大致依照單元當中閘極的位置而定，其中在閘極斷開（broken off）或被切斷的位置即視為單元邊緣。在傳統標準單元結構中，閘極斷開的位置在P-P區中或是N-N區中；但在PPNN單元結構中，閘極斷開或被切斷的位置在P-N接面上。因此除非將部分的閘極彼此短路，PPNN單元結構無法直接鄰接於傳統標準單元結構。
本揭露描述之分離式電洞電洞/電子電子型（PP/NN）單元結構其有助於增加積體電路的邏輯密度。在本揭露部分實施例中，分離式PP/NN單元結構具有和前述PPNN單元結構相同的單元尺寸，並且在單一個分離式PP/NN單元結構中，容納比單一個該PPNN單元結構更多的邏輯閘和/或功能電路，增加了積體電路的邏輯密度。此外，如同該PPNN 單元結構，該分離式PP/NN單元結構的閘極斷開於P-N接面上，因此該分離式PP/NN單元結構得以直接鄰接PPNN 單元結構，而不需要將閘極彼此短路，或者亦不需要於分離式PP/NN單元結構和該PPNN 單元結構之間設置緩衝區，此亦增加了積體電路的邏輯密度。
在本揭露部分實施例中，分離式PP/NN單元結構進一步包含至少一擴散區上懸金屬（fly metal over diffusion，fly MD）接點其位於氧化物擴散（oxide diffusion，OD）區上方，該些擴散區上懸金屬接點與氧化物擴散區之間設有絕緣層，使其與氧化物擴散區電性絕緣。如此可使單元容納更多邏輯閘和功能電路。舉例來說，部分實施例中擴散區上懸金屬接點可電性連接第一氧化物擴散區和第四氧化物擴散區，並與第二氧化物擴散區和第三氧化物擴散區電性絕緣或隔離。除此之外，本揭露所載之標的可應用於不同的技術領域，諸如平面式場效電晶體（planar field-effect transistor，planar FET）技術、鰭式場效電晶體（fin field-effect transistor，FinFET）技術以及奈米片（nano sheet）技術。
本揭露描述了分離式PP/NN單元結構，其面積和PPNN 單元結構相同，且可容納更多的邏輯閘和功能電路，如此一來增加了積體電路的邏輯密度。此外，分離式PP/NN單元結構可直接鄰接於PPNN 單元結構而不需要設置過度緩衝區（intervening buffer area），此亦增加了積體電路的邏輯密度。在部分實施例中，分離式PP/NN單元結構包含了兩個反相器，而PPNN 單元結構則包含一個反相器。在部分實施例中，分離式PP/NN單元結構包含了兩個雙輸入反及閘（2-input NAND gate），而PPNN 單元結構則包含一個雙輸入反及閘。在部分實施例中，分離式PP/NN單元結構較該PPNN 單元結構多出20%單元面積（cell area）。在部分實施例中，該分離式PP/NN單元結構包含了兩個及-或-非閘（And-Or-Invert，AOI）電路，而該PPNN 單元結構則僅包含一個及或反閘電路。在部分實施例中，該分離式PP/NN單元結構包含至少兩個不同的邏輯閘或功能電路，例如雙輸入反及閘和雙輸入反或閘（2-input NOR gate），增加了積體電路的邏輯密度和設計彈性。
第1圖為根據本揭露部分實施例分離式PP/NN單元結構20的示意圖。分離式PP/NN單元結構20包含四個朝第一方向延伸之氧化物擴散區或主動區（active area）22、24、26和28，以及四個朝著與第一方向交錯的第二方向延伸之閘極接點（gate contact）30、32、34和36。氧化物擴散區22、24、26和28包含兩個p型氧化物擴散區（p-type oxide diffusion area）22、24以及兩個n型氧化物擴散區（n-type oxide diffusion area）26、28。在部分實施例中，第一方向垂直於第二方向。在部分實施例中，閘極接點30、32、34和36是以多晶矽（polycrystalline silicon，亦可稱作polysilicon或poly）構成。在部分實施例中，分離式PP/NN單元結構20包含氧化物擴散區22、24、26和28的數量可以大於或小於四個。在部分實施例中，分離式PP/NN單元結構20包含閘極接點30、32、34和36的數量可以大於或小於四個。
分離式PP/NN單元結構20有關於增加積體電路的邏輯密度。分離式PP/NN單元結構20具有長度L和寬度W的單元尺寸。在部分實施例中，分離式PP/NN單元結構20包含一或多個向第二方向延伸之擴散區上懸金屬接點（未繪示於第1圖中）。該些擴散區上懸金屬接點與氧化物擴散區22、24、26和28其中之一或多個氧化物擴散區電性絕緣，以使單元中容納更多邏輯閘或功能電路。舉例而言，在部分實施例中，一或多個擴散區上懸金屬接點電性連接氧化物擴散區22、28，並與氧化物擴散區24、26電性絕緣或隔離。此外，分離式PP/NN單元結構20可應用於不同的技術領域，諸如平面式場效電晶體技術、鰭式場效電晶體技術以及奈米片技術。
第2圖為根據本揭露部分實施例分離式PP/NN單元結構20設於PPNN單元結構40鄰側的示意圖。分離式PP/NN單元結構20包含四個向第一方向延伸之氧化物擴散區22、24、26和28，以及四個向第二方向延伸之閘極接點30、32、34和36。PPNN單元結構40包含兩個向第一方向延伸之氧化物擴散區42和44，其中氧化物擴散區42為p型氧化物擴散區，氧化物擴散區44為n型氧化物擴散區；以及四個向第二方向延伸之閘極接點36、46、48和50。氧化物擴散區42、44各自之面積分別大於氧化物擴散區22、24、26和28各自之面積。閘極接點36、46、48和50則包含與分離式PP/NN單元結構20共用之閘極接點36。在部分實施例中，閘極接點36為虛設閘極接點（dummy gate contact）。在部分實施例中，第一方向垂直於第二方向。在部分實施例中，閘極接點30、32、34、36、46、48和50是以多晶矽構成。
在此示例中，分離式PP/NN單元結構20和PPNN單元結構40具有長度L和寬度W的單元尺寸。在部分實施例中，分離式PP/NN單元結構20能夠容納亦容納了比PPNN單元結構40更多的邏輯閘和功能電路，並具有更高的積體電路邏輯密度。
在分離式PP/NN單元結構20中，閘極接點30、32、34和36其斷開或切斷的位置是位在其中一個單元的P型邊界和相鄰另一單元的N型邊界之間。閘極接點30、32、34和36的這些斷口或切口界定了分離式PP/NN單元結構20的單元邊界52和54。同樣地，在PPNN單元結構40中，閘極接點36、46、48和50其斷開或切斷的位置是在其中一個單元的P型邊界和相鄰的另一單元的N型邊界之間。閘極接點36、46、48和50的這些斷口或切口界定了PPNN單元結構40的單元邊界56和58。從而分離式PP/NN單元結構20可直接鄰接於PPNN單元結構40，而不需要將閘極接點彼此短路，或者亦不需要於分離式PP/NN單元結構20和PPNN單元結構40之間設置緩衝區，增加了積體電路的邏輯密度。又，分離式PP/NN單元結構20鄰近於PPNN單元結構40使得單元邊界52和54分別對齊單元邊界56和58。具體而言，單元邊界52和單元邊界56位於同一個垂直位置，同時單元邊界54和單元邊界58位於同一個垂直位置。
在部分實施例中，分離式PP/NN單元結構20包含了兩個反相器，而PPNN單元結構40則包含一個反相器。在部分實施例中，分離式PP/NN單元結構20包含了兩個雙輸入反及閘（2-input NAND），而PPNN單元結構40則包含一個雙輸入反及閘。在部分實施例中，分離式PP/NN單元結構20包含了兩個及-或-非閘22（AOI22）電路，而PPNN單元結構40則僅包含一個AOI22電路。在部分實施例中，分離式PP/NN單元結構20較PPNN單元結構40多出20%單元面積。在部分實施例中，分離式PP/NN單元結構20包含至少兩個不同的邏輯閘或功能電路，例如雙輸入反及閘和雙輸入反或閘（2-input NOR），增加了積體電路的邏輯密度和設計彈性。
第3圖為用以提供包含分離式PP/NN單元結構20和/或PPNN單元結構40之積體電路的示例性系統100的方塊圖。包含分離式PP/NN單元結構20和PPNN單元結構40的積體電路之部分或全部的設計或製造作業可由系統100所執行或由系統100參與執行。在部分實施例中，系統100包含電子設計自動化（EDA）系統。
在部分實施例中，系統100為通用運算裝置，包含處理器102以及非暫態電腦可讀儲存媒體104。非暫態電腦可讀儲存媒體104可儲存電腦程式碼，例如複數個可執行之指令106。處理器102執行指令106時，提供至少一部分的一設計工具，該設計工具實現了系統100的部分或全部功能，諸如積體電路佈局前模擬（pre-layout simulation）、積體電路佈局後模擬（post-layout simulation）、積體電路重新佈局（rerouting）以及用作製造的最後積體電路佈局。進一步地，系統100包含製造工具108，用以實現積體電路佈局與設計，進一步製造積體電路。在部分實施例中，系統100包含商業路由器（commercial router）。在部分實施例中，系統100包含自動配置與佈局系統（automatic placement & routing system，APR system）。
處理器102透過匯流排110電性耦接於非暫態電腦可讀儲存媒體104和輸入輸出介面112。處理器102亦透過匯流排110電性連接網路介面114。網路介面114連接至網路116，以使處理器102和非暫態電腦可讀儲存媒體104得以透過網路116連接至外部元件。處理器102用以執行非暫態電腦可讀儲存媒體104中的電腦程式碼或指令106以使系統100執行其部分或全部之功能。在部分實施例中，處理器102係中央處理單元（central processing unit，CPU）、多重處理器、分散式處理系統、特殊應用積體電路（application specific integrated circuit，ASIC）和/或合適的處理單元。
在部分實施例中，非暫態電腦可讀儲存媒體104係電子、磁性、光學、電磁、紅外線及/或半導體系統、儀器或裝置。舉例而言，非暫態電腦可讀儲存媒體104可包含半導體或固態記憶體、磁帶、可移式電腦磁片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、硬磁碟和/或光碟。在使用光碟的部分實施例中，非暫態電腦可讀儲存媒體104包括緊密光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、緊密光碟讀取/寫入（compact disk-read/write，CD-R/W）及/或數位視訊光碟（digital video disc，DVD）。
在部分實施例中，非暫態電腦可讀儲存媒體104中的電腦程式碼或指令106用以使系統100執行其部分或全部之功能。在部分實施例中，非暫態電腦可讀儲存媒體104亦儲存系統100部分或全部之功能所需的資訊。在部分實施例中，非暫態電腦可讀儲存媒體104儲存一資料庫118包含一或多個元件庫、數位電路單元庫以及資料庫。
電子設計自動化系統100包含輸入輸出介面112，輸入輸出介面112耦接外部電路。在部分實施例中，輸入輸出介面112包含鍵盤、數字鍵盤、滑鼠、軌跡球、觸控螢幕和/或方向鍵盤，用以傳輸資訊和指令至處理器102。
網路介面114耦接處理器102使系統100得以透過網路116和其他一或多個電腦系統通訊。網路介面114可包含：無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網、USB或IEEE-1364。在部分實施例中，系統100的部分或全部功能可被兩個或更多類似於系統100的系統執行。
系統100用以自輸入輸出介面112接收資訊。自輸入輸出介面112接收之該資訊包含一或多個指令、資料、設計規則、單元和元件庫和/或其他處理器102執行時所需之參數。資訊透過匯流排110轉送至處理器102，此外，系統100用以自輸入輸出介面112接收有關於使用者介面之使用者介面資訊。使用者介面資訊可被儲存在非暫態電腦可讀儲存媒體104，為使用者介面120。
在部分實施例中，系統100的部分或全部功能係透過處理器執行獨立軟體應用程式所實施。在部分實施例中，系統100的部分或全部功能係透過軟體應用程式之部分所實施。在部分實施例中，系統100的部分或全部功能係透過軟體應用程式之外掛程式（plug-in）所實施。在部分實施例中，系統100的部分或全部功能係透過電子設計自動化工具中的軟體應用程式所實施。在部分實施例中，系統100的部分或全部功能係透過系統100所使用的軟體應用程式所實施。在部分實施例中，使用例如可購自鏗騰電子科技有限公司（CADENCE DESIGN SYSTEMS, Inc.）的VIRTUOSO®或另一合適的佈局產生工具來產生佈局圖。
在部分實施例中，積體電路裝置佈局和其他流程為非暫態電腦可讀儲存媒體中儲存之程式的功能。舉例而言，非暫態電腦可讀儲存媒體包含但不限於外接可移除式和/或內建的儲存或記憶體單元，例如：一或多個光碟，例如DVD；磁碟，例如硬碟；半導體記憶體，例如ROM和RAM；記憶卡；以及類似的裝置。
如前述，系統100之實施例包含製造工具108，其用以實施系統100的製造流程。舉例而言，製造工具108利用基於最終佈局設計產生的光刻遮罩製造積體電路。
在裝置製造的方面，請進一步參考第4圖，其為本揭露部分實施例之積體電路製造系統122及與之相關的積體電路製造流程方塊圖。在部分實施例中，一或多個半導體遮罩和/或半導體積體電路中一層的至少一元件係由製造系統122基於一佈局圖製造出。
第4圖中，製造系統122包含複數個實體，諸如設計公司124、遮罩公司126以及積體電路製造公司128，該些實體彼此在製造如本文所述之一積體電路的設計、開發和製造循環和/或服務中互動。製造系統122中的該些實體透過一通訊網路連接。在部分實施例中，該通訊網路為單一網路（single network）。在部分實施例中，該通訊網路為多種不同網路的結合，例如內部網路（intranet）和網際網路（internet）。該通訊網路包含無線和有線通訊頻道。該些實體中的每一實體和其他一或多個該些實體互動、提供服務和/或自其他一或多個該些實體接收服務。在部分實施例中，設計公司124、遮罩公司126以及積體電路製造公司128中的兩個或更多實體屬於同一間規模更大的公司所有。在部分實施例中，設計公司124、遮罩公司126以及積體電路製造公司128中的兩個或更多實體共存於一個共用設施並使用共用資源。
設計公司（或設計團隊）124產出積體電路設計佈局圖130。積體電路設計佈局圖130包含複數個幾何圖樣或用作設計積體電路裝置之積體電路佈局圖。該些幾何圖樣對應於被製造的半導體結構中組成多種元件的複數個金屬、氧化物或半導體層。該些不同的層結合後，組成多種積體電路特徵。舉例而言，積體電路設計佈局圖130之部分包含多種積體電路特徵，諸如對角通孔（diagonal vias）、主動區（active areas）或主動區（active regions）、閘極、源極、汲極、金屬線、本地通孔（local vias）以及用於焊孔的開口，組成半導體基板（例如矽晶圓）以及設於半導體基板上的多種材質層。設計公司124實作一設計程序以產出積體電路設計佈局圖130。積體電路設計佈局圖130以一或多個記錄該些幾何圖樣資訊的檔案呈現。舉例而言，積體電路設計佈局圖130可被壓縮為GDSII或DFII檔案格式。在部分實施例中，該設計程序包含一或多個類比電路設計、數位電路設計、分離式PP/NN單元結構20 、PPNN單元結構40、佈局和佈線程序（place and route routines）以及實體佈局設計。
遮罩公司126執行包含資料準備流程132以及遮罩製造流程134。遮罩公司126利用積體電路設計佈局圖130製造一或多個用以製造積體電路或半導體結構各層的遮罩136。遮罩公司126執行遮罩資料準備流程132，以將積體電路設計佈局圖130轉化為代表性資料檔案（representative data file，RDF）。遮罩資料準備流程132提供代表性資料檔案進入遮罩製造流程134。遮罩製造流程134包含遮罩寫入器，其將代表性資料檔案轉化為基板上的圖像，該基板為例如遮罩（光罩）136或半導體晶圓138。遮罩資料準備流程132調整積體電路設計佈局圖130以符合該遮罩寫入器的特徵和/或 積體電路製造公司128的標準。在第4圖中，遮罩資料準備流程132以及遮罩製造流程134被繪示為個別的單位。在部分實施例中，遮罩資料準備流程132以及遮罩製造流程134可以被統稱為一遮罩資料準備流程。
在部分實施例中，遮罩資料準備流程132包含光學鄰近修正（optical proximity correction，OPC），其利用光刻加強技術修正諸如繞射、干涉或其他製程效應造成的圖像偏差。光學鄰近修正用以調整積體電路設計佈局圖130。在部分實施例中，遮罩資料準備流程132進一步包含解析度加強技術（resolution enhancement techniques，RET），諸如偏軸照明（off-axis illumination）、次級解析輔助特徵圖案（sub-resolution assist features）、移相遮罩（phase-shifting mask）、其他合適之技術手段、或以上技術手段之組合。在部分實施例中，亦使用逆光刻技術（inverse lithography technology，ILT），並將光學鄰近修正視為逆圖像問題（inverse imaging problem）。
在部分實施例中，遮罩資料準備流程132包含一遮罩規則檢查（mask rule checker，MRC），其以一組遮罩產生規則檢查正在進行光學鄰近修正之積體電路設計佈局圖130，該組遮罩產生規則包含某些幾何和/或連接限制以確保足夠的邊距，以應對半導體製程中的變數。在部分實施例中，遮罩規則檢查修改積體電路設計佈局圖130以彌補遮罩製造流程134中的侷限性，為了符合遮罩產生規則，此舉可能會撤銷遮罩規則檢查對積體電路設計佈局圖130所做的修正。
在部分實施例中，遮罩資料準備流程132包含模擬積體電路製造公司128將實作的一製程的一光刻製程檢查（lithography process checking，LPC）。光刻製程檢查根據積體電路設計佈局圖130模擬該製程以產生一模擬製造裝置。光刻製程檢查模擬中的參數可包含相關於積體電路製造週期中多種製程的參數、積體電路製造工具相關的參數和/或相關於積體電路製程中其他方面的參數。光刻製程檢查考量了許多因素，像是天線影像對比（aerial image contrast）、焦點深度（depth of focus，DOF）、遮罩誤差增強因子（mask error enhancement factor，MEEF）、其他合適的因素以及以上因素之組合。在部分實施例中，光刻製程檢查產生該模擬製造裝置後，若該模擬製造裝置不夠具體以滿足設計規則，則重複進行光學鄰近修正和/或遮罩規則檢查以再改進積體電路設計佈局圖130。
以上有關遮罩資料準備流程132的描述經過簡化以使其清楚明瞭。在部分實施例中，資料準備流程132包含額外的技術特徵例如邏輯運算（logic operation，LOP）以根據製造規則修改積體電路設計佈局圖130。另外，資料準備流程132中對積體電路設計佈局圖130進行的處理可依多種不同的順序進行。
遮罩資料準備流程132後而在遮罩製造流程134中，根據積體電路設計佈局圖130製造出一個或一組遮罩136。在部分實施例中，遮罩製造流程134包含按照積體電路設計佈局圖130進行一或多個光刻曝光（lithographic exposure）。在部分實施例中，按照積體電路設計佈局圖130利用一電子束（electron-beam，e-beam）或多個電子束的機構在遮罩（光罩（photomask）或光罩（reticle））136上形成一圖樣。遮罩136可以不同的技術產生。在部分實施例中，遮罩136以二元技術產生。在部分實施例中，一遮罩圖樣包含複數個不透明區域與複數個透明區域。包覆於晶圓上的光敏層（例如光阻劑）在該些透明區域下曝露於一輻射光束，例如紫外光（ultraviolet，UV）束下，而該些不透明區域則阻隔掉了該輻射光束。在一實施例中，二元形式的遮罩136包含一透明基板（例如熔融石英）以及包覆於其不透明區域的不透明材料（例如鉻）。在另一實施例中，利用相移技術（phase shift technology）產生遮罩136。一相移遮罩（phase shift mask，PSM）形式的遮罩136上具有多種不同特徵的圖樣，該相移遮罩以適當的相位差加強解析度和圖像品質。在多個實施例中，該相移遮罩可為衰減式相移遮罩（attenuated PSM）或交替式相移遮罩（alternating PSM）。遮罩製造流程134產生的一或多個遮罩用於多個製程中。舉例而言，該些遮罩用於像是：離子佈植製程（ion implantation process）以在半導體晶圓138中形成多種摻雜區域（doped regions）；蝕刻製程（etching process）以在半導體晶圓138中形成多種蝕刻區域（etching regions）和/或其他合適的製程。
積體電路製造公司128包含晶圓製造流程140。積體電路製造公司128為一具有一或多個製造設備以製造多種不同積體電路產品的積體電路製造公司。在部分實施例中，積體電路製造公司128為一半導體代工廠。舉例而言，積體電路製造公司128可具有一第一製造設備用於多種不同積體電路產品的前段製程（front end of line，FEOL）；另具有一第二製造設備用於積體電路產品後段製程（back end of line，BEOL）的連線（interconnection）和封裝（packaging）；以及一第三製造設備可提供代工業務中的其他服務。
積體電路製造公司128利用遮罩公司126產出的遮罩136製造本揭露描述的半導體結構或積體電路142。因此，積體電路製造公司128至少間接利用積體電路設計佈局圖130製造本揭露描述的半導體結構或積體電路142。此外，半導體晶圓138包含一矽基板或其他具有合適材質層的基板，半導體晶圓138進一步包含一或多個不同的摻雜區域、介電特徵（dielectric features）、多層互接（multilevel interconnects）以及其他類似的特徵（在隨後的製造步驟中形成）。在部分實施例中，積體電路製造公司128利用遮罩136製造出半導體晶圓138並形成本揭露描述的半導體結構或積體電路142。在部分實施例中，積體電路的製程包含根據積體電路設計佈局圖130執行的一或多個光刻曝光。
如前述，在部分實施例中，分離式PP/NN單元結構20包含一或多個擴散區上懸金屬接點與氧化物擴散區22、24、26和28其中之一或多個氧化物擴散區電性絕緣，以使單元中容納更多邏輯閘或功能電路。下面參考圖式進一步描述分離式PP/NN單元結構20和/或PPNN單元結構40。
第5圖為根據本揭露部分實施例繪示包含兩個絕緣區202、204的分離式PP/NN單元結構200的示意圖；第6圖為根據本揭露部分實施例繪示分離式PP/NN單元結構200不同連接態樣的示意圖。分離式PP/NN單元結構200具有長度L1和寬度W1，且其目的為增加積體電路的邏輯密度。在部分實施例中，分離式PP/NN單元結構200與第1圖的分離式PP/NN單元結構20相似。
第5圖為根據本揭露部分實施例繪示分離式PP/NN單元結構200以及兩個絕緣區202、204的的示意圖。分離式PP/NN單元結構200包含向第一方向延伸之四個氧化物擴散區206、208、210和212以及向與該第一方向相交之第二方向延伸之三個閘極接點214、216和218。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點214、216和218是以多晶矽構成。在部分實施例中，氧化物擴散區206、208、210和212包含兩個p型氧化物擴散區（p-type oxide diffusion area）206、208以及兩個n型氧化物擴散區（n-type oxide diffusion area）210、212。在部分實施例中，分離式PP/NN單元結構20包含氧化物擴散區206、208、210和212的數量可以大於或小於四個。在部分實施例中，分離式PP/NN單元結構20包含閘極接點214、216和218的數量可以大於或小於三個。
分離式PP/NN單元結構200包含向一第二方向延伸之三個擴散區上金屬（metal over diffusion， MD）接點220、222、224和226。分離式PP/NN單元結構200亦包含金屬切斷（cut MD，CMD）區228、230、232和234。金屬切斷區230位於擴散區上金屬接點220和222之間以切分擴散區上金屬接點220和222，金屬切斷區232位於擴散區上金屬接點222和224之間以切分擴散區上金屬接點222和224。金屬切斷區228和234則分別位於分離式PP/NN單元結構200上相對的兩端，以分別於其中一端切斷擴散區上金屬接點220和226，以及於另一端切斷擴散區上金屬接點224和226。
擴散區上金屬接點220、222、224和226電性連接氧化物擴散區206、208、210和212中至少一者。擴散區上金屬接點220電性連接氧化物擴散區206，擴散區上金屬接點224電性連接氧化物擴散區212。擴散區上金屬接點222分別電性連接氧化物擴散區208和210，並且使氧化物擴散區208電性連接氧化物擴散區210。擴散區上金屬接點226分別電性連接氧化物擴散區206和212，並且使氧化物擴散區206電性連接氧化物擴散區212。
擴散區上金屬接點226和氧化物擴散區208之間設有一絕緣區202，該絕緣區設有一絕緣子使擴散區上金屬接點226電性絕緣氧化物擴散區208，以及擴散區上金屬接點226和氧化物擴散區210之間設有一絕緣區204，該絕緣區設有一絕緣子使擴散區上金屬接點226與氧化物擴散區210電性絕緣。在絕緣區202和204中，擴散區上金屬接點226被理解為一擴散區上懸金屬接點，以使分離式PP/NN單元結構200中容納更多邏輯閘或功能電路。
舉例而言，在分離式PP/NN單元結構200中，一第一組電晶體包含第一電晶體236以及第二電晶體238，第一電晶體236包含氧化物擴散區206，且氧化物擴散區206電性連接至第二電晶體238之氧化物擴散區212。此外，一第二組電晶體包含第三電晶體240以及第四電晶體242，第三電晶體240包含氧化物擴散區208，且氧化物擴散區208電性連接至第四電晶體242之氧化物擴散區210。第一至第四電晶體236、238、240和242之閘極彼此分離且該第一組電晶體236和238之間電性耦接、該第二組電晶體240和242之間電性耦接，以提供不同電路使用。在部分實施例中，分離式PP/NN單元結構200可用於平面式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構200可用於鰭式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構200可用於奈米片裝置。
第6圖為根據本揭露部分實施例繪示與氧化物擴散區258的不同連接250、252、254和256的示意圖。該些不同的連接250、252、254和256包含汲/源極連接（drain/source connection ）250、擴散區上懸金屬連接252、閘極連接254以及電源/參考點連接（power/reference connection）256。在部分實施例中，氧化物擴散區258係分離式PP/NN單元結構200中氧化物擴散區206、208、210和212其中之一。
汲/源極連接250包含擴散區上金屬接點260，擴散區上金屬接點260電性連接氧化物擴散區258以及擴散區上通孔（via over diffusion，VD）262。第一層金屬（layer metal）M0 264電性連接擴散區上通孔VD 262，以及與第二層金屬M1 268電性連接之金屬內連介層（metal interconnect layer ）V0 266。至於汲/源極連接250用以連接電晶體之汲極和/或源極。
擴散區上懸金屬連接252包含設於氧化物擴散區258上之絕緣子270，其用以使擴散區上金屬接點272與氧化物擴散區258絕緣。擴散區上金屬接點272電性連接至另一不同於氧化物擴散區258之氧化物擴散區和擴散區上通孔VD 274。第一層金屬M0 276電性連接擴散區上通孔VD 274，以及與第二層金屬M1 280電性連接之金屬內連介層V0 278。至於擴散區上懸金屬連接252使擴散區上金屬接點272與氧化物擴散區258絕緣。
閘極連接254包含電性連接至氧化物擴散區258以及閘極上通孔（via over gate）VG 284之多晶矽接點（poly gate）282。第一層金屬M0 286電性連接閘極上通孔VG 284，以及與第二層金屬M1 290電性連接之金屬內連介層V0 288。閘極連接254用以連接電晶體之閘極。
電源/參考點連接256包含通孔VB 292，其電性連接氧化物擴散區258和電源/參考點第一層金屬BM0 294；電源/參考點第一層金屬BM0 294電性連接金屬內連介層BV0 296；金屬內連介層BV0 296電性連接電源/參考點第二層金屬BM1 298。電源/參考點連接256用以連接氧化物擴散區258和一電源或一參考點，例如接地。
在部分實施例中，該些不同的連接250、252、254和256包含汲/源極連接250、擴散區上懸金屬連接252、閘極連接254以及電源/參考點連接256被用於第5圖中之分離式PP/NN單元結構200。在部分實施例中，該些不同的連接250、252、254和256包含汲/源極連接250、擴散區上懸金屬連接252、閘極連接254以及電源/參考點連接256被用於另一分離式PP/NN單元結構。又，在部分實施例中，分離式PP/NN單元結構200中之該第一組和第二組電晶體用以提供不同的電路使用，例如分離式PP/NN單元結構200中之兩個反相器。
第7圖為根據本揭露部分實施例繪示互補式金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）反相器300的示意圖。在部分實施例中，相似於分離式PP/NN單元結構200之一分離式PP/NN單元結構包含兩個反相器300，而相同尺寸之PPNN單元結構則僅能包含一個反相器300。
反相器300包含p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）電晶體302串聯n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）電晶體304。PMOS電晶體302的一汲/源區（drain/source region）電性連接電源Vdd，而PMOS電晶體302的另一汲/源區和NMOS電晶體304的一汲/源區一同電性連接反相器300的輸出ZN。NMOS電晶體304的另一汲/源區電性連接一參考點，例如接地。PMOS電晶體302之閘極和NMOS電晶體304之閘極電性耦接且接收輸入I。
第8圖為根據本揭露部分實施例繪示包含第一反相器312以及第二反相器314之分離式PP/NN單元結構310的示意圖。第一反相器312以及第二反相器314與第7圖中的反相器300相似。此外，分離式PP/NN單元結構310與分離式PP/NN單元結構200相似，因此在分離式PP/NN單元結構310的描述中使用了分離式PP/NN單元結構200描述中的標號來表示分離式PP/NN單元結構310中的相似元件。另外，分離式PP/NN單元結構310中包含第一反相器312以及第二反相器314的複數個連接，該些連接包含沿著閘極接點216且彼此分離的複數個閘極連接。
第一反相器312包含第一電晶體236以及第二電晶體238。在本實施例中，第一電晶體236為一PMOS電晶體，第二電晶體238為一NMOS電晶體。第一反相器312中，第一電晶體236之p型氧化物擴散區206的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 316。p型氧化物擴散區206的另一側電性連接擴散區上金屬接點226，擴散區上金屬接點226並電性連接第二電晶體238之n型氧化物擴散區212之一側。擴散區上懸金屬接點226和氧化物擴散區208之間設有一具有絕緣子之絕緣區202，使擴散區上懸金屬接點226與氧化物擴散區208絕緣；另擴散區上懸金屬接點226和氧化物擴散區210之間設有一具有絕緣子之絕緣區204，使擴散區上懸金屬接點226與氧化物擴散區210絕緣。n型氧化物擴散區212之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 318。第一電晶體236之閘極和第二電晶體238之閘極通過複數個閘極連接電性耦接於輸入I1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點320、閘極上通孔VG 322、第一層金屬M0 324、金屬內連介層V0 326以及第二層金屬M1 328。第一反相器312的輸出ZN1，設於第一電晶體236和第二電晶體238之間，包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點226，擴散區上金屬接點226電性連接擴散區上通孔VD 330、第一層金屬M0和/或金屬內連介層V0 332以及第二層金屬M1 334。
第二反相器314包含第三電晶體240以及第四電晶體242。在本實施例中，第三電晶體240為一PMOS電晶體，第四電晶體242為一NMOS電晶體。第二反相器314中，第三電晶體240之p型氧化物擴散區208的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 336。p型氧化物擴散區208的另一側電性連接擴散區上金屬接點222，擴散區上金屬接點222並電性連接第四電晶體242之n型氧化物擴散區210之一側。n型氧化物擴散區210之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 338。第三電晶體240之閘極和第四電晶體242之閘極通過複數個閘極連接電性耦接於輸入I2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點340、閘極上通孔VG 342、第一層金屬M0 344、金屬內連介層V0 346以及第二層金屬M1 348。第二反相器314的輸出ZN2，設於第三電晶體240和第四電晶體242之間，包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點222，擴散區上金屬接點222電性連接擴散區上通孔VD 350、第一層金屬M0和/或金屬內連介層V0 352以及第二層金屬M1 354。
第9圖為根據本揭露部分實施例繪示分離式PP/NN單元結構310直接鄰接於PPNN單元結構360之示意圖。分離式PP/NN單元結構310具有和PPNN單元結構360相同的單元尺寸。分離式PP/NN單元結構310具有和PPNN單元結構360相同的長度L2和寬度W2。此外，分離式PP/NN單元結構310包含兩個反相器312和314，而PPNN單元結構360僅包含一個反相器，使得利用分離式PP/NN單元結構310增加了積體電路的邏輯密度。
PPNN單元結構360包含兩個向一第一方向延伸之氧化物擴散區362和364，以及三個向與該第一方向相交之一第二方向延伸之閘極接點366、368和370。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點366、368和370是以多晶矽構成。在部分實施例中，該兩個氧化物擴散區362和364包含一個p型氧化物擴散區362以及一個n型氧化物擴散區364。在部分實施例中，閘極接點366與分離式PP/NN單元結構310之閘極接點218共用接點。在部分實施例中，閘極接點366和218為虛設閘極接點。
PPNN單元結構360包含向該第二方向延伸之擴散區上金屬接點372、374和376。PPNN單元結構360亦包含金屬切斷區378、380和382。金屬切斷區380位於擴散區上金屬接點372和374之間以分離擴散區上金屬接點372和374。金屬切斷區378和382則分別位於PPNN單元結構360上相對的兩端，以分別於其中一端切斷擴散區上金屬接點372和376，以及於另一端切斷擴散區上金屬接點374和376。
擴散區上金屬接點372、374和376電性連接氧化物擴散區362和364其中之一或多個氧化物擴散區。擴散區上金屬接點372電性連接氧化物擴散區362；擴散區上金屬接點374電性連接氧化物擴散區364；擴散區上金屬接點376分別電性連接氧化物擴散區362和364，並且使氧化物擴散區362電性連接氧化物擴散區364。
PPNN單元結構360包含第一電晶體384，第一電晶體384包含氧化物擴散區362，氧化物擴散區362透過擴散區上金屬接點376電性連接第二電晶體386之氧化物擴散區364。閘極接點368係第一電晶體384和第二電晶體386之閘極接點。在部分實施例中，PPNN單元結構360可用於平面式場效電晶體裝置。在部分實施例中，PPNN單元結構360可用於鰭式場效電晶體裝置。在部分實施例中，PPNN單元結構360可用於奈米片裝置。
PPNN單元結構360包含相似於第7圖中反相器300之一反相器。該反相器包含第一電晶體384以及第二電晶體386。在本實施例中，第一電晶體384為一PMOS電晶體；第二電晶體386為一NMOS電晶體。該反相器中， p型氧化物擴散區362的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 388。p型氧化物擴散區362的另一側電性連接擴散區上金屬接點376，擴散區上金屬接點376並電性連接第二電晶體386之n型氧化物擴散區364之一側。n型氧化物擴散區364之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 390。第一電晶體384之閘極和第二電晶體386之閘極通過複數個閘極連接電性耦接於輸入I，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點368、閘極上通孔VG 391、第一層金屬M0 392、金屬內連介層V0 393以及第二層金屬M1 394。該反相器的輸出ZN，設於第一電晶體384和第二電晶體386之間，包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點374，擴散區上金屬接點374電性連接擴散區上通孔VD 396、第一層金屬M0和/或金屬內連介層V0 397以及第二層金屬M1 398。
PPNN單元結構360具有和分離式PP/NN單元結構310相同的單元尺寸，其中閘極接點366與分離式PP/NN單元結構310之閘極接點218共用，使分離式PP/NN單元結構310直接鄰接於PPNN單元結構360而分離式PP/NN單元結構310和PPNN單元結構360之間未設有間隔物。此增加積體電路的邏輯密度。此外，分離式PP/NN單元結構310包含兩個反相器312和314，而PPNN單元結構360僅包含一個反相器，此使積體電路的邏輯密度增加。
第10圖為根據本揭露部分實施例繪示雙輸入反及閘400的示意圖。雙輸入反及閘400接收輸入A1和A2並提供反及功能至輸出ZN。在部分實施例中，一分離式PP/NN單元結構包含兩個雙輸入反及閘400，而一PPNN 單元結構僅包含一個雙輸入反及閘400。
雙輸入反及閘400包含兩個PMOS電晶體402和404且彼此並聯；以及兩個NMOS電晶體406和408且彼此串聯。並聯的兩個PMOS電晶體402和404在輸出ZN處和串聯的兩個NMOS電晶體406和408串聯。
PMOS電晶體402的一汲/源區和PMOS電晶體404的一汲/源區電性連接至電源Vdd。PMOS電晶體402的另一汲/源區和PMOS電晶體404的另一汲/源區電性連接至輸出ZN和NMOS電晶體406的一汲/源區。NMOS電晶體406的另一汲/源區電性連接NMOS電晶體408的一汲/源區。又，NMOS電晶體408的另一汲/源區電性連接參考點，例如接地。PMOS電晶體402的閘極電性連接NMOS電晶體406的閘極，並配置為接收輸入A1；PMOS電晶體404的閘極電性連接NMOS電晶體408的閘極，並配置為接收輸入A2。
第11圖為根據本揭露部分實施例包含第一雙輸入反及閘412以及第二雙輸入反及閘414之分離式PP/NN單元結構410的示意圖。第一雙輸入反及閘412和第二雙輸入反及閘414分別相似於第10圖中之雙輸入反及閘400。
分離式PP/NN單元結構410包含四個向一第一方向延伸之氧化物擴散區416、418、420和422，以及四個向與該第一方向相交之一第二方向延伸之閘極接點424、426、428和430。氧化物擴散區416、418、420和422包含兩個p型氧化物擴散區416和418以及兩個n型氧化物擴散區420和422。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點424、426、428和430是以多晶矽構成。
分離式PP/NN單元結構410包含向該第二方向延伸之擴散區上金屬接點432、434、436、438、440、442和444。分離式PP/NN單元結構410亦包含金屬切斷區446、448、450、452和454。金屬切斷區448位於擴散區上金屬接點434和436之間以分離擴散區上金屬接點434和436；金屬切斷區450位於擴散區上金屬接點436和438之間以分離擴散區上金屬接點436和438；金屬切斷區452位於擴散區上金屬接點438和440之間以分離擴散區上金屬接點438和440；金屬切斷區452還位於擴散區上金屬接點442和444之間以分離擴散區上金屬接點442和444。金屬切斷區446和454則分別位於分離式PP/NN單元結構410上相對的兩端，以分別於其中一端切斷擴散區上金屬接點432、434和436，以及於另一端切斷擴散區上金屬接點432、440和444。
擴散區上金屬接點432、434、436、438、440、442和444電性連接至氧化物擴散區416、418、420和422其中之一或多個氧化物擴散區。擴散區上金屬接點434電性連接氧化物擴散區416；擴散區上金屬接點436電性連接氧化物擴散區418；擴散區上金屬接點438電性連接氧化物擴散區420；擴散區上金屬接點440電性連接氧化物擴散區422；以及擴散區上金屬接點444電性連接氧化物擴散區422。擴散區上金屬接點442分別電性連接氧化物擴散區416、418和420，使氧化物擴散區416、418和420於擴散區上金屬接點442彼此電性連接。
擴散區上金屬接點432分別電性連接氧化物擴散區416、418和422，使氧化物擴散區416、418和422於擴散區上金屬接點432彼此電性連接。絕緣區456包含一絕緣子，位於擴散區上金屬接點432和氧化物擴散區420之間，使擴散區上金屬接點432與氧化物擴散區420電性絕緣。在絕緣區456中，擴散區上金屬接點432被理解為一擴散區上懸金屬接點，以使分離式PP/NN單元結構410中容納更多邏輯閘或功能電路。
在部分實施例中，分離式PP/NN單元結構410可用於平面式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構410可用於鰭式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構410可用於奈米片裝置。
第一雙輸入反及閘412包含第一PMOS電晶體458、第二PMOS電晶體460、第一NMOS電晶體462、第二NMOS電晶體464。第一雙輸入反及閘412中，第一PMOS電晶體458之p型氧化物擴散區416的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 466。此外，第二PMOS電晶體460之p型氧化物擴散區418的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 468。第一PMOS電晶體458之p型氧化物擴散區416的另一側和第二PMOS電晶體460之p型氧化物擴散區418的另一側電性連接擴散區上金屬接點432，擴散區上金屬接點432並電性連接第一NMOS電晶體462之n型氧化物擴散區422之一側。絕緣區456包含一絕緣子，位於擴散區上懸金屬接點432和氧化物擴散區420之間，使擴散區上懸金屬接點432與氧化物擴散區420電性絕緣。第一NMOS電晶體462之n型氧化物擴散區422之另一側電性連接第二NMOS電晶體464之n型氧化物擴散區422之一側。第二NMOS電晶體464之n型氧化物擴散區422之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 470。
第一PMOS電晶體458之閘極和第一NMOS電晶體462之閘極通過複數個閘極連接電性耦接於輸入A1_1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點472、閘極上通孔VG 474、第一層金屬M0 476、金屬內連介層V0 478以及第二層金屬M1 480。第二PMOS電晶體460之閘極和第二NMOS電晶體464之閘極通過複數個閘極連接電性耦接於輸入A2_1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點482、閘極上通孔VG 484、第一層金屬M0 486、金屬內連介層V0 488以及第二層金屬M1 490。第一雙輸入反及閘412的輸出ZN1包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點432，擴散區上金屬接點374電性連接擴散區上通孔VD 492、第一層金屬M0和/或金屬內連介層V0 494以及第二層金屬M1 496。
第二雙輸入反及閘414包含第一PMOS電晶體500、第二PMOS電晶體502、第一NMOS電晶體504以及第二NMOS電晶體506。第二雙輸入反及閘414中，第一PMOS電晶體500之p型氧化物擴散區418的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 468。此外，第二PMOS電晶體502之p型氧化物擴散區416的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 468。第一PMOS電晶體500之p型氧化物擴散區418的另一側和第二PMOS電晶體502之p型氧化物擴散區416的另一側電性連接擴散區上金屬接點442，擴散區上金屬接點442並電性連接第一NMOS電晶體504之n型氧化物擴散區420之一側。第一NMOS電晶體504之n型氧化物擴散區420之另一側電性連接第二NMOS電晶體506之n型氧化物擴散區420之一側。第二NMOS電晶體506之n型氧化物擴散區420之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 508。
第一PMOS電晶體500之閘極和第一NMOS電晶體504之閘極通過複數個閘極連接電性耦接於輸入A1_2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點510、閘極上通孔VG 512、第一層金屬M0 514、金屬內連介層V0 516以及第二層金屬M1 518。第二PMOS電晶體502之閘極和第二NMOS電晶體506之閘極通過複數個閘極連接電性耦接於輸入A2_2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽接點520、閘極上通孔VG 522、第一層金屬M0 524、金屬內連介層V0 526以及第二層金屬M1 528。第二雙輸入反及閘414的輸出ZN2包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點442，擴散區上金屬接點442電性連接擴散區上通孔VD 530以及第二層金屬M1 532。
第12圖為根據本揭露部分實施例繪示分離式PP/NN單元結構410直接鄰接於PPNN單元結構534的示意圖。分離式PP/NN單元結構410具有和PPNN單元結構534相同的單位尺寸。分離式PP/NN單元結構410具有和PPNN單元結構534相同的長L3和寬W3。此外，分離式PP/NN單元結構410包含兩個雙輸入反及閘412和414，而PPNN單元結構534僅包含一個雙輸入反及閘，使得利用分離式PP/NN單元結構410增加了積體電路的邏輯密度。
PPNN單元結構534包含兩個向一第一方向延伸之氧化物擴散區536和538，以及四個向與該第一方向相交之一第二方向之閘極接點540、542、544和546。兩個氧化物擴散區536和538包含p型氧化物擴散區536和n型氧化物擴散區538。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點540、542、544和546是以多晶矽構成。在部分實施例中，閘極接點540與分離式PP/NN單元結構410之閘極接點430共用。在部分實施例中，閘極接點540和430為虛設閘極接點。
PPNN 單元結構534包含向該第二方向延伸之擴散區上金屬接點548、550、552、554和556。PPNN 單元結構534亦包含金屬切斷區558、560和562。金屬切斷區560位於擴散區上金屬接點548和550之間以分離擴散區上金屬接點548和550；金屬切斷區560還位於擴散區上金屬接點552和554之間以分離擴散區上金屬接點552和554。金屬切斷區558和562則分別位於PPNN 單元結構534上相對的兩端，以分別於其中一端切斷擴散區上金屬接點548、552和556，以及於另一端切斷擴散區上金屬接點550、554和556。
擴散區上金屬接點548、550、552、554和556電性連接至氧化物擴散區536和538其中之一或多個氧化物擴散區。擴散區上金屬接點548和552分別電性連接至氧化物擴散區536；擴散區上金屬接點550和554分別電性連接至氧化物擴散區538。擴散區上金屬接點556分別電性連接氧化物擴散區536和538，使氧化物擴散區536和538於擴散區上金屬接點556彼此電性連接。
PPNN 單元結構534的該雙輸入反及閘包含第一PMOS電晶體564、第二PMOS電晶體566、第一NMOS電晶體568、第二NMOS電晶體570。第一PMOS電晶體564和第二PMOS電晶體566之p型氧化物擴散區536的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 572。第一PMOS電晶體564之p型氧化物擴散區536的另一側通過擴散區上通孔VD 574、第一層金屬M0 576以及一汲/源極連接電性連接第二PMOS電晶體566之p型氧化物擴散區536的另一側，該汲/源極連接例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點556，擴散區上金屬接點556電性連接擴散區上通孔VD 578、第一層金屬M0 576、金屬內連介層V0 580以及位於該雙輸入反及閘輸出ZN的第二層金屬M1 582。擴散區上金屬接點556進一步電性連接第一NMOS電晶體568之n型氧化物擴散區538之一側。第一NMOS電晶體568之n型氧化物擴散區538之另一側電性連接第二NMOS電晶體570之n型氧化物擴散區538之一側。第二NMOS電晶體570之n型氧化物擴散區538之另一側通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 584。
第一PMOS電晶體564之閘極和第一NMOS電晶體568之閘極通過一閘極連接電性耦接於輸入A1，該些閘極連接例如閘極連接254（如第6圖所示），包含閘極接點544、閘極上通孔VG 586、第一層金屬M0和/或金屬內連介層V0 588以及第二層金屬M1 590。第二PMOS電晶體566之閘極和第二NMOS電晶體570之閘極通過一閘極連接電性耦接於輸入A2，該些閘極連接例如閘極連接254（如第6圖所示），包含閘極接點542、閘極上通孔VG 592、第一層金屬M0 594、金屬內連介層V0 596以及第二層金屬M1 598。
分離式PP/NN單元結構410具有和PPNN單元結構534相同的單元尺寸，其中閘極接點540與分離式PP/NN單元結構410之閘極接點430共用，使分離式PP/NN單元結構410直接鄰接於PPNN單元結構534而分離式PP/NN單元結構410和PPNN單元結構534之間未設有間隔物，增加了積體電路的邏輯密度。此外，分離式PP/NN單元結構410包含兩個雙輸入反及閘412和414，而PPNN單元結構534僅包含一個雙輸入反及閘，此使積體電路的邏輯密度增加。
第13圖為根據本揭露部分實施例繪示可以分離式PP/NN單元結構實作之AOI功能電路600的示意圖。AOI功能電路600包含第一雙輸入及閘（2-input And gates）602和第二雙輸入及閘604，且第一雙輸入及閘602和第二雙輸入及閘604電性連接雙輸入反或閘606。這類AOI功能電路600也被稱為AOI22。第一雙輸入及閘602接收輸入A1和A2並提供一輸出至雙輸入反或閘606作為一輸入。第二雙輸入及閘604接收輸入B1和B2並提供一輸出至雙輸入反或閘606作為另一輸入。雙輸入反或閘606則提供輸出ZN。
第14圖為根據本揭露部分實施例繪示AOI功能電路600的真值表608示意圖。若及閘602和604分別接收至少一個0輸入值，則輸出ZN為1；若及閘602和604其中之一或兩者接收到兩個1輸入值，則輸出ZN為0。
第15圖為根據本揭露部分實施例繪示可以分離式PP/NN單元結構實作之AOI22功能電路610的示意圖。AOI22功能電路610接收第一組輸入A1、A2以及第二組輸入B1、B2，並提供輸出ZN。在部分實施例中，一PPNN單元結構僅包含一個AOI22功能電路，而一分離式PP/NN單元結構則包含兩個AOI22功能電路，且其尺寸為該PPNN單元結構的120%。
AOI22功能電路610包含四個PMOS電晶體612、614、616和618，其中PMOS電晶體612和614彼此並聯，PMOS電晶體616和618亦彼此並聯。AOI22功能電路610進一步包含四個NMOS電晶體620、622、624和626，其中NMOS電晶體620和622彼此串聯，NMOS電晶體624和626亦彼此串聯。並聯的PMOS電晶體612和614和並聯的PMOS電晶體616和618串聯於輸出ZN，並且分別電性連接串聯的NMOS電晶體620和622以及串聯的NMOS電晶體624和626。
PMOS電晶體612的一汲/源區和PMOS電晶體614的一汲/源區電性連接電源Vdd。PMOS電晶體612的另一汲/源區電性連接PMOS電晶體614的另一汲/源區、PMOS電晶體616的一汲/源區以及PMOS電晶體618的一汲/源區。PMOS電晶體616的另一汲/源區電性連接PMOS電晶體618的另一汲/源區、輸出ZN、NMOS電晶體620的一汲/源區以及NMOS電晶體624的一汲/源區。NMOS電晶體620的另一汲/源區電性連接NMOS電晶體622的一汲/源區。同樣地，NMOS電晶體624的另一汲/源區電性連接NMOS電晶體626的一汲/源區。NMOS電晶體622的另一汲/源區和NMOS電晶體626的另一汲/源區則電性連接參考點Vss，例如接地。
NMOS電晶體620之閘極電性連接PMOS電晶體614之閘極，並用以接收輸入B1。NMOS電晶體622之閘極電性連接PMOS電晶體612之閘極，並用以接收輸入B2。NMOS電晶體624之閘極電性連接PMOS電晶體618之閘極，並用以接收輸入A1。NMOS電晶體626之閘極電性連接PMOS電晶體616之閘極，並用以接收輸入A2。
第16圖為根據本揭露部分實施例繪示包含第一AOI功能電路632以及第二AOI功能電路634之分離式PP/NN單元結構630的示意圖。第一AOI功能電路632和第二AOI功能電路634分別相似於第15圖中之AOI功能電路600。
分離式PP/NN單元結構630包含四個向一第一方向延伸之氧化物擴散區636、638、640和642，以及七個向與該第一方向相交之一第二方向延伸之閘極接點644、646、648、650、652、654和656。氧化物擴散區636、638、640和642包含兩個p型氧化物擴散區636和638以及兩個n型氧化物擴散區640和642。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點644、646、648、650、652、654和656是以多晶矽構成。
分離式PP/NN單元結構630包含向該第二方向延伸之擴散區上金屬接點658、660、662、664、666、668、670、672、674、676、678、680、682和684。分離式PP/NN單元結構630亦包含金屬切斷區686、688、690、692、694和696。金屬切斷區688位於擴散區上金屬接點666和668之間以分離擴散區上金屬接點666和668；金屬切斷區688還位於擴散區上金屬接點672和674之間以分離擴散區上金屬接點672和674。金屬切斷區690位於擴散區上金屬接點660和662之間以分離擴散區上金屬接點660和662；金屬切斷區692位於擴散區上金屬接點678和680之間以分離擴散區上金屬接點678和680。金屬切斷區694位於擴散區上金屬接點662和664之間以分離擴散區上金屬接點662和664；金屬切斷區694還位於擴散區上金屬接點668和670之間以分離擴散區上金屬接點668和670；金屬切斷區694還位於擴散區上金屬接點674和676之間以分離擴散區上金屬接點674和676；金屬切斷區694還位於擴散區上金屬接點680和682之間以分離擴散區上金屬接點680和682。金屬切斷區686和696則分別位於分離式PP/NN單元結構630上相對的兩端，以分別於其中一端切斷擴散區上金屬接點658、660、666、672、678和684，以及於另一端切斷擴散區上金屬接點658、664、670、676、682和684。
擴散區上金屬接點658、660、662、664、666、668、670、672、674、676、678、680、682和684電性連接至氧化物擴散區636、638、640和642其中之一或多個氧化物擴散區。擴散區上金屬接點658分別電性連接氧化物擴散區636、638、640和642，使氧化物擴散區636、638、640和642於擴散區上金屬接點658彼此電性連接。相同地，擴散區上金屬接點684分別電性連接氧化物擴散區636、638、640和642，使氧化物擴散區636、638、640和642於擴散區上金屬接點684彼此電性連接。擴散區上金屬接點660電性連接氧化物擴散區636和638，使氧化物擴散區636和638於擴散區上金屬接點660彼此電性連接；以及擴散區上金屬接點678電性連接氧化物擴散區636和638，使氧化物擴散區636和638於擴散區上金屬接點678彼此電性連接。擴散區上金屬接點662電性連接至氧化物擴散區640；擴散區上金屬接點664電性連接至氧化物擴散區642；擴散區上金屬接點680電性連接至氧化物擴散區640；以及擴散區上金屬接點682電性連接至氧化物擴散區642。相同地，擴散區上金屬接點666電性連接至氧化物擴散區636；擴散區上金屬接點670電性連接至氧化物擴散區642；擴散區上金屬接點672電性連接至氧化物擴散區636；以及擴散區上金屬接點676電性連接至氧化物擴散區642。此外，擴散區上金屬接點668電性連接氧化物擴散區638和640，使氧化物擴散區638和640於擴散區上金屬接點668彼此電性連接；以及擴散區上金屬接點674電性連接氧化物擴散區638和640，使氧化物擴散區638和640於擴散區上金屬接點674彼此電性連接。
在部分實施例中，分離式PP/NN單元結構630可用於平面式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構630可用於鰭式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構630可用於奈米片裝置。
第17圖為根據本揭露部分實施例繪示用於第一AOI22功能電路632和第二AOI22功能電路634之分離式PP/NN單元結構630之接線的示意圖。第17圖中的分離式PP/NN單元結構630和第16圖中的分離式PP/NN單元結構630相同，並包含相同的氧化物擴散區636、638、640和642，相同的閘極接點644、646、648、650、652、654和656，相同的擴散區上金屬接點658、660、662、664、666、668、670、672、674、676、678、680、682和684，以及相同的金屬切斷區686、688、690、692、694和696。然而為使清楚明瞭，第16圖中的標號可能將不重複於第17圖中提及。
第一AOI22功能電路632包含第一PMOS電晶體700、第二PMOS電晶體702、第三PMOS電晶體704、第四PMOS電晶體706、第一NMOS電晶體708、第二NMOS電晶體710、第三NMOS電晶體712以及第四NMOS電晶體714。第一AOI22功能電路632中，第一PMOS電晶體700之p型氧化物擴散區636的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 716。相同地，第二PMOS電晶體702之p型氧化物擴散區638的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 718。第一PMOS電晶體700之p型氧化物擴散區636的另一側和第二PMOS電晶體702之p型氧化物擴散區638的另一側電性連接擴散區上金屬接點660，擴散區上金屬接點660則電性連接第三PMOS電晶體704之p型氧化物擴散區636的一側和第四PMOS電晶體706之p型氧化物擴散區638的一側。第三PMOS電晶體704之p型氧化物擴散區636的另一側和第四PMOS電晶體706之p型氧化物擴散區638的另一側於輸出ZN電性連接擴散區上金屬接點658，擴散區上金屬接點658亦連接第一NMOS電晶體708之n型氧化物擴散區640的一側和第二NMOS電晶體710之n型氧化物擴散區642的一側。第一NMOS電晶體708之n型氧化物擴散區640的另一側電性連接第三NMOS電晶體712之n型氧化物擴散區640的一側，而第三NMOS電晶體712之n型氧化物擴散區640的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 720。第二NMOS電晶體710之n型氧化物擴散區642的另一側電性連接第四NMOS電晶體714之n型氧化物擴散區642的一側，而第四NMOS電晶體714之n型氧化物擴散區642的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 722。
第一PMOS電晶體700之閘極和第一NMOS電晶體708之閘極通過複數個閘極連接電性耦接於輸入B1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點648、閘極上通孔VG 724、第一層金屬M0 726、金屬內連介層V0 728、第二層金屬M1 730連接至另一金屬內連介層V0 732、第一層金屬M0 734、閘極上通孔VG 736以及多晶矽閘極接點646。第二PMOS電晶體702之閘極和第三NMOS電晶體712之閘極通過複數個閘極連接電性耦接於輸入B2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點648、閘極上通孔VG 738、第一層金屬M0 740、金屬內連介層V0 742以及第二層金屬M1 744。
第三PMOS電晶體704之閘極和第二NMOS電晶體710之閘極通過閘極連接746和748電性耦接於輸入A1，閘極連接746和748例如閘極連接254（如第6圖所示），包含一多晶矽閘極接點、一閘極上通孔VG、一第一層金屬M0和/或金屬內連介層V0（前列元件未標號以使清楚明瞭）以及第二層金屬M1 750。第四PMOS電晶體706之閘極和第四NMOS電晶體714之閘極通過複數個閘極連接電性耦接於輸入A2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點646、閘極上通孔VG 752、第一層金屬M0 754、金屬內連介層V0 756以及第二層金屬M1 758並連接另一金屬內連介層V0、另一第一層金屬M0（前列元件未標號以使清楚明瞭）、閘極上通孔VG 760以及多晶矽閘極接點648。
第一AOI22功能電路632的輸出ZN包含汲/源極連接762，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點658，擴散區上金屬接點658電性連接一擴散區上通孔VD、一第一層金屬M0和/或一金屬內連介層V0以及一第二層金屬M1（前列元件未標號以使清楚明瞭）。
第二AOI22功能電路634包含第一PMOS電晶體770、第二PMOS電晶體772、第三PMOS電晶體774、第四PMOS電晶體776、第一NMOS電晶體778、第二NMOS電晶體780、第三NMOS電晶體782以及第四NMOS電晶體784。第二AOI22功能電路634中，第一PMOS電晶體770之p型氧化物擴散區636的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 786。相同地，第二PMOS電晶體772之p型氧化物擴散區638的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 788。第一PMOS電晶體770之p型氧化物擴散區636的另一側和第二PMOS電晶體772之p型氧化物擴散區638的另一側電性連接擴散區上金屬接點678，擴散區上金屬接點678則電性連接第三PMOS電晶體774之p型氧化物擴散區636的一側和第四PMOS電晶體776之p型氧化物擴散區638的一側。第三PMOS電晶體774之p型氧化物擴散區636的另一側和第四PMOS電晶體776之p型氧化物擴散區638的另一側於輸出ZN電性連接擴散區上金屬接點684，擴散區上金屬接點684亦連接第一NMOS電晶體778之n型氧化物擴散區640的一側和第二NMOS電晶體780之n型氧化物擴散區642的一側。第一NMOS電晶體778之n型氧化物擴散區640的另一側電性連接第三NMOS電晶體782之n型氧化物擴散區640的一側，而第三NMOS電晶體782之n型氧化物擴散區640的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 790。第二NMOS電晶體780之n型氧化物擴散區642的另一側電性連接第四NMOS電晶體784之n型氧化物擴散區642的一側，而第四NMOS電晶體784之n型氧化物擴散區642的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 792。
第一PMOS電晶體770之閘極和第一NMOS電晶體778之閘極通過複數個閘極連接電性耦接於輸入B1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點652、閘極上通孔VG 794、第一層金屬M0 796、金屬內連介層V0 798、第二層金屬M1 800並連接另一金屬內連介層V0 802、第一層金屬M0 804、閘極上通孔VG 806以及多晶矽閘極接點654。第二PMOS電晶體772之閘極和第三NMOS電晶體782之閘極通過複數個閘極連接電性耦接於輸入B2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點652、閘極上通孔VG 808、第一層金屬M0 810、金屬內連介層V0 812以及第二層金屬M1 814。
第三PMOS電晶體774之閘極和第二NMOS電晶體780之閘極通過閘極連接816和818電性耦接於輸入A1，閘極連接816和818之結構像是閘極連接254（如第6圖所示），包含一多晶矽閘極接點、一閘極上通孔VG、一第一層金屬M0和/或金屬內連介層V0（前列元件未標號以使清楚明瞭）以及第二層金屬M1 820。第四PMOS電晶體776之閘極和第四NMOS電晶體784之閘極通過複數個閘極連接電性耦接於輸入A2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點654、閘極上通孔VG 822、第一層金屬M0 824、金屬內連介層V0 826以及第二層金屬M1 828並連接另一金屬內連介層V0、另一第一層金屬M0（前列元件未標號以使清楚明瞭）、閘極上通孔VG 830以及多晶矽閘極接點652。
第二AOI22功能電路634的輸出ZN包含汲/源極連接832，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點684，擴散區上金屬接點684電性連接一擴散區上通孔VD、一第一層金屬M0和/或一金屬內連介層V0以及一第二層金屬M1（前列元件未標號以使清楚明瞭）。
第18圖為根據本揭露部分實施例繪示分離式PP/NN單元結構630直接鄰接於PPNN單元結構836的示意圖。分離式PP/NN單元結構630之單元尺寸為PPNN單元結構836之單元尺寸的120%。分離式PP/NN單元結構630具有長L4和寬W4，而PPNN單元結構836則具有長L5和寬W4。此外，分離式PP/NN單元結構630包含兩個AOI22功能電路632和634，而PPNN單元結構836僅包含一個AOI22功能電路，使得利用分離式PP/NN單元結構630增加了積體電路的邏輯密度。
PPNN單元結構836包含兩個向一第一方向延伸之氧化物擴散區838和840以及六個向與該第一方向相交之一第二方向之閘極接點842、844、846、848、850和852。兩個氧化物擴散區838和840包含p型氧化物擴散區838和n型氧化物擴散區840。在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，閘極接點842、844、846、848、850和852是以多晶矽構成。在部分實施例中，閘極接點842與分離式PP/NN單元結構630之閘極接點656共用。在部分實施例中，閘極接點842和656為虛設閘極接點。
PPNN 單元結構836包含向該第二方向延伸之擴散區上金屬接點854、856、858、860、862、864、866、868、870、872、874、876、878和880。PPNN 單元結構836亦包含金屬切斷區882、884、886和888。金屬切斷區884位於擴散區上金屬接點854和856之間以分離擴散區上金屬接點854和856；金屬切斷區884還位於擴散區上金屬接點858和860之間以分離擴散區上金屬接點858和860；金屬切斷區884還位於擴散區上金屬接點864和866之間以分離擴散區上金屬接點864和866；金屬切斷區884還位於擴散區上金屬接點870和872之間以分離擴散區上金屬接點870和872；以及金屬切斷區884還位於擴散區上金屬接點876和878之間以分離擴散區上金屬接點876和878。金屬切斷區886位於擴散區上金屬接點860和862之間以分離擴散區上金屬接點860和862；金屬切斷區886還位於擴散區上金屬接點866和868之間以分離擴散區上金屬接點866和868；金屬切斷區886還位於擴散區上金屬接點872和874之間以分離擴散區上金屬接點872和874；以及金屬切斷區886還位於擴散區上金屬接點878和880之間以分離擴散區上金屬接點878和880。金屬切斷區882和888則分別位於PPNN單元結構836上相對的兩端，以分別於其中一端切斷擴散區上金屬接點854、858、864、870和876，以及於另一端切斷擴散區上金屬接點856、862、868、874和880。
擴散區上金屬接點854、856、858、860、862、864、866、868、870、872、874、876、878和880電性連接至氧化物擴散區838和840其中之一或多個氧化物擴散區。擴散區上金屬接點854、858、864、870和876分別電性連接至氧化物擴散區838；擴散區上金屬接點856、860、862、866、868、872、874、878和880分別電性連接至氧化物擴散區840。
第19圖為根據本揭露部分實施例繪示用於該AOI22功能電路之PPNN單元結構836之接線的示意圖。第19圖中的PPNN單元結構836和第18圖中的PPNN單元結構836相同，並包含相同的氧化物擴散區838和840，相同的閘極接點842、844、846、848、850和852，相同的擴散區上金屬接點854、856、858、860、862、864、866、868、870、872、874、876、878和880，以及相同的金屬切斷區882、884、886和888。然而為使清楚明瞭，第18圖中的標號可能將不重複於第19圖中提及。
該AOI22功能電路包含第一PMOS電晶體890、第二PMOS電晶體892、第三PMOS電晶體894、第四PMOS電晶體896、第一NMOS電晶體898、第二NMOS電晶體900、第三NMOS電晶體902以及第四NMOS電晶體904。在該AOI22功能電路中，第一PMOS電晶體890之p型氧化物擴散區838的一側和第二PMOS電晶體892之p型氧化物擴散區838的一側通過一電源/參考點連接電性連接電源Vdd，該電源/參考點連接例如電源/參考點連接256（如第6圖所示），並包含通孔VB 906。第一PMOS電晶體890之p型氧化物擴散區838的另一側通過擴散區上通孔VD 908電性連接第二PMOS電晶體892之p型氧化物擴散區838的另一側、第二層金屬M1 910以及擴散區上通孔VD 912。第二PMOS電晶體892之p型氧化物擴散區838的另一側與第三PMOS電晶體894之p型氧化物擴散區838的一側電性連接或共用，並通過第二層金屬M1 910和擴散區上通孔VD 914電性連接第四PMOS電晶體896之p型氧化物擴散區838的一側。第三PMOS電晶體894之p型氧化物擴散區838的另一側與第四PMOS電晶體896之p型氧化物擴散區838的另一側在輸出ZN電性連接或共用。
輸出ZN包含一汲/源極連接，例如汲/源極連接250（如第6圖所示），包含擴散區上金屬接點870，擴散區上金屬接點870電性連接擴散區上通孔VD 918、第一層金屬M0 920、金屬內連介層V0 922以及一第二層金屬M1 924並通過金屬內連介層V0 926、第一層金屬M0 928、擴散區上通孔VD 930以及擴散區上金屬接點866電性連接第一NMOS電晶體898之n型氧化物擴散區840的一側和第二NMOS電晶體900之n型氧化物擴散區840的一側。
第一NMOS電晶體898之n型氧化物擴散區840的另一側電性連接第三NMOS電晶體902之n型氧化物擴散區840的一側，而第三NMOS電晶體902之n型氧化物擴散區840的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 932。第二NMOS電晶體900之n型氧化物擴散區840的另一側電性連接第四NMOS電晶體904之n型氧化物擴散區840的一側，而第四NMOS電晶體904之n型氧化物擴散區840的另一側則通過一電源/參考點連接電性連接參考點Vss，該電源/參考點連接例如電源/參考點連接256，並包含通孔VB 934。
第一PMOS電晶體890之閘極和第三NMOS電晶體902之閘極通過複數個閘極連接電性耦接於輸入B2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點844、閘極上通孔VG 936、第一層金屬M0 938、金屬內連介層V0 940、第二層金屬M1 942。第二PMOS電晶體892之閘極和第一NMOS電晶體898之閘極通過複數個閘極連接電性耦接於輸入B1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點846、閘極上通孔VG 944、第一層金屬M0 946、金屬內連介層V0 948以及第二層金屬M1 950。
第三PMOS電晶體894之閘極和第二NMOS電晶體900之閘極通過複數個閘極連接電性耦接於輸入A1，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點848、閘極上通孔VG 952、第一層金屬M0 954、金屬內連介層V0 956、第二層金屬M1 958。第四PMOS電晶體896之閘極和第四NMOS電晶體904之閘極通過複數個閘極連接電性耦接於輸入A2，該些閘極連接例如閘極連接254（如第6圖所示），包含多晶矽閘極接點850、閘極上通孔VG 960、第一層金屬M0 962、金屬內連介層V0 964以及第二層金屬M1 966。
分離式PP/NN單元結構630直接鄰接於PPNN單元結構836，且分離式PP/NN單元結構630之單元尺寸為PPNN單元結構836之單元尺寸的120%。分離式PP/NN單元結構630包含兩個AOI22功能電路632和634，而PPNN單元結構836僅包含一個AOI22功能電路，使得利用分離式PP/NN單元結構630增加了積體電路的邏輯密度。
第20圖為根據本揭露部分實施例繪示包含第一邏輯閘/功能電路972以及不同於第一邏輯閘/功能電路972之第二邏輯閘/功能電路974的分離式PP/NN單元結構970的示意圖。在部分實施例中，第一邏輯閘/功能電路972和第二邏輯閘/功能電路974其中之一為一雙輸入反及閘，另一則為一雙輸入反或閘。
分離式PP/NN單元結構970包含四個向一第一方向延伸之氧化物擴散區976、978、980和982，以及複數個向與該第一方向相交之一第二方向延伸之閘極接點（未繪示）。氧化物擴散區976、978、980和982包含兩個p型氧化物擴散區976和978以及兩個n型氧化物擴散區980和982。分離式PP/NN單元結構970可被安排為與第11圖中的分離式PP/NN單元結構410相似，像是第一邏輯閘/功能電路972包含第一p型區984以及第一n型區986，而第二邏輯閘/功能電路974包含第二p型區988以及第二n型區990。此外，分離式PP/NN單元結構970包含複數個擴散區上金屬接點、複數個C擴散區上金屬接點以及連接（connections）以完整第一邏輯閘/功能電路972和第二邏輯閘/功能電路974在部分實施例中，該第一方向垂直於該第二方向。在部分實施例中，該些閘極接點是以多晶矽構成。
在部分實施例中，分離式PP/NN單元結構970可用於平面式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構970可用於鰭式場效電晶體裝置。在部分實施例中，分離式PP/NN單元結構970可用於奈米片裝置。
分離式PP/NN單元結構970可直接鄰接於複數個PPNN單元結構，分離式PP/NN單元結構970具有和一PPNN單元結構相同的單元尺寸，且分離式PP/NN單元結構970包含兩個不同的邏輯閘/功能電路，而該PPNN單元結構僅包含一個邏輯閘/功能電路。因此，利用分離式PP/NN單元結構970可增加積體電路的邏輯密度和設計彈性。
第21圖為根據本揭露部分實施例繪示製造一積體電路之一方法的示意圖。在步驟1000中，該方法包含在該積體電路中形成鄰近於一第二單元結構之一第一單元結構。在部分實施例中，該方法包含在該積體電路中形成直接鄰接於該第二單元結構之該第一單元結構。在部分實施例中，該方法包含形成具有一第一單元結構尺寸的該第一單元結構以及具有一第二單元結構尺寸的該第二單元結構，且該第一單元結構尺寸與該第二單元結構尺寸相同。在部分實施例中，該方法包含形成具有該第一單元結構尺寸的該第一單元結構，且該第一單元結構尺寸大於該第二單元結構尺寸。在部分實施例中，該方法包含形成具有該第一單元結構尺寸的該第一單元結構，且該第一單元結構尺寸為該第二單元結構尺寸的120%。
在步驟1002中，該方法包含在該第一單元結構中形成複數個第一主動區，該些第一主動區包含至少兩個p型主動區以及至少兩個n型主動區；以及在步驟1004中，該方法包含在該第二單元結構中形成複數個第二主動區，該些第二主動區只包含單個p型主動區以及單個n型主動區。其中形成該些第一主動區以及該些第二主動區之步驟包含使形成的該些第二主動區各自的面積大於該些第一主動區各自的面積。此外，在部分實施例中，形成該些第一主動區以及形成該些第二主動區之步驟包含形成向一第一方向延伸之該些第一主動區和該些第二主動區，以及在第一單元結構中形成向不同於該第一方向之一第二方向延伸之複數個第一閘極和複數個第二閘極。
在部分實施例中，該方法包含形成在一擴散區上金屬接點和該些第一主動區中至少一者之間之一絕緣層，以及直接在該些第一主動區中至少一者上形成該擴散區上金屬接點。
因此，本揭露包含一分離式PP/NN單元結構，其有關於增加一積體電路的邏輯密度。在部分實施例中，該分離式PP/NN單元結構和一PPNN單元結構具有相同的單元尺寸。在部分實施例中，該分離式PP/NN單元結構的單元尺寸為該PPNN單元結構單元尺寸的120%。在部分實施例中，該分離式PP/NN單元結構之一個單元中可容納比該PPNN單元結構一個單元中更多的邏輯閘/功能電路，此增加了積體電路的邏輯密度。此外，如同該PPNN 單元結構，該分離式PP/NN單元結構的閘極斷開於P-N接面上，因此該分離式PP/NN單元結構得以直接鄰接一PPNN 單元結構，而不需要將閘極彼此短路，或者亦不需要於該分離式PP/NN單元結構和該PPNN 單元結構之間設置緩衝區，此亦增加了積體電路的邏輯密度。
本揭露實施例進一步包含複數個分離式PP/NN單元結構，該分離式PP/NN單元結構包含一或多個擴散區上懸金屬接點，並以一絕緣層使該些擴散區上懸金屬接點與該些擴散區上金屬接點下方之氧化物擴散區電性絕緣，此使一個單元中可容納更多邏輯閘/功能電路。本揭露所載之標的可應用於不同的技術領域，諸如平面式場效電晶體技術、鰭式場效電晶體技術以及奈米片技術。
根據部分實施例，一積體電路包含一第一單元和一第二單元。該第一單元包含複數個向一第一方向延伸之第一主動區以及複數個向與該第一方向相交之一第二方向延伸之第一閘極，該第一單元具有以該些第一閘極斷開位置界定之複數個第一單元邊界。該第二單元包含複數個向該第一方向延伸之第二主動區以及複數個向該第二方向延伸之第二閘極，該第二單元具有以該些第二閘極斷開位置界定之複數個第二單元邊界。該些第二主動區各自的面積大於該些第一主動區各自的面積，且該第一單元鄰近於該第二單元使得該些第一單元邊界對齊該些第二單元邊界。
進一步根據其他實施例，一半導體裝置包含一第一單元，該第一單元包含複數個第一主動區、一擴散區上金屬接點以及一絕緣層。該些第一主動區包含至少二p型主動區以及至少二n型主動區。該擴散區上金屬接點延伸至該至少二p型主動區以及該至少二n型主動區，且與該些第一主動區中至少二第一主動區接觸，以及該絕緣層設於該擴散區上金屬接點和該些第一主動區中至少一者之間。
再進一步根據其他實施例，製造一積體電路之一方法包含在該積體電路中形成一第一單元結構，其鄰近於一第二單元結構；在該第一單元結構中形成複數個第一主動區，包含至少二p型主動區以及至少二n型主動區；以及在該第二單元結構中形成複數個第二主動區，該些第二主動區只包含一p型主動區以及一n型主動區，其中形成該些第一主動區以及形成該些第二主動區之步驟包含該些第二主動區各自的面積大於該些第一主動區各自的面積。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
20:分離式PP/NN單元結構 22,24,26,28:氧化物擴散區 30,32,34,36:閘極接點 L:長度 W:寬度 40:PPNN單元結構 42,44:氧化物擴散區 46,48,50:閘極接點 52,54,56,58:單元邊界 100:系統 102:處理器 104:非暫態電腦可讀儲存媒體 106:指令 108:製造工具 110:匯流排 112:輸入輸出介面 114:網路介面 116:網路 120:使用者介面 122:製造系統 124:設計公司 126:遮罩公司 128:積體電路製造公司 130:積體電路設計佈局圖 132:資料準備流程 134:遮罩製造流程 136:遮罩 138:半導體晶圓 140:晶圓製造流程 142:積體電路 200:分離式PP/NN單元結構 202,204:絕緣區 206,208,210,212:氧化物擴散區 214,216,218:閘極接點 220,222,224,226:擴散區上金屬接點 228,230,232,234:金屬切斷區 236,238,240,242:電晶體 250,252,254,256:連接 258:氧化物擴散區 260:擴散區上金屬接點 262,274:擴散區上通孔VD 264,276,286:第一層金屬M0 266,278,288:金屬內連介層V0 268,280,290:第二層金屬M1 270:絕緣子 272:擴散區上金屬接點 282:多晶矽接點 284:閘極上通孔 292:通孔VB 294:第一層金屬BM0 296:金屬內連介層BV0 298:第二層金屬BM1 L1:長度 W1:寬度 300:反相器 302:PMOS電晶體 304:NMOS電晶體 Vdd:電源 ZN:輸出 I:輸入 Vss:參考點 310:分離式PP/NN單元結構 312:第一反相器 314:第二反相器 316,318,336,338:通孔VB 320,340:多晶矽接點 322,342:閘極上通孔VG 324,344:第一層金屬M0 326,332,346,352:金屬內連介層V0 328,334,348,354:第二層金屬M1 330,350:擴散區上通孔VD I1,I2:輸入 ZN1,ZN2:輸出 360:PPNN單元結構 362,364:氧化物擴散區 366,368,370:閘極接點 372,374,376:擴散區上金屬接點 378,380,382:金屬切斷區 384:第一電晶體 386:第二電晶體 388,390:通孔VB 391:閘極上通孔VG 392:第一層金屬M0 393,397:金屬內連介層V0 394,398:第二層金屬M1 396:擴散區上通孔VD L2:長度 W2:寬度 400:雙輸入反及閘 402,404:PMOS電晶體 406,408:NMOS電晶體 A1,A2:輸入 410:分離式PP/NN單元結構 412:第一雙輸入反及閘 414:第二雙輸入反及閘 416,418,420,422:氧化物擴散區 424,426,428,430:閘極接點 432,434,436,438,440,442,444:擴散區上金屬接點 446,448,450,452,454:金屬切斷區 456:絕緣區 458,500:第一PMOS電晶體 460,502:第二PMOS電晶體 462,504:第一NMOS電晶體 464,506:第二NMOS電晶體 466,468,470,508:通孔VB 472,482,510,520:多晶矽接點 474,484,512,522:閘極上通孔VG 476,486,514,524:第一層金屬M0 478,488,494,516,526:金屬內連介層V0 480,490,496,518,528,532:第二層金屬M1 492,530:擴散區上通孔VD A1_1,A1_2,A2_1,A2_2:輸入 534:PPNN單元結構 536,538:氧化物擴散區 540,542,544,546:閘極接點 548,550,552,554,556:擴散區上金屬接點 558,560,562:金屬切斷區 564:第一PMOS電晶體 566:第二PMOS電晶體 568:第一NMOS電晶體 570:第二NMOS電晶體 572,584:通孔VB 574,578:擴散區上通孔VD 576,594:第一層金屬M0 580,588,596:金屬內連介層V0 582,590,598:第二層金屬M1 586,592:閘極上通孔VG L3:長度 W3:寬度 600:AOI功能電路 602:第一雙輸入及閘 604:第二雙輸入及閘 606:雙輸入反或閘 B1,B2:輸入 608:真值表 610:AOI22功能電路 612,614,616,618:PMOS電晶體 620,622,624,626:NMOS電晶體 630:分離式PP/NN單元結構 632:第一AOI功能電路 634:第二AOI功能電路 636,638,640,642:氧化物擴散區 644,646,648,650,652,654,656:閘極接點 658,660,662,664,666,668,670,672,674,676,678,680,682,684:擴散區上金屬接點 686,688,690,692,694,696:金屬切斷區 700,770:第一PMOS電晶體 702,772:第二PMOS電晶體 704,774:第三PMOS電晶體 706,776:第四PMOS電晶體 708,778:第一NMOS電晶體 710,780:第二NMOS電晶體 712,782:第三NMOS電晶體 714,784:第四NMOS電晶體 716,718,720,722,786,788,790,792:通孔VB 724,736,738,752,760,806,808,822,830:閘極上通孔VG 726,734,740,754,804,810,824:第一層金屬M0 728,732,742,756,802,812,826:金屬內連介層V0 730,744,750,758,800,814,820,828:第二層金屬M1 746,748,816,818:閘極連接 762,832:汲/源極連接 836:PPNN單元結構 838,840:氧化物擴散區 842,844,846,848,850,852:閘極接點 854,856,858,860,862,864,866,868,870,872,874,876,878,880:擴散區上金屬接點 882,884,886,888:金屬切斷區 890:第一PMOS電晶體 892:第二PMOS電晶體 894:第三PMOS電晶體 896:第四PMOS電晶體 898:第一NMOS電晶體 900:第二NMOS電晶體 902:第三NMOS電晶體 904:第四NMOS電晶體 906,932,934:通孔VB 908,912,914,918,930:擴散區上通孔VD 910,924,942,950,958,966:第二層金屬M1 920,928,938,946,954,962:第一層金屬M0 922,926,940,948,956,964:金屬內連介層V0 936,944,952,960:閘極上通孔VG 970:分離式PP/NN單元結構 972:第一邏輯閘/功能電路 974:第二邏輯閘/功能電路 976,978,980,982:氧化物擴散區 984:第一p型區 986:第一n型區 988:第二p型區 990:第二n型區 1000,1002,1004:步驟
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。此外，圖式係作為本揭露實施例之示例而不欲為限制： 第1圖為根據本揭露部分實施例繪示分離式電洞電洞/電子電子型（PP/NN）單元結構的示意圖； 第2圖為根據本揭露部分實施例繪示分離式PP/NN單元結構設於PPNN單元結構鄰側的示意圖； 第3圖為根據本揭露部分實施例繪示用以提供包含分離式PP/NN單元結構和/或電洞電洞電子電子型（PPNN）單元結構之積體電路的示例性電腦系統的方塊圖； 第4圖為根據本揭露部分實施例繪示積體電路製造系統及與其相關的積體電路製造流程的方塊圖； 第5圖為根據本揭露部分實施例繪示分離式PP/NN單元結構以及兩個絕緣區的的示意圖； 第6圖為根據本揭露部分實施例繪示連接至氧化物擴散區的複數個不同連接的示意圖； 第7圖為根據本揭露部分實施例繪示一互補式金屬氧化物半導體（CMOS）反相器的示意圖； 第8圖為根據本揭露部分實施例繪示包含第一反相器以及第二反相器之分離式PP/NN單元結構的示意圖； 第9圖為根據本揭露部分實施例繪示第8圖中分離式PP/NN單元結構直接鄰接於PPNN單元結構之示意圖； 第10圖為根據本揭露部分實施例繪示雙輸入反及閘的示意圖； 第11圖為根據本揭露部分實施例包含第一雙輸入反及閘以及第二雙輸入反及閘之分離式PP/NN單元結構的示意圖； 第12圖為根據本揭露部分實施例繪示第11圖中分離式PP/NN單元結構直接鄰接於PPNN單元結構的示意圖； 第13圖為根據本揭露部分實施例繪示可利用分離式PP/NN單元結構實作之及-或-非閘（And-Or-Invert, AOI）功能電路的示意圖； 第14圖為根據本揭露部分實施例繪示AOI功能電路的真值表的示意圖； 第15圖為根據本揭露部分實施例繪示可利用分離式PP/NN單元結構實作之及-或-非閘22（AOI22）功能電路的示意圖； 第16圖為根據本揭露部分實施例繪示包含第一AOI功能電路以及第二AOI功能電路之分離式PP/NN單元結構的示意圖； 第17圖為根據本揭露部分實施例繪示具有第一AOI22功能電路和第二AOI22功能電路的分離式PP/NN單元結構之連接關係的示意圖； 第18圖為根據本揭露部分實施例繪示第17圖中分離式PP/NN單元結構直接鄰接於PPNN單元結構的示意圖； 第19圖為根據本揭露部分實施例繪示具有AOI22功能的PPNN單元結構之連接關係的示意圖； 第20圖為根據本揭露部分實施例繪示包含第一邏輯閘/功能電路以及不同於第一邏輯閘/功能電路之第二邏輯閘/功能電路的另一分離式PP/NN單元結構的示意圖；以及 第21圖為根據本揭露部分實施例繪示製造積體電路之方法的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
20:分離式PP/NN單元結構
22,24,26,28:氧化物擴散區
30,32,34,36:閘極接點
L:長度
W:寬度

Claims (20)

  1. 一種積體電路，包含： 一第一單元，包含： 複數個第一主動區，向一第一方向延伸；以及 複數個第一閘極，向與該第一方向相交之一第二方向延伸，其中該第一單元具有以該些第一閘極斷開位置界定之複數個第一單元邊界；以及 一第二單元，包含： 複數個第二主動區，向該第一方向延伸；以及 複數個第二閘極，向該第二方向延伸，其中該第二單元具有以該些第二閘極斷開位置界定之複數個第二單元邊界； 其中該些第二主動區各自的面積大於該些第一主動區各自的面積，且該第一單元鄰近於該第二單元使得該些第一單元邊界對齊該些第二單元邊界。
  2. 如請求項1所述之積體電路，其中該第二單元直接鄰接於該第一單元。
  3. 如請求項1所述之積體電路，其中該第一單元包含兩個p型主動區以及兩個n型主動區，該第二單元包含單個p型主動區以及單個n型主動區。
  4. 如請求項1所述之積體電路，其中該第一單元以及該第二單元具有相同的長度和寬度。
  5. 如請求項1所述之積體電路，其中該第一方向垂直於該第二方向。
  6. 如請求項1所述之積體電路，其中該第一單元包含一擴散區上金屬接點，該擴散區上金屬接點與該些第一主動區其中之一或多個第一主動區絕緣。
  7. 如請求項1所述之積體電路，其中該第一單元包含一擴散區上金屬接點，該擴散區上金屬接點連接至該些第一主動區中至少一者，並與其他該些第一主動區中至少另外一者絕緣。
  8. 如請求項1所述之積體電路，其中該第一單元包含兩個邏輯閘，該第二單元包含單個邏輯閘。
  9. 如請求項1所述之積體電路，其中該第一單元為一平面式場效電晶體單元、一鰭式場效電晶體單元或一奈米片單元。
  10. 一種半導體裝置，包含： 一第一單元，包含： 複數個第一主動區，其包含至少兩個p型主動區以及至少兩個n型主動區； 一擴散區上金屬接點，延伸至該至少兩個p型主動區以及該至少兩個n型主動區，且與該些第一主動區中至少兩者接觸；以及 一絕緣層，設於該擴散區上金屬接點和該些第一主動區中至少另外一者之間。
  11. 如請求項10所述之半導體裝置，包含一第二單元，該第二單元包含複數個第二主動區，其中該些第二主動區各自的面積大於該些第一主動區各自的面積。
  12. 如請求項11所述之半導體裝置，其中該第一單元具有一第一單元面積，該第二單元則具有與該第一單元面積相同之一第二單元面積。
  13. 如請求項11所述之半導體裝置，其中該第一單元具有一第一單元面積，該第二單元具有一第二單元面積，該第一單元面積較該第二單元面積大20%。
  14. 如請求項11所述之半導體裝置，其中該第二單元直接鄰接於該第一單元。
  15. 如請求項11所述之半導體裝置，其中該第一單元包含兩個邏輯功能電路，該第二單元則包含單個邏輯功能電路。
  16. 一種製造一積體電路的方法，包含： 在該積體電路中形成鄰近於一第二單元結構之一第一單元結構； 在該第一單元結構中形成複數個第一主動區，該些第一主動區包含至少兩個p型主動區以及至少兩個n型主動區；以及 在該第二單元結構中形成複數個第二主動區，該些第二主動區只包含單個p型主動區以及單個n型主動區； 其中形成該些第一主動區以及該些第二主動區之步驟包含： 使形成的該些第二主動區各自的面積大於該些第一主動區各自的面積。
  17. 如請求項16所述之方法，包含形成具有一第一單元結構尺寸的該第一單元結構以及具有一第二單元結構尺寸的該第二單元結構，且該第一單元結構尺寸與該第二單元結構尺寸相同。
  18. 如請求項16所述之方法，包含： 於一擴散區上金屬接點與該些第一主動區中至少一者之間，形成一絕緣層；以及 於該些第一主動區中至少另外一主動區上，直接形成該擴散區上金屬接點。
  19. 如請求項16所述之方法，其中在該積體電路中形成鄰近於該第二單元結構之該第一單元結構之步驟包含：在該積體電路中形成該第一單元結構使其直接鄰接於該第二單元結構。
  20. 如請求項16所述之方法，其中形成該些第一主動區以及形成該些第二主動區之步驟包含：形成向一第一方向延伸之該些第一主動區以及該些第二主動區，以及在該第一單元結構中形成複數個第一閘極其沿著不同於該第一方向之一第二方向延伸，以及在該第二單元結構中形成複數個第二閘極其沿著該第二方向延伸。
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