TWI831276B - 積體電路及其形成方法 - Google Patents

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Abstract

一種積體電路，包括第一單元、第二單元、緩衝區以及第一電力導軌。第一單元包括在第一方向上延伸的第一鰭片組。第一鰭片組中的每個鰭片對應第一電晶體組中的一電晶體。第二單元包括在第一方向上延伸的第二鰭片組。第二鰭片組中的每個鰭片對應第二電晶體組中的一電晶體。第二鰭片組在第二方向上與第一鰭片組分隔。緩衝區介於第一單元與第二單元之間。第一電力導軌在第一方向上延伸，並且至少與緩衝區部分重疊。第一電力導軌位於第一金屬層中，且被配置以供應第一電壓。

Description

積體電路及其形成方法
本揭露係有關於一種積體電路的佈局設計，特別係有關於一種在相鄰之單鰭片圖案單元之間插入緩衝區的積體電路的佈局設計。
半導體積體電路(integrated circuit, IC)產業已經產出了各式各樣的數位裝置，用以解決許多不同領域中的各種問題。當前將IC小型化的趨勢已經帶來了更小的裝置，這些更小的裝置消耗較少的功率，並且還以較高的速度提供更多的功能。這種小型化的過程也帶來了更加嚴格的設計與製造規範，還有可靠度上的挑戰。各種電子設計自動化(electronic design automation, EDA)工具產生、最佳化以及驗證積體電路的標準單元(standard cell)佈局設計，同時確保滿足佈局設計與製造規範。
本揭露實施例提供一種積體電路。在一些實施例中，上述積體電路包括第一單元、第二單元、緩衝區以及第一電力導軌。在一些實施例中，第一單元包括在第一方向上延伸的第一鰭片組。在一些實施例中，第一鰭片組中的每個鰭片對應第一電晶體組中的一個電晶體。在一些實施例中，第二單元在不同於第一方向的第二方向上與第一單元分隔。在一些實施例中，第二單元包括在第一方向上延伸的第二鰭片組。在一些實施例中，第二鰭片組中的每個鰭片對應第二電晶體組中的一個電晶體。第二鰭片組在第二方向上與第一鰭片組分隔。在一些實施例中，緩衝區介於第一單元與第二單元之間。在一些實施例中，第一電力導軌在第一方向上延伸，並且至少與緩衝區部分重疊。在一些實施例中，第一電力導軌位於第一金屬層中，且被配置以供應第一電壓。
本揭露實施例提供一種積體電路的形成方法。在一些實施例中，上述積體電路的形成方法包括藉由處理器將上述積體電路的第一標準單元佈局放置在一佈局設計上，第一標準單元佈局在第一方向上具有第一邊界 ，並且在不同於第一方向的第二方向上具有第一高度。在一些實施例中，第一標準單元佈局的放置包括將第一鰭片佈局圖案組放置在第一佈局層級上，第一鰭片佈局圖案組在第一方向上延伸，且第一鰭片佈局圖案組中的每個鰭片佈局圖案對應第一電晶體組中的一個電晶體。在一些實施例中，上述積體電路的形成方法更包括放置上述積體電路的第二標準單元佈局 ，第二標準單元佈局在第一方向上具有第二邊界並且具有第一高度。第二標準單元佈局的放置包括將第二鰭片佈局圖案組放置在第一佈局層級上，第二鰭片佈局圖案組在第一方向上延伸，且第二鰭片佈局圖案組中的每個鰭片佈局圖案對應第二電晶體組中的一個電晶體，第二鰭片佈局圖案組在第二方向上與第一鰭片佈局圖案組分隔。在一些實施例中，上述積體電路的形成方法更包括將緩衝區佈局圖案放置在第一佈局層級上，緩衝區佈局圖案介於第一標準單元佈局與第二標準單元佈局之間，緩衝區佈局圖案與第一標準單元佈局共享第一邊界，並且與第二標準單元佈局共享第二邊界。在一些實施例中，上述積體電路的形成方法更包括將第一電力導軌佈局圖案放置在不同於第一佈局層級的第二佈局層級上，第一電力導軌佈局圖案在第一方向上延伸，並且至少與緩衝區佈局圖案部分重疊，第一電力導軌佈局圖案在第二方向上具有第一寬度 ，其中第一寬度滿足第一設計準則。在一些實施例中，上述積體電路的形成方法更包括至少基於第一標準單元佈局或第二標準單元佈局製造上述積體電路。在一些實施例中，第一設計準則包括第一寬度大於介於第一標準單元佈局與第二標準單元佈局之間的一電力導軌佈局圖案的最小寬度。
本揭露實施例提供一種積體電路的形成方法。在一些實施例中，上述積體電路的形成方法包括藉由處理器將上述積體電路的第一單元佈局放置在一佈局設計上並且在一單元陣列的第一行與第一列中，以及至少基於第一單元佈局製造上述積體電路。在一些實施例中，第一單元佈局的放置包括將第一鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第一區域中，第一鰭片佈局圖案組在第一方向上延伸，並且第一鰭片佈局圖案組中的每個鰭片佈局圖案對應第一電晶體組中的個電晶體。在一些實施例中，第一單元佈局的放置更包括將第二鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第二區域中，第二鰭片佈局圖案組在第一方向上延伸，第二鰭片佈局圖案組中的每個鰭片佈局圖案對應第二電晶體組中的一個電晶體，第二鰭片佈局圖案組在不同於第一方向的第二方向上與第一鰭片佈局圖案組分隔。在一些實施例中，第一單元佈局的放置更包括將第一緩衝區佈局圖案放置在第一佈局層級上以及第一單元佈局的第三區域中，第三區域介於第一區域與第二區域之間。在一些實施例中，第一單元佈局的放置更包括將第三鰭片佈局圖案組 放置在第一佈局層級上以及第一單元佈局的第四區域中，第三鰭片佈局圖案組在第一方向上延伸，第三鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應第三電晶體組中的一個電晶體，並且第四區域位於第一區域旁邊。
以下之揭露提供許多不同的實施例或範例，用以實施本揭露的各種特徵。本揭露之各種組件、材料、數值、操作以及排列方式等，其特定範例敘述於下以簡化說明。理所當然的，這些僅為範例且並非用以限制本揭露。其他的組件、材料、數值、操作以及排列方式等，同樣為本揭露所思及。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形的實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸的實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
根據一些實施例，一種積體電路包括第一單元、第二單元、緩衝區(buffer zone)以及第一電力導軌(power rail)。在一些實施例中，第一單元包括在第一方向上延伸的第一組鰭片。在一些實施例中，第一組鰭片中的每個鰭片，對應第一組電晶體中的一個電晶體。
在一些實施例中，第二單元包括在第一方向上延伸的第二組鰭片。在一些實施例中，第二組鰭片中的每個鰭片，對應第二組電晶體中的一個電晶體。在一些實施例中，第二組鰭片在第二方向上與第一組鰭片分隔。
在一些實施例中，第一電力導軌位於第一金屬層中，且被配置以提供第一電壓。在一些實施例中，第一電力導軌在第一方向上延伸，並且至少與緩衝區部分重疊(overlap)。
在一些實施例中，緩衝區位於第一單元與第二單元之間，進而增加第一單元與第二單元之間的距離。在一些實施例中，藉由增加第一單元與第二單元之間的距離，第一電力導軌的寬度因而增加，這使得與其他方法相比，第一電力導軌的電阻得以降低。在一些實施例中，降低第一電力導軌的電阻為第一電力導軌帶來了增加的效率，以及與其他方案相較之下更好的性能。
在一些實施例中，將緩衝區包含在積體電路中允許此積體電路成為比其他方法更具彈性的IC，且進而能夠用於混合單元(hybrid cell)中，其中混合單元合併了多鰭片電晶體單元以及單鰭片電晶體單元。
第1圖係根據一些實施例所示之佈局設計100的示意圖。佈局設計100為積體電路的佈局示意圖，此積體電路例如第3A圖至第3G圖的積體電路300。在一些實施例中，佈局設計100的至少一部分可用於製造積體電路300(第3A圖至第3G圖)。
於第1圖、第2A圖至第2C圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5E圖、第6A圖至第6D圖、第7圖、第8圖、第9圖、第10圖以及第11圖的每一者中，相同或相似的組件以相同的參考符號給定，且因此省略了相似的詳細敘述。
佈局設計100包括佈局設計102a、104a、104b以及106a。在一些實施例中，佈局設計100包括並未顯示於第1圖中的附加元件。
在一些實施例中，佈局設計102a、104a、104b或106a中的至少一者也被稱為單元。一個單元因而可被配置為下列單元中的一或多者：能夠被定義於諸如佈局設計100之IC佈局示意圖中的標準單元、客製化(custom)單元、工程變更命令(engineering change order, ECO)單元、邏輯閘(logic gate)單元、記憶體單元、實體裝置(physical device)單元、其他類型的單元、或是複數單元的組合。在一些實施例中，一個單元為邏輯閘單元的標準單元。在一些實施例中，邏輯閘單元包括及閘(AND)、或閘(OR)、反及閘(NAND)、反或閘(NOR)、互斥或閘(XOR)、反向器(INV)、及-或-反閘(AND-OR-Invert, AOI)、或-及-反閘(OR-AND-Invert, OAI)、多工器(MUX)、正反器(Flip-flop)、緩衝閘(BUFF)、鎖存器(Latch)、延遲(delay)或時鐘(clock)單元。在一些實施例中，佈局設計100、200、400A-400C、500A-500E或是600A-600D(第1圖、第2A圖至第2C圖、第4A圖至第4C圖、第5A圖至第5E圖或是第6A圖至第6D圖)中的一或多者，為記憶體單元的佈局設計。在一些實施例中，記憶體單元包括靜態隨機存取記憶體(SRAM)、動態RAM (dynamic RAM, DRAM)、電阻式RAM(resistive RAM, RRAM)、磁阻式RAM(magnetoresistive RAM, MRAM)或是唯讀記憶體(read only memory, ROM)。在一些實施例中，佈局設計100、200、400A-400C、500A-500E或600A-600D中的一或多者，包括一或多個主動或被動元件的佈局設計。主動元件的範例包括但不限於：電晶體以及二極體。電晶體的範例包括但不限於：金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效電晶體(PFET/NFET等)、鰭式場效電晶體(FinFET)、奈米片電晶體、奈米線電晶體、互補式FET (CFET)、以及具有抬升之源極/汲極的平面MOS電晶體。被動元件的範例包括但不限於：電容器、電感器、熔絲(fuse)以及電阻器。在一些實施例中，佈局設計100、200、400A-400C、500A-500E或600A-600D中的至少一者為標準單元佈局設計。在一些實施例中，佈局設計100、200、400A-400C、500A-500E或600A-600D中的一或多者，為邏輯閘單元的佈局設計。
在一些實施例中，佈局設計102a至少對應第2A圖至第2C圖的單元201a或是第4C圖及第5D圖的單元406。在一些實施例中，佈局設計104a至少對應第2A圖至第2C圖的單元201b。在一些實施例中，佈局設計104b至少對應第2A圖至第2C圖的單元201d。在一些實施例中，佈局設計106a至少對應第2A圖至第2C圖的單元201c。
佈局設計102a、104a、104b以及106a中的每一者，至少在第一方向X上延伸。佈局設計102a、104a、104b以及106a中的每一者，在第二方向Y上與佈局設計102a、104a、104b以及106a中的另一者分隔。第二方向Y不同於第一方向X。在一些實施例中，第二方向Y與第一方向X相同。
佈局設計102a具有在第一方向X上延伸的單元邊界101a。在一些實施例中，佈局設計102a在第一方向上沿著單元邊界101a相鄰於其他的佈局設計(例如：如第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖所示)。
佈局設計102a在第一方向X上沿著單元邊界101b相鄰於佈局設計104a。佈局設計104a在第一方向X上沿著單元邊界101c相鄰於佈局設計106a。佈局設計106a在第一方向X上沿著單元邊界101d相鄰於佈局設計104b。
佈局設計104b具有在第一方向X上延伸的單元邊界101e。在一些實施例中，佈局設計104b在第一方向上沿著單元邊界101e相鄰於其他的佈局設計(例如：如第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖所示)。
在一些實施例中，第一單元與第二單元的彼此相鄰，包括第一單元與第二單元直接位於彼此旁邊(next to)的方案(scenario)。在一些實施例中，第一單元與第二單元的彼此相鄰，包括有中間單元位於第一單元與第二單元之間的方案。
佈局設計102a、104a、104b以及106a的其他配置或數量，同樣包括在本揭露的範圍內。舉例來說，第1圖的佈局設計100包括一個行(行1)與四個列(列A-D)的單元(例如：佈局設計102a、104a、104b以及106a)。佈局設計100中之其他數量的列及/或行同樣包括在本揭露的範圍內。舉例來說，在一些實施例中，佈局設計100包括至少一個附加的單元行，類似於行1，並且相鄰於行1。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元行，類似於列A、B、C或D中的一或多者，並且相鄰於行1。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列A-D，並且沿著單元邊界101a相鄰於列A。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列A-D，並且沿著單元邊界101e相鄰於列D。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列C和D，並且沿著單元邊界101e相鄰於列D。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列A，並且沿著單元邊界101e相鄰於列D。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列A、B、C或D中的一或多者，並且沿著單元邊界101a相鄰於列A。舉例來說，在一些實施例中，佈局設計100包括複數附加的單元列，類似於列A、B、C或D中的一或多者，並且沿著單元邊界101e相鄰於列D。
佈局設計102a在第二方向Y上具有高度H1。佈局設計102a所具有的佈局設計不同於佈局設計104a、104b或106a中的至少一者。
佈局設計104a及104b中的每一者，在第二方向Y上具有高度H2。佈局設計104a及104b為彼此相同的佈局設計。在一些實施例中，佈局設計104a與104b是彼此不同的佈局設計。
佈局設計106a在第二方向Y上具有高度H3。佈局設計106a具有不同於佈局設計102a、104a或104b之至少一者的佈局設計。高度H1、H2或H3中的至少一者，不同於高度H1、H2或H3中的至少另一者。
佈局設計102a可用於製造第3A圖至第3G圖的單元302a。佈局設計104a或104b可用於製造第3A圖至第3G圖之對應的單元302b或302d。佈局設計106a可用於製造第3A圖至第3G圖的單元302c。
佈局設計100之其他的配置或排列方式同樣包括在本揭露的範圍內。
第2A圖至第2C圖係根據一些實施例所示，積體電路之佈局設計200的示意圖。根據一些實施例，佈局設計200為第3A圖至第3G圖之積體電路300的佈局示意圖。
佈局設計200是第1圖之佈局設計100的實施例，並且為使說明簡潔因而省略了相似的詳細敘述。
第2A圖係第2A圖至第2C圖之佈局設計200的部分200A的示意圖，並且經過簡化以便於說明。第2B圖係第2A圖至第2C圖之佈局設計200的部分200B的示意圖，並且經過簡化以便於說明。第2C圖係佈局設計200的示意圖，並且包括了彼此相鄰的部分200A與200B中的每一者以便於說明。
為了便於說明，第1圖、第2A圖至第2C圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5E圖或是第6A圖至第6D圖的一些標記元件，在第1圖、第2A圖至第2C圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5E圖或第6A圖至第6D圖的至少一者中並未被標記。在一些實施例中，第1圖、第2A圖至第2C圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5E圖或是第6A圖至第6D圖包括並未顯示的元件。
部分200A包括佈局設計200之氧化擴散(oxide diffusion, OD)層級(level)或主動區層級的佈局設計100的一或多個特徵。部分200B包括金屬0(M0)層級之佈局設計200的一或多個特徵。佈局設計200包括其他佈局層級上的其他元件，但為了便於說明而並未顯示。
佈局設計200可用於製造積體電路300。佈局設計200包括單元佈局201a、單元佈局201b、單元佈局201c以及單元佈局201d。單元佈局201a、201b、201c及201d是第1圖之對應的佈局設計102a、104a、106a及104b的實施例，且因此相似的詳細描述被省略。
根據一些實施例，單元佈局201a、201b、201c或201d可用於製造對應的單元301a、301b、301c及301d(第3A圖至第3G圖)。在一些實施例中，單元佈局201a、201b、201c或201d中的至少一者為標準單元佈局。
為使說明簡潔，本揭露實施例所使用的用語「單元佈局」， 於之後在本揭露的剩餘部分中亦可被稱為「單元」。
單元201a具有在第一方向X上延伸的單元邊界101a與101b。單元201b具有在第一方向X上延伸的單元邊界101b與101c。單元201c具有在第一方向X上延伸的單元邊界101c與101d。單元201d具有在第一方向X上延伸的單元邊界101d與101e。
在一些實施例中，單元201a、201b、201c或201d中的至少一者為標準單元，並且佈局設計200對應於由單元邊界101a、101b、101c、101d以及101e所定義之一或多個標準單元的佈局。在一些實施例中，單元201a、201b、201c或201d中的至少一者為佈局設計200的預定義(predefined)部分，包括被配置以執行一或多個電路功能的一或多個電晶體以及電性連接(electrical connection)。在一些實施例中，單元201a、201b、201c或201d中的至少一者，在第二方向Y上由單元邊界101a、101b、101c、101d與101e所界定(bound)，且因此對應作為標準單元之一部分的功能電路組件或裝置的區域。
在一些實施例中，例如在下文討論之第1圖至第6D圖中所繪的實施例中，單元201a具有單元邊界101a與101b，單元邊界101a與101b被對應的導電特徵圖案230與232所部分重疊(overlap)，並且被導電特徵圖案組220的一或多個導電特徵圖案分隔開來。舉例來說，在一些實施例中，單元201a的單元邊界101a與101b由對應的導電特徵圖案230與232所辨別(identify)。相似地，在一些實施例中，單元201b或201c的單元邊界101c由對應的導電特徵圖案234所辨別。在一些實施例中，單元201c的單元邊界101d由對應的導電特徵圖案234所辨別。在一些實施例中，單元201d的單元邊界101e由對應的導電特徵圖案236所辨別。在一些實施例中，單元201c的單元邊界101c與101d由對應的緩衝區圖案206所辨別。
單元201a包括在第一方向X上延伸的成對鰭片佈局圖案202a1、202a2、…、202aV(統稱為「鰭片佈局圖案組202」)。V為整數，且對應鰭片佈局圖案組202中之成對鰭片佈局圖案的數量。鰭片佈局圖案組202之鰭片佈局圖案的數量NF根據公式1來決定，並且表示為： NF = 2 * V                                               (1)
為使說明簡潔，本揭露實施例所使用的用語「佈局圖案」， 於之後在本揭露的剩餘部分中亦可被稱為「圖案」。
成對鰭片圖案202a1、202a2、…、202aV中的每一者，包括兩個鰭片圖案。在成對鰭片圖案202a1、202a2、…、202aV中，其他數量的鰭片圖案同樣包括在本揭露的範圍內。舉例來說，在一些實施例中，成對鰭片圖案202a1、202a2、…、202aV中的每一者包括三個鰭片圖案，並且每個成對鰭片圖案亦可被稱為每個鰭片圖案組。舉例來說，在一些實施例中，鰭片圖案組202a1、202a2、…、202aV中的每一者，包括四個鰭片圖案。
鰭片圖案組202中的每個鰭片圖案，在第二方向Y上彼此分隔。鰭片圖案組202可用於製造對應之積體電路300的鰭片組302。成對鰭片圖案202a1、202a2、…、202aV中的每一者，可用於製造積體電路300中的對應電晶體之對應的成對鰭片302a1、302a2、…、302aV。換句話說，成對鰭片圖案202a1、202a2、…、202aV中的每一者，對應單一電晶體裝置。
在一些實施例中，鰭片圖案組202、204及208(敘述於下文中)為積體電路300中的一或多個n型或p型電晶體之一或多個主動區的一部分。主動區亦被稱為氧化擴散(OD)區，定義了積體電路300中的一或多個n型或p型電晶體的源極或汲極擴散區域。在一些實施例中，積體電路300中的n型電晶體包括n型金屬氧化物半導體(NMOS)電晶體。在一些實施例中，積體電路300中的p型電晶體包括p型金屬氧化物半導體(PMOS)電晶體。
單元201b包括在第一方向X上延伸的鰭片圖案204bl、204b2、…、204bW(統稱為「鰭片圖案組204」)。W為整數，並且對應鰭片圖案組204或208中的鰭片圖案的數量。整數W等於整數V。在一些實施例中，整數W不同於整數V。
鰭片圖案204b1、204b2、…、204bW中的每一者包括一個鰭片。鰭片圖案組204中的每個鰭片圖案，在第二方向Y上彼此分隔。鰭片圖案204可用於製造對應之積體電路300的鰭片組304。鰭片圖案204b1、204b2、…、204bW的每一者，可用於製造積體電路300中的對應電晶體之對應的鰭片304b1、304b2、…、304bW。換句話說，鰭片圖案204b1、204b2、…、204bW中的每一者，對應單一電晶體裝置。
單元201c包括緩衝區圖案206。緩衝區圖案206可用於製造對應之積體電路300的緩衝區306。緩衝區圖案206介於鰭片圖案組204與208之間。緩衝區圖案206介於單元邊界101c與101d之間。在一些實施例中，緩衝區圖案206可用於指定佈局設計200之不會形成電晶體裝置的區域。換句話說，緩衝區圖案206辨別了佈局設計200之並未形成有功能性電晶體裝置且並未形成有非功能性電晶體裝置(例如：虛擬(dummy)裝置)的區域。緩衝區圖案206在第二方向Y上具有寬度W1a。在一些實施例中，緩衝區圖案206的插入，透過諸如對應第7圖、第8圖或第9圖之方法700、800或900的製程進行。在一些實施例中，於佈局設計200中包含緩衝區圖案206一事，允許佈局設計200滿足一或多個設計準則(design rule)(敘述於下文中)。
單元201d包括在第一方向X上延伸的鰭片圖案208d1、208d2、…、208dW(統稱為「鰭片圖案組208」)。在一些實施例中，單元201d與單元201b彼此相同。換句話說，根據一些實施例，單元201b或201d中的一者，是單元201b或201d中的另一者的拷貝(copy)。
鰭片圖案208d1、208d2、…、208dW中的每一者包括一個鰭片。鰭片圖案組208中的每個鰭片圖案，在第二方向Y上彼此分隔。鰭片圖案組208可用於製造對應之積體電路300的鰭片組308。鰭片圖案208d1、208d2、…、208dW中的每一者，可用於製造積體電路300中的對應電晶體之對應的鰭片308d1、308d2、…、308dW。換句話說，鰭片圖案208dl、208d2、…、208dW中的每一者，對應單一電晶體裝置。
在一些實施例中，鰭片圖案組202、204及208中的至少一個鰭片圖案，在第二方向Y上具有與鰭片圖案組202、204及208中之另一個鰭片圖案相同的寬度(未標記)。在一些實施例中，鰭片圖案組202、204及208中的至少一個鰭片圖案，在第二方向Y上具有與鰭片圖案組202、204及208中之另一個鰭片圖案不同的寬度(未標記)。
儘管第2A圖至第2C圖的鰭片圖案組202、204及208被描述為可用於製造第3A圖至第3G圖之主動區的對應的鰭片組302、304及308，但應理解的是，根據一些實施例，鰭片圖案組202、204及208中的一或多者可被以相應的奈米片或奈米線圖案所取代，並且這些相應的奈米片或奈米線圖案可用於製造對應的奈米片或奈米線。
佈局設計的部分200B至少包括在第一方向X上延伸的導電特徵圖案220a、220b、220c、220d或220e (統稱為「導電特徵圖案組220」)。在一些實施例中，導電特徵圖案組220、222或224(敘述於下文中)中的至少一者，亦被稱為「訊號線圖案組」。
導電特徵圖案組220位於單元201a上方。導電特徵圖案組220與鰭片圖案組202部分重疊。導電特徵圖案組220介於單元邊界101a與101b之間。
導電特徵圖案組220被顯示為具有5個金屬選路軌(routing track)。用於導電特徵圖案組220之其他數量的選路軌同樣包括在本揭露的範圍內。
導電特徵圖案組220可用於製造積體電路300的導電結構組320(第3A圖至第3G圖)。在一些實施例中，導電特徵圖案220a、220b、220c、220d以及220e，可用於製造對應之積體電路300的導電結構320a、320b、320c、320d以及320e(第3A圖至第3G圖)。
導電特徵圖案組220中的每個導電特徵圖案，至少在第二方向Y上以一間距(未標記)與導電特徵圖案組220的相鄰圖案分隔。導電特徵圖案組220中的每個導電特徵圖案，在第二方向Y上具有對應的寬度W4a。在一些實施例中，導電特徵圖案組220之至少一個導電特徵圖案的寬度W4a，不同於導電特徵圖案組220之至少一個另一個導電特徵圖案的寬度W4a。
導電特徵圖案組220位在不同於第一佈局層級的第二佈局層級上。在一些實施例中，第二佈局層級對應佈局設計100、200、400A-400C、500A-500E或是600A-600D(第1圖、第2A圖至第2C圖、第4A圖至第4C圖、第5A圖至第5E圖或是第6A圖至第6D圖)或者是積體電路300(第3A圖至第3G圖)中之一或多者的金屬0(M0)層級。導電特徵圖案組220之其他數量的選路軌、層級、數量或是配置，同樣包括在本揭露的範圍內。舉例來說，儘管導電特徵圖案組220的每個導電特徵圖案被顯示為連續的圖案，但在一些實施例中，導電特徵圖案組220的一或多個導電特徵圖案是不連續的圖案。
佈局設計的部分200B至少包括在第一方向X上延伸的導電特徵圖案222a、222b、222c或222d (統稱為「導電特徵圖案組222」)。
導電特徵圖案組222位於單元201b上方。導電特徵圖案組222與鰭片圖案組204部分重疊。導電特徵圖案組222介於單元邊界101b與101c之間。
導電特徵圖案組222被顯示為具有4個金屬選路軌。用於導電特徵圖案組222之其他數量的選路軌同樣包括在本揭露的範圍內。
導電特徵圖案組222可用於製造積體電路300的導電結構組322(第3A圖至第3G圖)。在一些實施例中，導電特徵圖案222a、222b、222c以及222d，可用於製造對應之積體電路300的導電結構322a、322b、322c以及322d(第3A圖至第3G圖)。
導電特徵圖案組222中的每個導電特徵圖案，至少在第二方向Y上以一間距(未標記)與導電特徵圖案組222的相鄰圖案分隔。導電特徵圖案組222中的每個導電特徵圖案，在第二方向Y上具有對應的寬度W4a。在一些實施例中，導電特徵圖案組222之至少一個導電特徵圖案的寬度W4a，不同於導電特徵圖案組222之至少一個另一個導電特徵圖案的寬度W4a。
導電特徵圖案組222位於第二佈局層級上。導電特徵圖案組222之其他數量的選路軌、層級、數量或是配置，同樣包括在本揭露的範圍內。舉例來說，儘管導電特徵圖案組222的每個導電特徵圖案被顯示為連續的圖案，但在一些實施例中，導電特徵圖案組222的一或多個導電特徵圖案是不連續的圖案。
佈局設計的部分200B還至少包括在第一方向X上延伸的導電特徵圖案224a、224b、224c或224d(統稱為「導電特徵圖案組224」)。在一些實施例中，導電特徵圖案組224或導電特徵圖案組222中的一者，是導電特徵圖案組224或導電特徵圖案組222中之另一者的拷貝。
導電特徵圖案組224位於單元201d上方。導電特徵圖案組224與鰭片圖案組208部分重疊。導電特徵圖案組224介於單元邊界101d與101e之間。
導電特徵圖案組224被顯示為具有4個金屬選路軌。用於導電特徵圖案組224之其他數量的選路軌同樣包括在本揭露的範圍內。
導電特徵圖案組224可用於製造積體電路300的導電結構組324(第3A圖至第3G圖)。在一些實施例中，導電特徵圖案224a、224b、224c以及224d，可用於製造對應之積體電路300的導電結構324a、324b、324c以及324d(第3A圖至第3G圖)。
導電特徵圖案組224中的每個導電特徵圖案，至少在第二方向Y上以一間距(未標記)與導電特徵圖案組224的相鄰圖案分隔。導電特徵圖案組224中的每個導電特徵圖案，在第二方向Y上具有對應的寬度W4a。在一些實施例中，導電特徵圖案組224之至少一個導電特徵圖案的寬度W4a，不同於導電特徵圖案組224之至少一個另一個導電特徵圖案的寬度W4a。
導電特徵圖案組224位於第二佈局層級上。導電特徵圖案組224之其他數量的選路軌、層級、數量或是配置，同樣包括在本揭露的範圍內。舉例來說，儘管導電特徵圖案組224的每個導電特徵圖案被顯示為連續的圖案，但在一些實施例中，導電特徵圖案組224的一或多個導電特徵圖案是不連續的圖案。
在一些實施例中，導電特徵圖案組220、222或是224之至少一個導電特徵圖案的寬度W4a，不同於導電特徵圖案組220、222或是224之至少一個另一個導電特徵圖案的寬度W4a。
佈局設計的部分200B還包括在第一方向X上延伸的導電特徵圖案230、232、234以及236。在一些實施例中，導電特徵圖案230、232、234以及236中的每一者，亦被稱為對應的電力導軌圖案。
導電特徵圖案230、232、234以及236可用於製造對應之積體電路300(第3A圖至第3G圖)的導電結構330、332、334以及336。
導電特徵圖案230、232、234與236中的每一者，至少在第二方向Y上與導電特徵圖案230、232、234與236中的另一的圖案分隔。
在一些實施例中，導電特徵圖案230及234對應第一供應電壓(supply voltage)，而導電特徵圖案232及236對應不同於第一供應電壓的第二供應電壓。在一些實施例中，第一供應電壓為供應電壓VDD，而第二供應電壓則是參考供應電壓VSS。在一些實施例中，第一供應電壓為參考供應電壓VSS，而第二供應電壓則是供應電壓VDD。
導電特徵圖案230與單元邊界101a部分重疊。導電特徵圖案230包括導電特徵圖案230a。導電特徵圖案230a至少位於單元201a上方。導電特徵圖案230a介於單元邊界101a與101b之間。導電特徵圖案230a在第一方向X上的一側與單元邊界101a對準。導電特徵圖案230a在第二方向Y上具有寬度W3a。
在一些實施例中，導電特徵圖案230包括沿著單元邊界101a的另一個導電特徵圖案，類似於導電特徵圖案230a、232a、232b、234a、234c或236a。
導電特徵圖案230a可用於製造對應之積體電路300的導電結構330a(第3A圖至第3G圖)。
導電特徵圖案232與單元邊界101b以及單元201a和201b部分重疊。導電特徵圖案232是單一的連續圖案，被劃分為導電特徵圖案232a與232b。
導電特徵圖案232a至少位於單元201a上方。導電特徵圖案232b至少位於單元201b上方。
導電特徵圖案232a介於單元邊界101a與101b之間。導電特徵圖案232b介於單元邊界101b與101c之間。
導電特徵圖案232a在第一方向X上的一側與單元邊界101b對準。導電特徵圖案232b在第一方向X上的一側與單元邊界101b對準。導電特徵圖案232在第二方向Y上的中間點，並未在第一方向X上與單元邊界101b對準。
導電特徵圖案232在第二方向Y上具有寬度W5a。導電特徵圖案232a在第二方向Y上具有寬度W3a。導電特徵圖案232b在第二方向Y上具有寬度W2a。寬度W5a等於寬度W3a與寬度W2a的總和。在一些實施例中，寬度W3a大於或等於導電特徵圖案組220、222或224的寬度W4a。在一些實施例中，寬度W2a小於導電特徵圖案組220、222或224的寬度W4a。
在一些實施例中，如果寬度W3a大於或等於寬度W4a，則由對應之電力導軌圖案或導電特徵圖案232a所製造的電力導軌或導電結構332a的電阻降低。在一些實施例中，如果寬度W3a小於寬度W4a，則由對應之電力導軌圖案或導電特徵圖案232a所製造的電力導軌或導電結構332a的電阻增加。
導電特徵圖案232a與232b可用於製造對應之積體電路300的導電結構332a與332b(第3A圖至第3G圖)。
電特徵圖案234與單元邊界101c及101d還有單元201b、201c及201d部分重疊。導電特徵圖案234至少與緩衝區圖案206部分重疊。導電特徵圖案234是單一的連續圖案，被劃分為導電特徵圖案234a、234b及234c。
導電特徵圖案234a至少位於單元201b上方。導電特徵圖案234b至少位於單元201c上方。導電特徵圖案234c至少位於單元201d上方。導電特徵圖案234b至少位於緩衝區圖案206上方。導電特徵圖案234b與緩衝區圖案206中的每一者，具有相同的寬度(例如：寬度W1a)。
導電特徵圖案234a介於單元邊界101b與101c之間。導電特徵圖案234b介於單元邊界101c與101d之間。導電特徵圖案234c介於單元邊界101d與101e之間。
導電特徵圖案234a在第一方向X上的一側與單元邊界101c對準。導電特徵圖案234b在第一方向X上的第一側與單元邊界101c對準，並且導電特徵圖案234b在第一方向X上的第二側與單元邊界101d對準。導電特徵圖案234c在第一方向X上的一側與單元邊界101d對準。導電特徵圖案234在第二方向Y上的中間點，並未在第一方向X上與單元邊界101c或101d對準。
導電特徵圖案234在第一方向X上或第二方向Y上的中間點，是為緩衝區圖案206在對應之第一方向X上或第二方向Y上的中間點。
導電特徵圖案234在第二方向Y上具有寬度W6a。導電特徵圖案234a在第二方向Y上具有寬度W2a。導電特徵圖案234b在第二方向Y上具有寬度W1a。導電特徵圖案234c在第二方向Y上具有寬度W2a。寬度W6a等於導電特徵圖案234a之寬度W2a、導電特徵圖案234b之寬度W1a以及導電特徵圖案234c之寬度W2a的總和。
導電特徵圖案234a、234b及234c可用於製造對應之積體電路300的導電結構334a、334b及334c(第3A圖至第3G圖)。
在一些實施例中，寬度W6a實質上等於寬度W5a。在一些實施例中，若2個元件之間的差異小於或等於5％，則2個元件實質上彼此相等。
在一些實施例中，如果寬度W6a實質上等於寬度 W5a，則由對應之電力導軌圖案或是導電特徵圖案234所製造的電力導軌或是導電結構334的電阻降低，進而為電力導軌帶來增加的效率。在一些實施例中，電力導軌之增加的功率效率(power efficiency)，允許電力導軌適用於類似單元201b與201d的低功率電晶體裝置(例如：單鰭片電晶體裝置)。
在一些實施例中，若寬度W6a並未實質上等於寬度W5a，則由對應之導電特徵圖案234所製造的導電結構334的電阻增加，進而導致電力導軌的功率效率降低。
導電特徵圖案236與單元邊界101e部分重疊。導電特徵圖案236包括導電特徵圖案236a。導電特徵圖案236a至少位於單元201d上方。導電特徵圖案236a介於單元邊界101d與101e之間。導電特徵圖案236a在第一方向X上的一側與單元邊界101e對準。導電特徵圖案236a在第二方向Y上具有寬度W2a。
在一些實施例中，導電特徵圖案236包括沿著單元邊界101e的另一個導電特徵圖案，類似於導電特徵圖案230a、232a、232b、234a、234c或236a。
導電特徵圖案236a可用於製造對應之積體電路300的導電結構336a(第3A圖至第3G圖)。
導電特徵圖案230、232、234與236位於第二佈局層級上。導電特徵圖案230、232、234與236之其他數量的選路軌、層級、數量或是配置，同樣包括在本揭露的範圍內。
在一些實施例中，一或多個設計準則禁止設置包括相應之單一鰭片圖案的相鄰單元，因為將與相鄰單元部分重疊之功率佈局(power layout)圖案的寬度將會太小，進而導致由功率佈局圖案所製造之電力導軌的電阻增加，因而導致低功率應用(例如：單鰭片電晶體裝置)的電力導軌缺乏效率。
在一些實施例中，緩衝區圖案206藉由諸如對應第7圖、第8圖或第9圖的方法700、800或900的製程而被插入。藉由插入緩衝區圖案206，使得單元201b與201d至少被以寬度W1a彼此分隔，進而使導電特徵圖案234的寬度W6a增加，且因此由對應之導電特徵圖案234所製造的導電結構334的電阻降低，進而為電力導軌帶來增加的效率，並且如此一來，佈局設計200符合一或多個設計準則。
在一些實施例中，於佈局設計200中包含緩衝區圖案206一事，藉由允許在更加適用於低功率應用的混合單元中使用更多的單鰭片單元(例如：單元201b與201d)，因而允許佈局設計200成為比其他方案更加靈活的設計。
佈局設計200中之其他佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第3A圖至第3C圖係根據一些實施例所示，積體電路300之俯視圖的示意圖。第3D圖至第3E圖係根據一些實施例所示，積體電路300之FinFET 350及360的透視圖。第3F圖係根據一些實施例所示，與平面A-A’相交之積體電路300的截面圖。第3G圖係根據一些實施例所示，與平面B-B’相交之積體電路300的截面圖。
第3A圖為積體電路300之部分300A的示意圖，並且為了便於說明而經過了簡化。第3B圖為積體電路300之部分300B的示意圖，並且為了便於說明而經過了簡化。第3C圖為積體電路300的示意圖，並且包括了部分300A與300B中的每一者，它們彼此相鄰以便於說明。
部分300A包括OD層級之積體電路300或是積體電路300的一或多個特徵。部分300B包括金屬0(M0)層級之積體電路300的一或多個特徵。積體電路300包括其他佈局層級上的其他元件，但為了便於說明因而並未出示。
積體電路300藉由佈局設計200製造。至少在第3A圖至第3G圖的積體電路300，包含對準、距離、長度以及寬度的結構關係還有配置，類似於第1圖之佈局設計100、第2A圖至第2C圖之佈局設計200、第4A圖至第4C圖之佈局設計400、第5A圖至第5E圖之佈局設計500A-500E、第6A圖至第6D圖之佈局設計600A- 600D中的至少一者，並且為使說明簡潔，在第1圖、第2A圖至第2C圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5E圖、第6A圖至第6D圖中將不再敘述相似的詳細描述。舉例來說，在一些實施例中，佈局設計200之寬度W1a、W2a、W3a、W4a、W5a或W6a中的至少一者，類似於積體電路300之對應的寬度W1b、W2b、W3b、W4b、W5b或W6b，並且為使說明簡潔，相似的詳細描述被省略。
舉例來說，在一些實施例中，佈局設計100或200的至少一或多個寬度、長度或是間距，類似於積體電路300之對應的寬度、長度或是間距，並且為使說明簡潔，相似的詳細描述被省略。舉例來說，在一些實施例中，佈局設計100或200之單元邊界101a、101b、101c或是101d中的至少一者，類似於積體電路300之對應的單元邊界310a、310b、310c或是310d中的至少一者，並且為使說明簡潔，相似的詳細描述被省略。
積體電路300至少包括單元301a、301b、301c與301d、導電結構組320、322與324、以及導電結構330、332、334與336。
在一些實施例中，導電結構組320、322以及324中的每一者，亦被稱為對應電力導軌組。在一些實施例中，導電結構330、332、334以及336中的每一者，亦被稱為對應電力導軌。
單元301a具有在第一方向X上延伸的單元邊界310a與310b。單元301b具有在第一方向X上延伸的單元邊界310b與310c。單元301c具有在第一方向X上延伸的單元邊界310c與310d。單元301d具有在第一方向X上延伸的單元邊界310d與310e。
在一些實施例中，單元301a、301b、301c或301d中的至少一者，是由單元邊界310a、310b、310c、310d以及310e所定義的標準單元。在一些實施例中，單元301a、301b或301d中的至少一者，為積體電路300的預定義部分，包括被配置以執行一或多個電路功能的一或多個電晶體以及電性連接。在一些實施例中，單元301a、301b、301c或301d中的至少一者，在第二方向Y上由單元邊界310a、310b、310c、310d與310e所界定，且因此對應作為標準單元之一部分的功能電路組件或裝置的區域。
在一些實施例中，單元301a具有單元邊界310a與310b，單元邊界310a與310b被對應的導電結構330與332所部分重疊，並且被導電結構組320的一或多個導電結構分隔開來。舉例來說，在一些實施例中，單元301a的單元邊界310a與310b由對應的導電結構330與332所辨別。相似地，在一些實施例中，單元301b或301c的單元邊界310c由導電結構334所辨別。在一些實施例中，單元301c的單元邊界310d由導電結構334所辨別。在一些實施例中，單元301d的單元邊界310e由導電結構336所辨別。在一些實施例中，單元301c的單元邊界310c與310d由緩衝區306所辨別。
單元301a包括成對鰭片302a1、302a2、…、302aV(統稱為「鰭片組302」)。V為整數並且對應鰭片組302中之成對鰭片的數量。單元301a中的鰭片數量NF根據公式1(如同先前所述)決定。
成對鰭片302a1、302a2、…、302aV中的每一者，包括兩個鰭片。在成對鰭片302a1、302a2、…、302aV中，其他數量的鰭片同樣包括在本揭露的範圍內。舉例來說，在一些實施例中，成對鰭片302a1、302a2、…、302aV中的每一者包括三個鰭片圖案，並且每個成對鰭片亦可被稱為每個鰭片組。舉例來說，在一些實施例中，鰭片組302a1、302a2、…、302aV中的每一者，包括四個鰭片。
成對鰭片302a1、302a2、…、302aV中的每一者，對應於單一n型或p型FinFET裝置。在一些實施例中，鰭片組302、304與308為積體電路300中之一或多個n型或p型FinFET的源極或汲極擴散區域的一部分。在一些實施例中，積體電路300中的n型FinFET包括NMOS電晶體。在一些實施例中，積體電路300中的p型FinFET包括PMOS電晶體。
單元301b包括鰭片304bl、304b2、…、304bW(統稱為「鰭片組304」)。W為整數，並且對應鰭片組304或308中的鰭片數量。
鰭片304bl、304b2、…、304bW中的每一者，包括單一鰭片。鰭片304bl、304b2、…、304bW中的每一者，對應單一n型或p型finFET裝置。
單元301c包括緩衝區306。緩衝區306介於鰭片組304與308之間。緩衝區306介於單元邊界310c與310d之間。在一些實施例中，緩衝區306可用於指定積體電路300之並未包括電晶體裝置的區域。在一些實施例中，緩衝區306辨別了積體電路300之並未形成有功能性電晶體裝置且並未形成有非功能性電晶體裝置(例如：虛擬裝置)的區域。緩衝區306在第二方向Y上具有寬度W1b。在一些實施例中，於積體電路300中包含緩衝區306一事，允許積體電路300滿足一或多個設計準則(敘述於下文中)。
單元301d包括鰭片308d1、308d2、…、308dW(統稱為「鰭片組308」)。鰭片308d1、308d2、…、308dW中的每一者包括一個鰭片。鰭片圖案308dl、308d2、…、308dW中的每一者，對應單一n型或p型FinFET裝置。
在一些實施例中，鰭片組302、304以及308中的一或多個鰭片，可被以相應的奈米片或奈米線取代。
導電結構組320至少包括導電結構320a、320b、320c、320d或是320e。導電結構組320位於單元301a上方。導電結構組320與鰭片組302部分重疊。導電結構組320介於單元邊界310a與310b之間。
導電結構組320被顯示為具有5個金屬選路軌。用於導電結構組320之其他數量的選路軌同樣包括在本揭露的範圍內。
導電結構組320中的每個導電結構，在第二方向Y上具有對應的寬度W4b。
導電結構組322至少包括導電結構322a、322b、322c或是322d。導電結構組322位於單元301b上方。導電結構組322與鰭片組304部分重疊。導電結構組322介於單元邊界310b與310c之間。導電結構組322中的每個導電結構，在第二方向Y上具有對應的寬度W4b。電結構組324至少包括導電結構324a、324b、324c或是324d。
導電結構組324位於單元301d上方。導電結構組324與鰭片組308部分重疊。導電結構組324介於單元邊界310d與310e之間。
導電結構組324中的每個導電結構，在第二方向Y上具有對應的寬度W4b。導電結構組322與324被顯示為具有4個金屬選路軌。用於導電結構組322與324之至少一者的其他數量的選路軌，同樣包括在本揭露的範圍內。
在一些實施例中，導電結構組320、322或324之至少一個導電結構的寬度W4b，不同於導電結構組320、322或324之至少一個另一個導電特徵圖案的寬度W4b。
導電結構組320、322或324之其他數量的選路軌、寬度、層級、數量或是配置，同樣包括在本揭露的範圍內。
在一些實施例中，導電結構330及334為經過配置以提供第一供應電壓的相應電力導軌，而導電結構332及336為經過配置以提供不同於第一供應電壓之第二供應電壓的相應電力導軌。在一些實施例中，第一供應電壓為供應電壓VDD，而第二供應電壓則是參考供應電壓VSS。在一些實施例中，第一供應電壓為參考供應電壓VSS，而第二供應電壓則是供應電壓VDD。
導電結構330包括導電結構330a。在一些實施例中，導電結構330包括沿著單元邊界310a的另一個導電結構，類似於導電結構330a、332a、332b、334a、334c或336a。
導電結構330與單元邊界310a部分重疊。導電結構330包括導電結構330a。導電結構330a至少位於單元301a上方。導電結構330a介於單元邊界310a與310b之間。導電結構330a在第一方向X上的一側與單元邊界310a對準。導電結構330a在第二方向Y上具有寬度W3b。
在一些實施例中，導電結構330包括沿著單元邊界310a的另一個導電結構，類似於導電結構330a、332a、332b、334a、334c或336a。
導電結構332與單元邊界310b以及單元301a和301b部分重疊。導電結構332是單一的連續結構，被劃分為導電結構332a與332b。
導電結構332a至少位於單元301a上方。導電結構332b至少位於單元301b上方。導電結構332a介於單元邊界310a與310b之間。導電結構332b介於單元邊界310b與310c之間。
導電結構332a在第一方向X上的一側與單元邊界310b對準。導電結構332b在第一方向X上的一側與單元邊界310b對準。導電結構332在第二方向Y上的中間點，並未在第一方向X上與單元邊界310b對準。
導電結構332在第二方向Y上具有寬度W5b。導電結構332a在第二方向Y上具有寬度W3b。導電結構332b在第二方向Y上具有寬度W2b。寬度W5b等於寬度W3b與寬度W2b的總和。在一些實施例中，寬度W3b大於或等於導電結構組320、322或324的寬度W4b。在一些實施例中，寬度W2b小於導電結構組320、322或324的寬度W4b。
在一些實施例中，如果寬度W3b大於或等於寬度W4b，則電力導軌或導電結構332a的電阻降低。在一些實施例中，如果寬度W3b小於寬度W4b，則電力導軌或導電結構332a的電阻增加。
導電結構334與單元邊界310c及310d還有單元301b、301c及301d部分重疊。導電結構334至少與緩衝區306部分重疊。導電結構334是單一的連續結構，被劃分為導電結構334a、334b及334c。
導電結構334a至少位於單元301b上方。導電結構334b至少位於單元301c上方。導電結構334c至少位於單元301d上方。導電結構334b至少位於緩衝區306上方。導電結構334b與緩衝區306中的每一者，具有相同的寬度(例如：寬度W1b)。
導電結構334a介於單元邊界310b與310c之間。導電結構334b介於單元邊界310c與310d之間。導電結構334c介於單元邊界310d與310e之間。
導電結構334a在第一方向X上的一側與單元邊界310c對準。導電結構334b在第一方向X上的第一側與單元邊界310c對準，並且導電結構334b在第一方向X上的第二側與單元邊界310d對準。導電結構334c在第一方向X上的一側與單元邊界310d對準。導電結構334在第二方向Y上的中間點，並未在第一方向X上與單元邊界310c或310d對準。
導電結構334在第一方向X上或第二方向Y上的中間點，是為緩衝區306在對應之第一方向X上或第二方向Y上的中間點。
導電結構334在第二方向Y上具有寬度W6b。導電結構334a在第二方向Y上具有寬度W2b。導電結構334b在第二方向Y上具有寬度W1b。導電結構334c在第二方向Y上具有寬度W2b。寬度W6b等於導電結構334a之寬度W2b、導電結構334b之寬度W1b以及導電結構334c之寬度W2b的總和。
在一些實施例中，寬度W6b實質上等於寬度W5b。
在一些實施例中，如果寬度W6b實質上等於寬度 W5b，則電力導軌或導電結構334的電阻降低，進而為電力導軌或導電結構334帶來增加的效率。在一些實施例中，電力導軌或導電結構334之增加的功率效率，允許電力導軌或導電結構334適用於類似單元301b與301d的低功率電晶體裝置(例如：單鰭片FinFET裝置)。
在一些實施例中，若寬度W6b並未實質上等於寬度W5b，則導電結構334的電阻增加，進而導致電力導軌或導電結構334的功率效率降低。
導電結構336與單元邊界310e部分重疊。導電結構336包括導電結構336a。導電結構336a至少位於單元301d上方。導電結構336a介於單元邊界310d與310e之間。導電結構336a在第一方向X上的一側與單元邊界310e對準。導電結構336a在第二方向Y上具有寬度W2b。
在一些實施例中，導電結構336包括沿著單元邊界310e的另一個導電結構，類似於導電結構330a、332a、332b、334a、334c或336a。
導電結構330、332、334與336之其他數量的選路軌、層級、數量或是配置，同樣包括在本揭露的範圍內。
在一些實施例中，一或多個設計準則禁止設置包括相應之單一鰭片的相鄰單元，因為將與相鄰單元部分重疊之電力導軌的寬度將會太小，進而導致電力導軌的電阻增加，因而導致低功率應用(例如：單鰭片FinFET裝置)的電力導軌缺乏效率。
在一些實施例中，緩衝區306藉由諸如對應第7圖、第8圖或第9圖的方法700、800或900的製程而被插入。藉由插入緩衝區306，使得單元301b與301d至少被以寬度W1b彼此分隔，進而使導電結構334的寬度W6b增加，且因此導電結構334的電阻降低，進而為電力導軌(例如：導電結構330、332、334以及336)帶來增加的效率，並且如此一來，積體電路300符合一或多個設計準則。
在一些實施例中，於積體電路300中包含緩衝區306一事，藉由允許在更加適用於低功率應用的混合單元中使用更多的單鰭片單元(例如：單元301b與301d)，因而允許積體電路300成為比其他方案更加靈活的IC。
在一些實施例中，緩衝區306包括非導電材料。在一些實施例中，緩衝區306包括絕緣材料。在一些實施例中，緩衝區306包括淺溝槽隔離(shallow trench isolation, STI)結構。在一些實施例中，緩衝區306包括半導體材料。在一些實施例中，緩衝區306包括氧化物、SiN或其組合中的至少一者。
在一些實施例中，導電結構組320中的至少一個導電結構、導電結構組322中的至少一個導電結構、導電結構組324中的至少一個導電結構、導電結構330、 導電結構332、導電結構334或是導電結構336，包括一或多層的導電材料、金屬、金屬化合物或摻雜半導體。在一些實施例中，導電材料包括鎢、鈷、釕、銅等，或其組合。在一些實施例中，金屬包括Cu(銅)、Co、W、Ru、Al等的至少一者。在一些實施例中，金屬化合物包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等的至少一者。在一些實施例中，摻雜半導體至少包括經過摻雜的矽等。
積體電路300中之其他佈局層級或元件數量上的其他材料、配置、設置，同樣包括在本揭露的範圍內。
第3D圖至第3E圖係根據一些實施例所示，FinFET 350及360的透視圖。
FinFET 350包括形成在基板390上方的主動區352。在一些實施例中，主動區352包括2個鰭片(例如：鰭片結構302a1a與302a1b)。舉例來說，在一些實施例中，鰭片結構302a1a與302a1b至少對應第3A圖及第3C圖中的成對鰭片302a1、302a2、…、302aV。在一些實施例中，基板390為氧化物材料。
FinFET 360包括形成在基板390上方的主動區362。在一些實施例中，主動區362包括1個鰭片(例如：鰭片結構304b1a)。舉例來說，在一些實施例中，鰭片結構304b1a至少對應第3A圖及第3C圖中的鰭片304b1、304b2、...、304bW。舉例來說，在一些實施例中，鰭片結構304b1a至少對應第3A圖及第3C圖中的鰭片308d1、308d2、...、308dW。
在第3D圖中，FinFET 350被形成在主動區352中的兩個鰭片結構302a1a與302a1b上方。FinFET 350的閘極，由鰭片結構302a1a與302a1b上方的閘極354形成。FinFET 350之源極端子(terminal)或汲極端子中的一者，由鰭片結構302a1a與302a1b上方的接點356形成。FinFET 350之源極端子或汲極端子中的另一者，由鰭片結構302a1a與302a1b上方的接點358形成。
在第3E圖至第3F圖中，FinFET 360被形成在主動區362中的一個鰭片結構304bla上方。FinFET 360的閘極，由鰭片結構304b1a上方的閘極364形成。FinFET 360之源極端子或汲極端子376中的一者，由鰭片結構304b1a上方的接點366形成。FinFET 360之源極端子或汲極端子378中的另一者，由鰭片結構304b1a上方的接點368形成。在一些實施例中，閘極364藉由閘極接點380耦接至導電結構組322。
在一些實施例中，FinFET 350中之鰭片結構的數量，大於FinFET 360中之鰭片結構的數量。主動區352或362中鰭片結構的其他配置或數量，同樣包括在本揭露的範圍內。
在一些實施例中，FinFET 350中閘極的數量大於FinFET 360中閘極的數量。閘極354或364之至少一者的其他閘極配置或數量，同樣包括在本揭露的範圍內。
在積體電路300中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
在第3G圖中，顯示了緩衝區306。緩衝區306包括導電結構334、絕緣區域391以及基板392。導電結構334b與緩衝區306及基板392部分重疊。在一些實施例中，基板392包括氧化物、SiN或其組合中的至少一者。在一些實施例中，基板392與基板390整體地(integrally)形成。
在一些實施例中，導電結構334b藉由絕緣區域391而與基板392分隔。在一些實施例中，絕緣區域391與基板392整體地形成。在一些實施例中，絕緣區391包括氧化物、SiN或其組合中的至少一者。
在一些實施例中，緩衝區306包括類似於第3F圖之FinFET 360的虛擬電晶體結構，但是虛擬電晶體是非功能性的，或者是未包括主動區的。
第4A圖係根據一些實施例所示，積體電路之佈局設計400A的示意圖。根據一些實施例，佈局設計400A是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計400A是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
為使說明簡潔，第4A圖至第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖被描述為對應的佈局設計400A-400C、500A-500E以及600A-600D，但是在一些實施例中，第4A圖至第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖亦對應類似積體電路300的積體電路，且佈局設計400A-400C、500A-500E以及600A-600D亦對應積體電路的結構元件，並且對應之佈局設計400A-400C、500A-500E以及600A-600D的結構關係(包含對準、長度與寬度)還有配置及薄層，類似於對應之積體電路的結構關係與配置以及薄層，而且為使說明簡潔，將不再敘述相似的詳細描述。
在一些實施例中，至少佈局設計400A-400C、500A-500E以及600A-600D可用於製造類似於積體電路300的對應積體電路，並因此省略了類似的詳細描述。
佈局設計400A是佈局設計200(第2A圖至第2C圖)的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計400A顯示了另一個緩衝區(例如：緩衝區452)以及另一個鰭片組(例如：鰭片組450)被添加到佈局設計200之部分200A的範例。
佈局設計400A至少包括單元201a、201b、201c、201d以及單元402a。
單元402a包括單元402a1與單元402a2。與佈局設計200的部分200A相比，單元402a1至少類似於單元201b或201d，單元402a2類似於單元201c，並因此省略了類似的詳細描述。
單元402a1包括鰭片組450。
單元402a2包括緩衝區452。
與佈局設計200的部分200A相比，鰭片組450至少類似於鰭片圖案組204或208，而緩衝區452類似於緩衝區圖案206，並因此省略了類似的詳細描述。
如第4A圖所示，佈局設計400A中多鰭片單元組對單鰭片單元組的比，被顯示為A：B。舉例來說，單元A中的鰭片圖案組202的每個成對鰭片圖案，對應單一FinFET裝置，而單元B中的鰭片圖案組204、208或鰭片組450中之至少一者的每個鰭片圖案，對應單一FinFET裝置。藉由包括單元402a，佈局設計400A具有1：3的比。
單元410包括單元201a以及單元201b。
在一些實施例中，佈局設計400A達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
在佈局設計400A中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第4B圖係根據一些實施例所示，積體電路之佈局設計400B的示意圖。根據一些實施例，佈局設計400B是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計400B是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計400B是佈局設計400A的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計400B顯示了J-2個緩衝區(例如：緩衝區452)以及J-2個鰭片組(例如：鰭片組450)被添加到佈局設計200之部分200A的範例，其中J為整數。換句話說，佈局設計400B包括J-1個緩衝區(例如：緩衝區452)以及J組的單鰭片結構(例如：鰭片組450)。
如第4B圖所示，佈局設計400B中多鰭片單元組對單鰭片單元組的比，被顯示為A：B。藉由包括單元404，佈局設計400B具有1：J的比。
佈局設計400B包括部分200A以及單元402b。單元402b包括第4A圖之單元402a1的J-2個拷貝以及第4A圖之單元402a2的J-2個拷貝，並因此省略了類似的詳細描述。
單元404包括單元201b、201c和201d以及單元402b。
在一些實施例中，佈局設計400B達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
在佈局設計400B中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第4C圖係根據一些實施例所示，積體電路之佈局設計400C的示意圖。根據一些實施例，佈局設計400C是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計400C是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計400C是佈局設計400B的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計400C顯示了K-1組多鰭片單元(例如：單元201a)被添加到佈局設計400B的範例，其中K為整數。換句話說，佈局設計400C包括K組多鰭片單元(例如：單元201a)、J-1個緩衝區(例如：緩衝區452)以及J組的單鰭片結構(例如：鰭片組450)。
如第4C圖所示，佈局設計400C中多鰭片單元組對單鰭片單元組的比，被顯示為A：B。藉由包括單元402c，佈局設計400C具有K：J的比。
佈局設計400C包括部分200A、單元402b以及單元402c。單元402c包括第4A圖之單元201a的K-1個拷貝，並因此省略了類似的詳細描述。
單元406包括單元201a以及單元402c。
在一些實施例中，佈局設計400C達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
在佈局設計400C中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第5A圖係根據一些實施例所示，積體電路之佈局設計500A的示意圖。根據一些實施例，佈局設計500A是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計500A是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計500A是佈局設計200A的變化，並因此省略了類似的詳細描述。舉例來說，佈局設計500A顯示了相同類型之單元(例如：單元502a2以及502a3)的附加列(例如：列2及3)，被添加到與佈局設計200之部分200A相同的行(例如：行1)的範例。換句話說，對應佈局設計200之部分200A的單元502a1，在佈局設計500A之行1的其他列中重複。
佈局設計500A為包括3個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計500A包括單元502a1、502a2及502a3。單元502a1、502a2及502a3中的每一者，對應佈局設計200的部分200A，並因此省略了類似的詳細描述。
如第5A圖所示，佈局設計500A中多鰭片單元組對單鰭片單元組的比被顯示為A：B，並且對應於1：2。
在一些實施例中，佈局設計500A-500E達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
在佈局設計500A中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第5B圖係根據一些實施例所示，積體電路之佈局設計500B的示意圖。根據一些實施例，佈局設計500B是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計500B是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計500B是佈局設計400A的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計500B顯示了相同類型之單元(例如：單元502b2)的附加列(例如：列2)，被添加到與佈局設計400A相同的行(例如：行1)的範例。換句話說，對應佈局設計400A的單元502b1，在佈局設計500B之行1的其他列中重複。
佈局設計500B為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計500B包括單元502b1及502b2。單元502b1及502b2中的每一者對應佈局設計400A，並因此省略了類似的詳細描述。
如第5B圖所示，佈局設計500B中多鰭片單元組對單鰭片單元組的比被顯示為A：B，並且對應於1：3。
在佈局設計500B中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第5C圖係根據一些實施例所示，積體電路之佈局設計500C的示意圖。根據一些實施例，佈局設計500C是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計500C是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計500C是佈局設計400B的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計500C顯示了相同類型之單元(例如：單元502c2)的附加列(例如：列2)被添加到與佈局設計400B相同的行(例如：行1)的範例。換句話說，對應佈局設計400B的單元502c1，在佈局設計500C之行1的其他列中重複。
佈局設計500C為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計500C包括單元502c1及502c2。單元502c1及502c2中的每一者對應佈局設計400B，並因此省略了類似的詳細描述。
如第5C圖所示，佈局設計500C中多鰭片單元組對單鰭片單元組的比被顯示為A：B，並且對應於1：J。
在佈局設計500C中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第5D圖係根據一些實施例所示，積體電路之佈局設計500D的示意圖。根據一些實施例，佈局設計500D是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計500D是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計500D是佈局設計400C的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計500D顯示了相同類型之單元(例如：單元502d2)的附加列(例如：列2)被添加到與佈局設計400C相同的行(例如：行1)的範例。換句話說，對應佈局設計400C的單元502d1，在佈局設計500D之行1的其他列中重複。
佈局設計500D為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計500D包括單元502d1及502d2。單元502d1及502d2中的每一者對應佈局設計400C，並因此省略了類似的詳細描述。
如第5D圖所示，佈局設計500D中多鰭片單元組對單鰭片單元組的比被顯示為A：B，並且對應於K：J。
在佈局設計500D中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第5E圖係根據一些實施例所示，積體電路之佈局設計500E的示意圖。根據一些實施例，佈局設計500E是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計500E是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計500E是佈局設計200、400A、400B或400C的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計500E顯示了不同類型之單元(例如：單元502e1或502e3及502e4)的附加列(例如：列1、3以及4)被添加到與佈局設計200之部分200A相同的行(例如：行1)的範例。換句話說，部分200A、佈局設計400A、400B或400C的單元，在佈局設計500E之行1的不同列中設置及/或重複。
佈局設計500E為包括4個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。在一些實施例中，部分200A、佈局設計400A、400B或400C之單元的其他組合，可在佈局設計500E之行1的不同列中設置及/或重複。
佈局設計500E包括單元502e1、502e2、502e3、502e4以及502e5。單元502e1及502e3中的每一者對應第4A圖的單元410，並因此省略了類似的詳細描述。
單元502e2對應佈局設計200的部分200A，並因此省略了類似的詳細描述。
單元502e4對應佈局設計400A，並因此省略了類似的詳細描述。
如第5E圖所示，列1與列3所具有的A：B比為1：1，列2所具有的A：B比為1：2，並且列4所具有的A：B比為1：3。
在佈局設計500E中，其他的佈局層級或元件數量上的其他配置、設置，同樣包括在本揭露的範圍內。
第6A圖係根據一些實施例所示，積體電路之佈局設計600A的示意圖。根據一些實施例，佈局設計600A是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計600A是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計600A是部分200A或佈局設計500A的變體，並因此省略了類似的詳細描述。舉例來說，佈局設計600A顯示了在相同的行(例如：行1)中將附加單元(例如：單元604)添加到佈局設計500A之列1與列2的範例。在一些實施例中，單元604辨別佈局設計500A之列1與列2的n型及p型井區。
佈局設計600A為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計600A包括單元602以及單元604。
單元602對應佈局設計500A的列1及列2，並因此省略了類似的詳細描述。
單元602包括單元602a1、602a2、602b1、602b2、602c1、602c2、602d1以及602d2。
單元602a1及602a2對應佈局設計200之部分200A的單元201a，單元602b1及602b2對應佈局設計200之部分200A的單元201b，單元602c1及602c2對應佈局設計200之部分200A的單元201d，而單元602d1及602d2對應佈局設計200之部分200A的單元201c，並因此省略了類似的詳細描述。
單元604包括井圖案604a1、604a2、604b1、604b2、604c1以及604c2(統稱為「井圖案組604a」)，它們中的每一者在第二方向Y上延伸。
井圖案組604a的每個井圖案，在第二方向Y上與井圖案組604a的相鄰井圖案分隔。井圖案組604a的每個井圖案，具有在第二方向Y上延伸的寬度(未標記)。在一些實施例中，井圖案組604a與單元602部分重疊。
單元602之列1及列2中的每一者，可被劃分為3個子列。井圖案組604a的每個井圖案，位於單元604之對應的子列中。井圖案604a1、604b1與604c1位於佈局設計600A的列1中。井圖案604a2、604b2與604c2位於佈局設計600A的列2中。
井圖案組604a可用於製造積體電路300(第3A圖至第3G圖)的井組(未標記)。在一些實施例中，井圖案604a1、604a2、604b1、604b2、604c1以及604c2，可用於製造積體電路300(第3A圖至第3G圖)之對應的井。
在一些實施例中，井圖案組604a對應單元602的n型井區與p型井區，n型井區與p型井區辨別對應的n型FinFET與p型FinFET。舉例來說，在一些實施例中，井圖案604a1、604c1、604b2對應p型井，且因此單元602a1、602c1、602b2為n型FinFET，而井圖案604b1、604a2、604c2對應n型井，且因此單元602b1、602a2、602c2為p型FinFET。
在一些實施例中，井圖案604a1、604c1、604b2對應n型井，且因此單元602a1、602c1、602b2為p型FinFET，而井圖案604b1、604a2、604c2對應p型井，且因此單元602b1、602a2、602c2為n型FinFET 。
井圖案組604a的一或多個井圖案具有矩形形狀。在一些實施例中，井圖案組604a的一或多個井圖案具有多邊形形狀。
在一些實施例中，井圖案組604a的一或多個井圖案，是為在第二方向Y上延伸的連續井圖案。在一些實施例中，井圖案組604a的一或多個井圖案，包括在第一方向X上延伸的至少M個不連續的井圖案，其中M為整數。
井圖案組604a位於在第三層級上。在一些實施例中，第三層級不同於第一層級與第二層級。在一些實施例中，第三層級與第一層級相同。在一些實施例中，第三層級對應佈局設計100、200、400A-400C、500A-500E或600A-600D(第1圖、第2A圖至第2C圖、第4A圖至第4C圖、第5A圖至第5E圖或第6A圖至第6D圖)或是積體電路300(第3A圖至第3G圖)中之一或多者的主動層級或是OD層級。
井圖案組604a中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
在一些實施例中，佈局設計600A-600D達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
佈局設計600A中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
第6B圖係根據一些實施例所示，積體電路之佈局設計600B的示意圖。根據一些實施例，佈局設計600B是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計600B是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計600B是佈局設計600A的變體，並因此省略了類似的詳細描述。與佈局設計600A相比，佈局設計600B的單元606取代了佈局設計600A的單元604，並因此省略了類似的詳細描述。
佈局設計600B為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計600B包括單元602以及單元606。
單元606包括井圖案606b0、606a1、606a2、606b1、606b2、606c1以及606c2(統稱為「井圖案組606a」)。
與佈局設計600A相比，井圖案組606a取代了井圖案組604a，並因此省略了類似的詳細描述。與佈局設計600A相比，井圖案606a1、606a2、606b1、606b2、606c1以及606c2取代了對應的井圖案604a1、604a2、604b1、604b2、604c1以及604c2，並因此省略了類似的詳細描述。井圖案606b0類似井圖案606b1，並因此省略了類似的詳細描述。
與井圖案組604a相比，井圖案組606a在第二方向Y上移動了距離Dl，並因此省略了類似的詳細描述。在一些實施例中，距離D1對應於子列的1/2。距離D1的其他數值同樣包括在本揭露的範圍內。
在一些實施例中，藉由在第二方向Y上以距離D1移動井圖案組606a，改變了佈局設計600B中n型FinFET與p型FinFET的分佈。舉例來說，在一些實施例中，井圖案606a1、606c1、606b2對應p型井，且因此單元602a1、602b1、602c1、602a2、602b2以及602c2的第一部分為n型FinFET，而井圖案606b0、606b1、606a2、606c2對應n型井，且因此單元602a1、602b1、602c1、602a2、602b2以及602c2的第二部分為p型FinFET。
在一些實施例中，井圖案606a1、606c1、606b2對應n型井，且因此單元602a1、602b1、602c1、602a2、602b2以及602c2的第一部分為p型FinFET，而井圖案606b0、606b1、606a2、606c2對應p型井，且因此單元602a1、602b1、602c1、602a2、602b2以及602c2的第二部分為n型FinFET。
在一些實施例中，單元602a1、602b1、602c1、602a2、602b2以及602c2的第一部分是單元602的50%，且單元602a1、602b1、602c1、602a2、602b2以及602c2的第二部分是單元602的50%。用於單元602a1、602b1、602c1、602a2、602b2以及602c2之第一部分，以及用於單元602a1、602b1、602c1、602a2、602b2以及602c2之第二部分的其他數字，同樣包括在本揭露的範圍內。
井圖案組606a中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
佈局設計600B中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
第6C圖係根據一些實施例所示，積體電路之佈局設計600C的示意圖。根據一些實施例，佈局設計600C是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計600C是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計600C是佈局設計600B的變體，並因此省略了類似的詳細描述。與佈局設計600B相比，佈局設計600C的單元608取代了佈局設計600B的單元606，並因此省略了類似的詳細描述。
佈局設計600C為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計600C包括單元602以及單元608。
單元608包括井圖案608b0、608a1、608a2、608b1以及608b2(統稱為「井圖案組608a」)。
與佈局設計600B相比，井圖案組608a取代了井圖案組606a，並因此省略了類似的詳細描述。
與佈局設計600B相比，井圖案608b0取代了井圖案606b0，井圖案608a1取代了井圖案606a1與606b1，井圖案608b1取代了井圖案606c1，井圖案608a2取代了井圖案606a2與606b2，井圖案608b2取代了井圖案606c2，並因此省略了類似的詳細描述。
與井圖案組606a相比，井圖案608a1與井圖案608a2中的每一者，佔據了單元608中的兩個子列，相較之下，佈局設計600B中每個井圖案僅佔據單一子列。在一些實施例中，藉由佔據單元608中的兩個子列，改變了佈局設計600C中n型FinFET與p型FinFET的分佈。舉例來說，在一些實施例中，井圖案608a1與608a2對應p型井，且因此單元602b1與602b2以及單元602a1、602c1、602a2和602c2的第一部分為n型FinFET，而井圖案608b0、608b1與608b2對應n型井，且因此單元602a1、602c1、602a2和602c2的第二部分為p型FinFET。
在一些實施例中，井圖案608a1與608a2對應n型井，且因此單元602b1與602b2以及單元602a1、602c1、602a2和602c2的第一部分為p型FinFET，而井圖案608b0、608b1與608b2對應p型井，且因此單元602a1、602c1、602a2和602c2的第二部分為n型FinFET。
在一些實施例中，單元602a1、602c1、602a2以及602c2的第一部分是單元602的50%，且單元602a1、602c1、602a2以及602c2的第二部分是單元602的50%。用於單元602a1、602c1、602a2以及602c2之第一部分，以及用於單元602a1、602c1、602a2以及602c2之第二部分的其他數字，同樣包括在本揭露的範圍內。
井圖案組608a中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
佈局設計600C中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
第6D圖係根據一些實施例所示，積體電路之佈局設計600D的示意圖。根據一些實施例，佈局設計600D是類似於第3A圖至第3G圖之積體電路300的積體電路的佈局示意圖。
佈局設計600D是第1圖之佈局設計100的一個實施例，並且為使說明簡潔，省略了相似的詳細敘述。
佈局設計600D是佈局設計600B的變體，並因此省略了類似的詳細描述。與佈局設計600B相比，佈局設計600D的單元610取代了佈局設計600B的單元606，並因此省略了類似的詳細描述。
佈局設計600D為包括2個單元列以及1個單元行的單元陣列。其他的列或行同樣包括在本揭露的範圍內。
佈局設計600D包括單元602以及單元610。
單元610包括井圖案610b0、610a1、610a2以及610b1(統稱為「井圖案組610a」)。
與佈局設計600B相比，井圖案組610a取代了井圖案組606a，並因此省略了類似的詳細描述。
與佈局設計600B相比，井圖案610b0取代了井圖案606b0，井圖案610a1取代了井圖案606a1、606bl、606c1與606a2，井圖案610b1取代了井圖案606b2，而井圖案610a2取代了井圖案606c2，並因此省略了類似的詳細描述。
與井圖案組606a相比，井圖案610a1佔據了單元610中的K個子列，相較之下，佈局設計600B中每個井圖案僅佔據單一子列，其中K為整數。在一些實施例中，藉由佔據單元610中的K個子列，改變了佈局設計600D中n型FinFET與p型FinFET的分佈。
舉例來說，在一些實施例中，井圖案610a1與610a2對應p型井，且因此單元602b1、602c1與602a2以及單元602a1、602b2和602c2的第一部分為n型FinFET，而井圖案610b0與610b1對應n型井，且因此單元602a1、602b2和602c2的第二部分為p型FinFET。在一些實施例中，井圖案610a1與610a2對應n型井，且因此單元602b1、602c1與602a2以及單元602a1、602b2和602c2的第一部分為p型FinFET，而井圖案610b0與610b1對應p型井，且因此單元602a1、602b2和602c2的第二部分為n型FinFET。
在一些實施例中，單元602a1、602b2與602c2的第一部分為單元602的50%，且單元602a1、602b2與602c2的第二部分為單元602的50%。用於單元602a1、602b2以及602c2之第一部分，以及用於單元602a1、602b2以及602c2之第二部分的其他數字，同樣包括在本揭露的範圍內。
井圖案組610a中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
佈局設計600D中的圖案的其他配置、層級或是數量，同樣包括在本揭露的範圍內。
第7圖係根據一些實施例所示，IC設計及製造流程700的至少一部分的功能性流程圖。IC設計及製造流程700利用了一或多個電子設計自動化(EDA)工具，在操作750中製造IC之前產生、最佳化(optimizing)及/或檢驗IC的設計。在一些實施例中，EDA工具是一或多組的可執行指令(executable instruction)，用於由處理器或控制器或程式化電腦(programmed computer)執行以執行所指示的功能。在至少一個實施例中，IC設計及製造流程700由本文參照第7圖所討論之IC製造系統的設計工作室(design house)執行。
在操作702，IC的設計由電路設計者(designer)提供。在一些實施例中，IC的設計包括IC的IC示意圖(schematic)，意即電路圖(electrical diagram)。在一些實施例中，示意圖被以示意性之網路連線表(netlist)的形式產生或是提供，例如模擬電路與積體電路重點(Simulation Program with Integrated Circuit Emphasis, SPICE)網路連線表。用於描述設計的其他資料格式(data format)在一些實施例中是可用的。在一些實施例中，對設計執行佈局前模擬(pre-layout simulation)，以判斷設計是否符合預定規範(specification)。當設計不符合預定規範時，重新設計IC。在至少一個實施例中，自第7圖省略了佈局前模擬。在至少一個實施例中，方法700進一步包括在操作710之後執行的佈局前模擬。
在操作704，自一或多個單元程式館(cell library)中檢索(retrieve)用於電路設計的預設計標準單元。在一些實施例中，單元程式館包括與標準單元之高度或是每個電晶體裝置之鰭片數量相關的資訊。在一些實施例中，單元程式館包括具有多鰭片電晶裝置組的高(tall)標準單元、具有單鰭片電晶體裝置組的矮標準單元、以及諸如緩衝區206的緩衝區。在一些實施例中，高標準單元所對應的標準單元具有佈局設計100中的高度H1，以及如第1圖、第2A圖至第2C圖、第4A圖至第4B圖以及第5A圖至第5B圖所示之對應的鰭片圖案組202。在一些實施例中，矮標準單元所對應的標準單元具有佈局設計100中的高度H2，以及如第1圖、第2A圖至第2C圖、第4A圖至第4B圖以及第5A圖至第5B圖所示之對應的鰭片圖案組204與208。
在操作706，自一或多個技術檔案中檢索用於電路設計的技術檔案。在一些實施例中，技術檔案包括關於用於容納預設計標準單元之各種類型的單元列的資訊，例如各種類型的單元列的列高。在一些實施例中，技術檔案包括關於可變的間距、可變的金屬寬度(例如：寬度W1a、W2a、W3a、W4a、W5a與W6a)、以及可變的高度(例如：高度H1、H2與H3)的設計準則。
在操作710，根據網路連線表檔案以及技術檔案，創建平面圖(floor plan)以用於電路設計，以將預設計的標準單元放置(place)到佈局設計中。在一些實施例中，平面圖包括具體指定(specify)至少兩個標準單元(例如：單元201a、201b、201c或201d中的兩個)的位置。在一些實施例中，兩個單被元以正序(forward order)或反序(reverse order)的方式依序地放置在平面圖中。舉例來說，在一些實施例中，於正序的方式中，標準單元的單元201a、201b、201c與201d的位置，在第二方向Y上以相應的順序(單元201a、201b、201c與201d)具體指定。舉例來說，在一些實施例中，於反序的方式中，標準單元的單元201d、201c、201b與201a的位置，以相應的順序(單元201d、201c、201b與201a)具體指定。
在操作720，由APR工具透過執行單元放置，將用於電路設計的預設計單元放置到平面圖中。APR工具自操作704的一或多個單元程式館存取各種單元，並以鄰接的方式放置單元以產生對應IC示意圖的IC佈局圖。
選擇具有不同單元高度的預設計單元，以最佳化電路設計的性能、標準單元面積、可選路性(routability)、接腳可接觸性(pin-accessibility)或是功耗中的至少一者。在一些實施例中，選擇高單元以最佳化標準單元的性能及速度。在一些實施例中，選擇矮單元以最佳化標準單元的標準單元面積、可選路性、接腳可接觸性或是功耗。
操作720進一步包括對平面圖中之經過放置的預設計單元執行設計準則檢查，並且識別導致一或多個設計準則違規(violation)的預設計單元。在一些實施例中，一或多個設計準則禁止放置包括相應之單鰭片圖案的相鄰單元，因為將與相鄰單元部分重疊之功率佈局圖案的寬度將會太小，進而導致由功率佈局圖案所製造之電力導軌的電阻增加，因而導致低功率應用(例如：單鰭片電晶體裝置)的電力導軌缺乏效率。在一些實施例中，於操作720中，諸如緩衝區圖案206的一或多個緩衝區圖案，被插入相鄰或鄰接的單鰭片電晶體裝置單元之間，以克服與這些一或多個設計準則相關的設計準則違規。在一些實施例中，藉由插入緩衝區圖案206，使得單元201b與201d至少被以寬度W1a彼此分隔，進而使導電特徵圖案234的寬度W6a增加，且因此由對應之導電特徵圖案234所製造的導電結構334的電阻降低，進而為電力導軌帶來增加的效率，並且如此一來，佈局設計200符合一或多個設計準則。
在一些實施例中，為了緩和設計準則違規的情況，選擇不同的單元高度以及可變的通孔尺寸、可變的接腳寬度或是可變的金屬間距中的至少一者，以克服其他潛在的設計準則違規。在一些實施例中，藉由使用其中的預設計單元具有不同的單元高度以及可變的通孔尺寸、可變的接腳寬度或是可變的金屬間距中的至少一者的混合標準單元方案，可以在佈局設計以及對應的積體電路中達到一個平衡，使得與其他方案相比，標準單元的速度及性能得到改善，但混合標準單元的標準單元面積、可選路性以及接腳可接觸性至少類似於其他方案。
在操作730，APR工具執行時脈樹合成(clock tree synthesis, CTS)，以最小化由於IC佈局圖中電路元件的放置而可能存在的偏斜(skew)及/或插入延遲(insertion delay)。CTS包括最佳化程序，以確保訊號在適當的時序(timing)傳輸及/或到達。舉例來說，在一些實施例中，於CTS內的最佳化程序期間，具有較小之金屬寬度及/或較小之通孔的較矮單元的時序，以及具有較寬之金屬寬度及/或較大之通孔的較高單元的時序被分析，並且如果適合的話，被調整。
在一些實施例中，一或多個單元被從高單元改變為矮單元(反之亦然)，以添加及/或移除鬆弛(slack)(訊號到達的時序)以達成期望的時序。在一些實施例中，一或多個緩衝器(buffer)被插入至IC佈局圖中，以添加及/或移除鬆弛(訊號到達的時序)以達成期望的時序。
在一些實施例中，操作730包括對一或多個關鍵路徑(critical path)執行時序分析(timing analysis)，其中這些關鍵路徑包含具有不同高度的標準單元，以判斷一或多個關鍵路徑中的時序違規。所述之操作730的的CTS僅為範例。其他的安排或操作同樣包括在各種實施例的範圍內。舉例來說，在一個或多個實施例中，一或多個所描述的操作被重複或是省略。
在操作740，APR工具執行選路，以為互連了已放置之電路元件的各種網路安排路線。執行選路以確保經過安排路線的互連或網路滿足一組限制(constraint)。舉例來說，選路的操作740包括全域選路(global routing)、導軌分派(track assignment)以及詳細選路(detailed routing)。在全域選路期間，分配用於互連或網路的選路資源。舉例來說，選路區域被劃分為多個子區域，已放置之電路元件的接腳被映射(map)至子區域，並且網路被構建為其中的互連可以物理性地進行選路的多組子區域。在導軌分派期間，APR工具將互連或網路分配給IC佈局圖之對應的導電層。在詳細選路期間，APR工具在經過分配的導電層中以及全域選路資源內，為互連或網路安排路線。舉例來說，詳細的物理性互連，產生於全域選路處所定義之對應的子區域組內，以及導軌分派處所定義的導電層中。在一些實施例中，APR工具將較大的通孔放置在較高單元之較寬的接腳上，並且將較小的通孔放置在較矮單元之較窄的接腳上。在一些實施例中，APR工具將較寬的金屬線以及較大的通孔安排在較高單元上方的金屬導軌上，並且將較窄的金屬線以及較小的通孔安排在較矮單元上方的金屬導軌上。
在操作740之後，APR工具輸出IC佈局圖。所描述的APR工具僅為範例。其他的安排同樣包括在各種實施例的範圍內。舉例來說，在一個或多個實施例中，所述操作中的一或多者被省略。
在操作750中，基於IC佈局圖製造積體電路。在一些實施例中，方法700的佈局圖包括佈局設計100、200、400A- 400C、500A-500E或是600A-600D的一或多個佈局圖案，或者是至少類似於積體電路300的特徵。在一些實施例中，藉由操作750所製造的積體電路至少包括積體電路300。在一些實施例中，方法700的操作750包括基於佈局圖製造至少一個遮罩，以及基於此至少一個遮罩製造積體電路。在一些實施例中，操作750由IC製造系統1100(第11圖)執行。在一些實施例中，前述操作中的一或多者被省略。
如同本文所述，在一些實施例中，執行方法700以最佳化標準單元的速度以及性能，同時保持混合標準單元的標準單元面積、可選路性以及接腳可接觸性。在一些實施例中，藉由使單鰭片電晶體裝置透過緩衝區而與其他單鰭片電晶體裝置分隔，本揭露的標準單元能夠用於具有大量單鰭片電晶體裝置單元的低功率應用，進而消耗比其他方案更少的功率。
第8圖係根據一些實施例所示，產生積體電路之佈局設計的方法800的流程圖。
應理解的是，可以在第8圖所描繪的方法800之前、之中及/或之後執行附加的操作，並且在本文中，一些其他製程可能僅會進行簡要的描述。在一些實施例中，方法800為方法800之操作802或806中的至少一者的實施例。在一些實施例中，方法800可用於產生至少佈局設計100、200、400A- 400C、500A-500E或是600A-600D的一或多個佈局圖案，或者是至少類似於積體電路300的一或多個特徵。
在一些實施例中，方法800可用於產生一或多個佈局圖案，這些佈局圖案具有包括對準、長度以及寬度的結構關係，還有佈局設計100、200、400A- 400C、500A-500E或600A-600D之少一者的配置與薄層，或是至少類似於積體電路300的一或多個特徵，並且為使說明簡潔，將不會在第8圖中描述類似的詳細敘述。
在一些實施例中，方法800的其他操作順序同樣包括在本揭露的範圍內。方法800包括範例性的操作，但這些操作並沒有按照所示順序執行的必要。根據所揭露之實施例的精神及範圍，適當的時候，操作可被組合、分割、添加、替換、改變順序及/或消除。
在方法800的操作802中，第一單元佈局被產生或是放置在佈局設計之第一單元陣列的第一行與第一列中。
在一些實施例中，方法800的第一單元佈局包括佈局設計400A、400B、400C或佈局設計200之部分200A的一或多個圖案的至少一些部分。
在一些實施例中，方法800的第一單元佈局包括單元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、單元602之列1列2、單元604之列1或列2、單元606之列1或列2、單元608之列1或列2、或者是單元610之列1或列2的一或多個圖案的至少一些部分。
在一些實施例中，方法800的第一單元佈局包括單元201a、201b或201d之一或多個圖案的至少一些部分。
在一些實施例中，方法800的第一單元佈局包括佈局設計200、400A、400B、400C、500A、500B、500C、500D、500E、600A、600B、600C或600D中的至少一者。
在一些實施例中，方法800的第一行至少包括行1。
在一些實施例中，方法800的第一列包括第4A圖至第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖之列1、列2或列3中的至少一者。
在方法800的操作804中，第一電力導軌佈局圖案被產生或是放置在佈局設計上。在一些實施例中，方法800的第一電力導軌佈局圖案，包括導電特徵圖案230、232、234或236之一或多個圖案的至少一些部分。
在方法800的操作806中，第二單元佈局被產生或是放置在佈局設計之第一單元陣列的第一行與第二列中。
在一些實施例中，第二列位於第一列旁邊。在一些實施例中，第二單元佈局對應第一單元佈局的拷貝。在一些實施例中，方法800的第二列包括第4A圖至第4C圖、第5A圖至第5E圖以及第6A圖至第6D圖之列1、列2或列3中的至少一者。
在一些實施例中，方法800的第二單元佈局包括佈局設計400A、400B、400C或佈局設計200之部分200A的一或多個圖案的至少一些部分。
在一些實施例中，方法800的第二單元佈局包括單元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、單元602之列1或列2、單元604之列1或列2、單元606之列1或列2、單元608之列1或列2、或者是單元610之列1或列2的一或多個圖案的至少一些部分。
在一些實施例中，方法800的第二單元佈局包括單元201a、201b或201d之一或多個圖案的至少一些部分。
第9圖係根據一些實施例所示，產生積體電路之佈局設計的方法900的流程圖。應理解的是，可以在第9圖所描繪的方法900之前、之中及/或之後執行附加的操作，並且在本文中，一些其他製程可能僅會進行簡要的描述。在一些實施例中，方法900為方法800之操作802或806中的至少一者的實施例。在一些實施例中，方法900可用於產生至少佈局設計100、200、400A- 400C、500A-500E或是600A-600D的一或多個佈局圖案，或者是至少類似於積體電路300的一或多個特徵。
在一些實施例中，方法900可用於產生一或多個佈局圖案，這些佈局圖案具有包括對準、長度以及寬度的結構關係，還有佈局設計100、200、400A- 400C、500A-500E或600A-600D之少一者的配置與薄層，或是至少類似於積體電路300的一或多個特徵，並且為使說明簡潔，將不會在第9圖中描述類似的詳細敘述。
在一些實施例中，方法900的其他操作順序同樣包括在本揭露的範圍內。方法900包括範例性的操作，但這些操作並沒有按照所示順序執行的必要。根據所揭露之實施例的精神及範圍，在適當的時候，操作可被組合、分割、添加、替換、改變順序及/或消除。在一些實施例中，方法700、800或是900中之至少一者的一或多個操作並未被執行。
在一些實施例中，方法900為方法800之操作802或806中的至少一者的實施例。
在方法900的操作902中，積體電路的第一標準單元佈局被產生或放置於佈局設計上。在一些實施例中，第一標準單元佈局在第一方向X上具有第一邊界，並且在第二方向Y上具有第一高度(例如：高度H1或H2)。在一些實施例中，方法900的第一邊界包括單元邊界101c或101d。
在一些實施例中，方法900的佈局設計包括佈局設計200、400A、400B、400C、500A、500B、500C、500D、500E、600A、600B、600C或600D中的至少一者。
在一些實施例中，方法900的第一標準單元佈局包括單元201a、201b、201d、402a1、402b、402c、404或是406。
在一些實施例中，方法900的第一標準單元佈局包括單元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、單元602之列1或列2、單元604之列1或列2、單元606之列1或列2、單元608之列1或列2、或者是單元610之列1或列2。
在一些實施例中，操作902進一步包括操作904或906中的至少一者。
在方法900的操作904中，第一鰭片佈局圖案組被產生或是放置於第一佈局層級上。在一些實施例中，方法900的第一鰭片佈局圖案組包括鰭片圖案組204或208。在一些實施例中，方法900的第一鰭片佈局圖案組包括單元402a1的鰭片圖案組。
在一些實施例中，第一鰭片佈局圖案組在第一方向X上延伸。在一些實施例中，第一鰭片佈局圖案組中的每個鰭片佈局圖案，對應第一電晶體組中的一電晶體。在一些實施例中，方法900的第一電晶體組包括單元301b或301d中的電晶體組。
在方法900的操作906中，第一導電特徵佈局圖案組被產生或是放置於第二佈局層級上。在一些實施例中，方法900的第一導電特徵佈局圖案組包括導電特徵圖案組222或224。
在一些實施例中，第一導電特徵佈局圖案組在第一方向上延伸，並且至少與第一鰭片佈局圖案組部分重疊。在一些實施例中，第一導電特徵佈局圖案組中的每個導電特徵佈局圖案，在第二方向Y上具有第四寬度。在一些實施例中，方法900的第四寬度包括寬度W4a或W4b。
在方法900的操作908中，第二標準單元佈局被產生或放置於積體電路上。在一些實施例中，第二標準單元佈局在第一方向X上具有第二邊界，並且具有第一高度。在一些實施例中，方法900的第二邊界包括單元邊界101c或101d。
在一些實施例中，方法900的第二標準單元佈局包括單元201a、201b、201d、402a1、402b、402c、404或是406。
在一些實施例中，方法900的第二標準單元佈局包括單元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、單元602之列1或列2、單元604之列1或列2、單元606之列1或列2、單元608之列1或列2、或者是單元610之列1或列2。
在一些實施例中，操作908進一步包括操作910或912中的至少一者。
在方法900的操作910中，第二鰭片佈局圖案組被產生或放置於第一佈局層級上。在一些實施例中，方法900的第二鰭片佈局圖案組包括鰭片圖案組208或204。在一些實施例中，方法900的第二鰭片佈局圖案組包括單元402a1的鰭片圖案組。
在一些實施例中，第二鰭片佈局圖案組在第一方向上延伸。在一些實施例中，第二鰭片佈局圖案組中的每個鰭片佈局圖案，對應第二電晶體組中的一電晶體。在一些實施例中，方法900的第二電晶體組包括單元301d或301b中的電晶體組。在一些實施例中，第二鰭片佈局圖案組與第一鰭片佈局圖案組在第二方向Y上分隔。
在方法900的操作912中，第二導電特徵佈局圖案組被產生或是放置於第二佈局層級上。在一些實施例中，方法900的第二導電特徵佈局圖案組包括導電特徵圖案組222或224。
在一些實施例中，第二導電特徵佈局圖案組在第一方向上延伸，並且至少與第二鰭片佈局圖案組部分重疊。在一些實施例中，第二導電特徵佈局圖案組中的每個導電特徵佈局圖案，在第二方向Y上具有第四寬度。
在方法900的操作914中，緩衝區佈局圖案被產生或放置於第一佈局層級上。在一些實施例中，方法900的緩衝區佈局圖案包括緩衝區圖案206或402a2中的至少一者。
在一些實施例中，緩衝區佈局圖案介於第一標準單元佈局與第二標準單元佈局之間。在一些實施例中，緩衝區佈局圖案與第一標準單元佈局共享第一邊界，並與第二標準單元佈局共享第二邊界。在一些實施例中，緩衝區佈局圖案在第二方向上具有小於第一寬度的第二寬度。在一些實施例中，方法900的第二寬度包括寬度W1a或W1b。在一些實施例中，方法900的第一寬度包括寬度W6a或W6b。
在方法900的操作916中，第三標準單元佈局被產生或放置於積體電路上，並且相鄰於第一標準單元佈局的第三邊界或第二標準單元佈局的第四邊界。在一些實施例中，方法900之第一標準單元佈局的第三邊界包括單元邊界101b或是101e。在一些實施例中，方法900之第二標準單元佈局的第四邊界包括單元邊界101e或是101b。
在一些實施例中，第三標準單元佈局在第二方向上具有第二高度(例如：高度H1)，其中第二高度大於第一高度。在一些實施例中，方法900的第三標準單元佈局包括單元201a、201b、201d、402a1、402b、402c、404或是406。
在一些實施例中，方法900的第三標準單元佈局包括單元502a1、502a2、502a3、502b1、502b2、502c1、502c2、502d1、502d2、502e1、502e2、502e3或502e4、單元602之列1或列2、單元604之列1或列2、單元606之列1或列2、單元608之列1或列2、或者是單元610之列1或列2。
在一些實施例中，操作916進一步包括操作918或920中的至少一者。
在方法900的操作918中，第三鰭片佈局圖案組被產生或是放置於第一佈局層級上。在一些實施例中，方法900的第三鰭片佈局圖案組包括鰭片圖案組202。在一些實施例中，方法900的第三鰭片佈局圖案組包括單元406的鰭片圖案組。
在一些實施例中，第三鰭片佈局圖案組在第一方向X上延伸。在一些實施例中，第三鰭片佈局圖案組中的至少每個成對鰭片佈局圖案，對應第三電晶體組中的一電晶體。在一些實施例中，方法900的第三電晶體組包括單元301a或406中的電晶體組。
在一些實施例中，第三鰭片佈局圖案組與第一鰭片佈局圖案組和第二鰭片佈局圖案組在第二方向Y上分隔。在一些實施例中，第一寬度小於第二寬度或第三寬度中的至少一者。
在方法900的操作920中，第三導電特徵佈局圖案組被產生或是放置於第二佈局層級上。在一些實施例中，方法900的第三導電特徵佈局圖案組包括導電特徵圖案組220。
在一些實施例中，第三導電特徵佈局圖案組在第一方向上延伸，並且至少與第三鰭片佈局圖案組部分重疊。在一些實施例中，第三導電特徵佈局圖案組中的每個導電特徵佈局圖案，在第二方向上具有第四寬度。
在方法900的操作922中，電力導軌佈局圖案組被產生或是放置於不同於第一佈局層級的第二佈局層級上。在一些實施例中，方法900的操作922為方法800之操作804的實施例。
在一些實施例中，電力導軌佈局圖案組包括第一電力導軌佈局圖案、第二電力導軌佈局圖案或第三電力導軌佈局圖案中的至少一者。
在一些實施例中，第一電力導軌佈局圖案在第一方向上延伸，並且至少與緩衝區佈局圖案部分重疊。在一些實施例中，第一電力導軌佈局圖案在第二方向上具有滿足第一設計準則的第一寬度。在一些實施例中，方法900的第一寬度包括寬度W6a或W6b。在一些實施例中，方法900的第一設計準則包括本文先前所述的一或多個設計準則。舉例來說，在一些實施例中，方法900的第一設計準則包括至少在第7圖中所述的一或多個設計準則。
在一些實施例中，第一設計準則包括第一寬度大於位在第一標準單元佈局與第二標準單元佈局之間之電力導軌佈局圖案的最小寬度。在一些實施例中，位在第一標準單元佈局與第二標準單元佈局之間之電力導軌佈局圖案的最小寬度，對應寬度W2a或W2b的兩倍寬度。
在一些實施例中，第二電力導軌佈局圖案在第一方向上延伸，並且與第一標準單元佈局的第三邊界部分重疊。在一些實施例中，第三邊界位於第一方向X上，並且與第一邊界相對。在一些實施例中，第二電力導軌佈局圖案在第二方向上具有第二寬度。在一些實施例中，方法900的第二寬度包括至少寬度W3a或W3b與寬度W2a或W2b的總和。
在一些實施例中，第三電力導軌佈局圖案在第一方向上延伸，並且與第二標準單元佈局的第四邊界部分重疊。在一些實施例中，第四邊界位於第一方向上，並且與第二邊界相對。在一些實施例中，第三電力導軌佈局圖案在第二方向上具有第三寬度。在一些實施例中，方法900的第三寬度包括至少寬度W2a或W2b與寬度W3a或W3b的總和。
在一些實施例中，第一設計準則由第二電力導軌佈局圖案透過具有等於第二寬度的寬度來滿足。在一些實施例中，第一設計準則由第三電力導軌佈局圖案透過具有等於第三寬度的寬度來滿足。
在一些實施例中，方法700-900達成了前文至少在第2A圖至第2C圖以及第3A圖至第3G圖中討論的一或多個益處。
方法700-900的一或多個操作，由被配置以執行用於製造積體電路(例如：至少積體電路300)之指令的處理裝置來執行。在一些實施例中，方法700-900的一或多個操作，使用與方法700-900之不同的一或多個操作中所使用的處理裝置相同的處理裝置來執行。在一些實施例中，執行方法700-900之一或多個操作所使用的處理裝置，不同於用於執行方法700-900之不同的一或多個操作的處理裝置。在一些實施例中，方法700-900的其他操作順序，同樣包括在本揭露的範圍內。方法700-900包括範例性的操作，但這些操作並沒有必須以所示順序執行的必要。根據所揭露之實施例的精神及範圍，在適當的時候，方法700-900的操作可被添加、替換、改變順序及/或消除。
第10圖係根據一些實施例所示，用於設計IC佈局設計以及製造IC電路之系統1000的示意圖。
在一些實施例中，系統1000產生或放置本文所述的一或多個IC佈局設計。系統1000包括硬體的處理器1002以及非暫態(non-transitory)的電腦可讀取儲存媒體1004(例如：記憶體，或稱記憶體1004)，電腦可讀取儲存媒體1004編碼有(即：儲存有)電腦程式碼1006，意即一組可執行指令(亦稱為可執行指令1006)。電腦可讀取儲存媒體質1004被配置為與用於生產積體電路的製造機器連接(interface)。處理器1002經由匯流排1008電性耦接至電腦可讀取儲存媒體1004。處理器1002亦藉由匯流排1008電性耦接至輸入/輸出(I/O)介面1010。網路介面1012亦經由匯流排1008電性連接至處理器1002。網路介面1012連接至網路1014，使得處理器1002以及電腦可讀取儲存媒體1004能夠經由網路1014連接至外部組件。處理器1002被配置以執行編碼在電腦可讀取儲存媒體1004中的電腦程式碼1006，以使系統1000可被用於執行方法700-900中所述之操作的部分或全部。
在一些實施例中，處理器1002為中央處理單元(CPU)、多處理器、分散式處理系統(distributed processing system)、特殊應用積體電路(application specific integrated circuit, ASIC)、及/或合適的處理單元。
在一些實施例中，電腦可讀取儲存媒體1004為電子、磁性、光學、電磁、紅外線及/或半導體系統(或者是設備或裝置)。舉例來說，電腦可讀取儲存媒體1004包括半導體或是固態(solid-state)記憶體、磁帶(magnetic tape)、可移動電腦磁片(diskette)、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一些實施例中，電腦可讀取儲存媒體1004包括光碟唯讀記憶體(compact disk-read only memory, CD-ROM)、光碟讀取/寫入(compact disk-read/write, CD-R/W)、及/或數位視訊光碟(digital video disc, DVD)。
在一些實施例中，電腦可讀取儲存媒體1004儲存電腦程式碼1006，電腦程式碼1006經過配置以使系統1000執行方法700-900。在一些實施例中，電腦可讀取儲存媒體1004亦儲存有執行方法700-900所需的資訊，還有執行方法700-900期間所產生的資訊，例如使用者介面1018、技術檔案1020、單元程式館1022、佈局設計1024以及製造機台1026，及/或一組可執行指令以執行方法700-900的操作。在一些實施例中，佈局設計1024包括佈局設計100、200、400A-400C、500A-500E或是600A-600D中之至少一者的佈局圖案中的一或多者，或者是至少類似於積體電路300的特徵。
在一些實施例中，電腦可讀取儲存媒體1004儲存用於與製造機器連接的指令(例如：電腦程式碼1006)。這些指令(例如：電腦程式碼1006)致能(enable)處理器1002以產生製造機器可讀取的製造指令，以在製造製程期間有效地執行方法700-900。
系統1000包括I/O介面1010。I/O介面1010耦接至外部電路。在一些實施例中，I/O介面1010包括鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、觸控板(trackpad)及/或游標方向鍵，用於將資訊及命令傳遞給處理器1002。
系統1000亦包括耦接至處理器1002的網路介面1012。網路介面1012允許系統1000與網路1014通訊，其中一或多個其他電腦系統連接到網路1014。網路介面1012包括無線網路介面，例如BLUETOOTH、WIFI、WIMAX(全球互通微波存取)、GPRS(通用封包無線電服務)或WCDMA(寬頻分碼多重接取)；或是包括有線網路介面，例如ETHERNET、USB或IEEE-2094。在一些實施例中，方法700-900在兩個或多個系統1000中執行，並且諸如佈局設計的資訊以及使用者介面藉由網路1014在不同的系統1000之間交換。
系統1000被配置以經由I/O介面1010或網路介面1012接收關於佈局設計的資訊。此資訊藉由匯流排1008傳送到處理器1002，以決定至少用於生產積體電路300的佈局設計。接著，此佈局設計被儲存在電腦可讀取儲存媒體1004中作為佈局設計1024。系統1000被配置以經由I/O介面1010或網路介面1012接收關於使用者介面的資訊。此資訊被儲存在電腦可讀取儲存媒體1004中作為使用者介面1018。系統1000被配置以經由I/O介面1010或網路介面1012接收關於技術檔案的資訊。此資訊被儲存在電腦可讀取儲存媒體1004中作為技術檔案1020。在一些實施例中，技術檔案1020包括第7圖之操作706的技術檔案。系統1000被配置以經由I/O介面1010或網路介面1012接收關於單元程式館的資訊。此資訊被儲存在電腦可讀取儲存媒體1004中作為單元程式館1022。系統1000被配置以經由I/O介面1010或網路介面1012接收關於製造機台1026的資訊。在一些實施例中，製造機台1026包括系統1000所利用的製造資訊。在一些實施例中，製造機台1026對應第11圖的製造機台1152。
在一些實施例中，方法700-900被實施為由處理器執行的獨立軟體應用程式。在一些實施例中，方法700-900被實施為作為附加軟體應用程式之一部分的軟體應用程式。在一些實施例中，方法700-900被實施為軟體應用程式的外掛程式(plug-in)。在一些實施例中，方法700-900被實施為作為EDA工具之一部分的軟體應用程式。在一些實施例中，方法700-900被實施為由EDA工具所使用的軟體應用程式。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局被儲存在非暫態的電腦可讀取媒體上。在一些實施例中，產生佈局所使用的工具，例如可自益華電腦股份有限公司(CADENCE DESIGN SYSTEMS, Inc)購得的VIRTUOSO®，或是其他合適的佈局產生工具。在一些實施例中，佈局是基於網路連線表產生的，而網路連線表是基於示意圖設計創建的。在一些實施例中，方法700-900藉由製造設備實施，以使用基於由系統1000所產生之一或多個佈局設計製造的光罩組來製造積體電路。在一些實施例中，系統1000是製造設備，經過配置以使用基於本揭露之一或多個佈局設計所製造的光罩組來製造積體電路。在一些實施例中，第10圖的系統1000產生小於其他方案的積體電路的佈局設計。在一些實施例中，比起其他方案，第10圖的系統1000所產生之積體電路結構的佈局設計，佔用了較少的面積並且提供了較好的選路資源。
第11圖係根據本揭露至少一個實施例所示，積體電路(IC)製造系統1100以及與其相關之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，(A)一或多個半導體光罩或是(B)半導體積體電路之薄層中的至少一個組件中的至少一者，是使用製造系統1100製造的。
在第11圖中，IC製造系統1100(在下文中稱為「系統1100」)包括複數實體，例如設計工作室1120、光罩工作室1130、以及IC生產商/製造商(「製造廠(fab)」)1140，它們在與IC裝置1160有關之設計、開發、以及製造週期(manufacturing cycle)及/或服務上彼此相互作用。系統1100中的實體藉由通訊網路連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路(intranet)以及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體相互作用，並向一或多個其他實體提供服務或是自一或多個其他實體接收服務。在一些實施例中，設計工作室1120、光罩工作室1130以及IC製造廠1140中的一或多者，由單一較大的公司所擁有。在一些實施例中，設計工作室1120、光罩工作室1130以及IC製造廠1140中的一或多者，共存於共同設施中並使用共同的資源。
設計工作室(或設計團隊)1120產生IC設計佈局1122。IC設計佈局1122包括各種幾何圖案，被設計以用於IC裝置1160。幾何圖案對應構成將要製造之IC裝置1160的各種組件的金屬、氧化物或半導體層的圖案。各種薄層結合以形成各種IC特徵。舉例來說，IC設計佈局1122的一部分包括將被形成在半導體基板(例如：矽晶圓)中以及設置於半導體基板上之各種材料層中的各種IC特徵，例如主動區、閘極電極、源極電極與汲極電極、層間互連的金屬線或通孔、以及用於焊墊(bonding pad)的開口。設計工作室1120執行適當的設計程序以形成IC設計佈局1122。設計程序包括邏輯設計、物理設計或是放置與選路中的一或多者。IC設計佈局1122呈現在一或多個具有幾何圖案資訊的資料檔案中。舉例來說，IC設計佈局1122可被表示為圖形資料庫系統Ⅱ(GDSⅡ)檔案格式或DFⅡ檔案格式。
光罩工作室1130包括資料準備1132以及光罩製造1134。光罩工作室1130使用IC設計佈局1122來製造一或多個光罩1145，以用於根據IC設計佈局1122製造IC裝置1160的各種薄層。光罩工作室1130執行光罩的資料準備1132，其中IC設計佈局1122被轉換為代表性資料檔案(representative data file, RDF)。光罩資料準備1132提供RDF至光罩製造1134。光罩製造1134包括光罩寫入器。光罩寫入器將RDF轉換為基板上的圖像，例如光罩(標線片)1145或半導體晶圓1142。IC設計佈局1122由光罩的資料準備1132操控，以符合光罩寫入器的特定特性及/或IC製造廠1140的要求。在第11圖中，光罩的資料準備1132與光罩製造1134被顯示為單獨的元件。在一些實施例中，光罩的資料準備1132與光罩製造1134可被統稱為光罩資料準備。
在一些實施例中，光罩的資料準備1132包括光學鄰近校正(optical proximity correction, OPC)，OPC使用微影增強技術來補償圖像誤差，例如可能由繞射、干涉、其他製程效應等引起的那些誤差。OPC調整IC設計佈局1122。在一些實施例中，光罩的資料準備1132進一步包括解析度增強技術(resolution enhancement technique, RET)，例如離軸(off-axis)照明、次解析度(sub-resolution)輔助特徵、相移(phase-shifting)光罩、其他合適之技術等、或其組合。在一些實施例中，亦使用了反向式微影技術(inverse lithography technology, ILT)，反向式微影技術將OPC視為反向成像(inverse imaging)問題。
在一些實施例中，光罩的資料準備1132包括光罩準則檢驗器(mask rule checker, MRC)，使用一組光罩創建準則檢查經歷過OPC製程的IC設計佈局，其中光罩創建準則可包含特定幾何及/或連接限制來確保足夠的邊限(margin)，以解決半導體製造製程中的變化性等。在一些實施例中，MRC修改IC設計佈局以補償光罩製造1134期間的限制，這可以撤銷由OPC執行的部分修改以滿足光罩創建準則。
在一些實施例中，光罩的資料準備1132包括微影製程檢查(lithography process checking, LPC)，微影製程檢查模擬將由IC製造廠1140執行以製造IC裝置1160的製程。LPC基於IC設計佈局1122來模擬此製程，以創建經過模擬之被製造的裝置，例如IC裝置1160。LPC模擬中的製程參數可包括與IC製造週期之各種製程有關的參數、與用於製造IC之機台有關的參數、及/或製造製程的其他態樣。LPC會考慮各種因素，例如空間影像對比度(aerial image contrast)、焦點深度(depth of focus, DOF)、光罩誤差增強因子(mask error enhancement factor, MEEF)、其他合適的因素等、或其組合。在一些實施例中，於已經藉由LPC創建經過模擬之被製造的裝置之後，若所模擬的裝置在形狀上不夠接近以滿足設計準則，則OPC及/或MRC可被重複以進一步琢磨IC設計佈局1122。
應理解的是，為使說明清晰易懂，前文對光罩的資料準備1132的描述已經過簡化。在一些實施例中，資料準備1132包括諸如邏輯操作(logic operation, LOP)的附加特徵，以根據製造準則修改IC設計佈局。此外，在資料準備1132期間施加於IC設計佈局1122的製程，可以用各種不同的順序執行。
在光罩的資料準備1132之後以及光罩製造1134期間，光罩1145或是複數光罩1145的群組基於修改後的IC設計佈局1122而被製造。在一些實施例中，光罩製造1134包括基於IC設計佈局1122執行一或多次的微影曝光。在一些實施例中，電子束(e-beam)或多重電子束的機制被使用，以基於修改後的IC設計佈局1122在光罩(光遮罩或標線片)1145上形成圖案。可使用各種技術形成光罩1145。在一些實施例中，使用二元技術(binary technology)形成光罩1145。在一些實施例中，光罩圖案包括不透明區域以及透明區域。用於曝光已塗佈在晶圓上之圖像敏感材料層(例如：光阻)的輻射束，例如紫外光(UV)束，被不透明區域所阻擋並透射穿過透明區域。在一個範例中，光罩1145的二元版本包括透明基板(例如：熔融石英)以及塗佈在二元光罩之不透明區域中的不透明材料(例如：鉻)。在其他範例中，使用相移技術形成光罩1145。在光罩1145的相移光罩(phase shift mask, PSM)版本中，形成於光罩上之圖案中的各種特徵，被配置為具有適當的相位差(phase difference)以提高解析度與成像品質。在多種範例中，相移光罩可為衰減式(attenuated)PSM或者是交替式(alternating)PSM。由光罩製造1134所產生的光罩被用於多種製程中。舉例來說，此(或此等)光罩被用於離子佈植(ion implantation)製程中，以在半導體晶圓中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區域，及/或用於其他合適的製程中。
IC製造廠1140為IC製造實體，包括一或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造廠1140為半導體代工廠(foundry)。舉例來說，可能有用於複數IC產品之前段製造(前段製程(front-end-of-line, FEOL)製造)的製造設施，而第二個製造設施可以提供用於IC產品之互連以及封裝的後段製造(後段製程(BEOL)製造)，以及具有為代工實體提供其他服務的第三個製造設施。
IC製造廠1140包括晶圓的製造機台1152(在下文中稱為「製造機台1152」)，被配置以在半導體晶圓1142上執行各種製造操作，使得IC裝置1160根據一或多個光罩(例如：光罩1145)被製造。在多種實施例中，製造機台1152包括一或多個晶圓步進機(stepper)、離子佈植器、光阻塗佈機、製程腔體(例如：化學氣相沉積(CVD)腔體或是低壓化學氣相沉積(LPCVD)爐管)、化學機械研磨(CMP)系統、電漿蝕刻系統、晶圓清潔系統、或是能夠執行本文所述之一或多個合適製造製程的製造設備。
IC製造廠1140使用由光罩工作室1130所製造的光罩1145來製造IC裝置1160。因此，IC製造廠1140至少間接地使用IC設計佈局1122來製造IC裝置1160。在一些實施例中，半導體晶圓1142由IC製造廠1140使用光罩1145來製造，以形成IC裝置1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局1122執行一或多次微影曝光。半導體晶圓1142包括具有形成於其上之材料層的矽基板或其他合適的基板。半導體晶圓1142進一步包括各種摻雜區域、介電特徵、多層級互連等中的一或多者(在後續的製造操作中形成)。
IC製造系統1100被顯示為具有設計工作室1120、光罩工作室1130或IC製造廠1140作為單獨的組件或實體。然而，應理解的是，設計工作室1120、光罩工作室1130或IC製造廠1140中的一或多者，可為相同組件或實體的一部分。
關於積體電路(IC)製造系統(例如：第11圖的IC製造系統1100)以及與其相關之IC製造流程的細節可在下列專利中找到，例如2016年2月9日領證之美國專利No. 9,256,709、2015年10月1日公開之美國早期公開No. 20150278429、2014年2月6日公開之美國早期公開No. 20140040838、以及2007年8月21日領證之美國專利No. 7,260,442，其中的每一者的所有內容均藉由引用而併入本文中。
本揭露的一個態樣係有關於一種積體電路。在一些實施例中，上述積體電路包括第一單元、第二單元、緩衝區以及第一電力導軌。在一些實施例中，第一單元包括在第一方向上延伸的第一鰭片組。在一些實施例中，第一鰭片組中的每個鰭片對應第一電晶體組中的一個電晶體。在一些實施例中，第二單元在不同於第一方向的第二方向上與第一單元分隔。在一些實施例中，第二單元包括在第一方向上延伸的第二鰭片組。在一些實施例中，第二鰭片組中的每個鰭片對應第二電晶體組中的一個電晶體。第二鰭片組在第二方向上與第一鰭片組分隔。在一些實施例中，緩衝區介於第一單元與第二單元之間。在一些實施例中，第一電力導軌在第一方向上延伸，並且至少與緩衝區部分重疊。在一些實施例中，第一電力導軌位於第一金屬層中，且被配置以供應第一電壓。
在一或多個實施例中，上述積體電路更包括第二電力導軌 ，在第一方向上延伸並且與在第一方向上延伸之第一單元的第一邊界部分重疊，第二電力導軌位於第一金屬層中，且被配置以供應不同於第一電壓的一第二電壓。在一些實施例中，上述積體電路更包括第三電力導軌 ，在第一方向上延伸並且與在第一方向上延伸之第二單元的第一邊界部分重疊，第三電力導軌位於第一金屬層中，且被配置以供應第二電壓。
在一或多個實施例中，緩衝區在第二方向上具有第一寬度 ；以及第一電力導軌在第二方向上具有大於第一寬度的第二寬度。
在一或多個實施例中，緩衝區相鄰於第一單元的第一邊界以及第二單元的第一邊界。
在一或多個實施例中，第一單元更包括第一導電結構組 ，在第一方向上延伸，並且至少與第一鰭片組部分重疊，第一導電結構組位於第一金屬層上。在一些實施例中，第二單元更包括第二導電結構組 ，在第一方向上延伸，並且至少與第二鰭片組部分重疊，第二導電結構組位於第一金屬層上，並且在第二方向上與第一導電結構組分隔。
在一或多個實施例中，上述積體電路更包括第三單元 ，在第二方向上與第一單元及第二單元分隔。第三單元包括第三鰭片組 ，在第一方向上延伸，且第三鰭片組中的至少每個成對鰭片 對應第三電晶體組中的一個電晶體，第三鰭片組在第二方向上與第一鰭片組及第二鰭片組分隔。在一些實施例中，第三單元更包括第三導電結構組 ，在第一方向上延伸，並且至少與第三鰭片組部分重疊，第三導電結構組位於第一金屬層上，並且在第二方向上與第一導電結構組及第二導電結構組分隔。
在一或多個實施例中，第一單元及第二單元在第二方向上具有第一高度 ；以及第三單元在第二方向上具有上述第一高度的第二高度。
在一或多個實施例中，第一單元更包括第一摻雜物類型的第一井 ，且第一鰭片組中的每個鰭片為第一井的一部分。在一些實施例中，第二單元更包括不同於第一摻雜物類型之第二摻雜物類型的第二井 ，且第二鰭片組中的每個鰭片為第二井的一部分。
在一或多個實施例中，第一單元更包括第一摻雜物類型的第一井 ，且第一井包括第一鰭片組的第一子鰭片組；以及不同於第一摻雜物類型之第二摻雜物類型的第二井 ，且第二井包括第一鰭片組的第二子鰭片組。在一些實施例中，第二單元更包括第二摻雜物類型的第三井 ，且第三井包括第二鰭片組的第一子鰭片組；以及第一摻雜物類型的第四井 ，且第四井包括第二鰭片組的第二子鰭片組。
本揭露的另一個態樣係有關於一種積體電路的形成方法。在一些實施例中，上述積體電路的形成方法包括藉由處理器將上述積體電路的第一標準單元佈局放置在一佈局設計上，第一標準單元佈局在第一方向上具有第一邊界 ，並且在不同於第一方向的第二方向上具有第一高度。在一些實施例中，第一標準單元佈局的放置包括將第一鰭片佈局圖案組放置在第一佈局層級上，第一鰭片佈局圖案組在第一方向上延伸，且第一鰭片佈局圖案組中的每個鰭片佈局圖案對應第一電晶體組中的一個電晶體。在一些實施例中，上述積體電路的形成方法更包括放置上述積體電路的第二標準單元佈局 ，第二標準單元佈局在第一方向上具有第二邊界並且具有第一高度。第二標準單元佈局的放置包括將第二鰭片佈局圖案組放置在第一佈局層級上，第二鰭片佈局圖案組在第一方向上延伸，且第二鰭片佈局圖案組中的每個鰭片佈局圖案對應第二電晶體組中的一個電晶體，第二鰭片佈局圖案組在第二方向上與第一鰭片佈局圖案組分隔。在一些實施例中，上述積體電路的形成方法更包括將緩衝區佈局圖案放置在第一佈局層級上，緩衝區佈局圖案介於第一標準單元佈局與第二標準單元佈局之間，緩衝區佈局圖案與第一標準單元佈局共享第一邊界，並且與第二標準單元佈局共享第二邊界。在一些實施例中，上述積體電路的形成方法更包括將第一電力導軌佈局圖案放置在不同於第一佈局層級的第二佈局層級上，第一電力導軌佈局圖案在第一方向上延伸，並且至少與緩衝區佈局圖案部分重疊，第一電力導軌佈局圖案在第二方向上具有第一寬度 ，其中第一寬度滿足第一設計準則。在一些實施例中，上述積體電路的形成方法更包括至少基於第一標準單元佈局或第二標準單元佈局製造上述積體電路。在一些實施例中，第一設計準則包括第一寬度大於介於第一標準單元佈局與第二標準單元佈局之間的一電力導軌佈局圖案的最小寬度。
在一或多個實施例中，上述積體電路的形成方法更包括將第二電力導軌佈局圖案放置在第二佈局層級上，第二電力導軌佈局圖案在第一方向上延伸，並且與第一標準單元佈局的第三邊界部分重疊，第三邊界位在第一方向上且相對於第一邊界，第二電力導軌佈局圖案在第二方向上具有第二寬度。在一些實施例中，上述積體電路的形成方法更包括將第三電力導軌佈局圖案放置在第二佈局層級上，第三電力導軌佈局圖案在第一方向上延伸，並且與第二標準單元佈局的第四邊界部分重疊，第四邊界位在第一方向上且相對於第二邊界，第三電力導軌佈局圖案在第二方向上具有第三寬度。在一些實施例中，第二電力導軌佈局圖案所具有的第二寬度滿足第一設計準則，且第三電力導軌佈局圖案所具有的第三寬度滿足第一設計準則。
在一或多個實施例中，上述積體電路之第一標準單元佈局的放置更包括：將第一導電特徵佈局圖案組放置在第二佈局層級上，第一導電特徵佈局圖案組在第一方向上延伸，並且至少與第一鰭片佈局圖案組部分重疊，第一導電特徵佈局圖案組中的每個導電特徵佈局圖案在第二方向上具有第四寬度。在一些實施例中，上述積體電路之第二標準單元佈局的放置更包括：將第二導電特徵佈局圖案組放置在第二佈局層級上，第二導電特徵佈局圖案組在第一方向上延伸，並且至少與第二鰭片佈局圖案組部分重疊，第二導電特徵佈局圖案組中的每個導電特徵佈局圖案具有在第二方向上的第四寬度，第四寬度不同於第一寬度、第二寬度或是第三寬度中的至少一者。
在一或多個實施例中，上述積體電路的形成方法更包括：將積體電路的第三標準單元佈局放置在第一標準單元佈局的第三邊界旁邊或是第二標準單元佈局的第四邊界旁邊，第三標準單元佈局在第二方向上具有第二高度 ，第二高度大於第一高度。在一些實施例中，第三標準單元佈局的放置包括：將第三鰭片佈局圖案組放置在第一佈局層級上，第三鰭片佈局圖案組在第一方向上延伸，且第三鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應第三電晶體組中的一個電晶體，第三鰭片佈局圖案組在第二方向上與第一鰭片佈局圖案組及第二鰭片佈局圖案組分隔。在一些實施例中，第一寬度小於第二寬度或是第三寬度中的至少一者。
在一或多個實施例中，上述積體電路之第三標準單元佈局的放置更包括：將第三導電特徵佈局圖案組放置在第二佈局層級上，第三導電特徵佈局圖案組在第一方向上延伸，並且至少與第三鰭片佈局圖案組部分重疊，第三導電特徵佈局圖案組中的每個導電特徵佈局圖案在第二方向上具有第四寬度。
在一或多個實施例中，緩衝區佈局圖案在第二方向上具有小於第一寬度的第二寬度。
本揭露的又一個態樣係有關於一種積體電路的形成方法。在一些實施例中，上述積體電路的形成方法包括藉由處理器將上述積體電路的第一單元佈局放置在一佈局設計上並且在一單元陣列的第一行與第一列中，以及至少基於第一單元佈局製造上述積體電路。在一些實施例中，第一單元佈局的放置包括將第一鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第一區域中，第一鰭片佈局圖案組在第一方向上延伸，並且第一鰭片佈局圖案組中的每個鰭片佈局圖案對應第一電晶體組中的個電晶體。在一些實施例中，第一單元佈局的放置更包括將第二鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第二區域中，第二鰭片佈局圖案組在第一方向上延伸，第二鰭片佈局圖案組中的每個鰭片佈局圖案對應第二電晶體組中的一個電晶體，第二鰭片佈局圖案組在不同於第一方向的第二方向上與第一鰭片佈局圖案組分隔。在一些實施例中，第一單元佈局的放置更包括將第一緩衝區佈局圖案放置在第一佈局層級上以及第一單元佈局的第三區域中，第三區域介於第一區域與第二區域之間。在一些實施例中，第一單元佈局的放置更包括將第三鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第四區域中，第三鰭片佈局圖案組在第一方向上延伸，第三鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應第三電晶體組中的一個電晶體，並且第四區域位於第一區域旁邊。
在一或多個實施例中，上述積體電路的形成方法更包括：將上述積體電路的第二單元佈局放置在上述佈局設計上並且在上述單元陣列的第一行與第二列中，第二列位於第一列旁邊。在一些實施例中，第二單元佈局對應第一單元佈局的拷貝。
在一或多個實施例中，上述積體電路的形成方法更包括：將第一電力導軌佈局圖案放置在不同於第一佈局層級的第二佈局層級上，第一電力導軌佈局圖案在第一方向上延伸，並且至少與第一緩衝區佈局圖案部分重疊，第一電力導軌佈局圖案在第二方向上具有第一寬度，其中第一寬度滿足第一設計準則。在一些實施例中，第一設計準則包括第一寬度大於介於第一區域與第二區域之間的一電力導軌佈局圖案的最小寬度。
在一或多個實施例中，第一單元佈局的放置包括：將第四鰭片佈局圖案組放置在第一佈局層級上以及第一單元佈局的第五區域 中，第四鰭片佈局圖案組在第一方向上延伸，第四鰭片佈局圖案組中的每個鰭片佈局圖案對應第四電晶體組中的一個電晶體，第四鰭片佈局圖案組在第二方向上與第一鰭片佈局圖案組及第二鰭片佈局圖案組分隔。在一些實施例中，第一單元佈局的放置更包括：將第二緩衝區佈局圖案放置在第一佈局層級上以及第一單元佈局的第六區域 中，第六區域介於第二區域與第五區域之間。在一些實施例中，上述積體電路的形成方法更包括：將第二電力導軌佈局圖案放置在第二佈局層級上，第二電力導軌佈局圖案在第一方向上延伸，並且至少與第二緩衝區佈局圖案部分重疊，第二電力導軌佈局圖案具有在第二方向上的第二寬度，其中第二寬度滿足第二設計準則。在一些實施例中，第二設計準則包括第二寬度大於介於第二區域與第五區域之間的一電力導軌佈局圖案的最小寬度。
在一或多個實施例中，上述積體電路的形成方法更包括：將上述積體電路的第二單元佈局放置在上述佈局設計上以及上述單元陣列的第一行與第二列中，第二列位於第一列旁邊。第二單元佈局的放置包括：將第五鰭片佈局圖案組放置在第一佈局層級上以及第二單元佈局的第七區域中，第五鰭片佈局圖案組在第一方向上延伸，並且第五鰭片佈局圖案組中的每個鰭片佈局圖案對應第五電晶體組中的一個電晶體。在一些實施例中，第二單元佈局的放置更包括：將第六鰭片佈局圖案組放置在第一佈局層級上以及第二單元佈局的第八區域中，第六鰭片佈局圖案組在第一方向上延伸，第六鰭片佈局圖案組中的每個鰭片佈局圖案對應第六電晶體組中的一個電晶體，第六鰭片佈局圖案組在第二方向上與第五鰭片佈局圖案組分隔。在一些實施例中，第二單元佈局的放置更包括：將第三緩衝區佈局圖案放置在第一佈局層級上以及第二單元佈局的第九區域中，第九區域介於第七區域與第八區域之間。在一些實施例中，第二單元佈局的放置更包括：將第七鰭片佈局圖案組放置在第一佈局層級上以及第二單元佈局的第十區域中，第七鰭片佈局圖案組在第一方向上延伸，第七鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應第七電晶體組中的一個電晶體，並且第十區域位於第七區域以及第四區域旁邊。
本揭露已描述了許多實施例。然而應理解的是，可以在不違反本揭露之精神及範圍的情況下進行各種修改。舉例來說，被顯示為特定摻雜物類型(例如：n型或p型金屬氧化物半導體(NMOS或PMOS))的各種電晶體是出於說明之目的。本揭露的實施例並不限於特定類型。為特定的電晶體選擇不同的摻雜物類型，同樣包括在各種實施例的範圍內。前文的描述中所使用之各種訊號的低或高邏輯數值同樣也是為了說明。當訊號被啟動(activate)及/或撤消(deactivate)時，各種實施例並不限於特定的邏輯數值。選擇不同的邏輯數值一事，同樣包括在各種實施例的範圍內。在多種實施例中，電晶體的功能為切換器(switch)。用於取代電晶體的切換電路(switching circuit) 同樣包括在各種實施例的範圍內。在多種實施例中，電晶體的源極可被配置為汲極，而汲極可被配置為源極。因此，術語「源極」與「汲極」可互換使用。各種訊號由對應的電路產生，但為使說明簡化，並未顯示這些電路。
各種圖式顯示了使用離散的電容器的電容電路以進行說明。可以使用等效電路(equivalent circuitry)。舉例來說，可使用電容裝置、電路或是網路(例如：電容器、電容元件、裝置、電路等的組合)來取代離散的電容器。上述說明包括範例性的操作或步驟，但這些操作並沒有必須以所示順序執行的必要。根據所揭露之實施例的精神及範圍，在適當的時候，操作可被添加、替換、改變順序及/或消除。
前述內文概述多項實施例的特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露的態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文所介紹之實施例或範例相同的優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露的精神及範圍，並且在不脫離本揭露的精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:佈局設計 101a~101e:單元邊界 102a~102d:佈局設計 H1~H3:高度 200:佈局設計 200A:部分 201a~201d:單元/單元佈局 202:鰭片佈局圖案組 202a1~202aV:成對鰭片佈局圖案/成對鰭片圖案 204:鰭片圖案組 204b1~204bW:鰭片圖案 206:緩衝區圖案 208:鰭片圖案組 208d1~208dW:鰭片圖案 W1a:寬度 200B:部分 220:導電特徵圖案組 220a~220e:導電特徵圖案 222:導電特徵圖案組 222a~222d:導電特徵圖案 224:導電特徵圖案組 224a~224d:導電特徵圖案 230:導電特徵圖案 230a:導電特徵圖案 232:導電特徵圖案 232a~232b:導電特徵圖案 234:導電特徵圖案 234a~234c:導電特徵圖案 236:導電特徵圖案 236a:導電特徵圖案 W2a~W6a:寬度 300:積體電路 300A:部分 301a~301d:單元 302:鰭片組 302a1~302aV:成對鰭片 304:鰭片組 304b1~304bW:鰭片 306:緩衝區 308:鰭片組 308d1~308dW:鰭片 310a~310e:單元邊界 W1b:寬度 300B:部分 320:導電結構組 320a~320e:導電結構 322:導電結構組 322a~322d:導電結構 324:導電結構組 324a~324d:導電結構 330:導電結構 330a:導電結構 332:導電結構 332a~332b:導電結構 334:導電結構 334a~334c:導電結構 336:導電結構 336a:導電結構 W2b~W6b:寬度 A-A’:平面 B-B’:平面 302a1a:鰭片結構 302a1b:鰭片結構 350:FinFET 352:主動區 354:閘極 356:接點 358:接點 390:基板 304b1a:鰭片結構 360:FinFET 362:主動區 364:閘極 366:接點 368:接點 376:源極端子或汲極端子 378:源極端子或汲極端子 380:閘極接點 391:絕緣區域 392:基板 400A:佈局設計 402a:單元 402a1~402a2:單元 410:單元 450:鰭片組 452:緩衝區 400B:佈局設計 402b:單元 404:單元 400C:佈局設計 402c:單元 406:區域 500A:佈局設計 502a1~502a3:單元 500B:佈局設計 502b1~502b2:單元 500C:佈局設計 502c1~502c2:單元 500D:佈局設計 502d1~502d2:單元 500E:佈局設計 502e1~502e4:單元 600A:佈局設計 602:單元 602a1~602a2:單元 602b1~602b2:單元 602c1~602c2:單元 602d1~602d2:單元 604:單元 604a:井圖案組 604a1~604a2:井圖案 604b1~604b2:井圖案 604c1~604c2:井圖案 600B:佈局設計 606:單元 606a:井圖案組 606a1~606a2:井圖案 606b0~606b2:井圖案 606c1~606c2:井圖案 D1:距離 600C:佈局設計 608:單元 608a:井圖案組 608a1~608a2:井圖案 608b0~608b2:井圖案 600D:佈局設計 610:單元 610a:井圖案組 610a1~610a2:井圖案 610b0~610b1:井圖案 700:IC設計及製造流程 702~750:操作 800:方法 802~806:操作 900:方法 902~922:操作 1000:系統 1002:處理器 1004:電腦可讀取儲存媒體 1006:電腦程式碼 1008:匯流排 1010:I/O介面 1012:網路介面 1014:網路 1018:使用者介面 1020:技術檔案 1022:單元程式館 1024:佈局設計 1026:製造機台 1100:IC製造系統/ 系統 1120:設計工作室 1122:IC設計佈局 1130:光罩工作室 1132:資料準備 1134:光罩製造 1140:IC製造廠 1142:半導體晶圓 1145:光罩 1152:製造機台 1160:IC裝置
本揭露之態樣從後續實施方式及圖式可更佳地理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵的尺寸可能任意增加或減少以清楚論述。 第1圖係根據一些實施例所示之佈局設計的示意圖。 第2A圖至第2C圖係根據一些實施例所示，積體電路之佈局設計的示意圖。 第3A圖至第3C圖係根據一些實施例所示之積體電路的俯視示意圖。 第3D圖至第3E圖係根據一些實施例所示，積體電路之FinFET的透視圖。 第3F圖係根據一些實施例所示，與平面A-A’相交之積體電路的截面圖。 第3G圖係根據一些實施例所示，與平面B-B’相交之積體電路的截面圖。 第4A圖至第4C圖係根據一些實施例所示，相應之積體電路的對應佈局設計的示意圖。 第5A圖至第5E圖係根據一些實施例所示，相應之積體電路的對應佈局設計的示意圖。 第6A圖至第6D圖係根據一些實施例所示，相應之積體電路的對應佈局設計的示意圖。 第7圖係根據一些實施例所示，IC設計與製造流程之至少一部分的功能性流程圖。 第8圖係根據一些實施例所示，產生積體電路之佈局設計的方法的流程圖。 第9圖係根據一些實施例所示，產生積體電路之佈局設計的方法的流程圖。 第10圖係根據一些實施例所示，用於設計IC佈局設計以及製造IC電路之系統1000的示意圖。 第11圖係根據本揭露至少一個實施例所示，積體電路(IC)製造系統1100以及與之相關的IC製造流程的方塊圖。
101a~101e:單元邊界
200:佈局設計
200A:部分
201a~201d:單元/單元佈局
202:鰭片佈局圖案組
202a1~202aV:成對鰭片佈局圖案/成對鰭片圖案
204:鰭片圖案組
204b1~204bW:鰭片圖案
206:緩衝區圖案
208:鰭片圖案組
208d1~208dW:鰭片圖案
W1a:寬度

Claims (12)

  1. 一種積體電路，包括：上述積體電路的一第一單元，包括：一第一鰭片組，位於一第一佈局層級上且在一第一方向上延伸，上述第一鰭片組中的每個鰭片對應一第一電晶體組中的一個電晶體；以及一第一導電結構組，位於高於上述第一佈局層級的一第二佈局層級上且在上述第一方向上延伸，並且至少與上述第一鰭片組部分重疊；上述積體電路的一第二單元，在不同於上述第一方向的一第二方向上與上述第一單元分隔，上述第二單元包括：一第二鰭片組，位於上述第一佈局層級上且在上述第一方向上延伸，上述第二鰭片組中的每個鰭片對應一第二電晶體組中的一個電晶體，上述第二鰭片組在上述第二方向上與上述第一鰭片組分隔；一緩衝區，位於上述第一佈局層級上且介於上述第一單元與上述第二單元之間；一第一電力導軌，位於上述第二佈局層級上且在上述第一方向上延伸，並且至少與上述緩衝區部分重疊，且被配置以供應一第一電壓，其中上述第一電力導軌的寬度大於上述第一導電結構組中之每個第一導電結構的寬度。
  2. 如請求項1之積體電路，其中：上述第二單元更包括：一第二導電結構組，位於上述第二佈局層級上且在上述第一方向上延伸，並且至少與上述第二鰭片組部分重疊，並且在上述第二方向上與上述第一導電結構組分隔。
  3. 如請求項2之積體電路，更包括：上述積體電路的一第三單元，在上述第二方向上與上述第一單元及上述第二單元分隔，上述第三單元包括：一第三鰭片組，位於上述第一佈局層級上且在上述第一方向上延伸，且上述第三鰭片組中的至少每個成對鰭片對應一第三電晶體組中的一個電晶體，上述第三鰭片組在上述第二方向上與上述第一鰭片組及上述第二鰭片組分隔；以及一第三導電結構組，位於上述第二佈局層級上且在上述第一方向上延伸，並且至少與上述第三鰭片組部分重疊，並且在上述第二方向上與上述第一導電結構組及上述第二導電結構組分隔。
  4. 如請求項1之積體電路，其中：上述第一單元更包括：一第一摻雜物類型的一第一井，且上述第一井包括上述第一鰭片組的一第一子鰭片組；以及不同於上述第一摻雜物類型之一第二摻雜物類型的一第二井，且上述第二井包括上述第一鰭片組的一第二子鰭片組；以及上述第二單元更包括：上述第二摻雜物類型的一第三井，且上述第三井包括上述第二鰭片組的一第一子鰭片組；以及上述第一摻雜物類型的一第四井，且上述第四井包括上述第二鰭片組的一第二子鰭片組。
  5. 一種積體電路的形成方法，包括：藉由一處理器將一積體電路的一第一標準單元佈局放置在一佈局設計上，上 述第一標準單元佈局在一第一方向上具有一第一邊界，並且在不同於上述第一方向之一第二方向上具有一第一高度，上述第一標準單元佈局的放置包括：將一第一鰭片佈局圖案組放置在一第一佈局層級上，上述第一鰭片佈局圖案組在上述第一方向上延伸，且上述第一鰭片佈局圖案組中的每個鰭片佈局圖案對應一第一電晶體組中的一個電晶體；以及將一第一導電特徵佈局圖案組放置在高於上述第一佈局層級的一第二佈局層級上，上述第一導電特徵佈局圖案組在上述第一方向上延伸，並且至少與上述第一鰭片佈局圖案組部分重疊，上述第一導電特徵佈局圖案組中的每個導電特徵佈局圖案在上述第二方向上具有一第四寬度；放置上述積體電路的一第二標準單元佈局，上述第二標準單元佈局在上述第一方向上具有一第二邊界並且具有上述第一高度，上述第二標準單元佈局的放置包括：將一第二鰭片佈局圖案組放置在上述第一佈局層級上，上述第二鰭片佈局圖案組在上述第一方向上延伸，且上述第二鰭片佈局圖案組中的每個鰭片佈局圖案對應一第二電晶體組中的一個電晶體，上述第二鰭片佈局圖案組在上述第二方向上與上述第一鰭片佈局圖案組分隔；以及將一緩衝區佈局圖案放置在上述第一佈局層級上，上述緩衝區佈局圖案介於上述第一標準單元佈局與上述第二標準單元佈局之間，上述緩衝區佈局圖案與上述第一標準單元佈局共享上述第一邊界，並且與上述第二標準單元佈局共享上述第二邊界；將一第一電力導軌佈局圖案放置在上述第二佈局層級上，上述第一電力導軌佈局圖案在上述第一方向上延伸，並且至少與上述緩衝區佈局圖案部分重疊， 上述第一電力導軌佈局圖案在上述第二方向上具有一第一寬度，其中上述第一寬度大於上述第四寬度且上述第一寬度滿足一第一設計準則；以及至少基於上述第一標準單元佈局或上述第二標準單元佈局製造上述積體電路；其中上述第一設計準則包括上述第一寬度大於介於上述第一標準單元佈局與上述第二標準單元佈局之間的一電力導軌佈局圖案的一最小寬度。
  6. 如請求項5之積體電路的形成方法，更包括：將一第二電力導軌佈局圖案放置在上述第二佈局層級上，上述第二電力導軌佈局圖案在上述第一方向上延伸，並且與上述第一標準單元佈局的一第三邊界部分重疊，上述第三邊界位在上述第一方向上且相對於上述第一邊界，上述第二電力導軌佈局圖案在上述第二方向上具有一第二寬度；以及將一第三電力導軌佈局圖案放置在上述第二佈局層級上，上述第三電力導軌佈局圖案在上述第一方向上延伸，並且與上述第二標準單元佈局的一第四邊界部分重疊，上述第四邊界位在上述第一方向上且相對於上述第二邊界，上述第三電力導軌佈局圖案在上述第二方向上具有一第三寬度；其中上述第二電力導軌佈局圖案所具有的上述第二寬度滿足上述第一設計準則，且上述第三電力導軌佈局圖案所具有的上述第三寬度滿足上述第一設計準則。
  7. 如請求項6之積體電路的形成方法，其中：上述積體電路之上述第二標準單元佈局的放置更包括：將一第二導電特徵佈局圖案組放置在上述第二佈局層級上，上述第二導電特徵佈局圖案組在上述第一方向上延伸，並且至少與上述第二鰭片佈局圖案組部 分重疊，上述第二導電特徵佈局圖案組中的每個導電特徵佈局圖案具有在上述第二方向上的上述第四寬度，上述第四寬度不同於上述第一寬度、上述第二寬度或是上述第三寬度中的至少一者。
  8. 如請求項7之積體電路的形成方法，更包括：將上述積體電路的一第三標準單元佈局放置在上述第一標準單元佈局的上述第三邊界旁邊或是上述第二標準單元佈局的上述第四邊界旁邊，上述第三標準單元佈局在上述第二方向上具有一第二高度，上述第二高度大於上述第一高度，上述第三標準單元佈局的放置包括：將一第三鰭片佈局圖案組放置在上述第一佈局層級上，上述第三鰭片佈局圖案組在上述第一方向上延伸，且上述第三鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應一第三電晶體組中的一個電晶體，上述第三鰭片佈局圖案組在上述第二方向上與上述第一鰭片佈局圖案組及上述第二鰭片佈局圖案組分隔；其中上述第一寬度小於上述第二寬度或是上述第三寬度中的至少一者。
  9. 一種積體電路的形成方法，包括：藉由一處理器將一積體電路的一第一單元佈局放置在一佈局設計上並且在一單元陣列的一第一行與一第一列中，上述第一單元佈局的放置包括：將一第一鰭片佈局圖案組放置在一第一佈局層級上以及上述第一單元佈局的一第一區域中，上述第一鰭片佈局圖案組在一第一方向上延伸，並且上述第一鰭片佈局圖案組中的每個鰭片佈局圖案對應一第一電晶體組中的一個電晶體；將一第一導電特徵佈局圖案組放置在高於上述第一佈局層級的一第二佈局層級上，上述第一導電特徵佈局圖案組在上述第一方向上延伸，並且至少與上 述第一鰭片佈局圖案組部分重疊，上述第一導電特徵佈局圖案組中的每個導電特徵佈局圖案在上述第二方向上具有一第四寬度；將一第二鰭片佈局圖案組放置在上述第一佈局層級上以及上述第一單元佈局的一第二區域中，上述第二鰭片佈局圖案組在上述第一方向上延伸，上述第二鰭片佈局圖案組中的每個鰭片佈局圖案對應一第二電晶體組中的一個電晶體，上述第二鰭片佈局圖案組在不同於上述第一方向的一第二方向上與上述第一鰭片佈局圖案組分隔；將一第一緩衝區佈局圖案放置在上述第一佈局層級上以及上述第一單元佈局的一第三區域中，上述第三區域介於上述第一區域與上述第二區域之間；將一第一電力導軌佈局圖案放置在上述第二佈局層級上，上述第一電力導軌佈局圖案在上述第一方向上延伸，並且至少與上述第一緩衝區佈局圖案部分重疊，上述第一電力導軌佈局圖案在上述第二方向上具有一第一寬度，其中上述第一寬度大於上述第四寬度；以及將一第三鰭片佈局圖案組放置在上述第一佈局層級上以及上述第一單元佈局的一第四區域中，上述第三鰭片佈局圖案組在上述第一方向上延伸，上述第三鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應一第三電晶體組中的一個電晶體，並且上述第四區域位於上述第一區域旁邊；以及至少基於上述第一單元佈局製造上述積體電路。
  10. 如請求項9之積體電路的形成方法，其中上述第一寬度滿足一第一設計準則；以及其中上述第一設計準則包括上述第一寬度大於介於上述第一區域與上述第二區域之間的一電力導軌佈局圖案的一最小寬度。
  11. 如請求項10之積體電路的形成方法，其中：上述第一單元佈局的放置包括：將一第四鰭片佈局圖案組放置在上述第一佈局層級上以及上述第一單元佈局的一第五區域中，上述第四鰭片佈局圖案組在上述第一方向上延伸，上述第四鰭片佈局圖案組中的每個鰭片佈局圖案對應一第四電晶體組中的一個電晶體，上述第四鰭片佈局圖案組在上述第二方向上與上述第一鰭片佈局圖案組及上述第二鰭片佈局圖案組分隔；以及將一第二緩衝區佈局圖案放置在上述第一佈局層級上以及上述第一單元佈局的一第六區域中，上述第六區域介於上述第二區域與上述第五區域之間；以及上述積體電路的形成方法更包括：將一第二電力導軌佈局圖案放置在上述第二佈局層級上，上述第二電力導軌佈局圖案在上述第一方向上延伸，並且至少與上述第二緩衝區佈局圖案部分重疊，上述第二電力導軌佈局圖案具有在上述第二方向上的一第二寬度，其中上述第二寬度滿足一第二設計準則；其中上述第二設計準則包括上述第二寬度大於介於上述第二區域與上述第五區域之間的一電力導軌佈局圖案的一最小寬度。
  12. 如請求項11之積體電路的形成方法，更包括：將上述積體電路的一第二單元佈局放置在上述佈局設計上以及上述單元陣列的上述第一行與一第二列中，上述第二列位於上述第一列旁邊，上述第二單元佈局的放置包括：將一第五鰭片佈局圖案組放置在上述第一佈局層級上以及上述第二單元佈 局的一第七區域中，上述第五鰭片佈局圖案組在上述第一方向上延伸，並且上述第五鰭片佈局圖案組中的每個鰭片佈局圖案對應一第五電晶體組中的一個電晶體；將一第六鰭片佈局圖案組放置在上述第一佈局層級上以及上述第二單元佈局的一第八區域中，上述第六鰭片佈局圖案組在上述第一方向上延伸，上述第六鰭片佈局圖案組中的每個鰭片佈局圖案對應一第六電晶體組中的一個電晶體，上述第六鰭片佈局圖案組在上述第二方向上與上述第五鰭片佈局圖案組分隔；將一第三緩衝區佈局圖案放置在上述第一佈局層級上以及上述第二單元佈局的一第九區域中，上述第九區域介於上述第七區域與上述第八區域之間；以及將一第七鰭片佈局圖案組放置在上述第一佈局層級上以及上述第二單元佈局的一第十區域中，上述第七鰭片佈局圖案組在上述第一方向上延伸，上述第七鰭片佈局圖案組中至少每個成對鰭片佈局圖案對應一第七電晶體組中的一個電晶體，並且上述第十區域位於上述第七區域以及上述第四區域旁邊。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130026572A1 (en) * 2011-07-29 2013-01-31 Synopsy, Inc. N-channel and p-channel finfet cell architecture
US20140040838A1 (en) * 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20180083036A1 (en) * 2016-09-22 2018-03-22 Samsung Eletronics Co., Ltd. Method for high performance standard cell design techniques in finfet based library using local layout effects (lle)
TW201917821A (zh) * 2017-10-20 2019-05-01 聯發科技股份有限公司 積體電路及單元結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130026572A1 (en) * 2011-07-29 2013-01-31 Synopsy, Inc. N-channel and p-channel finfet cell architecture
US20140040838A1 (en) * 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20180083036A1 (en) * 2016-09-22 2018-03-22 Samsung Eletronics Co., Ltd. Method for high performance standard cell design techniques in finfet based library using local layout effects (lle)
TW201917821A (zh) * 2017-10-20 2019-05-01 聯發科技股份有限公司 積體電路及單元結構

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
專書 J. Y. Chen CMOS Devices and Technology for VLSI Prentice-Hall 1990 *

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