TWI814029B - 積體電路裝置及製造積體電路裝置的方法 - Google Patents

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Abstract

一種積體電路裝置，包括電耦合至第一電源節點且可由第一電源節點上的第一電源電壓操作的功能電路，及包括不同類型的第一電晶體及第二電晶體的電力控制電路。第一電晶體包括：用以接收控制訊號的閘極端子、電耦合至第一電源節點的第一端子及電耦合至第二電源節點的第二端子。第二電晶體包括用以接收控制訊號的閘極端子，及用以接收預定電壓的第一及第二端子。第一電晶體用以回應於控制訊號，連接或斷開第一及第二電源節點，以向功能電路提供或切斷電源。

Description

積體電路裝置及製造積體電路裝置的方法
本揭示內容係關於一種積體電路裝置，特別係關於一種包含功能電路及電力控制電路的積體電路裝置。
積體電路(integrated circuit，IC)裝置或半導體裝置包括以積體電路佈局圖(亦稱為「佈局圖」)表示的一或多個裝置。佈局圖為分層的，並且包括根據積體電路設計規範執行較高階功能的模組。模組通常由單元的組合構建，每一單元表示用以執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的單元(有時亦稱為標準單元)存儲在標準單元庫(為簡化起見，以下稱為「庫」或「單元庫」)中，且可由各種工具，諸如電子設計自動化(electronic design automation，EDA)工具進行存取，以產生、優化及驗證積體電路設計。
最小化半導體裝置的功耗為設計考慮。一種方法涉及在電源節點(或導軌)與功能電路之間包括標頭電路(亦稱為「標頭開關」)及/或註腳電路(亦稱為「註腳開關」)。 當功能電路處於非活動狀態時，可藉由關閉標頭開關及/或註腳開關來降低功耗。
本揭示內容揭露一種積體電路裝置，包含功能電路及電力控制電路。功能電路電耦合至第一電源節點且可藉由第一電源節點上的第一電源電壓操作。電力控制電路包含第一類型的第一電晶體及第二類型的第二電晶體，第二類型不同於第一類型。第一電晶體包含閘極端子、第一端子及第二端子。閘極端子用以接收控制訊號。第一端子電耦合至第一電源節點。第二端子電耦合至第二電源節點。第二電晶體包含閘極端子及第一及第二端子。閘極端子用以接收控制訊號。第一及第二端子用以接收預定電壓。第一電晶體用以回應於控制訊號，連接或斷開第一及第二電源節點，以向功能電路提供或切斷電源。
本揭示內容另揭露一種積體電路裝置，包含第一主動區域、第二主動區域、複數個閘極區域、複數個接觸結構以及導電層。第一主動區域具有第一半導體類型。第二主動區域具有第二半導體類型，第二半導體類型不同於第一半導體類型。複數個閘極區域在第一及第二主動區域上方並跨越第一及第二主動區域延伸。複數個接觸結構位於第一及第二主動區域的相應部分上方並與部分電接觸。導電層位於閘極區域及接觸結構上方。導電層包含第一導電圖案、第二導電圖案、第三導電圖案及第四導電圖案。第一導電圖案將第一主動區域上的第一組接觸結構電耦合在 一起。第二導電圖案將第一主動區域上的第二組接觸結構電耦合在一起。第三導電圖案將閘極區域電耦合在一起。第四導電圖案將第二主動區域上的接觸結構電耦合在一起。
本揭示內容另揭露一種製造積體電路裝置的方法，包含以下步驟：在基板上形成第一半導體類型的第一主動區域及第二半導體類型的第二主動區域，第二半導體類型不同於第一半導體類型，第一及第二主動區域沿第一軸延伸；在第一及第二主動區域上方形成閘極結構，閘極結構沿第二軸自第一主動區域連續延伸至第二主動區域，第二軸垂直於第一軸，其中閘極區域及第一主動區域用作第一類型的第一電晶體，且閘極區域及第二主動區域用作第二類型的第二電晶體，第二類型不同於第一類型；及在閘極結構及第一及第二主動區域上方沈積導電層，且將導電層圖案化為複數個導電圖案，導電圖案沿第一軸延伸，導電圖案包含：第一導電圖案，電耦合至第一電晶體的第一端子；第二導電圖案，電耦合至第一電晶體的第二端子；第三導電圖案，電耦合至第一電晶體的第一端子；及第四導電圖案，電耦合至第二電晶體的第一及第二端子以形成第二電晶體作為虛擬電晶體。
100:積體電路裝置
102:巨集
104:區域
200:積體電路裝置
210:標頭電路
211:第一端子
212:第二端子
213:閘極端子
215:第一端子
216:第二端子
217:閘極端子
220:註腳電路
221:第一端子
222:第二端子
223:閘極端子
225:第一端子
226:第二端子
227:閘極端子
230:功能電路
231:電源節點
232:電源節點
235:電源節點、第一電源節點、導軌、VSS電力軌
236:電源節點、第一電源節點、導軌、TVSS電力軌
300A~300E:標頭電路
311:第一端子
312:第二端子
315:第一端子
316:第二端子
400A~400E:標頭單元
401、402:主動區域
411~415、418、419:閘極區域
421~429:金屬至裝置接觸結構
431~439:金屬至裝置接觸結構
450、451:第一列通孔至裝置通孔結構
452、453:第二列通孔至裝置通孔結構
454、455:第三列通孔至裝置通孔結構
456~459:第四列通孔至裝置通孔結構
461~466:通孔至裝置通孔結構
471~477:M0導電圖案
480:邊界
481~484:邊緣
500:積體電路裝置
513、513:閘電極
550:基板
551:P型摻雜區域
552:N型摻雜區域
553:N阱
554、555:閘極介電層
560:互連結構
562:V0通孔結構
563:M1導電圖案
600A、600B:標頭電路
603:切割多邊形區域
611、612:子電路
613:VSS電力軌
671~675:M0導電圖案
680:邊界
681~684:邊緣
700A、700B:表格
710、712、720、722、730、732、740、742:行
800A~800E:註腳電路
821:第一端子
822:第二端子
825:第一端子
826:第二端子
900A:註腳單元
900B:註腳電路
900C:註腳單元
911、912:子電路
913:VDD電力軌
971~975:M0導電圖案
980:邊界
981~984:邊緣
1000A~1000C:方法
1005、1015、1025、1035、1045、1055、1065: 方塊
1100:平面電晶體
1110、1120:源極/汲極區域
1130:閘極區域
1140:基板
1150:通道區域
1200:鰭式場效電晶體
1210、1220:源極/汲極區域
1230:閘極區域
1240:基板
1250:通道區域
1260:鰭片
1300:奈米片場效電晶體
1310、1320:源極/汲極區域
1330:閘極區域
1340:基板
1350:通道區域
1360:奈米片
1400:奈米線場效電晶體
1410、1420:源極/汲極區域
1430:閘極區域
1440:基板
1450:通道區域
1460:奈米線
1500:電子設計自動化系統
1502:處理器
1504:儲存媒體
1506:電腦程式碼
1507:標準單元庫
1508:匯流排
1510:輸入輸出介面
1512:網路介面
1514:網路
1542:使用者介面
1600:積體電路製造系統
1620:設計室
1622:積體電路設計佈局圖
1630:罩幕室
1632:資料準備
1644:罩幕製造
1645:罩幕
1650:積體電路晶圓廠
1652:製造工具
1653:半導體晶圓
1660:積體電路裝置
Control:控制訊號
CPO:切割多邊形區域
CPP:接觸多晶矽間距
CS1:控制訊號
CS2:控制訊號
M0:零金屬層
MD:金屬至裝置結構
N1:第二電晶體
N2:第一電晶體
N61:虛擬電晶體
N62:虛擬電晶體
N91:開關電晶體
N92:開關電晶體
OD:氧化物定義
P1:第一電晶體
P2:第二電晶體
P61:開關電晶體
P62:開關電晶體
P91:虛擬電晶體
P92:虛擬電晶體
PO:閘極區域
TVDD:實際VDD
TVSS:實際VSS
VD:通孔至裝置通孔裝置
VD2:通孔至裝置通孔結構
VDD:預定電壓
VG:通孔至閘極通孔結構
Vp1:預定電壓
Vp2:預定電壓
VSS:預定電壓
V-V、V'-V'、X1-X1、X2-X2、X3-X3、X4-X4、Y1-Y1、Y2-Y2、Y3-Y3、Y4-Y4:接線
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵 的尺寸可任意增加或減小。
第1圖為根據一些實施例的積體電路裝置的方塊圖。
第2圖為根據一些實施例的積體電路裝置的電路區域的示意性方塊圖。
第3A圖至第3E圖為根據一些實施例的各種標頭電路的示意性電路圖。
第4A圖至第4E圖為根據一些實施例的各種標頭單元的佈局圖的示意圖。
第5A圖為根據一些實施例的積體電路裝置的沿著第4A圖中的接線V-V截取的示意性剖面圖。
第5B圖為根據一些實施例的積體電路裝置的沿著第4A圖中的接線V'-V'截取的示意性剖面圖。
第6A圖為根據一些實施例的標頭電路的示意性電路圖。
第6B圖為根據一些實施例的標頭單元的佈局圖的示意圖。
第7A圖及第7B圖為示意性地示出根據一些實施例的具有不同單元高度的各種佈局圖組態的表。
第8A圖至第8E圖為根據一些實施例的各種註腳電路的示意性電路圖。
第9A圖為根據一些實施例的註腳單元的佈局圖的示意圖。
第9B圖為根據一些實施例的註腳電路的示意性電路圖。
第9C圖為根據一些實施例的註腳單元的佈局圖的示意圖。
第10A圖至第10C圖為根據一些實施例的各種方法的流程圖。
第11A圖為根據一些實施例的平面電晶體的示意性俯視圖，第11B圖為根據一些實施例的沿第11A圖中的接線X1-X1的平面電晶體的示意性剖面圖，且第11C圖為根據一些實施例的沿第11A圖中的接線Y1-Y1的平面電晶體的示意性剖面圖。
第12A圖為根據一些實施例的鰭式場效電晶體的示意性俯視圖，第12B圖為根據一些實施例的沿第12A圖中的接線X2-X2的鰭式場效電晶體的示意性剖面圖，且第12C圖為根據一些實施例的沿第12A圖中的接線Y2-Y2的鰭式場效電晶體的示意性剖面圖。
第13A圖為根據一些實施例的奈米片場效電晶體的示意性俯視圖，第13B圖為根據一些實施例的沿第13A圖中的接線X3-X3的奈米片場效電晶體的示意性剖面圖，且第13C圖為根據一些實施例的沿第13A圖中的接線Y3-Y3的奈米片場效電晶體的示意性剖面圖。
第14A圖為根據一些實施例的奈米線場效電晶體的示意性俯視圖，第14B圖為根據一些實施例的沿第14A圖中的接線X4-X4的奈米線場效電晶體的示意性剖面圖，且第14C圖為根據一些實施例的沿第14A圖中的接線Y4-Y4的奈米線場效電晶體的示意性剖面圖。
第15圖為根據一些實施例的電子設計自動化系統的方塊圖。
第16圖為根據一些實施例的積體電路裝置製造系統及與其相關聯的積體電路製造流程的方塊圖。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件、材料、值、步驟、佈置等的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、材料、值、步驟、佈置等。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
標頭電路或註腳電路包含第一電晶體及與第一電晶體不同類型的第二電晶體。例如，當第一電晶體為P通道金氧半導體(p-channel metal-oxide semiconductor，PMOS)電晶體時，第二電晶體為N通道金氧半導體(n-channel metal-oxide semiconductor，NMOS)電晶體，反之亦然。在一些實施例中，第一電晶體用以可控地向功能電路提供電源或切斷電源，並且第二電晶體電耦合為虛擬電晶體。在至少一個實施例中，第二電晶體電耦合為虛擬電晶體允許將第一電晶體的電連接朝向第二虛擬電晶體佈置，此舉釋放了第一電晶體上的佈線資源。在一或多個實施例中，釋放的佈線資源可用於為第一電晶體提供一或多個附加電連接。因此，與其他方法(其中第二電晶體保持未使用狀態)相比，根據一些實施例的標頭電路或註腳電路具有一或多個優點，諸如增加的電力電流密度、減小的導通電阻(reduced ON resistance，RON)、減小的面積等等。
第1圖為根據一些實施例的積體電路裝置100的方塊圖。
在第1圖中，除其他之外，積體電路裝置100包含巨集102。在一些實施例中，巨集102包含記憶體、電網、一或多個單元、反相器、鎖存器、緩衝器及/或在單元庫中可以數字表示的任何其他類型的電路佈置的一或多者。在一些實施例中，在類似於模組化程式設計的建築階層的上下文中理解巨集102，其中主程式(或其他子程式)調用 子程式/程序以執行給定的計算功能。在此情況下，積體電路裝置100使用巨集102來執行一或多個給定功能。因此，在此情況下並且就建築階層而言，積體電路裝置100類似於主程式，並且巨集102類似於子程式/程序。在一些實施例中，巨集102為軟巨集。在一些實施例中，巨集102為硬巨集。在一些實施例中，巨集102為軟巨集，該軟巨集以暫存器轉移層次(register-transfer level，RTL)碼數位地描述。在一些實施例中，尚未在巨集102上執行合成、置放及佈線，使得可以針對各種處理節點來合成、置放及佈線軟巨集。在一些實施例中，巨集102為硬巨集，該硬巨集以二元檔案格式(例如，圖形資料庫系統II(Graphic Database System II，GDSII)串流格式)數位地描述，其中二元檔案格式表示階層形式的巨集102的一或多個佈局圖的平面幾何形狀、文本標籤、其他資訊等等。在一些實施例中，對巨集102執行了合成、置放及佈線，使得硬巨集針對特定的處理節點。
巨集102包括區域104，該區域104包含功能電路及如本文所述的電力控制電路。在一些實施例中，區域104包含在前端製程(front-end-of-line，FEOL)製造中其上形成有電路的基板。此外，在基板的之上及/或之下，區域104包含各種金屬層，該些金屬層在後端製程(back-end-of-line，BEOL)製造中堆疊在絕緣層上方及/或下方。後端製程為包括巨集102及區域104在內的積體電路裝置100的電路提供佈線。
第2圖為根據一些實施例的積體電路裝置200的電路區域的示意性方塊圖。在至少一個實施例中，第2圖中的電路區域對應於第1圖中的區域104的一部分。
積體電路裝置200包含電力控制電路，該電力控制電路包含標頭電路210及註腳電路220。在至少一個實施例中，省略了標頭電路210或註腳電路220。積體電路裝置200進一步包含功能電路230，該功能電路230可藉由來自標頭電路210或註腳電路220中的至少一者的電源電壓進行操作，如本文所述。
標頭電路210包含不同類型的第一電晶體P1及第二電晶體N1。註腳電路220包含不同類型的第一電晶體N2及第二電晶體P2。在第2圖的例示性組態中，電晶體P1、P2為P型電晶體，並且電晶體N1、N2為N型電晶體。標頭電路210及/或註腳電路220中的電晶體的實例包括但不限於金屬氧半導體場效應電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金氧半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金氧半導體電晶體、N通道金氧半導體電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效應電晶體(P-channel and/or N-channel field effect transistor，PFET/NFET)、鰭式場效電晶體(fin field-effect transistor，FINFET)、具有凸起的源極 /汲極的平面金屬氧半導體電晶體、奈米片場效電晶體、奈米線場效電晶體等。在一些實施例中，P通道金氧半導體電晶體稱為第一或第二類型的電晶體，並且N通道金氧半導體電晶體稱為第二或第一類型的電晶體。
在標頭電路210中，第一電晶體P1包含電耦合至第一電源節點或導軌231的第一端子211、電耦合至第二電源節點或導軌232的第二端子212，及用以接收控制訊號CS1的閘極端子213。第二電晶體N1包含用以接收預定電壓Vp1的第一端子215及第二端子216，及用以接收控制訊號CS1的閘極端子217。在一些實施例中，電晶體的第一端子為電晶體的源極或汲極，並且電晶體的第二端子為電晶體的汲極或源極。電晶體的第一及第二端子有時被稱為電晶體的源極/汲極。
電晶體P1用以回應於控制訊號CS1，連接或斷開電源節點231、232，以向功能電路230提供或切斷電源。電晶體P1有時被稱為開關電晶體。電源節點232用以接收電源電壓實際VDD(True VDD，在本文中為「TVDD」)。電源節點232在本文中被稱為「TVDD電力軌」。在一些實施例中，TVDD由積體電路裝置200外側的外部電壓電源產生。在一些實施例中，TVDD由積體電路裝置200中包括的內部電壓電源產生。當電晶體P1藉由控制訊號CS1的第一邏輯位準(例如，邏輯「0」)導通時，藉由電晶體P1連接至電源節點231的TVDD電力軌232上的TVDD在電源節點231上提供電源電壓VDD(在此為「VDD」)。 第一電源節點231在本文中被稱為「VDD電力軌」。VDD有時稱為虛擬VDD(virtual VDD，VVDD)。在一些實施例中，TVDD不同於VDD。在一些實施例中，TVDD與VDD相同。當電晶體P1藉由控制訊號CS1的第二邏輯位準(例如，邏輯「1」)關閉時，VDD電力軌231與TVDD電力軌232斷開連接，並且切斷功能電路230的電源。在一些實施例中，當電晶體P1關閉時，VDD電力軌231浮置。在一些實施例中，控制訊號CS1由積體電路裝置200外側的外部電路產生。在一些實施例中，控制訊號CS1由積體電路裝置200中包括的電力管理電路產生。
由於電晶體N1的第一端子215及第二端子216用以接收相同的預定電壓Vp1，故電晶體N1的端子215、216有效地電耦合在一起，並且電晶體N1電耦合為虛擬電晶體。在一些實施例中，如本文所述，施加至電晶體N1的第一端子215及第二端子216的預定電壓Vp1為電源電壓、控制訊號或除電源電壓及控制訊號之外的任何預定電壓或訊號。
在註腳電路220中，第一電晶體N2包含電耦合至第一電源節點或導軌235的第一端子221、電耦合至第二電源節點或導軌236的第二端子222，及用以接收控制訊號CS2的閘極端子223。第二電晶體P2包含電耦合在一起且用以接收預定電壓Vp2的第一端子225及第二端子226，以及用以接收控制訊號CS2的閘極端子227。
電晶體N2用以回應於控制訊號CS2，連接或斷開電源節點235、236，以向功能電路230提供或切斷電源。電晶體N2有時被稱為開關電晶體。電源節點236用以接收電源電壓，實際VSS(在本文中為「TVSS」)。第二電源節點236在本文中被稱為「TVSS電力軌」。在一些實施例中，TVSS為接地電壓。在一些實施例中，TVSS為除接地電壓以外的參考電壓。在至少一個實施例中，除接地電壓之外的參考電壓由積體電路裝置200外側的外部電路或由積體電路裝置200中包括的內部電壓電源產生。當電晶體N2藉由控制訊號CS2的第一邏輯位準(例如，邏輯「1」)導通時，藉由電晶體N2連接至電源節點235的TVSS電力軌236上的TVSS在電源節點235上提供電源電壓VSS(在此為「VSS」)。電源節點235在本文中稱為「VSS電力軌」。VSS有時稱為虛擬VSS(virtual VSS，VVSS)。在一些實施例中，TVSS不同於VSS。在一些實施例中，TVSS與VSS相同。當藉由控制訊號CS2的第二邏輯位準(例如，邏輯「0」)使電晶體N2關閉時，VSS電力軌235與TVSS電力軌236斷開連接，並且切斷功能電路230的電源。在一些實施例中，當電晶體N2關閉時，VSS電力軌235浮置。在一些實施例中，控制訊號CS2由積體電路裝置200外側的外部電路產生。在一些實施例中，控制訊號CS2由積體電路裝置200中包括的電力管理電路產生。在一些實施例中，控制訊號CS2與控制訊號CS1相同。在至少一個實施例中，控制訊號 CS2不同於控制訊號CS1。
由於電晶體P2的第一端子225及第二端子226用以接收相同的預定電壓Vp2，故電晶體P2的端子225、226有效地電耦合在一起，並且電晶體P2電耦合為虛擬電晶體。在一些實施例中，施加至電晶體P2的第一端子225及第二端子226的預定電壓Vp2為電源電壓、控制訊號或除電源電壓及控制訊號之外的任何預定電壓或訊號。在一些實施例中，預定電壓Vp2與預定電壓Vp1相同。在至少一個實施例中，預定電壓Vp2不同於預定電壓Vp1。
功能電路230用以由VDD電力軌231及VSS電力軌235上相應的VDD及VSS操作，以執行積體電路裝置200的一或多個功能。在至少一個實施例中，當藉由關斷相應的標頭電路210或註腳電路220，自相應的VDD電力軌231或VSS電力軌235移除VDD或VSS時，功能電路230變為無效並停止執行一或多個功能。因此，當不需要功能電路230提供的一或多種功能時，可減小積體電路裝置200的功耗。在一些實施例中，功能電路230包含用以在VDD及VSS上操作的一或多個主動裝置、被動裝置、邏輯電路等。邏輯電路的實例包括但不限於AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、正反器、BUFF、鎖存器、延遲器、時鐘、記憶體等。例示性記憶體單元包括但不限於靜態隨機存取記憶體(static random access memory，SRAM)、動態隨機存取記憶體(dynamic random access memory，DRAM)、電阻隨機存取記憶體(resistive random-access memory，RRAM)、磁阻隨機存取記憶體(magnetoresistive random access memory，MRAM)、唯讀記憶體(read only memory，ROM)等等。主動裝置或主動元件的實例包括但不限於電晶體、二極體等等。電晶體的實例包括但不限於金屬氧半導體場效應電晶體、互補金氧半導體電晶體、P通道金氧半導體、N通道金氧半導體、雙極接面電晶體、高壓電晶體、高頻電晶體、P通道及/或N通道場效應電晶體、鰭式場效電晶體、具有凸起的源極/汲極的平面金氧半導體電晶體、奈米片場效電晶體、奈米線場效電晶體等等。被動元件的實例包括但不限於電容器、電感器、保險絲、電阻器等。
在第2圖的例示性組態中，電力控制電路包括標頭電路210及註腳電路220兩者，並且根據相應的控制訊號CS1或控制訊號CS2，由標頭電路210或註腳電路220中的至少一者來控制例如提供或切斷功能電路230的電源。
在一些實施例中，積體電路裝置200的電力控制電路包括標頭電路210，但省略了註腳電路220。在實例中，省略了VSS電力軌235，並且功能電路230電耦合至TVSS電力軌236。在另一實例中，VSS電力軌235藉由導體而非開關或電晶體電耦合至TVSS電力軌236。 根據控制訊號CS1，由標頭電路210控制例如提供或切斷功能電路230的電源。
在一些實施例中，積體電路裝置200的電力控制電路包括註腳電路220，但省略了標頭電路210。在實例中，省略了VDD電力軌231，並且功能電路230電耦合至TVDD電力軌232。在另一實例中，VDD電力軌231藉由導體而非開關或電晶體電耦合至TVSS電力軌236。根據控制訊號CS2，由註腳電路220控制例如提供或切斷功能電路230的電源。
如本文所述，藉由將相同的預定電壓Vp1施加至電晶體N1的端子215、216，將電晶體N1電耦合為虛擬電晶體中，並且藉由將相同的預定電壓Vp2施加至電晶體P2的端子225、226，將電晶體P2電耦合為虛擬電晶體中。在一些實施例中，預定電壓Vp1或Vp2為電源電壓、控制訊號、或除控制訊號及電源電壓以外的訊號或電壓，如關於第3A圖至第3E圖及第8A圖至第8E圖所述。
第3A圖至第3E圖為根據一些實施例的各種標頭電路300A~300E的示意性電路圖。在至少一個實施例中，標頭電路300A~300E中的一或多者對應於第2圖中的標頭電路210。第3A圖至第3E圖中的組件具有第2圖中的相應組件，且由與第2圖相同的元件符號表示，或由與第2圖相同的元件符號增加了100表示。
在第3A圖至第3E圖，標頭電路300A~300E中的每一者包含如參看第2圖所述的第一電晶體P1及第 二電晶體N1。具體地，電晶體P1、N1的閘極端子電耦合以接收與第2圖中的控制訊號CS1相對應的控制訊號Control。電晶體P1為開關電晶體，並且包含電耦合至VDD電力軌的第一端子311及電耦合至TVDD電力軌的第二端子322。電晶體N1電耦合為虛擬電晶體，並且包含電耦合以接收相同的預定電壓的第一端子315及第二端子316。
在標頭電路300A~300E之間，電晶體N1的端子315、316上的預定電壓不同。在第3A圖的標頭電路300A中，電晶體N1的端子315、316上的預定電壓為VSS。在第3B圖的標頭電路300B中，電晶體N1的端子315、316上的預定電壓為TVDD。在第3C圖的標頭電路300C中，電晶體N1的端子315、316上的預定電壓為VDD。在第3D圖中的標頭電路300D中，電晶體N1的端子315、316上的預定電壓為控制訊號Control。在第3E圖的標頭電路300E中，電晶體N1的端子315、316上的預定電壓為Vp，該Vp為除了電源電壓VSS、TVDD及VDD以及控制訊號Control之外的電壓或訊號。如本文所述，根據一些實施例，電晶體N1的端子315、316上的預定電壓的實例包括電源電壓(諸如，VSS、TVDD或VDD)、控制訊號(諸如，控制訊號Control)或除VSS、TVDD、VDD及控制訊號Control以外的電壓。其他電壓組態在各種實施例的範圍內。
第4A圖為根據一些實施例的標頭單元400A的佈 局圖的示意圖。在至少一個實施例中，標頭單元400A對應於標頭電路300A。在至少一個實施例中，標頭單元400A作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。
標頭單元400A包含複數個主動區域401、402。主動區域有時被稱為氧化物定義(oxide-definition，OD)區域或源極/汲極區域，並且在附圖中以標號「OD」示意性地示出。在至少一個實施例中，如本文所述，主動區域401、402在基板的前側上方。主動區域401、402沿第一軸(例如，X軸)伸長。主動區域401、402包括P型摻雜劑及/或N型摻雜劑以形成一或多個電路元件或裝置。電路元件的實例包括但不限於電晶體及二極體。用以形成一或多個P通道金氧半導體裝置的主動區域有時被稱為「P通道金氧半導體主動區域」，並且用以形成一或多個N通道金氧半導體裝置的主動區域有時被稱為「N通道金氧半導體主動區域」。在關於第4A圖描述的例示性組態中，主動區域401包含P通道金氧半導體主動區域，並且主動區域402包含N通道金氧半導體主動區域。其他組態在各種實施例的範圍內。在一些實施例中，P通道金氧半導體主動區域被稱為第一或第二半導體類型的主動區域，並且N通道金氧半導體主動區域被稱為第二或第一半導體類型的主動區域。
標頭單元400A進一步包含主動區域401、402上的複數個閘極區域411、412、413、414、415、418、 419。為簡單起見，省略一些閘極區域的元件符號。閘極區域411、412、413、414、415、418、419沿第二軸(例如，Y軸)伸長，該Y軸垂直於X軸。閘極區域411、412、413、414、415、418、419沿X軸以第4A圖中的接觸多晶矽間距(contacted poly pitch，CPP)指定的規則間距(regular pitch)佈置。接觸多晶矽間距為兩個直接相鄰的閘極區域(例如，第4A圖中的閘極區域414、415)之間沿X軸的中心距離。兩個閘極區域直接相鄰，其中在該些閘極區域之間沒有其他閘極區域。閘極區域411、412、413、414、415、418、419包含導電材料，例如多晶矽(polysilicon)，有時被稱為「多晶矽」(poly)。閘極區域411、412、413、414、415、418、419在附圖中以標號「PO」示意性地示出。用於閘極區域的其他導電材料(諸如金屬)在各種實施例的範圍內。在第4A圖的例示性組態中，閘極區域411~415為功能性閘極區域，與主動區域401、402一起用作如本文所述的複數個電晶體。在一些實施例中，閘極區域418、419為非功能性或虛擬閘極區域。虛擬閘極區域不用以與底層主動區域一起形成電晶體，及/或由虛擬閘極區域連同底層主動區域一起形成的一或多個電晶體不電耦合至標頭單元400A及/或包括標頭單元400A的積體電路裝置中的其他電路。在至少一個實施例中，非功能性或虛擬的閘極區域在製造的積體電路裝置中包括介電材料。
標頭單元400A還包括複數個主動裝置，該些主 動裝置由閘極區域411~415及主動區域401、402組態。例如，複數個P通道金氧半導體裝置由P通道金氧半導體主動區域401與相應的閘極區域411~415組態。因為如本文所述將P通道金氧半導體裝置電耦合在一起，故P通道金氧半導體裝置有效且共同地形成P通道金氧半導體電晶體。換言之，閘極區域411~415及主動區域401用作P通道金氧半導體電晶體，在至少一個實施例中，該P通道金氧半導體電晶體對應於電晶體P1。複數個N通道金氧半導體裝置由N通道金氧半導體主動區域402與相應的閘極區域411~415組態。因為如本文所述將N通道金氧半導體裝置電耦合在一起，故N通道金氧半導體裝置有效且共同地形成N通道金氧半導體電晶體。換言之，閘極區域411~415及主動區域402用作N通道金氧半導體電晶體，在至少一個實施例中，該N通道金氧半導體電晶體對應於電晶體N1。閘極區域411~415在主動區域401上方的部分對應於電晶體P1的閘極端子。閘極區域411~415的在主動區域402上方的部分對應於電晶體N1的閘極端子。因為閘極區域411、412、413、414、415、418、419沿Y軸自第一主動區域401連續地延伸至第二主動區域402，故電晶體P1、N1的閘極端子電耦合在一起。主動區域401的在閘極區域411~415中的每一者的一側(例如，第4A圖中的左側)上的部分對應於相應P通道金氧半導體裝置的源極/汲極，並且主動區域401的在閘極區域411~415中的每一者的另一側(例如，第4A圖中的右側) 的其他部分對應於相應的P通道金氧半導體裝置的其他源極/汲極。每一閘極區域411~415對應於相應P通道金氧半導體裝置的另一個源極/汲極。主動區域402在一側(例如，第1圖中的左側)上的部分被設置為在部分區域中。主動區域402的在閘極區域411~415中的每一者的一側(例如，第4A圖中的左側)上的部分對應於相應N通道金氧半導體裝置的源極/汲極，並且主動區域402的在閘極區域411~415中的每一者的另一側(例如，第4A圖中的右側)的其他部分對應於相應N通道金氧半導體裝置的其他源極/汲極。
描述組態為實例，其中電晶體P1、N1中的每一者由複數個閘極區域組態。其他組態在各種實施例的範圍內。例如，形成電晶體P1、N1中的每一者的閘極區域411~415的數量不限於第4A圖中的特定組態。在一些實施例中，標頭單元400A包含位於虛擬閘極區域418、419之間且直接相鄰於虛擬閘極區域418、419之間的單個功能閘極區域，例如閘極區域411。在至少一個實施例中，形成電晶體P1(開關電晶體)的閘極區域411~415的數量基於一或多個因素來選擇，該些因素包括但不限於RON或相應標頭電路的驅動強度。隨著形成開關電晶體P1的閘極區域的數量增加，RON降低並且驅動強度增加，但由標頭電路佔用的晶片或晶圓面積亦增加。在至少一個實施例中，選擇形成開關電晶體P1的閘極區域的數量為在性能(例如，降低的RON及/或增加的驅動強度)與面積成本之間 取得平衡的設計考慮。
標頭單元400A進一步包含接觸結構，該接觸結構位於主動區域401、402中的相應部分上方並與該些部分電接觸。接觸結構有時被稱為金屬至裝置(metal-to-device)結構，並且在附圖中用標號「MD」示意性地示出。金屬至裝置接觸結構包括導電材料，該導電材料形成在相應主動區域中的相應部分(例如，源極/汲極)上方，以界定自主動區域中形成的一或多個裝置至積體電路裝置的內部電路或至外部電路的電連接。在第4A圖的例示性組態中，金屬至裝置接觸結構421~429位於主動區域401上方，與電晶體P1的相應部分(即，源極/汲極)電接觸，且沿X軸與閘極區域418、411~415、419交替排列。金屬至裝置接觸結構431~439位於主動區域402上方，與電晶體N1的相應部分(即，源極/汲極)電接觸，且沿X軸與閘極區域418、411~415、419交替佈置。金屬至裝置接觸結構421~429沿Y軸與金屬至裝置接觸結構431-439對應地對準且間隔開。在一些實施例中，金屬至裝置接觸結構421~429與相應金屬至裝置接觸結構431~439之間的空間藉由面對金屬至裝置接觸結構421~429、431~439的自然端而形成，其中自然端藉由一或多種用於形成金屬至裝置結構的製造製程形成。在一些實施例中，金屬至裝置接觸結構421~429與相應金屬至裝置接觸結構431~439之間的空間由被稱為「切割金屬至裝置」的罩幕(未示於圖示中)形成。直接相鄰的金屬 至裝置接觸結構之間的間距(即，沿X軸的中心距離)與如圖所示例如在金屬至裝置接觸結構436、437處的直接相鄰的閘極區域之間的間距接觸多晶矽間距相同。兩個金屬至裝置接觸結構直接相鄰，其中該些金屬至裝置接觸結構之間沒有其他金屬至裝置接觸結構。金屬至裝置接觸結構的例示性導電材料包括金屬。其他組態在各種實施例的範圍內。
標頭單元400A進一步包含通孔結構，該些通孔結構位於相應閘極區域或金屬至裝置接觸結構上方且與該些閘極區域或金屬至裝置接觸結構電接觸。位於金屬至裝置接觸結構上方且與該金屬至裝置接觸結構電接觸的通孔結構有時稱為通孔至裝置(via-to-device，VD)。位於閘極區域上方且與該閘極區域電接觸的通孔結構有時稱為通孔至閘極(via-to-gate，VG)。通孔至裝置通孔結構在附圖中以標號「VD」或「VD2」示意性地示出。通孔至閘極通孔結構在附圖中以標號「VG」示意性地示出。在第4A圖的例示性組態中，第一列通孔至裝置通孔結構(以450、451代表性地表示)位於第一組金屬至裝置接觸結構(即，金屬至裝置接觸結構421、423、425、427、429)上方並且與該第一組金屬至裝置接觸結構電接觸。第二列通孔至裝置通孔結構(以452、453代表性地表示)位於第二組金屬至裝置接觸結構(即，金屬至裝置接觸結構422、424、426、428)上方且與該第二組金屬至裝置接觸結構電接觸。第一組中的金屬至裝置接觸結構421、423、425、 427、429與第二組中的金屬至裝置接觸結構422、424、426、428沿X軸交替佈置。第三列通孔至裝置通孔結構(以454、455代表性地表示)位於相應的金屬至裝置接觸結構421、423、425、427、429上方且與該些金屬至裝置接觸結構421、423、425、427、429電接觸。第四列通孔至裝置通孔結構(以456、457、458、459代表性地表示)位於相應的金屬至裝置接觸結構431~439上方且與該些金屬至裝置接觸結構431~439電接觸。複數個通孔結構(以461、462代表性地表示)位於相應的閘極區域411~415之上且與該些閘極區域411~415電接觸。通孔至裝置通孔結構及通孔至閘極通孔結構的例示性材料包括金屬。其他組態在各種實施例的範圍內。
標頭單元400A進一步包含複數個金屬層及通孔層，該些金屬層及通孔層順序地且交替地佈置在通孔至裝置通孔結構及通孔至閘極通孔結構上方。直接位於通孔至裝置通孔結構及通孔至閘極通孔結構上方且與該通孔至裝置通孔結構及通孔至閘極通孔結構電接觸的最下面的金屬層為M0(metal-zero)層，緊鄰M0層的下一金屬層為M1層，緊鄰M1層的下一金屬層為M2層等。通孔層VIAn佈置在Mn層與Mn+1層之間且將Mn層電耦合至Mn+1層，其中n為從零開始的整數。例如，通孔零(VIA0或V0)層為最下面的通孔層，該通孔層佈置在M0層與M1層之間且將M0層電耦合至M1層。其他通孔層為VIA1(或V1)、VIA2(或V2)等。如本文所述，M0層為在基 板的前側上的主動區域401、402上的最下面的金屬層，或者為最接近的金屬層。
在標頭單元400A中，M0層包含M0導電圖案471、472、473、474、475。M0導電圖案471在第一列通孔至裝置通孔結構上方且與該第一列通孔至裝置通孔結構電接觸，該第一列通孔至裝置通孔結構包括通孔至裝置通孔結構450、451。因此，金屬至裝置接觸結構421、423、425、427、429及主動區域401中的相應源極/汲極電耦合在一起，且共同形成電晶體P1的第一端子。M0導電圖案472在第二列通孔至裝置通孔結構上且與該第二列通孔至裝置通孔結構電接觸，該第二列通孔至裝置通孔結構包括通孔至裝置通孔結構452、453。因此，金屬至裝置接觸結構422、424、426、428及主動區域401中的相應源極/汲極電耦合在一起，且共同形成電晶體P1的第二端子。M0導電圖案473在第三列通孔至裝置通孔結構上方且與該第三列通孔至裝置通孔結構電接觸，該第三列通孔至裝置通孔結構包括通孔至裝置通孔結構454、455。因此，金屬至裝置接觸結構421、423、425、427、429及主動區域401中的相應源極/汲極亦藉由M0導電圖案473電耦合在一起。換言之，M0導電圖案471、473皆電耦合至電晶體P1的第一端子。M0導電圖案474在以461、462代表性地表示的通孔至閘極通孔結構上方且與該些通孔至閘極通孔結構電接觸。因此，閘極區域411~415電耦合在一起，相應地，電晶體P1、N1的閘極 端子電耦合在一起。M0導電圖案475在第四列通孔至裝置通孔結構上方且與該第四列通孔至裝置通孔結構電接觸，該第四列通孔至裝置通孔結構包括通孔至裝置通孔結構456~459。因此，金屬至裝置接觸結構431~439及主動區域402中的相應源極/汲極電耦合在一起，相應地，電晶體N1的第一端子及第二端子電耦合在一起，導致電晶體N1電耦合為虛擬電晶體。
第4A圖左側的標號代表適用於M0導電圖案471~475的訊號或電壓。例如，M0導電圖案471用作第一電力軌，例如VDD電力軌，用於將VDD供應給可由VDD操作的功能電路。M0導電圖案472用作第二電力軌，例如TVDD電力軌，用於自本文所述的另一電路接收TVDD。在至少一個實施例中，經由一或多個V0通孔結構將TVDD自M0層上方的金屬層中(例如，在M1層中)的導電圖案或電力軌施加至例如關於第5A圖描述的M0導電圖案472。M0導電圖案473用作另一VDD電力軌，用於向功能電路供應VDD。M0導電圖案474用以將控制訊號Control施加至閘極區域411~415，即，施加至電晶體P1、N1的閘極端子。M0導電圖案475用作第三電力軌，例如VSS電力軌，該第三電力軌電耦合電晶體N1的第一端子及第二端子。該組態對應於標頭電路300A，其中電晶體N1的端子上的預定電壓為VSS。在第4A圖的例示性組態中，M0層為導電層的實例，該導電層具有各種導電圖案，該導電圖案用於將電晶體N1電耦合為虛擬 電晶體或者將電晶體P1電耦合至各種電力軌及控制訊號。其他導電層在各種實施例的範圍內。
標頭單元400A進一步包含邊界(或單元邊界)480，該邊界480包含邊緣481、482、483、484。邊緣481、482沿X軸伸長，並且邊緣483、484沿Y軸伸長。邊緣481、482、483、484連接在一起以形成閉合邊界480。在本文所述的佈局及佈線操作(亦稱為「自動置放及佈線(automated placement and routing，APR)」)中，將單元置放在積體電路佈局圖以在各自的邊界處彼此抵接。邊界480有時被稱為「佈局及佈線邊界」，並且在附圖中用標號「prBoundary」示意性地示出。邊界480的矩形形狀為實例。各種單元的其他邊界形狀在各種實施例的範圍內。在一些實施例中，邊緣481、482與相應的M0導電圖案471、475的中心線重合。在一些實施例中，邊緣483、484與虛擬或非功能性閘極區域418、419的中心線重合。在邊緣481、482之間且沿Y軸，標頭單元400A含有一個P通道金氧半導體主動區域，即401及一個N通道金氧半導體主動區域，即402，並被認為具有與一個單元高度相對應的高度。如關於第6B圖所描述的，沿Y軸含有兩個P通道金氧半導體主動區域及兩個N通道金氧半導體主動區域的另一單元或電路區域被認為具有對應於兩個單元高度或雙單元高度的高度。參看第5A圖及第5B圖描述對應於第4A圖中的接線V-V及V'-V'的例示性剖面圖。
如本文所述，在包括與標頭單元400A相對應的標頭電路的積體電路裝置中，回應於M0導電圖案474上的控制訊號Control的第一邏輯位準，電晶體P1導通以將TVDD電力軌連接至VDD電力軌，該TVDD電力軌由M0導電圖案472組態，並且該些VDD電力軌由M0導電圖案471、473組態。因此，電耦合至VDD電力軌或M0導電圖案471、473的功能電路自TVDD電力軌或M0導電圖案472接收電源且以該電源操作。回應於M0導電圖案474上的控制訊號Control的第二邏輯位準，電晶體P1關閉以斷開TVDD電力軌或M0導電圖案472與VDD電力軌或M0導電圖案471、473的連接。因此，在一或多個實施例中，切斷功能電路的電源，並且功能電路處於睡眠或待機或斷電狀態。
如本文所述，電晶體N1電耦合為虛擬電晶體。這與根據其他方法的標頭電路不同，在該標頭電路中，不使用N通道金氧半導體主動區域上方的N通道金氧半導體裝置或電晶體，並且N通道金氧半導體電晶體的閘極、汲極及源極懸置，例如不與其他電路電耦合。在根據其他方法的這種標頭電路中，P通道金氧半導體開關電晶體的通孔至閘極通孔結構及用於電耦合至通孔至閘極通孔結構的控制訊號的相應M0導電圖案至少部分地佈置在P通道金氧半導體開關電晶體的P通道金氧半導體主動區域上方。因此，用於控制訊號的M0導電圖案的存在限制了用於P通道金氧半導體開關電晶體的佈線資源，例如，對於M0導 電圖案可用的跡線(tracks)。
相反，根據一些實施例，藉由將電晶體N2電耦合為虛擬電晶體，可以將通孔至閘極通孔結構461、462及相應M0導電圖案474例如在主動區域401與主動區域402之間的空間上佈置成遠離主動區域401並朝向主動區域402，如第4A圖所示。因此，用於開關電晶體P1的附加佈線資源在相應P通道金氧半導體主動區域401上可用。在第4A圖所示的例示性組態中，這些附加佈線資源以附加列通孔至裝置通孔結構454、455及相應附加VDD電力軌(即，M0導電圖案473)的形式實現，該M0導電圖案473根據其他方法為不可用的。在至少一個實施例中，附加通孔至裝置通孔結構454、455及附加VDD電力軌473有助於減小RON及/或增加電源的流過標頭電路的電流密度。在相同的單元寬度(即，標頭電路中的閘極區域的數量)下，與根據其他方法的標頭電路的RON相比，根據一些實施例的標頭電路的RON減小了約2%~4%。在相同的RON(例如，待供電的功能電路的預期操作所需)下，與根據其他實施例的標頭電路相比，根據一些實施例的標頭電路需要較少的閘極區域，即，較小的晶片或晶圓面積。在各種實施例中，可以實現所描述的優點中的一或多者，例如增加的電力電流密度、減小的RON、減小的晶片或晶圓面積等。
第4B圖為根據一些實施例的標頭單元400B的佈局圖的示意圖。在至少一個實施例中，標頭單元400B對 應於標頭電路300B。在至少一個實施例中，標頭單元400B作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第4A圖及第4B圖中的相應特徵由相同的元件符號表示。為簡單起見，在第4B圖中省略了標頭單元400B的單元邊界，該單元邊界與標頭單元400A的邊界480相似。標頭單元400B與標頭單元400A的不同之處在於本文所述的特徵。
在標頭單元400B中，金屬至裝置接觸結構422、424、426、428沿Y軸連續延伸，以與複數個主動區域電接觸，即與主動區域401、402電接觸。換言之，一組金屬至裝置接觸結構422、424、426、428自第一主動區域401連續地延伸至第二主動區域402，以在第二主動區域402上方形成相應的一組金屬至裝置接觸結構432、434、436、438。與複數個主動區域電接觸的金屬至裝置接觸結構422、424、426、428在本文中被稱為擴展金屬至裝置接觸結構。一列通孔至裝置通孔結構(以463、464代表性地表示)在相應的擴展金屬至裝置接觸結構422、424、426、428上方且與該些擴展金屬至裝置接觸結構422、424、426、428電接觸。通孔至裝置通孔結構463、464將擴展金屬至裝置接觸結構422、424、426、428電耦合至M0導電圖案474。
與標頭單元400A相比，標頭單元400B中的通孔至閘極通孔結構461、462佈置成更遠離主動區域401，並且至少部分地位於主動區域402上方。M0導電圖案476 在通孔至閘極通孔結構461、462上方且與該些通孔至閘極通孔結構461、462電接觸，以自M0導電圖案476接收控制訊號Control。
代替電耦合至標頭單元400A中的VSS電力軌或M0導電圖案475的通孔至裝置通孔結構431~439，標頭單元400B包含另一列通孔至裝置通孔結構(以465、466代表性地表示)，該列通孔至裝置通孔結構位於主動區域402上的金屬至裝置接觸結構431~439上方且與該些金屬至裝置接觸結構431~439電接觸。另一M0導電圖案477在另一列通孔至裝置通孔結構上方且與該列通孔至裝置通孔結構電接觸，該列通孔至裝置通孔結構包括通孔至裝置通孔結構465、466。
第4B圖左側的標號代表適用於M0導電圖案471~474、476、477的訊號或電壓。除了以類似於標頭單元400A的方式用作TVDD電力軌的M0導電圖案472之外，標頭單元400B進一步包含用作附加TVDD電力軌的M0導電圖案474、477。在至少一個實施例中，如本文所述，經由一或多個通孔結構將TVDD自上覆金屬層中的一或多個導電圖案施加至M0個導電圖案474、477。TVDD電力軌或M0導電圖案472、474、474經由擴展的金屬至裝置接觸結構422、424、426、428及相應的通孔至裝置通孔結構電耦合至電晶體P1的第二端子。此組態對應於標頭電路300B，其中電晶體N1的端子上的預定電壓為TVDD。附加TVDD電力軌有助於減小RON及/ 或增加電源的流過對應於標頭單元400B的標頭電路的電流密度。在至少一個實施例中，在包含這種標頭電路的積體電路裝置中可以實現本文所述的一或多個優點。
第4C圖為根據一些實施例的標頭單元400C的佈局圖的示意圖。在至少一個實施例中，標頭單元400C對應於標頭電路300C。在至少一個實施例中，標頭單元400C作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第4A圖及第4C圖中的相應特徵由相同的元件符號表示。為簡單起見，在第4C圖中省略了標頭單元400C的單元邊界，該單元邊界與標頭單元400A的邊界480相似。標頭單元400C與標頭單元400A的不同之處在於本文所述的特徵。
在標頭單元400C中，金屬至裝置接觸結構421、423、425、427、429沿Y軸連續延伸以與複數個主動區域電接觸，即與主動區域401、402電接觸。換言之，一組金屬至裝置接觸結構421、423、425、427、429自第一主動區域401連續延伸至第二主動區域402，以在第二主動區域402上方形成相應的一組金屬至裝置接觸結構431、433、435、437、439。金屬至裝置接觸結構421、423、425、427、429為擴展的金屬至裝置接觸結構。
代替電耦合至標頭單元400A中的VSS電力軌或M0導電圖案475的通孔至裝置通孔結構431~439，標頭單元400C包含一列通孔至裝置通孔結構(以465、466 代表性地表示)，該列通孔至裝置通孔結構位於主動區域402上的金屬至裝置接觸結構431~439上方且與該些金屬至裝置接觸結構431~439電接觸。另一M0導電圖案477在另一列通孔至裝置通孔結構上方且與該列通孔至裝置通孔結構電接觸，該列通孔至裝置通孔結構包括通孔至裝置通孔結構465、466。儘管M0導電圖案476包括在第4C圖的例示性組態中，但並未使用且在一或多個實施例中可以被省略。在至少一個實施例中，藉由M0導電圖案476而非M0導電圖案477將主動區域402上方的金屬至裝置接觸結構431~439電耦合在一起。
第4C圖左側的標號代表適用於M0導電圖案471~474、477的訊號或電壓。除了以類似於標頭單元400A的方式用作VDD電力軌的M0導電圖案471、473之外，標頭單元400C進一步包含用作附加VDD電力軌的M0導電圖案477。VDD電力軌或M0導電圖案471、473、477經由擴展的金屬至裝置接觸結構421、423、425、427、429及相應的通孔至裝置通孔結構電耦合至電晶體P1的第一端子。該組態對應於標頭電路300C，其中電晶體N1的端子上的預定電壓為VDD。附加VDD電力軌有助於降低RON及/或增加電源的流過對應於標頭單元400C的標頭電路的電流密度。在至少一個實施例中，在包含這種標頭電路的積體電路裝置中可以實現本文所述的一或多個優點。
第4D圖為根據一些實施例的標頭單元400D的佈 局圖的示意圖。在至少一個實施例中，標頭單元400D對應於標頭電路300D。在至少一個實施例中，標頭單元400D作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第4A圖及第4D圖中的相應特徵由相同的元件符號表示。為簡單起見，在第4D圖中省略了標頭單元400D的單元邊界，該單元邊界與標頭單元400A的邊界480相似。標頭單元400D與標頭單元400A的不同之處在於本文所述的特徵。
代替電耦合至標頭單元400A中的VSS電力軌或M0導電圖案475的通孔至裝置通孔結構431~439，標頭單元400D包含一列通孔至裝置通孔結構(以465、466代表性地表示)，該列通孔至裝置通孔結構位於主動區域402上的金屬至裝置接觸結構431~439上方且與該些金屬至裝置接觸結構431~439電接觸。另一M0導電圖案477在另一列通孔至裝置通孔結構上方且與該列通孔至裝置通孔結構電接觸，該列通孔至裝置通孔結構包括通孔至裝置通孔結構465、466。儘管M0導電圖案476包括在第4D圖的例示性組態中，但並未使用且在一或多個實施例中可以被省略。在至少一個實施例中，藉由M0導電圖案476而非M0導電圖案477將主動區域402上方的金屬至裝置接觸結構431~439電耦合在一起。
第4D圖左側的標號代表適用於M0導電圖案471~474、477的訊號或電壓。M0導電圖案477用以接收控制訊號Control。該組態對應於標頭電路300D，其 中電晶體N1的端子上的預定電壓為控制訊號Control。在至少一個實施例中，在對應於標頭單元400D的標頭電路中及/或在包含這種標頭電路的ID裝置中，可以實現本文所述的一或多個優點。
第4E圖為根據一些實施例的標頭單元400E的佈局圖的示意圖。在至少一個實施例中，標頭單元400E對應於標頭電路300E。在至少一個實施例中，標頭單元400E作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第4D圖及第4E圖中的相應特徵由相同的元件符號表示。為簡單起見，在第4E圖中省略了標頭單元400E的單元邊界，該單元邊界與標頭單元400A的邊界480相似。
除了施加至M0導電圖案477的訊號之外，標頭單元400E與標頭單元400D相似。第4E圖左側的標號代表適用於M0導電圖案471~474、477的訊號或電壓。代替標頭單元400D中的控制訊號Control，標頭單元400E中的M0導電圖案477用以接收除了控制訊號Control及電源電壓TVDD、VDD、VSS之外的訊號或電壓Vp。該組態對應於標頭電路300E，其中電晶體N1的端子上的預定電壓為訊號Vp。在至少一個實施例中，在對應於標頭單元400E的標頭電路中，及/或在包含這種標頭電路的積體電路裝置中，可以實現本文所述的一或多個優點。
第5A圖為根據一些實施例的積體電路裝置500 的沿第4A圖中的接線V-V截取的示意性剖面圖。積體電路裝置500包含對應於第4A圖描述的標頭單元400A的電路區域。第5A圖的組件具有第4A圖的相應組件且由與第4A圖相同的元件符號表示。
參看第5A圖，積體電路裝置500包含基板550，在基板550上形成有對應於標頭單元400A的電路區域。基板550具有沿Z軸的厚度方向。將P型及N型摻雜劑添加至基板550，以相應地形成對應於主動區域401、402的P型摻雜區域551及N型摻雜區域552，且形成N阱553，該N阱553中形成有P型摻雜區域551。在一些實施例中，在相鄰的P阱/P型摻雜區域及N阱/N型摻雜區域之間形成隔離結構。為簡單起見，第5A圖中省略了隔離結構。P型摻雜區域551界定構成電晶體P1的P通道金氧半導體裝置的源極/汲極。N型摻雜區域552界定構成電晶體N2的N通道金氧半導體裝置的源極/汲極。
積體電路裝置500進一步包含金屬至裝置接觸結構，用於將P通道金氧半導體及N通道金氧半導體裝置的源極/汲極電耦合至積體電路裝置500的電路中的其他電路元件。例如，金屬至裝置接觸結構421、431相應地位於P型摻雜區域551及N型摻雜區域552上方且與該P型摻雜區域551及N型摻雜區域552電接觸。
積體電路裝置500進一步包含通孔至裝置、通孔至閘極通孔結構，該通孔至裝置、通孔至閘極通孔結構位於相應的金屬至裝置接觸結構及/或閘極區域上方且與該 些金屬至裝置接觸結構及/或閘極區域電接觸。例如，儘管在第5A圖的剖面圖中不可見通孔至閘極通孔結構，第5A圖示出了通孔至裝置通孔結構450、454及通孔至裝置通孔結構456，該些通孔至裝置通孔結構450、454位於金屬至裝置接觸結構421上方且與該金屬至裝置接觸結構421電接觸，並且該通孔至裝置通孔結構456位於金屬至裝置接觸結構431上方且與該金屬至裝置接觸結構431電接觸。
積體電路裝置500進一步包含位於通孔至裝置、通孔至閘極通孔結構上方的互連結構560。互連結構560包含在基板550的厚度方向上(即，沿Z軸)交替佈置的複數個金屬層M0、M1、......及複數個通孔層V0、V1、......。互連結構560進一步包含其中嵌入有金屬層及通孔層的各種層間介電(interlayer dielectric，ILD)層(未示於圖示中)。互連結構560的金屬層及通孔層用以將積體電路裝置500的各種元件或電路彼此電耦合且與外部電路電耦合。為簡單起見，在第5A圖中省略了M1層上方的金屬層及通孔層。
M0層包含：相應地用作VDD電力軌、TVDD電力軌、另一VDD電力軌的M0導電圖案471~475；用於接收控制訊號Control並將該控制訊號Control施加至電晶體P1、N1的閘極的導體；及VSS電力軌。M0導電圖案471、473、475相應地位於通孔至裝置通孔結構450、454、456上方且與該些通孔至裝置通孔結構450、454、 456電接觸。
V0層包含V0通孔結構562，該V0通孔結構562位於M0層中的TVDD電力軌或M0導電圖案472上方且與該TVDD電力軌或M0導電圖案472電接觸。M1層包含M1導電圖案563，該M1導電圖案563位於V0通孔結構562上方且與該V0通孔結構562電接觸。V0通孔結構562及M1導電圖案563由雙點線示意性地示出，因為在至少一個實施例中，V0通孔結構562及/或M1導電圖案563在第5A圖的剖面圖中不一定可見。5A。在一些實施例中，M1導電圖案563用作M1層中的TVDD電力軌，以經由V0通孔結構562將TVDD施加至M0導電圖案472，該M0導電圖案472為M0層中的TVDD電力軌。在至少一個實施例中，積體電路裝置500包含位於M1導電圖案563與M0導電圖案472之間的一個以上V0通孔結構，以提供足夠的電源電流密度。在一些實施例中，M0導電圖案474用以以類似的方式經由一或多個V0通孔結構自M1層中的相應導電圖案接收控制訊號Control。
如本文所述，當藉由施加至M0導電圖案474的控制訊號Control的相應邏輯位準使電晶體P1(第5A圖中未示出)導通時，電晶體P1經由金屬至裝置接觸結構421及通孔至裝置通孔結構450、454將施加至M0導電圖案472的TVDD作為VDD輸出至M0導電圖案471、473。然後，在M0導電圖案471、473上施加VDD，以 操作電耦合至M0導電圖案471、473的功能電路。在一或多個實施例中，用於輸出VDD的附加通孔至裝置通孔結構454及M0導電圖案473能夠減小標頭電路的RON及/或增加電源至功能電路的電流密度。
第5B圖為根據一些實施例的積體電路裝置500的沿第4A圖中的接線V'-V'截取的示意性剖面圖。第5B圖的組件具有第4A圖的相應組件且由與第4A圖相同的元件符號表示。
參看第5B圖，積體電路裝置500進一步包含與對應於閘極區域412的閘極疊層，並且包括閘極介電層554、555及閘電極512。積體電路裝置500進一步包含對應於閘極區域413的另一閘極疊層，並且包括閘極介電層554、555及閘電極513。在至少一個實施例中，閘極介電層代替複數個閘極介電層554、555。一或多個閘極介電層的例示性材料包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)等。閘電極512、513的例示性材料包括多晶矽、金屬等。
積體電路裝置500進一步包含金屬至裝置接觸結構432、433、434，該些金屬至裝置接觸結構432、433、434電耦合至構成電晶體N1(未示於圖示中)的N通道金氧半導體裝置的源極/汲極(未示於圖示中)。通孔至裝置通孔結構457、458、459相應地位於金屬至裝置接觸結構432、433、434之上並與該些金屬至裝置接觸結構432、433、434電接觸。M0導電圖案475處於通孔至裝置通 孔結構457、458、459之上並與該些通孔至裝置通孔結構457、458、459電接觸。因此，如本文所述，構成電晶體N1的N通道金氧半導體裝置的源極/汲極電耦合在一起，亦即，電晶體N1電耦合為虛擬電晶體。在至少一個實施例中，在積體電路裝置500中可實現本文所述的一或多個優點。
第6A圖為根據一些實施例的標頭電路600A的示意性電路圖。
標頭電路600A包含在VSS電力軌613上電耦合在一起的子電路611、612。子電路611對應於標頭電路300A，並且包含開關電晶體P61及虛擬電晶體N61。開關電晶體P61及虛擬電晶體N61對應於標頭電路300A的開關電晶體P1及虛擬電晶體N1。電晶體P61具有分別電耦合至VDD及TVDD的第一及第二端子。虛擬電晶體N61具有電耦合以接收VSS的第一及第二端子。電晶體P61、N61的閘極電耦合以接收控制訊號Control。子電路612對應於標頭電路300A，並且包含開關電晶體P62及虛擬電晶體N62。開關電晶體P62及虛擬電晶體N62對應於標頭電路300A的開關電晶體P1及虛擬電晶體N1。電晶體P62具有分別電耦合至VDD及TVDD的第一及第二端子。虛擬電晶體N62具有電耦合以接收VSS的第一及第二端子。電晶體P62、N62的閘極電耦合以接收控制訊號Control。電晶體N61的端子在VSS電力軌613處電耦合至電晶體N62的端子。子電路611、612用以如 關於第2圖及第3A圖所描述地操作。
所描述的組態為實例，其中標頭電路600A包含對應於標頭電路300A的兩個子電路。其他組態在各種實施例的範圍內。例如，在一些實施例中，標頭電路600A包含兩個以上子電路，且/或標頭電路600A的子電路對應於任何標頭電路300A~300E。在至少一個實施例中，在標頭電路600A及/或包含標頭電路600A的積體電路裝置中，可以實現本文所述的一或多個優點。
第6B圖為根據一些實施例的標頭單元600B的佈局圖的示意圖。在至少一個實施例中，標頭單元600B對應於標頭電路600A。在至少一個實施例中，標頭單元600B作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第6A圖及第6B圖中的相應特徵用相同的元件符號表示。第6B圖的特徵具有第4A圖的相應組件且由第4A圖的元件符號表示，增加了200。例如，M0導電圖案671~675及標頭單元600B中的具有邊緣681~684的邊界680對應於M0導電圖案471~475及標頭單元400A中的具有邊緣481~484的邊界480。
標頭單元600B包含對應於子電路611的部分A，及對應於子電路612的部分B。標頭單元600B的部分A及B中的每一者包含經佈置且電耦合的P通道金氧半導體主動區域、N通道金氧半導體主動區域、閘極區域、金屬至裝置接觸結構，通孔至裝置及通孔至閘極通孔結構以及M0導電圖案，如第4A圖所示。標頭單元600B進一步包 含沿X軸延伸的且表示部分A的閘極區域與部分B的閘極區域斷開連接的區的切割多晶矽罩幕的切割多邊形區域603。切割多邊形區域603在附圖中以標號「CPO」示意性地示出。
在第6B圖左側的標號指示適用於M0導電圖案的訊號或電壓。例如，部分A中的M0導電圖案671~674相應地用作第一VDD電力軌、第一TVDD電力軌、第二VDD電力軌及第一導體，用於接收並施加控制訊號Control至電晶體P61、N61的閘極。部分B中的M0導電圖案681~684對應於M0導電圖案671~674，並分別用作第三VDD電力軌、第二TVDD電力軌、第四VDD電力軌及第二導體，用於接收並施加控制訊號Control至電晶體P62、N62的閘極。M0導電圖案675用作部分A及部分B共同的VSS電力軌。
部分A及部分B中的每一者沿著Y軸包含P通道金氧半導體主動區域及N通道金氧半導體主動區域，並且對應於一個單元高度的標頭單元，如第4A圖所述。標頭單元600B為一個單元高度的兩個標頭單元的組合，且用以具有對應於兩個單元高度或雙單元高度的高度。為簡單起見，部分A的單元高度亦稱為「A」，且部分B的單元高度亦稱為「B」。單元高度A為自邊界680的邊緣681至切割多邊形區域603的中心線604的沿Y軸的尺寸。單元高度B為自邊界680的邊緣682至切割多邊形區域603的中心線604的沿Y軸的尺寸。在一些實施例中，單 元高度A與單元高度B相同。在一或多個實施例中，單元高度A與單元高度B不同。作為具有雙單元高度的標頭單元的標頭單元600B的所描述組態為實例。標頭單元600B的高度大於雙單元高度的其他組態在各種實施例的範圍內。
除了單元高度之外，部分A及B的主動區域寬度(亦稱為「OD寬度」)彼此不同。主動區域寬度或OD寬度為主動區域沿Y軸的尺寸。例如，部分A的P通道金氧半導體及N通道金氧半導體主動區域中的每一者具有OD寬度D，如第6B圖所示。部分B的P通道金氧半導體及N通道金氧半導體主動區域中的每一者具有OD寬度E，如第6B圖所示。在一些實施例中，OD寬度D與OD寬度E相同。在一或多個實施例中，OD寬度D與OD寬度E不同。在至少一個實施例中，在對應於標頭單元600B的標頭電路或包括這種標頭電路的積體電路裝置中，可實現本文所述的一或多個優點。
第7A圖及第7B圖為根據一些實施例的表格700A及700B，該表格700A及700B示意性地示出了具有不同單元高度的各種佈局圖組態。表格700A、700B示出了一或多種單位標頭單元可組合成更大的標頭單元的各種情況。在一些實施例中，每一單位標頭單元對應於第4A圖至第4E圖中的標頭單元400A~400E之一或第6B圖中的部分A或部分B。
第7A圖中的表格700A示出了根據一些實施例的 各種佈局圖組態，其中單位標頭單元的單元高度相同或不同。
如表格700A的行710所示，單一單元高度的標頭單元由一個單位標頭單元組成，該單位標頭單元的單元高度為A。對於這種標頭單元，用A表示一種組態。
如表格700A的行720所示，雙單元高度的標頭單元為具有相應單元高度A及B的兩個單位標頭單元的組合。存在兩種情況：A與B不同，及A與B相同。對於A與B不同，存在兩種組態，即，如第6A圖所示的AB，及BA，該BA為第6B圖的相反組態，其中部分A及B在Y軸上切換。對於A與B相同，存在與第6B圖中的組態相對應的一個組態AA，其中單元高度A及B相同。
如表格700A的行730所示，三單元高度的標頭單元為具有相應單元高度A、B、C的三個單位標頭單元的組合。存在三種情況：所有三個單元高度A、B、C不同；兩個單元高度相同；及所有三個單元高度均相同。對於所有三個單元高度A、B、C不同的情況，存在六種不同的組態，其中具有相應單元高度A、B、C的三個單位標頭單元可以沿Y軸彼此堆疊，即ABC、ACB、BAC、BCA、CAB、CBA。對於其中兩個單元高度相同(例如，A與C相同)的情況，存在三種不同的組態，其中具有相應單元高度A、A、B的三個單位標頭單元可以沿Y軸彼此堆疊，即AAB、ABA、BAA。對於所有單元高度均相同(例如，A、B及C相等)的情況，存在一種組態：AAA。
如表格700A的行740所示，根據各種實施例，可能存在進一步組態，在該些組態中，三個以上的單位標頭單元可組合成更大的標頭單元。在至少一個實施例中，在對應於第7A圖所述的標頭單元的標頭電路中，或在包含這些標頭電路的積體電路裝置中，可以實現本文所述的一或多個優點。
第7B圖中的表格700B示出了根據一些實施例的各種佈局圖組態，其中單位標頭單元的OD寬度相同或不同。
如表格700B的行712所示，單一單元高度的標頭單元由一個單位標頭單元組成，該單位標頭單元的OD寬度為D。對於這種標頭單元，用D表示一種組態。
如表格700B的行722所示，雙單元高度的標頭單元為具有相應OD寬度D及E的兩個單位標頭單元的組合。存在兩種情況，D與E不同，及D與E相同。對於D與E不同，存在兩種組態，即，如第6B圖所示的DE，及ED，該ED為第6B圖的相反組態，其中部分A及B在Y軸上切換。對於D與E相同，存在與第6B圖中的組態相對應的一個組態DD，其中OD寬度D及E相同。
如表格700B的行732所示，三單元高度的標頭單元為具有相應OD寬度D、E、F的三個單位標頭單元的組合。存在三種情況：所有三個OD寬度D、E、F不同；兩個OD寬度相同；及所有三個OD寬度均相同。對於所有三個OD寬度D、E、F不同的情況，存在六種不同的組 態，其中具有相應OD寬度D、E、F的三個單位標頭單元可以沿Y軸彼此堆疊，即DEF、DFE、EDF、EFD、FDE、FED。對於兩個OD寬度相同(例如，D與F相同)的情況，存在三種不同的組態，其中具有相應OD寬度D、D、E的三個單位標頭單元可以沿Y軸彼此堆疊，即DDE、DED、EDD。對於所有OD寬度均相同(例如D、E及F相等)的情況，存在一種組態：DDD。
如表格700B的行742所示，根據各種實施例，可能存在進一步組態，在該些組態中，三個以上的單位標頭單元可組合成更大的標頭單元。在至少一個實施例中，在對應於第7B圖所述的標頭單元的標頭電路中，或在包含這些標頭電路的積體電路裝置中，可以實現本文所述的一或多個優點。
在一些實施例中，如第3A圖至第7B圖所述的標頭單元及標頭電路的組態及/或優點適用於註腳單元及註腳電路，其中標頭單元及標頭電路中的P通道金氧半導體、N通道金氧半導體、TVDD、VDD、VSS對應於註腳單元及腳部電路中的N通道金氧半導體、P通道金氧半導體、TVSS、VSS、VDD。示出如第8A圖至第8E圖及第9A圖至第9C圖所述的註腳單元及註腳電路的數個實例。
第8A圖至第8E圖為根據一些實施例的各種註腳電路800A~800E的示意性電路圖。在至少一個實施例中，註腳電路800A~800E中的一或多者對應於第2圖中的註腳電路220。第8A圖至第8E圖中的組件具有第2圖中 的相應組件，且由與第2圖相同的元件符號表示，或由與第2圖相同的元件符號增加了600表示。
在第8A圖至第8E圖，註腳電路800A~800E中的每一者包含如參看第2圖所述的第一電晶體N2及第二電晶體P2。具體地，電晶體N2、P2的閘極端子電耦合以接收與第2圖中的控制訊號CS2相對應的控制訊號Control。電晶體N2為開關電晶體，並且包含電耦合至VSS電力軌的第一端子821及電耦合至TVSS電力軌的第二端子822。電晶體P2電耦合為虛擬電晶體，並且包含電耦合以接收相同的預定電壓的第一端子825及第二端子826。
在註腳電路800A~800E之間，電晶體P2的端子825、826上的預定電壓不同。在第8A圖的註腳電路800A中，電晶體P2的端子825、826上的預定電壓為VDD。在第8B圖的註腳電路800B中，電晶體P2的端子825、826上的預定電壓為TVSS。在第8C圖的註腳電路800C中，電晶體P2的端子825、826上的預定電壓為VSS。在第8D圖中的註腳電路800D中，電晶體P2的端子825、826上的預定電壓為控制訊號Control。在第8E圖的註腳電路800E中，電晶體P2的端子825、826上的預定電壓為Vp，該Vp為除了電源電壓VDD、TVSS及VSS以及控制訊號Control之外的電壓或訊號。如本文所述，根據一些實施例，電晶體P2的端子825、826上的預定電壓的實例包括電源電壓(諸如，VDD、 TVSS或VSS)、控制訊號(諸如，控制訊號Control)或除VDD、TVSS、VSS及Control以外的電壓。其他電壓組態在各種實施例的範圍內。在至少一個實施例中，在一或多個註腳電路800A~800E及/或包含一或多個註腳電路800A~800E的積體電路裝置中，可以實現本文所述的一或多個優點。
第9A圖為根據一些實施例的註腳單元900A的佈局圖的示意圖。在至少一個實施例中，註腳單元900A對應於註腳電路800A。在至少一個實施例中，註腳單元900A作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。
在第9A圖的例示性組態中，註腳單元900A為第4A圖中的標頭單元400A的鏡像。例如，藉由在X軸上翻轉標頭單元400A而獲得註腳單元900A。在一些實施例中，藉由在X軸上翻轉相應的標頭單元400B~400E來獲得與註腳電路800B~800E相對應的註腳單元的例示性佈局。第9A圖中的組件具有第4A圖的相應組件，且由第9A圖中的元件符號表示，增加了500。例如，M0導電圖案971~975及註腳單元900A中的具有邊緣981~984的邊界980對應於M0導電圖案471~475及標頭單元400A中的具有邊緣481~484的邊界480。
第9A圖左側的標號代表適用於M0導電圖案971~975的訊號或電壓。例如，M0導電圖案971用作第一電力軌，例如VSS電力軌，用於將VSS供應至以VSS 操作的功能電路。M0導電圖案972用作第二電力軌，例如TVSS電力軌，用於自本文所述的另一電路接收TVSS。在至少一個實施例中，TVSS經由一或多個V0通孔結構自M0層上方的金屬層(例如，M1層)中的導電圖案或電力軌施加至M0導電圖案972。M0導電圖案973用作另一VSS電力軌，用於向功能電路供應VSS。M0導電圖案974用以將控制訊號Control施加自電晶體N2、P2的閘極端子。M0導電圖案975用作第三電力軌，例如VDD電力軌，該第三電力軌將電晶體P2的第一端子及第二端子電耦合在一起。該組態對應於註腳電路800A，其中電晶體P2的端子上的預定電壓為VDD。在至少一個實施例中，附加VSS電力軌971、973及相應的通孔至裝置通孔結構有助於實現所描述的優點中的一或多者，諸如增加的電力電流密度、減小的RON、減小的晶片或晶圓面積等等。
第9B圖為根據一些實施例的註腳電路900B的示意性電路圖。
註腳電路900B包含在VDD電力軌913上電耦合在一起的子電路911、912。子電路911對應於註腳電路800A，並且包含開關電晶體N91及虛擬電晶體P91。開關電晶體N91及虛擬電晶體P91對應於註腳電路800A的開關電晶體N2及虛擬電晶體P2。電晶體N91具有分別電耦合至VSS及TVSS的第一及第二端子。虛擬電晶體P91具有電耦合以接收VDD的第一及第二端子。電晶體N91、P91的閘極電耦合以接收控制訊號Control。子 電路912對應於註腳電路800A，並且包含開關電晶體N92及虛擬電晶體P92。開關電晶體N92及虛擬電晶體P92對應於註腳電路800A的開關電晶體N2及虛擬電晶體P2。電晶體N92具有分別電耦合至VSS及TVSS的第一及第二端子。虛擬電晶體P92具有電耦合以接收VDD的第一及第二端子。電晶體N92、P92的閘極電耦合以接收控制訊號Control。電晶體P91的端子在VSS電力軌913處電耦合至電晶體P92的端子。子電路911、912用以如關於第2圖所描述地操作。
所描述的組態為實例，其中註腳電路900B包含對應於註腳電路800A的兩個子電路。其他組態在各種實施例的範圍內。例如，在一些實施例中，註腳電路900B包含兩個以上子電路，且/或註腳電路900B的子電路對應於任何註腳電路800A~800E。在至少一個實施例中，在註腳電路900B及/或包含註腳電路900B的積體電路裝置中，可以實現本文所述的一或多個優點。
第9C圖為根據一些實施例的註腳單元900C的佈局圖的示意圖。在至少一個實施例中，註腳單元900C對應於註腳電路900B。在至少一個實施例中，註腳單元900C作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。第9B圖及第9C圖中的相應特徵由相同的元件符號表示。
在第9C圖的例示性組態中，當標頭單元600B中的P通道金氧半導體、N通道金氧半導體、TVDD、VDD、 VSS由註腳單元900C中的N通道金氧半導體、P通道金氧半導體、TVSS、VSS、VDD對應地替換時，註腳單元900C的佈局與標頭單元600B的佈局相同。在至少一個實施例中，在與註腳單元900C相對應的註腳電路及/或包含這種註腳電路的積體電路裝置中，可以實現本文所述的一或多個優點。
第10A圖為根據一些實施例的產生佈局圖並使用該佈局圖來製造積體電路裝置的方法1000A的流程圖。
根據一些實施例，方法1000A可例如使用電子設計自動化(electronic design automation，EDA)系統1500(以下討論的第15圖)及積體電路製造系統1600(以下討論的第16圖)來實施。關於方法1000A，佈局圖的實例包括本文揭示的佈局圖等。根據方法1000A製造的積體電路裝置的實例包括具有一或多個電力控制電路的積體電路裝置，該電力控制電路包括如本文所述的一或多個標頭電路及/或註腳電路。在第10A圖中，方法1000A包括方塊1005、1015。
在方塊1005，產生佈局圖，除其他之外，該佈局圖包括表示如第4A圖至第4E圖、第6B圖、第7A圖、第7B圖、第9A圖及第9C圖等所述的一或多個電路區域、電路、電路或單元的圖案。與由方塊1005產生的佈局圖相對應的積體電路裝置的實例包括積體電路裝置，該積體電路裝置包括一或多個電力控制電路，該一或多個電力控制電路包括本文所述的標頭電路及/或註腳電路。方塊 1005在下面關於第10B圖更詳細地討論。流程自方塊1005轉到方塊1015。
在方塊1015，基於佈局圖，進行以下至少一種：(A)進行一或多次微影術曝光，或者(B)製造一或多種半導體罩幕，或者(C)在積體電路裝置的一層製造一或多個組件。方塊1015在下面關於第10C圖更詳細地討論。
第10B圖為根據一些實施例的產生佈局圖的方法1000B的流程圖。更具體地，根據一或多個實施例，第10B圖的流程圖示出附加方塊，該流程圖示出了可在第10A圖的方塊1005中實現的製程的一個實例。在第10B圖中，方塊1005包括方塊1025、1035。
在方塊1025，產生具有至少一個標頭電路及/或註腳電路的至少一個單元，或者自單元庫中檢索該至少一個單元單元。例如，產生與如第4A圖至第4E圖、第6B圖、第7A圖、第7B圖、第9A圖及第9C圖等所述的一或多個佈局圖相對應的標頭單元及/或註腳單元，或自單元庫中檢索該標頭單元及/或註腳單元。在至少一個實施例中，基於RON來選擇要檢索或產生的標頭單元及/或註腳單元，該RON為確保將要經由標題單元及/或註腳單元提供電源的功能電路的預期操作所需的。檢索或產生標頭單元及/或註腳單元的其他考慮因素包括但不限於一或多個其他單元的單元高度及OD寬度，該一或多個其他單元與標頭單元及/或註腳單元鄰接置放。
在方塊1035，具有至少一個標頭電路及/或註腳 電路的至少一個單元與佈局圖中的一或多個其他單元鄰接置放。在一些實施例中，複數個單位標頭或註腳單元鄰接置放，以形成較大的標頭或註腳單元，如第7A圖及第7B圖所述。在一或多個實施例中，具有至少一個標頭電路及/或註腳電路的至少一個單元與構成功能電路的其他單元鄰接置放，該功能電路將經由標頭單元及/或註腳單元提供電源。在至少一個實施例中，所產生的積體電路裝置的佈局圖存儲在非暫時性電腦可讀媒體上。
第10C圖為根據一些實施例的基於佈局圖的製造積體電路裝置的一或多個組件的方法1000C的流程圖。更具體地，第10C圖的流程圖示出附加方塊，該流程圖示出第10A圖的方塊1015中實施的程序的一個實例。在第10C圖中，方塊1015包括方塊1045、1055、1065。
在方塊1045，在基板上方形成主動區域及至少一個閘極區域，以組態不同類型的第一及第二電晶體。在一些實施例中，主動區域、閘極區域及/或電晶體對應於如第2圖至第9C圖所述的主動區域、閘極區域及/或電晶體中的一或多者。
例示性製造製程自基板(諸如第5A圖所述的基板550)開始。在至少一個實施例中，基板包含矽、矽鍺(SiGe)、砷化鎵或其他合適的半導體材料。在一些實施例中，基板包含絕緣基板或絕緣體上矽(silicon on insulator，SOI)基板。使用與本文描述的佈局圖中的一或多個主動區域相對應的一或多個罩幕，在基板內或上方 形成主動區域。例如，如第4A圖所述，形成P通道金氧半導體主動區域401及N通道金氧半導體主動區域402。
閘極介電材料層沈積在基板上方。閘極介電材料層的例示性材料包括但不限於高k介電層、介面層及/或其組合。在一些實施例中，藉由原子層沈積(atomic layer deposition，ALD)或其他合適的技術將閘極介電材料層沈積在基板上方。閘電極層沈積在閘極介電材料層上方。閘電極層的例示性材料包括但不限於多晶矽、金屬、鋁、鋁鈦(AlTi)、鈦、氮化鈦、氮化鉭、鉭、碳化鉭、鉭矽氮、鎢、氮化鎢、氮化鉬及/或其他合適的導電材料。在一些實施例中，藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD或濺射)、電鍍、原子層沈積(ALD)及/或其他合適的製程來沈積閘電極層。然後，使用與本文描述的佈局圖中的一或多個閘電極相對應的一或多個罩幕，執行圖案化製程。因此，將閘極介電材料層圖案化成一或多個閘極介電層，諸如閘極介電層554、555，並且將閘電極層圖案化成至少一個閘電極或閘極結構，諸如第5B圖描述的閘電極511或512。至少一個閘電極自第一主動區域連續地延伸至第二主動區域，例如，如第4A圖所述。
在至少一個實施例中，藉由沈積及圖案化在每一閘電極的相對側上形成間隔物。間隔物的例示性材料包括但不限於氮化矽、氮氧化物、碳化矽及其他合適的材料。例示性沈積製程包括但不限於電漿增強化學氣相沈積 (plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)、次氣壓化學氣相沈積(sub-atmospheric chemical vapor deposition，SACVD)、原子層沈積(ALD)等。例示性圖案化製程包括但不限於濕式蝕刻製程、乾式蝕刻製程或其組合。汲極/源極區域(諸如第5A圖所述的汲極/源極區域551、552)形成在基板的主動區域中。在至少一個實施例中，藉由使用閘電極及間隔物作為罩幕來形成汲極/源極區域。例如，藉由離子佈植或擴散製程形成汲極/源極區域。視裝置或電晶體的類型而定，汲極/源極區域摻雜有諸如硼或BF2的p型摻雜劑、諸如磷或砷的n型摻雜劑及/或其組合。因此，由至少一個閘電極在相應的第一及第二主動區域上方形成不同類型的第一及第二電晶體。在一些實施例中，積體電路裝置的功能電路的電晶體亦在所描述的製程中形成。
在方塊1055，在主動區域及閘極區域上方形成金屬至裝置接觸結構及通孔結構。在一些實施例中，金屬至裝置接觸結構及通孔結構對應於如第4A圖至第4E、第5A圖、第5B圖、第6B圖、第9A圖及第9C圖所述的一或多個金屬至裝置接觸結構及通孔結構。
在例示性製造製程中，在其上形成有電晶體的基板上沈積例如金屬的導電層，從而與電晶體的汲極/源極區域進行電連接。執行平坦化製程以平坦化導電層，從而使金屬至裝置接觸結構(諸如第5A圖及第5B圖所述的金屬至 裝置接觸結構421及431~434)與底層汲極/源極區域電接觸。平坦化製程包含例如化學機械研磨(chemical mechanical polish，CMP)製程。在其上形成有汲極/源極觸點的基板上沈積介電層。蝕刻介電層，並且用諸如金屬的導電材料填充蝕刻的部分，以形成一或多個通孔結構，諸如第5A圖及第5B圖所述的通孔至裝置通孔結構450、454及456~459。然後執行平坦化製程。在一些實施例中，在所描述的製程中，金屬至裝置接觸結構及通孔至裝置/通孔至閘極通孔結構亦形成在功能電路的電晶體上方。
在方塊1065，沈積並圖案化導電層，以形成第一至第四導電圖案。第一導電圖案電耦合至第一電晶體的第一端子，第二導電圖案電耦合至第一電晶體的第二端子，第三導電圖案電耦合至第一電晶體的第一端子，並且第四導電圖案電耦合至第二電晶體的第一及第二端子，以形成第二電晶體作為虛擬電晶體。在至少一個實施例中，第一至第四導電圖案沿X軸延伸。
在例示性製造製程中，將包括諸如金屬之類的導電材料的M0層沈積在平坦化的結構上並被圖案化以形成電耦合至相應的第一及第二電晶體的相應端子的各種M0導電圖案，如第4A圖所述的M0導電圖案471~475。M0導電圖案471~475包含至少一個VDD電力軌及至少一個VSS電力軌。在本文描述的例示性組態中，導電圖案在M0層中。然而，其他金屬層在各種實施例的範圍內。
在一些實施例中，其他通孔層及/或金屬層被順序地沈積在M0層上並且被圖案化以獲得互連結構，諸如第5A圖及第5B圖所述的互連結構560。互連結構560將由M0層中的相應導電圖案形成的VDD及VSS電力軌電耦合至功能電路，以使功能電路能夠經由VDD及VSS電力軌的電源進行操作。在至少一個實施例中，在根據所述製程製造的積體電路裝置中可以實現本文描述的一或多個優點。
所描述的方法包括例示性操作，但不一定要求以所示順序執行操作。根據本揭示內容的實施例的精神及範圍，可以適當地添加、替換、改變順序及/或消除操作。組合不同特徵的實施例及/或不同實施例在本揭示內容的範圍內，並且在回顧本揭示內容後對於本領域普通技術人員將是顯而易見的。
第11A圖為根據一些實施例的平面電晶體1100的示意性俯視圖，第11B圖為根據一些實施例的沿第11A圖中的接線X1-X1的平面電晶體1100的示意性剖面，且第11C圖為根據一些實施例的沿第11A圖中的接線Y1-Y1的平面電晶體1100的示意性剖面圖。
如第11A圖所示，平面電晶體1100包含主動區域或源極/汲極區域1110、1120，以及在Y方向上延伸跨過源極/汲極區域1110、1120的閘極區域1130。如第11B圖所示，在基板1140上方形成源極/汲極區域1110、1120及閘極區域1130。如第11C圖所示，在閘極區域 1130下方及在源極/汲極區域1110、1120之間形成通道區域1150。
第12A圖為根據一些實施例的鰭式場效電晶體1200的示意性俯視圖，第12B圖為根據一些實施例的沿第12A圖中的接線X2-X2的鰭式場效電晶體1200的示意性剖面圖，且第12C圖為根據一些實施例的沿第12A圖中的接線Y2-Y2的鰭式場效電晶體1200的示意性剖面圖。
如第12A圖所示，鰭式場效電晶體1200包含主動區域或源極/汲極區域1210、1220，以及在Y方向上延伸跨過源極/汲極區域1210、1220的閘極區域1230。源極/汲極區域1210、1220包括在X方向上延伸的複數個鰭片1260(在第12B圖中最佳可見)。如第12B圖所示，在基板1240上方形成源極/汲極區域1210、1220及閘極區域1230，並且鰭片1260在閘極區域1230下方。參看第12B圖及第12C圖，在鰭片1260上方，在閘極區域1230下方，以及在源極/汲極區域1210、1220之間形成通道區域1250。
第13A圖為根據一些實施例的奈米片場效電晶體1300的示意性俯視圖，第13B圖為根據一些實施例的沿第13A圖中的接線X3-X3的奈米片場效電晶體1300的示意性剖面圖，且第13C圖為根據一些實施例的沿第13A圖中的接線Y3-Y3的奈米片場效電晶體1300的示意性剖面圖。
如第13A圖所示，奈米片場效電晶體1300包含主動區域或源極/汲極區域1310、1320，以及在Y方向上延伸跨過源極/汲極區域1310、1320的閘極區域1330。源極/汲極區域1310、1320包括複數個奈米片1360(在第13B圖中最佳可見)。如第13B圖所示，在基板1340上方形成源極/汲極區域1310、1320及閘極區域1330。奈米片1360由閘極區域1330圍繞。如第13B圖及第13C圖所示，在奈米片1360與閘極區域1330之間以及在源極/汲極區域1310、1320之間形成通道區域1350。
第14A圖為根據一些實施例的奈米線場效電晶體1400的示意性俯視圖，第14B圖為根據一些實施例的沿第14A圖中的接線X4-X4的奈米線場效電晶體1400的示意性剖面圖，且第14C圖為根據一些實施例的沿第14A圖中的接線Y4-Y4的奈米線場效電晶體1400的示意性剖面圖。
如第14A圖所示，奈米線場效電晶體1400包含主動區域或源極/汲極區域1410、1420，以及在Y方向上延伸跨過源極/汲極區域1410、1420的閘極區域1430。源極/汲極區域1410、1420包括複數個奈米線1460(在第14B圖中最佳可見)。如第14B圖所示，在基板1440上方形成源極/汲極區域1410、1420及閘極區域1430。奈米線1460由閘極區域1430圍繞。如第14B圖及第13C圖所示，在奈米線1460與閘極區域1430之間以及在源極/汲極區域1410、1420之間形成通道區域1450。
在一些實施例中，以上討論的至少一種方法全部或部分地由至少一種電子設計自動化系統執行。在一些實施例中，電子設計自動化系統可用作下面討論的積體電路製造系統的設計室的一部分。
第15圖為根據一些實施例的電子設計自動化系統1500的方塊圖。
在一些實施例中，電子設計自動化系統1500包括自動置放及佈線系統。根據一些實施例，本文描述的設計佈局圖的方法表示根據一或多個實施例的電線佈線佈置，例如，可使用電子設計自動化系統1500來實施。
在一些實施例中，電子設計自動化系統1500為通用計算裝置，包括硬體處理器1502及非暫時性電腦可讀儲存媒體1504。除其他之外，儲存媒體1504經編碼，即存儲，電腦程式碼1506，即一組可執行指令。由硬體處理器1502執行電腦程式碼1506表示(至少部分地表示)一種電子設計自動化工具，該電子設計自動化工具根據一或多種實施例(例如，在此所述的製程及/或方法)實現例如本文所述的方法的一部分或全部。
處理器1502經由匯流排1508電耦合至電腦可讀儲存媒體1504。處理器1502亦藉由匯流排1508電耦合至輸入輸出(I/O)介面1510。網路介面1512亦經由匯流排1508電連接至處理器1502。網路介面1512連接至網路1514，使得處理器1502及電腦可讀儲存媒體1504能夠經由網路1514連接至外部元件。處理器1502用以 執行在電腦可讀儲存媒體1504中編碼的電腦程式碼1506，以使系統1500可用於執行所提及之製程及/或方法的一部分或全部。在一或多個實施例中，處理器1502為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1504為電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體1504包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體、唯讀記憶體、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1504包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫器(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1504存儲電腦程式碼1506，該電腦程式碼1506用以使系統1500(其中這種執行(至少部分地表示)電子設計自動化工具)可用於執行所述製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1504亦存儲有助於執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1504存儲標準單元庫1507，該標準單元庫1507包括 本文揭示的這些標準單元。
電子設計自動化系統1500包括輸入輸出介面1510。輸入輸出介面1510耦合至外部電路。在一或多個實施例中，輸入輸出介面1510包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或遊標方向鍵，用於將資訊及命令傳達至處理器1502。
電子設計自動化系統1500亦包括耦合至處理器1502的網路介面1512。網路介面1512允許系統1500與連接一或多個其他電腦系統的網路1514通訊。網路介面1512包括無線網路介面(諸如藍芽、WIFI、WIMAX、GPRS或WCDMA)或有線網路介面(諸如ETHERNET、USB或IEEE-1364)。在一或多個實施例中，在兩個或兩個以上系統1500中實現所提及之製程及/或方法的一部分或全部。
系統1500用以經由輸入輸出介面1510接收資訊。經由輸入輸出介面1510接收的資訊包括指令、資料、設計規則、標準單元庫及/或藉由處理器1502進行處理的其他參數中的一或多者。資訊經由匯流排1508傳送至處理器1502。電子設計自動化系統1500用以經由輸入輸出介面1510接收與UI有關的資訊。資訊作為使用者介面(user interface，UI)1542存儲於電腦可讀媒體1504中。
在一些實施例中，所提及之製程及/或方法的一部分或全部實現為用於由處理器執行的獨立軟體應用程式。 在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式，該軟體應用程式作為附加軟體應用程式的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式的外掛程式。在一些實施例中，所提及之製程及/或方法中的至少一者實現為軟體應用程式，該軟體應用程式作為電子設計自動化工具的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為電子設計自動化系統1500使用的軟體應用程式。在一些實施例中，使用工具(諸如購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®)或另一合適的佈局產生工具來產生包括標準單元的佈局圖。
在一些實施例中，製程實現為存儲在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內置儲存器或記憶體單元，例如，諸如數位視訊光碟的光碟、諸如硬碟的磁碟、諸如唯讀記憶體、隨機存取記憶體、記憶卡等的半導體記憶體中的一或多者。
第16圖為根據一些實施例的積體電路製造系統1600及與其相關聯的積體電路製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1600製造(A)一或多個半導體罩幕或(B)半導體積體電路層中的至少一個組件中的至少一者。
在第16圖中，積體電路製造系統1600包括在設計、開發及製造週期及/或與製造積體電路裝置1660有關 的服務彼此相互作用的實體，諸如設計室1620、罩幕室1630及積體電路製造商/製造者(「晶圓廠」)1650。系統1600中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同的網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與一或多個其他實體彼此相互作用，並向一或多個其他實體提供服務及/或自其接收服務。在一些實施例中，設計室1620、罩幕室1630及積體電路晶圓廠1650中的兩者或更多者由單個較大公司擁有。在一些實施例中，設計室1620、罩幕室1630及積體電路晶圓廠1650中的兩者或更多者在公用設施中共存並使用公用資源。
設計室(或設計團隊)1620產生積體電路設計佈局圖1622。積體電路設計佈局圖1622包括設計用於積體電路裝置1660的各種幾何圖案。幾何圖案對應於構成待製造的積體電路裝置1660的各種組件的金屬、氧化物或半導體層的圖案。各個層組合形成各種積體電路特徵。例如，積體電路設計佈局圖1622的一部分包括各種積體電路特徵，諸如主動區域、閘電極、源極及汲極、層間互連的金屬線或通孔以及用於接合墊的開口，將形成於半導體基板(例如矽晶圓)及設置於半導體基板上的各種材料層中。設計室1620實施適當的設計程序以形成積體電路設計佈局圖1622。設計程序包括邏輯設計、實體設計或位置及佈線操作中的一或多者。積體電路設計佈局圖1622呈現在 具有幾何圖案資訊的一或多個資料檔案中。例如，積體電路設計佈局圖1622可以圖形資料庫系統II檔案格式或DFII檔案格式表達。
罩幕室1630包括資料準備1632及罩幕製造1644。罩幕室1630使用積體電路設計佈局圖1622來製造一或多個罩幕1645，以根據積體電路設計佈局圖1622來製造積體電路裝置1660的各個層。罩幕室1630執行罩幕資料準備1632，其中積體電路設計佈局圖1622翻譯為代表性資料檔案(representative data file，RDF)。罩幕資料準備1632為罩幕製造1644提供代表性資料檔案。罩幕製造1644包括罩幕寫入器。罩幕寫入器將代表性資料檔案轉換為基板上的影像，諸如罩幕(光罩，reticle)1645或半導體晶圓1653。設計佈局圖1622由罩幕資料準備1632操縱以符合罩幕寫入器的特定特性及/或積體電路晶圓廠1650的要求。在第16圖中，罩幕資料準備1632及罩幕製造1644被示為單獨的元件。在一些實施例中，罩幕資料準備1632及罩幕製造1644可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1632包括光學鄰近校正(optical proximity correction，OPC)，該光學鄰近校正使用微影術增強技術來補償影像誤差，諸如可能由衍射、干涉、其他處理效果等引起的影像誤差。光學鄰近校正調整積體電路設計佈局圖1622。在一些實施例中，罩幕資料準備1632包括其他解析度增強技術 (resolution enhancement technique，RET)，諸如離軸照明、次級解析輔助特徵、相轉移罩幕、其他合適的技術等或其組合。在一些實施例中，亦使用反微影術技術(inverse lithography technology，ILT)，該反微影術技術技術將光學鄰近校正視為反成像問題。
在一些實施例中，罩幕資料準備1632包括罩幕規則核對器(mask rule checker，MRC)，該罩幕規則核對器使用一組罩幕建立規則來核對已在光學鄰近校正中處理過的積體電路設計佈局圖1622，該罩幕建立規則含有某些幾何及/或連通性限制以確保足夠邊界，從而解決半導體製造製程等中的變化性。在一些實施例中，罩幕規則核對器修改積體電路設計佈局圖1622以補償罩幕製造1644期間的限制，此舉可以取消由光學鄰近校正執行之修改的一部分以滿足罩幕建立規則。
在一些實施例中，罩幕資料準備1632包括微影術製程核對(lithography process checking，LPC)，該微影術製程核對模擬將由積體電路晶圓廠1650實施以製造積體電路裝置1660的處理。微影術製程核對基於積體電路設計佈局圖1622來模擬該處理以建立模擬製造裝置，諸如積體電路裝置1660。微影術製程核對模擬中的處理參數可包括與積體電路製造週期的各種製程相關的參數、與用於製造積體電路的工具相關的參數及/或製造製程的其他態樣。微影術製程核對考慮了各種因素，諸如航空影像對比度、焦點深度(depth of focus，DOF)、罩幕誤 差增強因素(mask error enhancement factor，MEEF)、其他合適的因素等或其組合。在一些實施例中，在藉由微影術製程核對建立了模擬製造裝置之後，若模擬裝置在形狀上不夠接近以滿足設計規則，則重複光學鄰近校正及/或罩幕規則核對器以進一步完善積體電路設計佈局圖1622。
應當理解，為了清楚起見，已經簡化了罩幕資料準備1632的以上描述。在一些實施例中，資料準備1632包括諸如邏輯操作(logic operation，LOP)之類的附加特徵，以根據製造規則來修改積體電路設計佈局圖1622。另外，可以各種不同的順序來執行在資料準備1632期間應用於積體電路設計佈局圖1622的製程。
在罩幕資料準備1632之後以及在罩幕製造1644期間，基於修改的積體電路設計佈局圖1622來製造罩幕1645或一組罩幕1645。在一些實施例中，罩幕製造1644包括基於積體電路設計佈局圖1622進行一或多次微影術曝光。在一些實施例中，基於修改的積體電路設計佈局圖1622，使用電子束或多個電子束的機構在罩幕(光罩或網線)1645上形成圖案。罩幕1645可以各種技術形成。在一些實施例中，使用二元技術形成罩幕1645。在一些實施例中，罩幕圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束(諸如紫外線(ultraviolet，UV)束)被不透明區阻擋並且透射穿過透明區。在一個實例中，罩幕1645的二元罩幕版 本包括透明基板(例如，熔融石英)及塗覆在二元罩幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成罩幕1645。在罩幕1645的相轉移罩幕(phase shift mask，PSM)版本中，形成在相轉移罩幕上的圖案中的各種特徵用以具有適當的相差以增強解析度及成像品質。在各種實例中，相轉移罩幕可以為衰減的相轉移罩幕或交替的相轉移罩幕。由罩幕製造1644產生的罩幕用於各種製程中。例如，在離子佈植製程中使用此罩幕，以在半導體晶圓1653中形成各種摻雜區，在蝕刻製程中使用此罩幕，以在半導體晶圓1653中形成各種蝕刻區，及/或在其他合適的製程中使用。
積體電路晶圓廠1650為包括用於製造各種不同積體電路產品的一或多個製造設施的積體電路製造企業。在一些實施例中，積體電路晶圓廠1650為半導體鑄造廠。例如，可能存在用於複數個積體電路產品的前端製造(前端製程製造)的製造設施，而第二製造設施可以為積體電路產品(後端製程製造)的互連及封裝提供後端製造，並且第三製造設施可為鑄造企業提供其他服務。
積體電路晶圓廠1650包括用以在半導體晶圓1653上執行各種製造操作的製造工具1652，從而根據罩幕(例如，罩幕1645)來製造積體電路裝置1660。在各種實施例中，製造工具1652包括晶圓步進機、離子植入機、光阻劑塗佈機、處理室(例如，化學氣相沈積室或低壓化學氣相沈積爐)、化學機械研磨系統、電漿蝕刻系統、晶圓清 潔系統或能夠執行如本文所述的一或多個合適的製造製程的其他製造設備中的一或多者。
積體電路晶圓廠1650使用由罩幕室1630製造的罩幕1645來製造積體電路裝置1660。因此，積體電路晶圓廠1650至少間接地使用積體電路設計佈局圖1622來製造積體電路裝置1660。在一些實施例中，半導體晶圓1653由積體電路晶圓廠1650使用罩幕1645製造，以形成積體電路裝置1660。在一些實施例中，積體電路製造包括至少間接地基於積體電路設計佈局圖1622進行一或多次微影術曝光。半導體晶圓1653包括矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓1653進一步包括各種摻雜區、介電特徵、多層互連等中的一或多者(在隨後的製造步驟中形成)。
關於積體電路製造系統(例如，第16圖的製造系統1600)以及與其相關聯的積體電路製造流程的細節例如在2016年2月9日授權的美國專利第9,256,709號、2015年10月1日發佈的美國授權前公告第20150278429號、2014年2月6日發佈的美國授權前公告第20140040838號及2007年8月21日授權的美國專利第7,260,442號中找到，其全部內容以引用的方式併入本文中。
在一些實施例中，積體電路裝置包含功能電路及電力控制電路。功能電路電耦合至第一電源節點且可藉由第一電源節點上的第一電源電壓操作。電力控制電路包含第 一類型的第一電晶體及第二類型的第二電晶體，第二類型不同於第一類型。第一電晶體包含：用以接收一控制訊號的閘極端子、電耦合至第一電源節點的第一端子，及電耦合至第二電源節點的第二端子。第二電晶體包含：用以接收控制訊號閘極端子，及用以接收預定電壓的第一及第二端子。第一電晶體用以回應於控制訊號，連接或斷開第一及第二電源節點，以向功能電路提供或切斷電源。
在一些實施例中，預定電壓為以下之一：控制訊號，第一電源節點的第一電源電壓，第二電源節點的第二電源電壓，與第一電源電壓不同的第三電源電壓，功能電路可藉由第一電源電壓及第三電源電壓操作，或除了控制訊號及第一至第三電源電壓以外的電壓。
在一些實施例中，電力控制電路為標頭電路，第一電晶體為P型電晶體，且第二電晶體為N型電晶體。
在一些實施例中，電力控制電路為註腳電路，第一電晶體為N型電晶體，且第二電晶體為P型電晶體。
在一些實施例中，回應於第一電晶體處於關閉狀態，第一電源節點與第二電源節點斷開連接並且浮置。
在一些實施例中，積體電路裝置包含：第一半導體類型的第一主動區域；第二半導體類型的第二主動區域，第二半導體類型不同於第一半導體類型；在第一及第二主動區域上方並跨越第一及第二主動區域延伸的複數個閘極區域；位於第一及第二主動區域的相應部分上方並與該些部分電接觸的複數個接觸結構；及位於該些閘極區域及該 些接觸結構上方的導電層。導電層包含：將第一主動區域上的第一組接觸結構電耦合在一起的第一導電圖案；將第一主動區域上的第二組接觸結構電耦合在一起的第二導電圖案；將該些閘極區域電耦合在一起的第三導電圖案；及將第二主動區域上的該些接觸結構電耦合在一起的第四導電圖案。
在一些實施例中，閘極區域及第一主動區域用作第一類型的第一電晶體，且閘極區域及第二主動區域用作第二類型的第二電晶體，第二類型不同於第一類型。
在一些實施例中，第一導電圖案用作功能電路的第一電力軌，功能電路可藉由第一電力軌上的第一電源電壓操作；第二導電圖案用作第二電力軌；且第一電晶體用以回應於第三導電圖案上的控制訊號，連接或斷開第一及第二電力軌。
在一些實施例中，導電層進一步包含第五導電圖案，將第一組接觸結構電耦合在一起。
在一些實施例中，第一組中的接觸結構與第二組中的接觸結構沿第一軸交替排列，且第二導電圖案沿第二軸佈置在第一導電圖案與第五導電圖案之間，第二軸垂直於第一軸。
在一些實施例中，導電層進一步包含第六導電圖案，將第二組接觸結構電耦合在一起。
在一些實施例中，第一組中的接觸結構與第二組中的接觸結構沿第一軸交替排列，且第二及第六導電圖案沿 第二軸與第一及第五導電圖案交替佈置，第二軸垂直於第一軸。
在一些實施例中，第二組接觸結構自第一主動區域連續延伸至第二主動區域，以在第二主動區域上形成對應的一組接觸結構。
在一些實施例中，第一組接觸結構自第一主動區域連續延伸至第二主動區域，以在第二主動區域上形成對應的一組接觸結構。
在一些實施例中，第三導電圖案與第四導電圖案電耦合在一起。
在一些實施例中，第四導電圖案用以接收預定電壓，或者用作第三電力軌；且預定電壓為除以下全部以外的電壓：控制訊號；第一電力軌的第一電源電壓，第二電力軌的第二電源電壓，及第三電力軌的第三電源電壓，第三電源電壓不同於第一電源電壓，功能電路可藉由第一電源電壓及第三電源電壓操作。
在一些實施例中，進一步包含：第三主動區域，具有第一半導體類型；第四主動區域，具有第二半導體類型，其中第一至第四主動區域沿第一軸延伸，且第二及第四主動區域沿第二軸佈置在第一與第三主動區域之間，第二軸垂直於第一軸；複數個其他閘極區域，在第三及第四主動區域上方並跨越第三及第四主動區域延伸，其他閘極區域與閘極區域對應地對準；及複數個其他觸點結構，位於第三及第四主動區域的相應部分上方並與部分電接觸，其中 導電層進一步包含：第五導電圖案，將第三主動區域上的第三組其他接觸結構電耦合在一起；第六導電圖案，將第三主動區域上的第四組其他接觸結構電耦合在一起；及第七導電圖案，將其他閘極區域電耦合在一起；且第四導電圖案進一步將第四主動區域上的其他接觸結構電耦合在一起。
在一些實施例中，導電層為M零層。
在一些實施例中，製造積體電路裝置的方法包含以下步驟：在基板上形成第一半導體類型的第一主動區域及第二半導體類型的第二主動區域，第二半導體類型不同於第一半導體類型。第一及第二主動區域沿第一軸延伸。方法進一步包含以下步驟：在第一及第二主動區域上方形成閘極結構。閘極結構沿第二軸自第一主動區域連續延伸至第二主動區域，第二軸垂直於第一軸。閘極區域及第一主動區域用作第一類型的第一電晶體。閘極區域及第二主動區域用作第二類型的第二電晶體，第二類型不同於第一類型。方法進一步包含以下步驟：在閘極結構及第一及第二主動區域上方沈積導電層，且將導電層圖案化為複數個導電圖案，該些導電圖案沿第一軸延伸。該些導電圖案包含：第一導電圖案，電耦合至第一電晶體的第一端子；第二導電圖案，電耦合至第一電晶體的第二端子；第三導電圖案，電耦合至第一電晶體的第一端子；及第四導電圖案，電耦合至第二電晶體的第一及第二端子以形成第二電晶體作為虛擬電晶體。
在一些實施例中，製造積體電路裝置的方法，其中導電圖案進一步包含：第五導電圖案，電耦合至閘極結構；且第五導電圖案為位於第二主動區域上方，或位於第一及第二主動區域之間的空間上方。
上文概述了數個實施例的特徵，使得本領域技術人員可以更好地理解本揭示內容的各態樣。本領域技術人員應理解，本領域技術人員可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
200:積體電路裝置
210:標頭電路
211:第一端子
212:第二端子
213:閘極端子
215:第一端子
216:第二端子
217:閘極端子
220:註腳電路
221:第一端子
222:第二端子
223:閘極端子
225:第一端子
226:第二端子
227:閘極端子
230:功能電路
231:電源節點
232:電源節點
235:電源節點、第一電源節點、導軌、VSS電力軌
236:電源節點、第一電源節點、導軌、TVSS電力軌
CS1:控制訊號
CS2:控制訊號
N1:第二電晶體
N2:第一電晶體
P1:第一電晶體
P2:第二電晶體
TVDD:實際VDD
TVSS:實際VSS
VDD:預定電壓
VSS:預定電壓
Vp1:預定電壓
Vp2:預定電壓

Claims (5)

  1. 一種積體電路裝置，包含：一第一主動區域，具有一第一半導體類型；一第二主動區域，具有一第二半導體類型，該第二半導體類型不同於該第一半導體類型；複數個閘極區域，在該第一及第二主動區域上方並跨越該第一及第二主動區域延伸；複數個接觸結構，位於該第一及第二主動區域的多個相應部分上方並與該些相應部分電接觸；及一導電層，位於該些閘極區域及該些接觸結構上方，該導電層包含：一第一導電圖案，將該第一主動區域上的一第一組接觸結構電耦合在一起；一第二導電圖案，將該第一主動區域上的一第二組接觸結構電耦合在一起；一第三導電圖案，將該些閘極區域電耦合在一起；及一第四導電圖案，將該第二主動區域上的該些接觸結構電耦合在一起。
  2. 如請求項1所述之積體電路裝置，其中該些閘極區域及該第一主動區域用作一第一類型的一第一電晶體，且該些閘極區域及該第二主動區域用作一第二類型的一第二電晶體，該第二類型不同於該第一類型。
  3. 如請求項2所述之積體電路裝置，其中該第一導電圖案用作一功能電路的一第一電力軌，該功能電路可藉由該第一電力軌上的一第一電源電壓操作；該第二導電圖案用作一第二電力軌；且該第一電晶體用以回應於該第三導電圖案上的一控制訊號，連接或斷開該第一及第二電力軌。
  4. 如請求項3所述之積體電路裝置，其中該導電層進一步包含：一第五導電圖案，將該第一組接觸結構電耦合在一起。
  5. 一種製造積體電路裝置的方法，包含以下步驟：在一基板上形成一第一半導體類型的一第一主動區域及一第二半導體類型的一第二主動區域，該第二半導體類型不同於該第一半導體類型，該第一及第二主動區域沿一第一軸延伸；在該第一及第二主動區域上方形成一閘極結構，該閘極結構沿一第二軸自該第一主動區域連續延伸至該第二主動區域，該第二軸垂直於該第一軸，其中該閘極結構及該第一主動區域用作一第一類型的一第一電晶體，且 該閘極結構及該第二主動區域用作一第二類型的一第二電晶體，該第二類型不同於該第一類型；及在該閘極結構及該第一及第二主動區域上方沈積一導電層，且將該導電層圖案化為複數個導電圖案，該些導電圖案沿該第一軸延伸，該些導電圖案包含：一第一導電圖案，電耦合至該第一電晶體的一第一端子；一第二導電圖案，電耦合至該第一電晶體的一第二端子；一第三導電圖案，電耦合至該第一電晶體的該第一端子；及一第四導電圖案，電耦合至該第二電晶體的第一及第二端子以形成該第二電晶體作為一虛擬電晶體。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
US11803682B2 (en) 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201639099A (zh) * 2015-04-30 2016-11-01 三星電子股份有限公司 半導體裝置
US20200075595A1 (en) * 2018-08-31 2020-03-05 Samsung Electronics Co., Ltd. Semiconductor device
TW202013744A (zh) * 2018-09-28 2020-04-01 台灣積體電路製造股份有限公司 積體電路結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163039A (ja) 1984-09-05 1986-04-01 Hitachi Ltd 半導体装置の製造方法
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7164291B2 (en) 2004-08-11 2007-01-16 Texas Instruments Incorporated Integrated header switch with low-leakage PMOS and high-leakage NMOS transistors
US7508256B2 (en) 2005-05-13 2009-03-24 Mosaid Technologies Corporation Integrated circuit with signal bus formed by cell abutment of logic cells
JP2011120158A (ja) 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US20150380325A1 (en) 2014-06-25 2015-12-31 Qualcomm Incorporated Physical layout features of integrated circuit device to enhance optical failure analysis
US10157922B2 (en) 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect metal layout for integrated circuit
KR102320047B1 (ko) 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10868132B2 (en) 2017-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells with header/footer switch including negative capacitance
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
JP7415176B2 (ja) 2018-11-26 2024-01-17 株式会社ソシオネクスト 半導体集積回路装置
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201639099A (zh) * 2015-04-30 2016-11-01 三星電子股份有限公司 半導體裝置
US20200075595A1 (en) * 2018-08-31 2020-03-05 Samsung Electronics Co., Ltd. Semiconductor device
TW202013744A (zh) * 2018-09-28 2020-04-01 台灣積體電路製造股份有限公司 積體電路結構

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