TW202201640A - 製造積體電路的方法 - Google Patents

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Abstract

一種方法包括以下步驟：產生積體電路的單元的佈局圖；及將產生的佈局圖儲存在非暫時性電腦可讀媒體上。在產生該單元的佈局圖的步驟中，在單元的邊界內配置第一主動區域。第一主動區域沿著第一方向延伸。在邊界內配置至少一個閘極區域。至少一個閘極區域沿著橫切第一方向的第二方向跨越第一主動區域延伸。配置第一導電區域以與第一主動區域及邊界的第一邊緣重疊。第一導電區域用以形成至第一主動區域的電連接。

Description

積體電路裝置與方法
無
積體電路(integrated circuit；IC)通常包括在IC佈局圖中表示的許多半導體元件。IC佈局圖係階層式的，且包括根據半導體元件的設計規格來實行高階功能的模組。該些模組經常由單元的組合建構，該單元中的每一者表示用以執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的單元(有時被稱為標準單元)係儲存在標準單元庫(為簡單起見，下文中稱為「庫」或「單元庫」)，且可由諸如電子設計自動化(electronic design automation；EDA)工具的各種工具存取以產生、最佳化且驗證IC的設計。
無
以下揭示內容提供用於實施提供的標的的不同特徵的許多不同實施例或實例。組件、材料、值、步驟、操作、材料、配置或類似者的特徵實例將在下文描述以簡化本案。當然，此等各者僅為實例且不欲為限制性的。設想其他組件、值、操作、材料、配置或類似者。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。另外，本案可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中所圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似術語。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的元件在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
單元(cell)具有用於與單元的主動區域形成電接觸的導電區域(亦被稱為本文中所描述的「MD區域」)。在一些實施例中，單元具有在單元的邊界的邊緣上的MD區域。當兩個單元係彼此毗鄰地置放時，上面具有MD區域的邊緣彼此鄰接。此不同於單元沿著上面具有虛設閘極區域的邊緣彼此鄰接的其他方法。與其他方法相比，在至少一個實施例有可能達成一或多個優點，包括(但不限於)減小的單元寬度、增大的閘極密度或類似者。
第1A圖係根據本案的一實施例之電路圖且第1B圖係單元100的佈局圖。在第1A圖至第1B圖中，單元100係反相器，例如，INVD1 (驅動強度為1的反相器)。此係一實例，且其他單元在各種實施例的範疇內。舉例而言，在各種實施例中，單元100係功能單元、工程修改命令(engineering change order；ECO)單元、填充物單元、實體單元或另一類型的單元，或能夠在IC佈局圖中界定的單元的組合。
功能單元係經預先設計以將特定功能提供至並有此功能單元的IC的單元。功能單元的實例包括(但不限於)邏輯閘單元、記憶體單元或類似者。邏輯閘單元的實例包括(但不限於)及(AND)、或(OR)、反及(NAND)、反或(NOR)、互斥或(XOR)、反(INV)、及或反(AND-OR-Invert；AOI)、或及反(OR-AND-Invert；OAI)、多工(MUX)、正反器、緩衝(BUFF)、鎖存器、延遲、時脈或類似者。記憶體單元的實例包括(但不限於)靜態隨機存取記憶體(static random access memory；SRAM)、動態隨機存取記憶體(dynamic random access memory；DRAM)、電阻式隨機存取記憶體(resistive random access memory；RRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)、唯讀記憶體(read only memory；ROM)單元，或能夠具有表示邏輯值的多種狀態的另一類型的單元。
ECO單元係經預先設計的不具有特定功能的單元，但可程式化以提供預期功能。舉例而言，為了設計IC，自標準單元庫讀出一或多個功能單元的預先設計佈局且將該些預先設計佈局置放至初始IC佈局中。IC佈局亦包括尚未連接或選路至功能單元的一或多個ECO單元。當IC佈局待修改時，已經置放的ECO單元中的一或多個經程式化以提供預期功能且選路至功能單元。ECO單元的程式化涉及IC佈局的一或多個層及/或用於製造IC的遮罩中的修改。
填充物單元係不具有邏輯功能性的單元，且不連接或選路至IC佈局圖中的其他單元。填充物單元的用途係填充IC佈局圖中的空白空間，例如，以滿足一或多個設計規則，諸如鄰近特徵之間的最小間隔。除填充物單元以外的單元在本文中被稱為「非填充物單元」。
實體單元係用以將除邏輯功能以外的功能提供至並有此實體單元的IC的單元。實體單元的實例包括(但不限於) TAP單元、DCAP單元或類似者。TAP單元界定摻雜井中的區域，在該區域中，摻雜井耦接至諸如電源電壓的偏壓電壓。TAP單元包括在IC佈局圖中，例如，以改良根據IC佈局圖製造的IC的閂鎖抗擾性。DCAP單元包括處於電力匯流排或軌道之間的一或多個去耦電容器(decap)，例如，作為電荷儲存庫以在對來自電源的電流有高需求的情況下提供額外電力。
在第1A圖中的實例電路圖中，單元100中的反相器包含串聯地耦接在第一電源電壓VDD與第二電源電壓VSS之間的p通道金屬氧化物半導體(p-channel metal-oxide semiconductor；PMOS)電晶體及n通道金屬氧化物半導體(n-channel metal-oxide semiconductor；NMOS)電晶體。確切地說，PMOS電晶體包含閘極區域GP、源極區域SP及汲極區域DP。NMOS電晶體包含閘極區域GN、源極區域SN及汲極區域DN。閘極區域GP、GN耦接至輸入節點IN。汲極區域DP、DN耦接至輸出節點OUT。源極區域SP耦接至VDD，且源極區域SN耦接至VSS。在至少一個實施例中，VDD係正電源電壓，而VSS係接地電壓。反相器用以使輸入節點IN處的信號反向且在輸出節點OUT處輸出反向的信號。
在第1B圖中的實例佈局圖中，單元100包含第一主動區域110、第二主動區域120、閘極區域130、導電區域141、142、143、144及邊界150。在至少一個實施例中，單元100的佈局圖以及根據各種實施例的其他單元的佈局圖儲存在非暫時性電腦可讀媒體上的標準單元庫中。
第一主動區域110及第二主動區域120係配置在邊界150內，且沿著第一方向(即X方向)延伸。主動區域有時被稱為氧化物界定(oxide-definition；OD)區域，且在圖式中用標籤「OD」示意性地圖示。X方向有時被稱為OD方向。第一主動區域110及第二主動區域120包括P型摻雜劑及/或N型摻雜劑以形成一或多個電路元件或元件。電路元件的實例包括(但不限於)，電晶體及二極體。電晶體的實例包括(但不限於)，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體、雙極接面電晶體(bipolar junction transistor；BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel field effect transistor/N-channel field effect transistor；PFET/NFET)等)、鰭式FET、源極/汲極升高的平面MOS電晶體、奈米片FET、奈米線FET或類似者。用以在當中形成一或多個PMOS元件的主動區域在本文中被稱為「PMOS主動區域」，而用以在當中形成一或多個NMOS元件的主動區域在本文中被稱為「NMOS主動區域」。舉例而言，第一主動區域110係用以與閘極區域130一起形成如關於第1A圖描述的反相器的PMOS電晶體的PMOS主動區域。第二主動區域120係用以與閘極區域130一起形成如關於第1A圖描述的反相器的NMOS電晶體的NMOS主動區域。確切地說，PMOS主動區域110包含在閘極區域130的一區段的對置側上的汲極區域DP及源極區域SP，閘極區域130的該區段在PMOS主動區域110上方延伸且界定閘極區域GP。NMOS主動區域120包含在閘極區域130的另一區段的對置側上的汲極區域DN及源極區域SN，閘極區域130的該另一區段在NMOS主動區域120上方延伸且界定閘極區域GN。在第1B圖中的實例組態中，PMOS主動區域110及NMOS主動區域120中的每一者具有在X方向上的與邊界150的邊緣151、152重合的對置側(未編號)，該些邊緣在X方向上彼此對置。其他組態在各種實施例的範疇內。單元100包含在Y方向上的兩個主動區域110、120。此係一實例，且各種實施例中的其他單元包括在Y方向上的其他數目個主動區域。
閘極區域130係配置在邊界150內，且沿著橫切X方向的第二方向(即Y方向)跨越PMOS主動區域110及NMOS主動區域120延伸。閘極區域130包括諸如多晶矽的導電材料，且在圖式中用標籤「PO」示意性地圖示。Y方向有時被稱為聚合方向。用於閘極區域的其他導電材料(諸如金屬)在各種實施例的範疇內。單元100包含單一閘極區域。此係一實例，且各種實施例中的其他單元包括多於一個的閘極區域。在第1B圖中的實例組態中，閘極區域130具有在Y方向上的與邊界150的邊緣153、154重合的對置邊緣(未編號)，該些邊緣在Y方向上彼此對置。其他組態在各種實施例的範疇內。
導電區域141、143重疊且用以形成至PMOS主動區域110的電連接，而導電區域142、144重疊且用以形成至NMOS主動區域120的電連接。導電區域141、142、143、144在本文中被稱為「MD區域」，即氧化物上零金屬區域，且在圖式中用標籤「MD」示意性地圖示。MD區域包括導電材料，該導電材料形成於對應主動區域上方以界定自形成於主動區域中的一或多個元件至IC的其他內部電路或至外部電路的電連接。在至少一個實施例中，MD區域141、142、143、144係由金屬形成且屬IC的第一金屬層，在本文中被稱為「M0層」，即零金屬(M0)層，M0層係直接在主動區域上方的最低金屬層。MD區域與閘極區域在X方向上交替地配置。在一些實施例中，X方向上的鄰近MD區域之間的間距(即，X方向上的鄰近MD區域的中心線之間的距離)等於X方向上的鄰近閘極區域之間的間距CPP，例如，如關於第3圖所描述。在至少一個實施例中，對於形成於主動區域上方的x個閘極區域，存在形成於主動區域上方的(x+1)個MD區域。舉例而言，在第1B圖中，對於形成於PMOS主動區域110上方的一個閘極區域130 (即，閘極區域GP)，在閘極區域130的對置側上存在形成於同一PMOS主動區域110上方的兩個MD區域141、143。同樣地，對於形成於NMOS主動區域120上方的一個閘極區域130 (即，閘極區域GN)，在閘極區域130的對置側上存在形成於同一NMOS主動區域120上方的兩個MD區域142、144。與主動區域中的汲極區域重疊且用以形成至汲極區域的電連接的MD區域在本文中被稱為「汲極側MD區域」或「汲極側導電區域」，且在圖式中用標籤「D側」示意性地指示。舉例而言，MD區域141及MD區域142分別為與汲極區域DP、DN重疊且形成至汲極區域DP、DN的電連接的汲極側MD區域。與主動區域中的源極區域重疊且用以形成至源極區域的電連接的MD區域在本文中被稱為「源極側MD區域」或「源極側導電區域」，且在圖式中用標籤「S側」示意性地指示。舉例而言，MD區域143及MD區域144分別為與源極區域SP、SN重疊且形成至源極區域SP、SN的電連接的源極側MD區域。一或多個介層孔層及/或金屬層(未示出)經組態在MD區域141、142、143、144及閘極區域130上方，以形成單元100內及/或至其他單元的互連，例如，以將源極側MD區域143電耦接至VDD，將源極側MD區域144電耦接至VSS，將汲極側MD區域141、142電耦接至對應於第1A圖中的輸出節點OUT的節點，且將閘極區域130電耦接至對應於第1A圖中的輸出節點OUT的另外節點。在至少一個實施例中，MD區域141、142、143、144在X方向上具有相同寬度，而源極側MD區域143、144具有在Y方向上大於汲極側MD區域141、142的長度。其他組態在各種實施例的範疇內。
邊界150包含邊緣151、152、153、154，該些邊緣連接在一起以形成單元100的閉合邊界。在本文中所描述的置放選路(place-and-route)操作(亦被稱為「自動置放與選路(automated placement and routing；APR)」)中，單元係在各自的邊界處彼此毗鄰地置放在IC佈局圖中。舉例而言，如本文中所描述，單元100係在邊緣151、152處在X方向上彼此毗鄰地置放。單元100係在邊緣153、154處在Y方向上毗鄰於其他單元而置放。邊界150有時被稱為「置放選路邊界」且在圖式中用標籤「PrB」示意性地圖示。邊界150的矩形形狀係一實例。各種單元的其他邊界形狀在各種實施例的範疇內。
MD區域141、142、143、144係沿著邊界150的邊緣配置且與該些邊緣重疊。舉例而言，MD區域141、142係沿著邊緣151配置且與該邊緣重疊，而MD區域143、144係沿著邊緣152配置且與該邊緣重疊。在至少一個實施例中，邊緣151與X方向上的MD區域141、142中的每一者的中心線重合。換言之，邊緣151將X方向上的MD區域141、142中的每一者的寬度對半分。在至少一個實施例中，邊緣152與X方向上的MD區域143、144中的每一者的中心線重合。邊界150的寬度係邊緣151、152之間的距離，且等於鄰近MD區域之間(例如，MD區域141、143之間，或MD區域142、144之間)在X方向上的一個間距CPP。在第1B圖中的實例組態中，單元100包含Y方向上的兩個主動區域110、120，及在每一邊緣151或152上的兩個對應MD區域。其他組態在各種實施例的範疇內。舉例而言，在單元包含Y方向上的一個或三個或四個主動區域的一些實施例中，對應的一個或三個或四個MD區域配置在每一邊緣151或152上。在當單元100經置放以在X方向上鄰接其他單元時的置放選路操作中，沿著邊界150的邊緣的MD區域141、142、143、144與其他單元的對應MD區域合併，如關於例如第3圖至第4圖所描述。
第2圖係根據本案的一實施例包括各種填充物單元200A至200E的佈局圖。第2圖不應被解釋為根據一些實施例的所有填充物單元的窮舉演示，其他填充物單元組態在各種實施例的範疇內。為簡單起見，填充物單元200A至200E中的類似組件由類似參考數字來指示。此外，具有第1B圖中的對應組件的第2圖中的組件係由第1B圖的參考數字增大100來指定。在至少一個實施例中，填充物單元200A至200E的佈局圖以及根據各種實施例的其他單元的佈局圖儲存在非暫時性電腦可讀媒體上的標準單元庫中。
類似於單元100，填充物單元200A至200E中的每一者包含PMOS主動區域210、NMOS主動區域220、跨越主動區域210、220的閘極區域230及沿著邊緣251、252在填充物單元的邊界上的在X方向上彼此對置的MD區域241至244。為簡單起見，對於填充物單元200A，圖示參考數字210、220、230、250，而對於其他填充物單元200B至200E，省略參考數字210、220、230、250中的一或多者。填充物單元200A至200E中的每一者亦具有在X方向上的一個間距CPP的寬度。
填充物單元200A至200E與單元100的差別在於填充物單元200A至200E中的每一者中的閘極區域230係虛設閘極區域，在圖式中用標籤「CPODE」示意性地圖示。舉例而言，在填充物單元200A中，虛設閘極區域230包括在PMOS主動區域210上方的P區段，及在NMOS主動區域220上方的N區段。不同於藉由其他介層孔及/或金屬層電耦接至一或多個其他單元的單元100的閘極區域130，虛設閘極區域230不電耦接至其他單元。虛設閘極區域230包括在Y方向上彼此分開的兩個區段P及N的第2圖中的組態係一實例。其他組態在各種實施例的範疇內。
填充物單元200A至200E與單元100之間的另一差別在於，儘管填充物單元200A至200E中的MD區域在第2圖中由對應標籤「D側」指示為汲極側MD區域，但在此汲極側MD區域下的主動區域的區域未必係汲極區域。舉例而言，在填充物單元200A中，MD區域241、243兩者經指示為汲極側MD區域。然而，MD區域241、243下的主動區域210的區域未必係汲極區域，此係因為單元200A係不具邏輯功能性的填充物單元。填充物單元200A中的MD區域241、243作為汲極側MD區域的指定及/或組態係用於匹配將與填充物單元200A鄰接的其他非填充物單元的對應汲極側MD區域，例如，如本文中關於第4圖所描述。相同解釋可適用於填充物單元200A至200E中的由標籤「D側」指示的其他MD區域。類似地，儘管填充物單元200A至200E中的MD區域在第2圖中由對應標籤「S側」指示為源極側MD區域，但此源極側MD區域下的主動區域的區域未必係源極區域。舉例而言，在填充物單元200C中，MD區域241、243兩者經指示為源極側MD區域。然而，MD區域241、243下的主動區域210的區域未必係源極區域，此係因為單元200C係不具邏輯功能性的填充物單元。填充物單元200C中的MD區域241、243作為源極側MD區域的指定及/或組態係用於匹配將與填充物單元200C鄰接的其他非填充物單元的對應源極側MD區域，例如，如本文中關於第7圖所描述。相同解釋可適用於填充物單元200A至200E中的由標籤「S側」指示的其他MD區域。
填充物單元200A至200E在MD區域241至244作為汲極側MD區域及/或源極側MD區域的指定及/或組態上彼此不同。舉例而言，填充物單元200A包括四個汲極側MD區域241至244，填充物單元200B包括兩個汲極側MD區域241、243及兩個源極側MD區域242、244，填充物單元200C包括兩個源極側MD區域241、243及兩個汲極側MD區域242、244，填充物單元200D包括兩個汲極側MD區域243、244及兩個源極側MD區域241、242，且填充物單元200E包括兩個汲極側MD區域241、244及兩個源極側MD區域242、243。在一或多個實施例中，填充物單元200A至200E的不同組態確保在X方向上可插入於非填充物單元的任何對之間的填充物單元在置放選路操作中的可用性，儘管存在沿著非填充物單元對的對置邊緣的汲極側MD區域及/或源極側MD區域的各種可能組合。關於第4圖、第7圖及第9圖來描述幾個非窮舉實例。
第3圖係根據本案的一實施例包括IC元件300的IC佈局圖，及構成IC元件300的IC佈局圖的各種單元的佈局圖。IC元件300的IC佈局圖係藉由例如在置放選路操作中毗鄰於第二單元置放第一單元而產生。舉例而言，第一單元係關於第1B圖描述的單元100，且第二單元係單元100’。單元100’具有藉由在X方向上翻轉單元100的佈局圖所獲得的佈局圖。與單元100相同，單元100’亦為反相器。具有單元100中的對應組件的單元100’中的組件係由單元100的參數數字加上撇號來指定。
在置放選路操作中，單元100經置放以鄰接單元100’。確切地說，上面具有源極側MD區域143、144的單元100的邊緣152經置放以與上面具有源極側MD區域143’、144’的單元100’的邊緣152’重合。結果，自重疊邊緣152、152’獲得共用邊緣352。換言之，單元100的邊界150經置放以沿著共用邊緣352鄰接單元100’的邊界150’。另外，單元100的源極側MD區域143與單元100’的對應源極側MD區域143’合併，從而產生IC元件300中的源極側MD區域343。單元100的源極側MD區域144與單元100’的對應源極側MD區域144’合併，從而產生IC元件300中的源極側MD區域344。IC元件300中的源極側MD區域343、344與共用邊緣352重疊。單元100的PMOS主動區域110在共用邊緣352與單元100’的PMOS主動區域110’相連，從而產生IC元件300的組合式PMOS主動區域310。單元100的NMOS主動區域120在共用邊緣352與單元100’的NMOS主動區域120’相連，從而產生IC元件300的組合式NMOS主動區域320。IC元件300進一步包含單元100的MD區域141、142及閘極區域130，以及單元100’的MD區域141’、142’及閘極區域130’。閘極區域130、130’在X方向上彼此鄰近，且以間距CPP配置，該間距係閘極區域130的中心線與閘極區域130’的中心線之間的距離。如本文中所描述，IC元件300的鄰近閘極區域之間的間距CPP與鄰近MD區域之間的間距相同。IC元件300的毗鄰單元具有2 CPP的寬度，該寬度係單元100及單元100’的寬度的總和。
在至少一個實施例中，如關於第3圖描述的第一單元與第二單元的直接鄰接係在沿著第一單元及第二單元的對置邊緣的所有MD區域係源極側MD區域時執行。舉例而言，單元100及單元100’直接鄰接，此係因為沿著對置邊緣152、152’的MD區域143、144、143’、144’全部為源極側MD區域。原因在於，在操作中將供應至源極側MD區域的電位或電壓係已知的或預定的。舉例而言，將供應至源極側MD區域143、143’的電位或電壓係將供應至PMOS電晶體或元件的源極區域的電位或電壓，即，如關於第1A圖描述的VDD。相同VDD將供應至藉由合併源極側MD區域143、143’獲得的源極側MD區域343。類似地，將供應至源極側MD區域144、144’的電位或電壓係將供應至NMOS電晶體或元件的源極區域的電位或電壓，即，如關於第1A圖描述的VSS。相同VSS將供應至藉由合併源極側MD區域144、144’獲得的源極側MD區域344。因此，在至少一個實施例中，單元100與單元100’的直接鄰接經執行而不會影響所得IC元件300中的鄰接的單元100及單元100’的操作或功能性。
在至少一個實施例中，當沿著第一單元及第二單元的對置邊緣的MD區域中的至少一者係汲極側MD區域時，執行在第一單元與第二單元之間插入一填充物單元。原因在於，在操作中將供應至汲極側MD區域的電位或電壓係可變的。舉例而言，將供應至汲極側MD區域的電位或電壓係將供應至PMOS或NMOS電晶體或元件的的電位或電壓，即，例如關於第1A圖描述的輸出節點OUT處的可變信號。在一些情形中，沿著具有汲極側MD區域的邊緣的兩個單元的直接鄰接涉及如下風險：具有不同電壓或電位的另一MD與汲極側MD區域合併，從而產生直接鄰接的單元的可能錯誤的操作。插入填充物單元係用於減少此風險。
第4圖係根據本案的一實施例包括IC元件400的IC佈局圖，及構成IC元件400的IC佈局圖的各種單元的佈局圖。IC元件400的IC佈局圖係藉由例如在置放選路操作中在兩個其他單元之間且毗鄰於該些兩個其他單元置放一填充物單元而產生。舉例而言，填充物單元200A插入於單元100與單元100’之間且毗鄰於單元100及單元100’置放。
第4圖與第3圖之間的差別在於，在第3圖中，單元100及100’係以邊緣152、152’彼此對置的方式置放，而在第4圖中，單元100及100’係以不同邊緣對(即，邊緣151、151’)彼此對置的方式置放。在第3圖中，因為沿著對置邊緣152、152’的所有MD區域143、144、143’、144’係源極側MD區域，所以單元100及單元100’係直接毗鄰地置放，如本文中所描述。然而，在第4圖中，因為沿著對置邊緣151、151’的MD區域141、142、141’、142’中的至少一者(實際上，全部)係汲極側MD區域，所以執行在單元100與單元100’之間插入填充物單元，如本文中亦描述。
在一些實施例中，第4圖中的待插入於單元100與單元100’之間的填充物單元係基於單元100及單元100’的對置邊緣151、151’上的MD區域而選擇。舉例而言，當填充物單元插入於單元100與單元100’之間時，填充物單元具有與單元100的邊緣151對置的邊緣252，及與單元100’的邊緣151’對置的邊緣251。因為單元100的邊緣151上的MD區域141、142係汲極側MD區域，所以選擇填充物單元，使得對置邊緣252上的MD區域243、244亦係汲極側MD區域。因為單元100’的邊緣151’上的MD區域141’、142’係汲極側MD區域，所以選擇填充物單元，使得對置邊緣251上的MD區域241、242亦係汲極側MD區域。結果，第4圖中的待插入單元100與單元100’之間的填充物單元經選擇具有沿著邊緣251、252的四個汲極側MD區域241、242、243、244。在儲存於標準單元庫中的填充物單元(例如，填充物單元200A至200E)中，填充物單元200A滿足此等準則且經選擇以插入於單元100與單元100’之間。在一些實施例中，填充物單元是否將插入於兩個其他單元之間的所描述判定或對待插入的填充物單元的所描述選擇中的至少一者係在置放選路操作中由處理器執行。
第4圖中的填充物單元200A與單元100之間的鄰接及填充物單元200A與單元100’之間的鄰接類似於第3圖中的單元100與單元100’之間的鄰接。舉例而言，單元100的邊緣151經置放以與填充物單元200A的對置邊緣252重合，從而產生共用邊緣452。單元100的汲極側MD區域141、142與填充物單元200A的對應汲極側MD區域243、244合併，從而分別產生與共用邊緣452重疊的汲極側MD區域443、444。單元100’的邊緣151’經置放以與填充物單元200A的對置邊緣251重合，從而產生共用邊緣451。單元100’的汲極側MD區域141’、142’與填充物單元200A的對應汲極側MD區域241、242合併，從而分別產生與共用邊緣451重疊的汲極側MD區域441、442。單元100的PMOS主動區域110、填充物單元200A的PMOS主動區域210及單元100’的PMOS主動區域110’在共用邊緣452、451變得連續，從而產生IC元件400的組合式PMOS主動區域410。單元100的NMOS主動區域120、填充物單元200A的NMOS主動區域220及單元100’的NMOS主動區域120’在共用用邊緣452、451變得連續，從而產生IC元件400的組合式NMOS主動區域420。IC元件400進一步包含單元100的MD區域143、144及閘極區域130、填充物單元200A的虛設閘極區域230以及單元100’的MD區域143’、144’及閘極區域130’。閘極區域130、130’在虛設閘極區域230的對置側上，且以間距CPP配置，該間距CPP與IC元件400中的鄰近MD區域之間的間距相同。IC元件400中的鄰接單元具有3 CPP的寬度，該寬度係單元100、填充物單元200A及單元100’的寬度的總和。
第5圖係根據本案的一實施例之單元500的佈局圖。單元500係反及閘，例如，ND2D1 (驅動強度為1的2輸入端反及閘)。此係在各種實施例的範疇內的單元的另一實例。具有第1B圖中的對應組件的第5圖中的組件係由第1B圖的參考數字增大400指定。特別地，單元500包含第一主動區域510、第二主動區域520、對應於閘極區域130的閘極區域531、532及沿著邊緣551、552在邊界550上的導電區域541、542、543、544。導電區域541、543、544係源極側MD區域，而導電區域542係汲極側MD區域。單元500進一步包含處於閘極區域531、532之間且跨越第一主動區域510及第二主動區域520的各種MD區域(未編號)。在至少一個實施例中，單元500的佈局圖以及根據各種實施例的其他單元的佈局圖儲存在非暫時性電腦可讀媒體上的標準單元庫中。
第6圖係根據本案的一實施例包括IC元件600的IC佈局圖，及構成IC元件600的IC佈局圖的各種單元的佈局圖。IC元件600的IC佈局圖係藉由例如在置放選路操作中毗鄰於第二單元置放第一單元而產生。舉例而言，第一單元係關於第5圖描述的單元500，而第二單元係具有藉由在X方向上翻轉單元500的佈局圖獲得的佈局圖的單元500’。與單元500一樣，單元500’亦為反及閘。具有單元500中的對應組件的單元500’中的組件係由單元500的參考數字加上撇號指定。第6圖中的IC元件600係藉由單元500及單元500’在邊緣552、552’處直接鄰接產生，沿著該些邊緣，所有MD區域543、544、543’、544’係源極側MD區域。單元500與單元500’的直接鄰接類似於關於第3圖描述的單元100與單元100’的直接鄰接。
第7圖係根據本案的一實施例包括IC元件700的IC佈局圖，及構成IC元件700的IC佈局圖的各種單元的佈局圖。IC元件700的IC佈局圖係藉由例如在置放選路操作中在兩個其他單元之間且毗鄰於該些兩個其他單元置放一填充物單元而產生。舉例而言，填充物單元200C插入於單元500與單元500’之間且毗鄰於單元500及單元500’置放。
第7圖與第6圖之間的差別在於，在第6圖中，單元500及500’係以邊緣552、552’彼此對置的方式置放，而在第7圖中，單元500及500’係以不同邊緣對(即，邊緣551、551’)彼此對置的方式置放。在第6圖中，因為沿著對置邊緣552、552’的所有MD區域543、544、543’、544’係源極側MD區域，所以單元500及單元500’係直接毗鄰地置放。然而，在第7圖中，因為沿著對置邊緣551、551’的MD區域(即，542、542’)中的至少一者係汲極側MD區域，所以執行在單元500與單元500’之間插入填充物單元。在一些實施例中，第7圖中的待插入於單元500與單元500’之間的填充物單元200C係以類似於第4圖的方式選擇。第7圖中的填充物單元200C與單元500之間的鄰接及填充物單元200C與單元500’之間的鄰接係以類似於第4圖的方式執行。
第8圖係根據本案的一實施例之單元800的佈局圖。單元800係及或反(AND-OR-Invert；AOI)邏輯，例如，AOI22D1 (具有兩個2輸入端AND閘且驅動強度為1的AOI)。此係在各種實施例的範疇內的單元的另一實例。具有第1B圖中的對應組件的第8圖中的組件係由第1B圖的參考數字增大700指定。特別地，單元800包含第一主動區域810、第二主動區域820、對應於閘極區域130的閘極區域831至834及沿著邊緣851、852在邊界850上的導電區域841、842、843、844。導電區域841、843係汲極側MD區域，而導電區域842、844係源極側MD區域。單元800進一步包含處於閘極區域831至834之間且跨越第一主動區域810及第二主動區域820的各種MD區域(未編號)。在至少一個實施例中，單元800的佈局圖以及根據各種實施例的其他組件的佈局圖儲存在非暫時性電腦可讀媒體上的標準單元庫中。
第9圖係根據本案的一實施例包括IC元件900的IC佈局圖，及構成IC元件900的IC佈局圖的各種單元的佈局圖。IC元件900的IC佈局圖係藉由例如在置放選路操作中在兩個其他單元之間且毗鄰於該些兩個其他單元置放一填充物單元而產生。舉例而言，填充物單元200B係插入於單元800與單元800’之間且毗鄰於單元800及單元800’置放。單元800’具有與單元800相同的佈局圖。具有單元800中的對應組件的單元800’中的組件係由單元800的參考數字加上撇號指定。
單元800及單元800’並非彼此直接鄰接地置放，此係因為沿著對置邊緣851、852’的MD區域(即，841、843’)中的至少一者係汲極側MD區域，且執行在單元800與單元800’之間插入填充物單元。在一些實施例中，第9圖中的將插入於單元800與單元800’之間的填充物單元200B係以類似於第4圖的方式選擇。第9圖中的填充物單元200B與單元800之間的鄰接及填充物單元200B與單元800’之間的鄰接係以類似於第4圖的方式執行。
單元100、單元100’、單元500、單元500’、單元800係在各種實施例的範疇內的非填充物單元的非窮舉實例。填充物單元200A至200E係在各種實施例的範疇內的填充物單元的非窮舉實例。在一起，單元100、單元100’、單元500、單元500’、單元800及填充物單元200A至200E係在各種實施例的範疇內的單元的非窮舉實例。在至少一個實施例中，複數個此種單元儲存在非暫時性電腦可讀媒體上的標準單元庫中。接著毗鄰地置放標準單元庫中單元以產生用於各種IC的IC佈局圖。如關於第3圖、第4圖、第6圖、第7圖、第9圖描述的單元的鄰接係各種實施例中的單元的組合的非窮舉實例。在至少一個實施例中，單元未必與具有相同功能性的另一單元並排地置放，例如，如關於第3圖至第4圖描述的緊接另一反相器置放的反相器，或如關於第6圖至第7圖描述的緊接另一反及閘置放的反及閘。實情為，在至少一個實施例中，有可能直接毗鄰地或具有插入的填充物單元、具有不同功能性的另一單元地置放一單元。結果，可達成具有如本文中所描述的一或多個優點的各種IC佈局圖。
在一些實施例中，藉由將一單元的MD區域配置在該單元的邊界的對置邊緣上，有可能減小該單元的寬度。舉例而言，在至少一個實施例中，反相器單元(諸如第1B圖中的INVD1單元)的寬度係一個CPP。用於比較，在虛設閘極區域經配置在單元的邊界的對置邊緣上的其他方法中，INVD1單元具有2 CPP的較大寬度。當根據一些實施例的兩個INVD1單元係並排地置放時，該些INVD1單元係如關於第3圖所描述的直接毗鄰地置放，或如關於第4圖所描述的在該些INVD1單元之間具有插入的填充物單元。所得的毗鄰INVD1單元具有2 CPP (第3圖)或3 CPP (第4圖)的組合寬度。在任一情況下，至少一個實施例中的此組合寬度小於在毗鄰置放的兩個INVD1單元具有4 CPP的較大組合寬度的其他方法中。對根據各種實施例的其他單元可達成單元寬度的類似減小。舉例而言，第5圖中的ND2D1單元具有2 CPP的單元寬度，而其他方法中的ND2D1單元具有3 CPP的較大寬度。在另一實例中，第8圖中的AOI22D1單元具有4 CPP的單元寬度，而其他方法中的AOI22D1單元具有5 CPP的較大寬度。即使當填充物單元(例如，填充物單元200A至200E中的任一者)經插入以鄰接根據一些實施例的兩個其他單元時，由於填充物單元的小寬度(例如，一個CPP)，至少一個實施例中的鄰接單元的組合寬度仍小於其他方法中的具有類似功能性的鄰接單元的組合寬度。在根據一些實施例的各種單元的減小的單元寬度下，有可能在相同量的晶片面積中包括更多的單元及/或功能性，從而在至少一個實施例中有利地產生增大的閘密度。在一或多個實施例中，可達成約10%的閘密度的增加或增益。
第10A圖係根據本案的一實施例之方法1000A的流程圖。在至少一個實施例中，方法1000A係用於產生單元的佈局圖及/或用於建構包括各種單元的標準單元庫。
在一些實施例中，方法1000A的一或多個操作係作為形成對應於本文中所描述的IC元件300、400、600、700、900的方法的部分來執行。在一些實施例中，方法1000A的一或多個操作係作為自動置放與選路(automated placement and routing；APR)方法的部分來執行。在一些實施例中，方法1000A的一或多個操作由APR系統執行，APR系統例如包括於關於第16圖描述的EDA系統中的系統。在一些實施例中，方法1000A的一或多個操作係作為關於第10B圖描述的用於產生IC的佈局圖的方法1000B的部分來執行。在一些實施例中，方法1000A的一或多個操作係作為在關於第17圖描述的設計室中執行的設計程序的部分來執行。在一些實施例中，方法1000A的一或多個操作由處理器執行，處理器諸如關於第16圖描述的EDA系統的處理器。
在操作1005，在單元的邊界內配置第一主動區域。舉例而言，如關於第1B圖所描述，在單元100的邊界150內配置主動區域110或120。對於另一實例，如關於第2圖所描述，在填充物單元200A至200E中的任一者的邊界250內配置主動區域210或220。將關於第5圖及第8圖描述其他實例。
在操作1010，在邊界內配置至少一個閘極區域，且至少一個閘極區域跨越第一主動區域延伸。舉例而言，如關於第1B圖所描述，至少一個閘極區域130係配置在邊界150內且跨越主動區域110或120延伸。對於另一實例，如關於第2圖中的填充物單元200A至200E中的任一者所描述，至少一個閘極區域230係配置在邊界250內且跨越主動區域210或220延伸。將關於第5圖及第8圖描述其他實例。
在操作1015，配置第一導電區域以與第一主動區域及邊界的第一邊緣重疊，且第一導電區域用以與第一主動區域形成電接觸。舉例而言，MD區域141、142、143或144經配置以與主動區域110或120及邊界150的邊緣151或152重疊，且MD區域141、142、143或144用以形成至主動區域110或120的電連接。對於另一實例，MD區域241、242、243或244經配置以與主動區域210或220及邊界250的邊緣251或252重疊，且MD區域241、242、243或244用以形成至主動區域210或220的電連接，如關於第2圖中的填充物單元200A至200E中的任一者所描述。將關於第5圖及第8圖描述其他實例。
在操作1020，將產生的佈局圖儲存在非暫時性電腦可讀媒體上。舉例而言，關於第1B圖、第2圖、第5圖、第8圖描述的用於一或多個單元的一或多個佈局圖儲存在非暫時性電腦可讀媒體上的標準單元庫中。
在操作1025，基於產生的佈局圖來製造半導體遮罩或IC的層中的組件中的至少一者，例如，如關於第17圖所描述。在至少一個實施例中，省略操作1025。
第10B圖係根據本案的一實施例之方法1000B的流程圖。在至少一個實施例中，方法1000B係用於基於自標準單元庫接收到的單元來產生IC元件的IC佈局圖。
在一些實施例中，方法1000B的一或多個操作係作為形成對應於本文中所描述的IC元件300、400、600、700、900的一或多個IC元件的部分來執行。在一些實施例中，方法1000B的一或多個操作係作為APR方法的部分來執行。在一些實施例中，方法1000B的一或多個操作由APR系統執行，APR系統例如包括於關於第16圖描述的EDA系統中的系統且用以執行APR方法。在一些實施例中，方法1000B的一或多個操作係作為在關於第17圖描述的設計室中執行的設計程序的部分來執行。在一些實施例中，方法1000B的一或多個操作由處理器執行，處理器諸如關於第16圖描述的EDA系統的處理器。
在操作1030，在一IC佈局圖中毗鄰於第二單元置放第一單元，使得第一單元的邊界沿著第一共用邊緣鄰接第二單元的邊界，且第一單元的第一導電區域(MD)與第二單元的第二導電區域(MD)經合併而成為與第一共用邊緣重疊的第一共用導電區域。
舉例而言，如關於第3圖所描述，第一單元100在IC元件300的IC佈局圖中係毗鄰於第二單元100’置放，使得第一單元100的邊界150沿著第一共用邊緣352鄰接第二單元100’的邊界150’，且第一單元100的第一MD區域143或144與第二單元100’的第二MD區域143’或144’經合併而成為與第一共用邊緣352重疊的第一共同MD區域343或344。
對於另一實例，如關於第4圖所描述，第一單元100在IC元件400的IC佈局圖中係毗鄰於第二單元200A置放，使得第一單元100的邊界150沿著第一共用邊緣452鄰接第二單元200A的邊界250，且第一單元100的第一MD區域141或142與第二單元200A的第二MD區域243或244經合併而成為與第一共用邊緣452重疊的第一共同MD區域443或444。將關於第6圖、第7圖及第9圖描述其他實例。
在操作1035，在IC佈局圖中毗鄰於第二單元置放第三單元，使得第三單元的一邊界沿著第二共用邊緣鄰接第二單元的邊界，且第三單元的第三導電區域(MD)與第二單元的第四導電區域(MD)經合併而成為與第二共用邊緣重疊的第二共用導電區域。
舉例而言，如關於第4圖所描述，在IC元件400的IC佈局圖中毗鄰於第二單元200A置放第三單元100’，使得第三單元100’的邊界150’沿著第二共用邊緣451鄰接第二單元200A的邊界250，且第三單元100’的第三MD區域141’或142’與第二單元200A的第四MD區域241或242經合併而成為與第二共用邊緣451重疊的第二共同MD區域441或442。將關於第7圖及第9圖描述其他實例。在至少一個實施例中，省略操作1035。
在操作1040，將產生的IC佈局圖儲存在一非暫時性電腦可讀媒體上。舉例而言，關於第3圖、第4圖、第6圖、第7圖、第9圖描述的用於一或多個IC元件的一或多個IC佈局圖係儲存在非暫時性電腦可讀媒體上。
在操作1045，基於產生的IC佈局圖來製造一半導體遮罩或一IC的一層中的一組件中的至少一者，例如，如關於第17圖所描述。在至少一個實施例中，省略操作1045。
在一些實施例中，所描述的一或多個單元、IC元件及方法可適用於各種類型的電晶體或元件技術，包括(但不限於)平面電晶體技術、FINFET技術、奈米片FET技術、奈米線FET技術或類似技術。
第11A圖係根據本案的一實施例之平面電晶體1100的示意性平面俯視圖，第11B圖係沿著第11A圖中的線X1-X1的平面電晶體1100的示意性橫截面圖，且第11C圖係沿著第11A圖中的線Y1-Y1的平面電晶體1100的示意性橫截面圖。
如第11A圖所示，平面電晶體1100包含主動區域或源極/汲極區域1110、1120，及在Y方向上跨越源極/汲極區域1110、1120延伸的閘極區域1130。如第11B圖所示，源極/汲極區域1110、1120及閘極區域1130形成於基板1140上方。如第11C圖所示，通道區域1150係在閘極區域1130下且在源極/汲極區域1110、1120之間形成。
第12A圖係根據本案的一實施例之FINFET 1200的示意性平面俯視圖，第12B圖係沿著第12A圖中的線X2-X2的FINFET 1200的示意性橫截面圖，且第12C圖係沿著第12A圖中的線Y2-Y2的FINFET 1200的示意性橫截面圖。
如第12A圖所示，FINFET 1200包含主動區域或源極/汲極區域1210、1220，及在Y方向上跨越源極/汲極區域1210、1220延伸的閘極區域1230。源極/汲極區域1210、1220包括在X方向上延伸的複數個鰭狀物1260 (在第12B圖中最佳可見)。如第12B圖所示，源極/汲極區域1210、1220及閘極區域1230形成於基板1240上方，而鰭狀物1260在閘極區域1230下。如第12B圖至第12C圖所示，通道區域1250在鰭狀物1260上方、在閘極區域1230下且在源極/汲極區域1210、1220之間形成。
第13A圖係根據本案的一實施例之奈米片FET 1300的示意性平面俯視圖，第13B圖係沿著第13A圖中的線X3-X3的奈米片FET 1300的示意性橫截面圖，且第13C圖係沿著第13A圖中的線Y3-Y3的奈米片FET 1300的示意性橫截面圖。
如第13A圖所示，奈米片FET 1300包含主動區域或源極/汲極區域1310、1320，及在Y方向上跨越源極/汲極區域1310、1320延伸的閘極區域1330。源極/汲極區域1310、1320包括複數個奈米片1360 (在第13B圖中最佳可見)。如第13B圖所示，源極/汲極區域1310、1320及閘極區域1330形成於基板1340上方。奈米片1360被閘極區域1330包圍。如第13B圖至第13C圖所示，通道區域1350在奈米片1360與閘極區域1330之間及在源極/汲極區域1310、1320之間形成。
第14A圖係根據本案的一實施例之奈米線FET 1400的示意性平面俯視圖，第14B圖係沿著第14A圖中的線X4-X4的奈米線FET 1400的示意性橫截面圖，且第14C圖係沿著第14A圖中的線Y4-Y4的奈米線FET 1400的示意性橫截面圖。
如第14A圖所示，奈米線FET 1400包含主動區域或源極/汲極區域1410、1420，及在Y方向上跨越源極/汲極區域1410、1420延伸的閘極區域1430。源極/汲極區域1410、1420 包括複數個奈米線1460 (在第14B圖中最佳可見)。如第14B圖所示，源極/汲極區域1410、1420及閘極區域1430形成於基板1440上方。奈米線1460被閘極區域1430包圍。如第14B圖至第13C圖所示，通道區域1450在奈米線1460與閘極區域1430之間及在源極/汲極區域1410、1420之間形成。
第15A圖至第15G圖係根據本案的一實施例之正在製造製程的各種階段製造的IC元件1500的示意性橫截面圖。
在第15A圖中，製造製程自基板1510開始。在至少一個實施例中，基板1510包含矽基板。在至少一個實施例中，基板1510包含矽鍺(SiGe)、鎵砷或其他合適的半導體材料。主動區域(在第15A圖中未示出)係使用對應於關於第1B圖至第9圖描述的佈局圖中的一或多個主動區域的一或多個遮罩在基板1510中或上方形成。閘極介電層1520沉積在基板1510上方。閘極介電層1520的實例材料包括(但不限於)高k介電層、界面層及/或其組合。在一些實施例中，閘極介電層1520係藉由原子層沈積(atomic layer deposition；ALD)或其他合適的技術沉積在基板1510上方。
在第15B圖中，閘極電極層1530沉積在閘極介電層1520上方。閘極電極層1530的實例材料包括(但不限於)多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他合適的導電材料。在一些實施例中，閘極電極層1530係藉由化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD或濺射)、電鍍、原子層沈積(atomic layer deposition；ALD)及/或其他合適的製程沉積。
在第15C圖中，光阻劑層1540沉積在閘極電極層1530上方，且對應於關於第1B圖至第9圖描述的佈局圖中的一或多個閘極區域的遮罩1545係用於將光阻劑層1540圖案化。經圖案化的光阻劑層1540接下來將作為遮罩使用以將閘極介電層1520及閘極電極層1530圖案化成各種閘極介電質1525及對應的閘極電極1535。接著移除經圖案化的光阻劑層1540。
在第15D圖中，間隔物層1550沉積在基板1510上方，在該基板上形成有閘極介電質1525及閘極電極1535。間隔物層1550的實例材料包括(但不限於)氮化矽、氮氧化物、碳化矽及其他合適的材料。在一些實施例中，間隔物層1550係藉由電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition；SACVD)、原子層沈積(atomic layer deposition；ALD)或類似技術沉積。
在第15E圖中，間隔物層1550經圖案化以形成與對應的閘極電極1535的側壁接觸或鄰近的間隔物1555。在至少一個實施例中，圖案化係藉由合適技術執行，該些技術諸如濕式蝕刻製程、乾式蝕刻製程或其組合。源極/汲極區域1515形成於由間隔物1555暴露的基板1510的主動區域中。在至少一個實施例中，源極/汲極區域1515係藉由使用閘極電極1535及間隔物1555作為遮罩而形成。舉例而言，源極/汲極區域1515的形成係藉由離子植入或擴散製程執行。視元件或電晶體的類型而定，源極/汲極區域1515經摻雜具有諸如硼或BF2 的p型摻雜劑、諸如磷或砷的n型摻雜劑及/或其組合。
在第15F圖中，導電層1560沉積在基板1510上方且填充在由間隔物1555暴露的區域中，由此形成至源極/汲極區域1515的電連接。
在第15G圖中，執行平坦化製程以將導電層1560平坦化，從而產生與下層源極/汲極區域1515電接觸的MD區域1562、1564、1566、1568。平坦化製程包含例如化學機械研磨(chemical mechanical polish；CMP)製程。在至少一個實施例中，MD區域1562、1564、1566、1568對應於關於第1B圖至第9圖描述的佈局圖中的一或多個MD區域。執行進一步處理(未示出)以獲得IC元件1500。舉例而言，在此進一步處理中，一或多個介電層、介層孔層及金屬層形成於MD區域1562、1564、1566、1568及閘極電極1535的暴露的平坦化頂部表面上方，以形成至IC元件1500的其他單元或至外部電路的其他互連。
所描述的方法包括實例操作，但該些實例操作未必需要按所示的次序執行。根據本案的實施例的精神及範疇，操作可以視情況添加、替換、改變次序及/或消除。組合不同特徵及/或不同實施例的實施例在本案的一實施例的範疇內且將在審查本案的一實施例之後被一般熟習此項技術者瞭解。
在一些實施例中，上文所論述的方法中的一些或全部係由IC佈局圖產生系統執行。在一些實施例中，IC佈局圖產生系統可用作為在下文論述的IC製造系統的設計室的部分。
第16圖係根據本案的一實施例之電子設計自動化(electronic design automation；EDA)系統1600的方塊圖。
在一些實施例中，EDA系統1600包括APR系統。根據一些實施例，本文中描述的設計佈局圖的方法表示線選路配置，根據一或多個實施例，可例如使用EDA系統1600來實施。
在一些實施例中，EDA系統1600係包括硬體處理器1602及非暫時性電腦可讀儲存媒體1604的通用計算元件。儲存媒體1604尤其經編碼具有電腦程式碼1606，即儲存電腦程式碼1606，電腦程式碼1606即一組可執行指令。指令1606由硬體處理器1602的執行(至少部分地)表示實施本文中描述的根據一或多個實施例的方法(在下文中為提出的製程及/或方法)的一部分或全部的EDA工具。
處理器1602經由匯流排1608電耦接至電腦可讀儲存媒體1604。處理器1602亦藉由匯流排1608電耦接至I/O介面1610。網路介面1612亦經由匯流排1608電耦接至處理器1602。網路介面1612連接至網路1614，因此處理器1602及電腦可讀儲存媒體1604能夠經由網路1614連接至外部元件。處理器1602用以執行編碼在電腦可讀儲存媒體1604中的電腦程式碼1606，以便使系統1600可用於執行提出的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1602係中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1604係電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體1604包括半導體或固態記憶體、磁帶、可移式電腦磁碟、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、硬質磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1604包括光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、可讀寫光碟(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體1604儲存電腦程式碼1606，該電腦程式碼用以使系統1600 (在此執行(至少部分地)表示EDA工具的情況下)可用於執行提出的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1604亦儲存利於執行提出的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1604儲存標準單元的庫1607，該些標準單元包括如本文中所揭示的此等標準單元。
EDA系統1600包括I/O介面1610。I/O介面1610耦接至外部電路。在一或多個實施例中，I/O介面1610包括用於將資訊及命令傳達至處理器1602的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或標方向鍵。
EDA系統1600亦包括耦接至處理器1602的網路介面1612。網路介面1612允許系統1600與網路1614通信，一或多個其他電腦系統連接至該網路。網路介面1612包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，提出的製程及/或方法的一部分或全部係在兩個或多個系統1600中實施。
系統1600用以經由I/O介面1610接收資訊。經由I/O介面1610接收的資訊包括由處理器1602進行處理的指令、資料、設計規則、標準單元庫及/或其他參數中的一或多者。資訊係經由匯流排1608傳送至處理器1602。EDA系統1600用以經由I/O介面1610接收與UI有關的資訊。資訊儲存在電腦可讀媒體1604中以作為使用者介面(user interface；UI) 1642。
在一些實施例中，提出的製程及/或方法的一部分或全部係實施為由處理器執行的獨立軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為軟體應用程式的外掛程式。在一些實施例中，提出的製程及/或方法中的至少一者係實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，提出的製程及/或方法的一部分或全部係實施為由EDA系統1600使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖係使用諸如可自CADENCE DESIGNSYSTEMS, Inc.獲得的VIRTUOSO®的工具或另一合適的佈局產生工具產生。
在一些實施例中，製程係實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括(但不限於)外部/可移式及/或內部/內建的儲存或記憶體單元，例如以下各者中的一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶卡；及類似物。
第17圖係根據本案的一實施例之積體電路(integrated circuit；IC)製造系統1700的方塊圖，及與該IC製造系統相關聯的IC製造流程。在一些實施例中，基於佈局圖，(A)一或多個半導體遮罩或(B)一半導體積體電路的一層中的至少一個組件中的至少一者係使用製造系統1700製造。
在第17圖中，IC製造系統1700包括諸如設計室1720、遮罩室1730及IC製造商/製造者(「晶圓廠」) 1750的實體，該些實體在與製造IC元件1760有關的設計、開發及製造循環及/或服務中彼此相互作用。系統1700中的實體由通信網路連接。在一些實施例中，通信網路係單一網路。在一些實施例中，通信網路係多種不同的網路，諸如內部網路及網際網路。通信網路包括有線及/或無線的通信通道。每一實體與其他實體中的一或多者相互作用，且為其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，設計室1720、遮罩室1730及IC晶圓廠1750中的兩者或多者歸單個的較大公司所有。在一些實施例中，設計室1720、遮罩室1730及IC晶圓廠1750中的兩者或多者共存於共用設施中且使用共用資源。
設計室(或設計團隊) 1720產生IC設計佈局圖1722。IC設計佈局圖1722包括針對IC元件1760設計的各種幾何圖案。該些幾何圖案對應於構成待製造的IC元件1760的各種組件的金屬層、氧化物層或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1722的一部分包括將在半導體基板(諸如矽晶圓)及安置於半導體基板上的各種材料層中形成的各種IC特徵，諸如主動區域、閘極電極、源極與汲極、層間互連的金屬線或介層孔及接合墊的開口。設計室1720實施恰當的設計程序以形成IC設計佈局圖1722。設計程序包括邏輯設計、實體設計或置放選路操作中的一或多者。IC設計佈局圖1722存在於具有關於幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1722可以用GDSII檔案格式或DFII檔案格式表示。
遮罩室1730包括資料準備1732及遮罩製造1744。遮罩室1730使用IC設計佈局圖1722來製造一或多個遮罩1745，該一或多個遮罩將用於根據IC設計佈局圖1722製造IC元件1760的各種層。遮罩室1730執行遮罩資料準備1732，其中IC設計佈局圖1722經轉譯成代表性資料檔案(「representative data file；RDF」)。遮罩資料準備1732將RDF提供至遮罩製造1744。遮罩製造1744包括遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，諸如遮罩(光刻罩) 1745或半導體晶圓1753。設計佈局圖1722係由遮罩資料準備1732操縱以遵守遮罩寫入器的特定特性及/或IC晶圓廠1750的要求。在第17圖中，遮罩資料準備1732及遮罩製造1744係說明為獨立的元件。在一些實施例中，遮罩資料準備1732及遮罩製造1744可以一起被稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1732包括光學近接修正(optical proximity correction；OPC)，光學近接修正使用微影增強技術以補償影像誤差，諸如可以由繞射、干涉、其他處理效應及類似者引起的影像誤差。OPC調整IC設計佈局圖1722。在一些實施例中，遮罩資料準備1732包括其他解析度增強技術(resolution enhancement technique；RET)，諸如離軸照明、次解析度輔助特徵、相移遮罩、其他合適的技術及類似技術或該些技術的組合。在一些實施例中，亦使用逆微影技術(inverse lithography technology；ILT)，逆微影技術將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備1732包括遮罩規則檢驗器(mask rule checker；MRC)，遮罩規則檢驗器利用一組遮罩創造規則來檢查已經歷OPC中的程序的IC設計佈局圖1722，該些遮罩創造規則含有特定的幾何及/或連接限制以確保足夠裕量，以解釋半導體製造製程中的可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖1722以補償遮罩製造1744期間的限制，如此可撤銷由OPC執行的修改的部分，以便滿足遮罩創造規則。
在一些實施例中，遮罩資料準備1732包括微影製程檢查(lithography process checking；LPC)，該微影製程檢查模擬將由IC晶圓廠1750實施以製造IC元件1760的處理。LPC基於IC設計佈局圖1722來模擬此處理以產生模擬製造的元件，諸如IC元件1760。LPC模擬中的處理參數可以包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮各種因素，諸如空中影像對比度、焦點深度(「depth of focus；DOF」)、遮罩誤差增強因子(「mask error enhancement factor；MEEF」)、其他合適的因素及類似者或前述因素的組合。在一些實施例中，在模擬製造的元件已由LPC產生之後，若模擬的元件在形狀上不足夠接近以滿足設計規則，則應重複OPC及/或MRC以進一步改良IC設計佈局圖1722。
應理解，為清楚起見，遮罩資料準備1732的以上描述已經簡化。在一些實施例中，資料準備1732包括額外特徵，諸如用於根據製造規則修改IC設計佈局圖1722的邏輯運算(logic operation；LOP)。另外，在資料準備1732期間應用於IC設計佈局圖1722的程序可以按多種不同的次序執行。
在遮罩資料準備1732之後且在遮罩製造1744期間，基於經修改的IC設計佈局圖1722而製造一遮罩1745或一組遮罩1745。在一些實施例中，遮罩製造1744包括基於IC設計佈局圖1722而執行一或多次微影曝光。在一些實施例中，使用一電子束(e射束)或多個e射束的機制以基於經修改的IC設計佈局圖1722而在遮罩(光罩或光刻罩) 1745上形成圖案。遮罩1745可以用各種技術形成。在一些實施例中，遮罩1745係使用二元技術(binary technology)形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於使已塗佈在晶圓上的影像敏感材料層(例如，光阻劑)曝光的輻射束被不透明區域阻斷且透射穿過透明區域，該輻射束諸如紫外線(ultraviolet；UV)射束。在一個實例中，遮罩1745的二元遮罩版本包括透明的基板(例如，熔融石英)及塗佈在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一實例中，遮罩1745係使用相移技術形成。在遮罩1745的相移遮罩(phase shift mask；PSM)版本中，形成於相移遮罩上的圖案中的各種特徵用以具有恰當的相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減式PSM或交替式PSM。藉由遮罩製造1744產生的遮罩將在多種程序中使用。舉例而言，此(此等)遮罩將在用於在半導體晶圓1753中形成各種摻雜區域的離子植入製程中、在用於在半導體晶圓1753中形成各種蝕刻區域的蝕刻製程中及/或在其他合適的製程中使用。
IC晶圓廠1750係IC製造企業，該IC製造企業包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1750係半導體鑄造廠。舉例而言，可能存在用於複數個IC產品的前端製造(前端工序(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可以提供用於IC產品的互連及封裝的後端製造(後端工序(back-end-of-line；BEOL)製造)，且第三製造設施可以為鑄造廠企業提供其他服務。
IC晶圓廠1750包括製造工具1752，該些製造工具用以對半導體 晶圓 1753執行各種製造操作，使得IC元件1760係根據例如遮罩1745的遮罩製造。在各種實施例中，製造工具1752包括以下各者中的一或多個：晶圓步進機；離子植入機；光阻劑塗佈機；處理腔室，例如，CVD腔室或LPCVD爐；CMP系統；電漿蝕刻系統；晶圓清洗系統；或能夠執行如本文中所論述的一或多個合適製造製程的其他製造設備。
IC晶圓廠1750使用由遮罩室1730製造的遮罩1745來製造IC元件1760。因此，IC晶圓廠1750至少間接地使用IC設計佈局圖1722來製造IC元件1760。在一些實施例中，半導體晶圓1753係由IC晶圓廠1750使用遮罩1745製造以形成IC元件1760。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1722來執行一或多次微影曝光。半導體晶圓1753包括矽基板或其他恰當的基板，該基板上形成有多個材料層。半導體晶圓1753進一步包括以下各者中的一或多個：各種摻雜區域；介電特徵；多位準互連；及類似物(在後續製造步驟形成)。
關於積體電路(integrated circuit；IC)製造系統(例如，第17圖的系統1700)及與該IC製造系統相關聯的IC製造流程的細節將在例如以下各者中發現：在2016年2月9日授予的美國專利第9,256,709號；在2015年10月1日公佈的美國預授權公開案第20150278429號；在2014年2月6日公佈的美國預授權公開案第20140040838號；及在2007年8月21日授予的美國專利第7,260,442號，前述各者的全部內容特此以引用方式併入。
在一些實施例中，一種方法包含以下步驟：產生積體電路(integrated circuit；IC)的單元的佈局圖；及將產生的佈局圖儲存於非暫時性電腦可讀媒體上。在產生單元的佈局圖的步驟中，在單元的邊界內配置第一主動區域。第一主動區域沿著第一方向延伸。在邊界內配置至少一個閘極區域。至少一個閘極區域沿著橫切第一方向的第二方向跨越第一主動區域延伸。配置第一導電區域以與第一主動區域及邊界的第一邊緣重疊。第一導電區域用以形成至第一主動區域的電連接。
在一些實施例中，其中產生單元的佈局圖的步驟進一步包含以下步驟配置與第一主動區域及邊界的第二邊緣重疊的第二導電區域。第二導電區域用以形成至第一主動區域的電連接，第二邊緣在第一方向上與第一邊緣對置。
在一些實施例中，其中邊界的第一邊緣在第一方向上與第一導電區域的中心線重合，且邊界的第二邊緣在第一方向上與第二導電區域的中心線重合。
在一些實施例中，其中產生單元的佈局圖的步驟進一步包含以下步驟：在邊界內配置第二主動區域，第二主動區域沿著第一方向延伸且在第二方向上與第一主動區域隔開，至少一個閘極區域跨越第二主動區域延伸，配置與第二主動區域及邊界的第二邊緣重疊的第三導電區域，第三導電區域用以形成至第二主動區域的電連接，及配置與第二主動區域及邊界的第二邊緣重疊的第四導電區域，第四導電區域用以形成至第二主動區域的電連接。
在一些實施例中，其中單元係填充物單元，且至少一個閘極區域係虛設閘極區域。
在一些實施例中，其中在第一方向上的填充物單元的寬度等於積體電路的鄰近閘極區域之間的一個閘極區域間距。
在一些實施例中，方法進一步包含以下步驟：基於佈局圖來製造半導體遮罩或積體電路的層中的組件中的至少一者。
在一些實施例中，一種方法包含以下步驟：產生積體電路(integrated circuit；IC)佈局圖；及將產生的IC佈局圖儲存於非暫時性電腦可讀媒體上。產生IC佈局圖的步驟包含在IC佈局圖中毗鄰於第二單元置放第一單元。第一單元的邊界沿著第一共用邊緣鄰接第二單元的邊界。第一單元的第一導電區域與第二單元的第二導電區域經合併而成為與第一共用邊緣重疊的第一共用導電區域，第一導電區域與第一單元的第一主動區域重疊且用以形成至第一單元的第一主動區域的一電連接，第二導電區域與第二單元的第二主動區域重疊且用以形成至第二單元的第二主動區域的電連接。
在一些實施例中，其中產生積體電路佈局圖的步驟進一步包含在積體電路佈局圖中毗鄰於第二單元置放第三單元的步驟。第三單元的邊界沿著第二共用邊緣鄰接第二單元的邊界，第一共用邊緣及第二共用邊緣在第一方向上彼此相反且沿著橫切第一方向的第二方向延伸，且第三單元的第三導電區域與第二單元的第四導電區域經合併而成為與第二共用邊緣重疊的第二共用導電區域，第三導電區域與第三單元的第三主動區域重疊且用以形成至第三單元的第三主動區域的一電連接，第四導電區域與第二單元的第二主動區域重疊且用以形成至第二單元的第二主動區域的一電連接。
在一些實施例中，其中第二單元係一填充物單元，填充物單元包含沿著第二方向跨越第二主動區域延伸的一虛設閘極區域，虛設閘極區域在第一方向上定位在第一共用邊緣與第二共用邊緣之間。
在一些實施例中，其中第一導電區域及第三導電區域分別為用以形成至第一主動區域及第三主動區域中的汲極區域的電連接的汲極側導電區域。
在一些實施例中，其中第一主動區域及第二主動區域分別為第一p通道金屬氧化物半導體主動區域及第二p通道金屬氧化物半導體主動區域主動區域。第一導電區域、第二導電區域及第一共用導電區域分別為第一p通道金屬氧化物半導體主動區域導電區域、第二p通道金屬氧化物半導體主動區域導電區域及第一共同p通道金屬氧化物半導體主動區域導電區域。第一單元進一步包含：第一n通道金屬氧化物半導體主動區域，以及第一n通道金屬氧化物半導體導電區域，第二n通道金屬氧化物半導體導電區域與第一n通道金屬氧化物半導體主動區域重疊且用以形成至第一n通道金屬氧化物半導體主動區域的電連接。第二單元進一步包含：第二n通道金屬氧化物半導體主動區域，及第二n通道金屬氧化物半導體導電區域，第二n通道金屬氧化物半導體導電區域與第二n通道金屬氧化物半導體主動區域重疊且用以形成至第二n通道金屬氧化物半導體主動區域的電連接，且在如下步驟中：在積體電路佈局圖中毗鄰於第二單元置放第一單元，第一n通道金屬氧化物半導體導電區域與第二n通道金屬氧化物半導體導電區域經合併而成為與第一共用邊緣重疊的第一共同n通道金屬氧化物半導體導電區域。
在一些實施例中，其中第一單元及第二單元中的每一者係非填充物單元。第一p通道金屬氧化物半導體導電區域、第二p通道金屬氧化物半導體導電區域、第一n通道金屬氧化物半導體導電區域及第二n通道金屬氧化物半導體導電區域分別為用以形成至第一p通道金屬氧化物半導體主動區域、第二p通道金屬氧化物半導體主動區域、第一n通道金屬氧化物半導體主動區域及第二n通道金屬氧化物半導體主動區域中的源極區域的電連接的源極側導電區域。
在一些實施例中，其中產生積體電路佈局圖的步驟進一步包含在積體電路佈局圖中毗鄰於第二單元置放第三單元的步驟。第三單元包含：第三p通道金屬氧化物半導體主動區域，第三p通道金屬氧化物半導體導電區域，第三p通道金屬氧化物半導體導電區域與第三p通道金屬氧化物半導體主動區域重疊且用以形成至第三p通道金屬氧化物半導體主動區域的一電連接，第三n通道金屬氧化物半導體主動區域，以及第三n通道金屬氧化物半導體導電區域，第三n通道金屬氧化物半導體導電區域與第三n通道金屬氧化物半導體主動區域重疊且用以形成至第三n通道金屬氧化物半導體主動區域的電連接。第二單元進一步包含第四p通道金屬氧化物半導體導電區域，第四p通道金屬氧化物半導體導電區域與第二p通道金屬氧化物半導體主動區域重疊且用以形成至第二p通道金屬氧化物半導體主動區域的電連接，以及第四n通道金屬氧化物半導體導電區域，第四n通道金屬氧化物半導體導電區域與第二n通道金屬氧化物半導體主動區域重疊且用以形成至第二n通道金屬氧化物半導體主動區域的電連接。在如下步驟中：在積體電路佈局圖中毗鄰於第二單元置放第三單元。第三單元的邊界沿著第二共用邊緣鄰接第二單元的邊界，第一共用邊緣及第二共用邊緣在第一方向上彼此相反且沿著橫切第一方向的第二方向延伸，第三p通道金屬氧化物半導體導電區域與第四p通道金屬氧化物半導體導電區域經合併而成為與第二共用邊緣重疊的第二共同p通道金屬氧化物半導體導電區域，且第三n通道金屬氧化物半導體導電區域與第四n通道金屬氧化物半導體導電區域經合併而成為與第二共用邊緣重疊的第二共同n通道金屬氧化物半導體導電區域。
在一些實施例中，第二單元係填充物單元，填充物單元包含沿著第二方向跨越第二p通道金屬氧化物半導體主動區域及第二n通道金屬氧化物半導體主動區域延伸的虛設閘極區域，虛設閘極區域在第一方向上定位在第一共用邊緣與第二共用邊緣之間。
在一些實施例中，在第一方向上的填充物單元的一寬度等於積體電路的鄰近閘極區域之間的一個閘極區域間距。
在一些實施例中，第一p通道金屬氧化物半導體導電區域、第一n通道金屬氧化物半導體導電區域、第三p通道金屬氧化物半導體導電區域或第三n通道金屬氧化物半導體導電區域中的至少一者係用以形成至對應的第一p通道金屬氧化物半導體主動區域、第一n通道金屬氧化物半導體主動區域、第三p通道金屬氧化物半導體主動區域或第三n通道金屬氧化物半導體主動區域中的汲極區域的電連接的汲極側導電區域。
在一些實施例中，方法進一步包含以下步驟：基於積體電路佈局圖來製造半導體遮罩或積體電路的層中的組件中的至少一者。
在一些實施例中，一種積體電路(integrated circuit；IC)元件包含第一單元、第二單元及第一共用導電區域。第一單元包含：第一邊界；第一主動區域，第一主動區域在第一邊界內且沿著第一方向延伸；及第一閘極區域，第一閘極區域在第一邊界內且沿著第二方向跨越第一主動區域延伸，第二方向橫切第一方向。第二單元包含：第二邊界，第二邊界沿著第一共用邊緣鄰接第一邊界；第二主動區域，第二主動區域在第二邊界內且沿著第一方向延伸；及第二閘極區域，第二閘極區域在第二邊界內且沿著第二方向跨越第二主動區域延伸。第一共用導電區域與第一共用邊緣重疊，且電耦接至第一主動區域及第二主動區域兩者。
在一些實施例中，積體電路元件進一步包含：第三單元，第三單元包含：第三邊界，第三邊界沿著第二共用邊緣鄰接第二邊界，第三主動區域，第三主動區域在第三邊界內且沿著第一方向延伸，第三閘極區域，第三閘極區域在第三邊界內且沿著第二方向跨越第三主動區域延伸；以及第二共用導電區域，第二共用導電區域與第二共用邊緣重疊且電耦接至第三主動區域及第二主動區域兩者，其中第二單元係一填充物單元，且第二閘極區域係一虛設閘極區域。
前述內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本案的一實施例的態樣。熟習此項技術者應瞭解，該些技術者可容易將本案的一實施例用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本案的一實施例的精神及範疇，且該些技術者可在不離本案的一實施例的精神及範疇的情況下作出本文中的各種改變、取代及改動。
CPP:間距 DP,DN:汲極區域 GP,GN,130,130’,531,532,831,832,833,834,1130,1230,1330,1430:閘極區域 SP,SN:源極區域 VDD:第一電源電壓 VSS:第二電源電壓 PMOS:p通道金屬氧化物半導體 NMOS:n通道金屬氧化物半導體 IN:輸入節點 OUT:輸出節點 100,100’,500,500’,800,800’:單元 110,110’:第一主動區域/PMOS主動區域 120,120’:第二主動區域/NMOS主動區域 141,141’,142,142’,143,143’,144,144’:導電區域/MD區域 150,150’,250,550,850:邊界 151,152,152’,153,154,251,252,551,551’,552,552’,851,852,852’:邊緣 200A,200B,200C,200D,200E:填充物單元 210:PMOS主動區域 220:NMOS主動區域 230:閘極區域/虛設閘極區域 241,242,243,244, 343,344,1562,1564,1566,1568:MD區域 300,400,600,700,900,1500,1760:IC元件 310,410:組合式PMOS主動區域 320,420:組合式NMOS主動區域 352,451,452:共用邊緣 441,442:第二共同MD區域 443,444:第一共同MD區域 510,810:第一主動區域 520,820:第二主動區域 541,541’,542,542’,543,543’,544,544’:導電區域 841,842,843,843’,844,844’:導電區域/MD區域 1000A,1000B:方法 1005,1010,1015,1020,1025,1030,1035,1040,1045:操作 X1-X1,Y1-Y1,X2-X2,Y2-Y2,X3-X3,Y3-Y3,X4-X4,Y4-Y4:線 1100:平面電晶體 1110,1120,1210,1220,1310,1320,1410,1420:主動區域或源極/汲極區域 1140,1240,1340,1440,1510:基板 1150,1250:通道區域 1200: FINFET 1260:鰭狀物 1350,1450:通道 1300:奈米片FET 1360:奈米片 1400:奈米線FET 1460:奈米線 1515:源極/汲極區域 1520:閘極介電層 1525:閘極介電質 1530:閘極電極層 1535:閘極電極 1540:光阻劑層 1545:遮罩 1550:間隔物層 1555:間隔物 1560:導電層 1600:電子設計自動化(EDA)系統 1602:（硬體）處理器 1604:（非暫時性電腦可讀）儲存媒體,記憶體 1606:電腦程式碼,指令 1607:（包括標準單元的標準單元）庫 1608:匯流排 1610:I/O（介面） 1612:網路介面 1614:網路 1642:使用者介面(UI) 1700:積體電路(IC)製造系統 1720:設計室 1722:IC設計佈局圖 1730:遮罩室 1732:資料準備 1744:遮罩製造 1745:遮罩 1750:IC製造商/製造者,晶圓廠 1752:製造工具 1753:（半導體）晶圓 1760:IC元件
本案的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可以任意地增大或減小。 第1A圖係根據本案的一實施例之電路圖且第1B圖係單元的佈局圖。 第2圖係根據本案的一實施例包括各種填充物單元的佈局圖。 第3圖係根據本案的一實施例包括IC元件的IC佈局圖，及構成IC元件的IC佈局圖的各種單元的佈局圖。 第4圖係根據本案的一實施例包括IC元件的IC佈局圖，及構成IC元件的IC佈局圖的各種單元的佈局圖。 第5圖係根據本案的一實施例之單元的佈局圖。 第6圖係根據本案的一實施例包括IC元件的IC佈局圖，及構成IC元件的IC佈局圖的各種單元的佈局圖。 第7圖係根據本案的一實施例包括IC元件的IC佈局圖，及構成IC元件的IC佈局圖的各種單元的佈局圖。 第8圖係根據本案的一實施例之單元的佈局圖。 第9圖係根據本案的一實施例包括IC元件的IC佈局圖，及構成IC元件的IC佈局圖的各種單元的佈局圖。 第10A圖係根據本案的一實施例之方法的流程圖。 第10B圖係根據本案的一實施例之方法的流程圖。 第11A圖係根據本案的一實施例之平面電晶體的示意性平面俯視圖，第11B圖係沿著第11A圖中的線X1-X1的平面電晶體的示意性橫截面圖，且第11C圖係沿著第11A圖中的線Y1-Y1的平面電晶體的示意性橫截面圖。 第12A圖係根據本案的一實施例之鰭式場效電晶體(fin field-effect transistor；FINFET)的示意性平面俯視圖，第12B圖係沿著12A圖中的線X2-X2的FINFET的示意性橫截面圖，且第12C圖係沿著第12A圖中的線Y2-Y2的FINFET的示意性橫截面圖。 第13A圖係根據本案的一實施例之奈米片FET的示意性平面俯視圖，第13B圖係沿著第13A圖中的線X3-X3的奈米片FET的示意性橫截面圖，且第13C圖係沿著第13A圖中的線Y3-Y3的奈米片FET的示意性橫截面圖。 第14A圖係根據本案的一實施例之奈米線FET的示意性平面俯視圖，第14B圖係沿著第14A圖中的線X4-X4的奈米線FET的示意性橫截面圖，且第14C圖係沿著第14A圖中的線Y4-Y4的奈米線FET的示意性橫截面圖。 第15A圖至第15G圖係根據本案的一實施例之正在製造製程的各種階段製造的IC元件的示意性橫截面圖。 第16圖係根據本案的一實施例之EDA系統的方塊圖。 第17圖係根據本案的一實施例之IC製造系統及與該IC製造系統相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1000A:方法
1005,1010,1015,1020,1025:操作

Claims (20)

  1. 一種方法，該方法包含以下步驟： 產生一積體電路的一單元的一佈局圖，產生該單元的該佈局圖的該步驟包含： 在該單元的一邊界內配置一第一主動區域，該第一主動區域沿著一第一方向延伸， 在該邊界內配置至少一個閘極區域，該至少一個閘極區域沿著一第二方向跨越該第一主動區域延伸，該第二方向橫切該第一方向，及 配置與該第一主動區域及該邊界的一第一邊緣重疊的一第一導電區域，該第一導電區域用以形成至該第一主動區域的一電連接；及 將該產生的佈局圖儲存在一非暫時性電腦可讀媒體上。
  2. 如請求項1所述之方法，其中產生該單元的該佈局圖的該步驟進一步包含以下步驟： 配置與該第一主動區域及該邊界的一第二邊緣重疊的一第二導電區域，該第二導電區域用以形成至該第一主動區域的一電連接，該第二邊緣在該第一方向上與該第一邊緣對置。
  3. 如請求項2所述之方法，其中該邊界的該第一邊緣在該第一方向上與該第一導電區域的一中心線重合，且 該邊界的該第二邊緣在該第一方向上與該第二導電區域的一中心線重合。
  4. 如請求項2所述之方法，其中產生該單元的該佈局圖的該步驟進一步包含以下步驟： 在該邊界內配置一第二主動區域，該第二主動區域沿著該第一方向延伸且在該第二方向上與該第一主動區域隔開，該至少一個閘極區域跨越該第二主動區域延伸， 配置與該第二主動區域及該邊界的該第二邊緣重疊的一第三導電區域，該第三導電區域用以形成至該第二主動區域的一電連接，及 配置與該第二主動區域及該邊界的該第二邊緣重疊的一第四導電區域，該第四導電區域用以形成至該第二主動區域的一電連接。
  5. 如請求項1所述之方法，其中該單元係一填充物單元，且該至少一個閘極區域係一虛設閘極區域。
  6. 如請求項5所述之方法，其中在該第一方向上的該填充物單元的一寬度等於該積體電路的鄰近閘極區域之間的一個閘極區域間距。
  7. 如請求項1所述之方法，該方法進一步包含以下步驟： 基於該佈局圖來製造一半導體遮罩或該積體電路的一層中的一組件中的至少一者。
  8. 一種方法，該方法包含以下步驟： 產生一積體電路佈局圖，產生該積體電路佈局圖的該步驟包含在該積體電路佈局圖中毗鄰於一第二單元置放一第一單元的步驟，其中 該第一單元的一邊界沿著一第一共用邊緣鄰接該第二單元的一邊界，且 該第一單元的一第一導電區域與該第二單元的一第二導電區域經合併而成為與該第一共用邊緣重疊的一第一共用導電區域，該第一導電區域與該第一單元的一第一主動區域重疊且用以形成至該第一單元的該第一主動區域的一電連接，該第二導電區域與該第二單元的一第二主動區域重疊且用以形成至該第二單元的該第二主動區域的一電連接；以及 將該產生的積體電路佈局圖儲存在一非暫時性電腦可讀媒體上。
  9. 如請求項8所述之方法，其中產生該積體電路佈局圖的該步驟進一步包含在該積體電路佈局圖中毗鄰於該第二單元置放一第三單元的步驟， 其中該第三單元的一邊界沿著一第二共用邊緣鄰接該第二單元的該邊界，該第一共用邊緣及該第二共用邊緣在一第一方向上彼此相反且沿著橫切該第一方向的一第二方向延伸，且 該第三單元的一第三導電區域與該第二單元的一第四導電區域經合併而成為與該第二共用邊緣重疊的一第二共用導電區域，該第三導電區域與該第三單元的一第三主動區域重疊且用以形成至該第三單元的該第三主動區域的一電連接，該第四導電區域與該第二單元的該第二主動區域重疊且用以形成至該第二單元的該第二主動區域的一電連接。
  10. 如請求項9所述之方法，其中該第二單元係一填充物單元，該填充物單元包含沿著該第二方向跨越該第二主動區域延伸的一虛設閘極區域，該虛設閘極區域在該第一方向上定位在該第一共用邊緣與該第二共用邊緣之間。
  11. 如請求項10所述之方法，其中該第一導電區域及該第三導電區域分別為用以形成至該第一主動區域及該第三主動區域中的汲極區域的電連接的汲極側導電區域。
  12. 如請求項8所述之方法，其中該第一主動區域及該第二主動區域分別為一第一p通道金屬氧化物半導體主動區域及一第二p通道金屬氧化物半導體主動區域主動區域， 該第一導電區域、該第二導電區域及該第一共用導電區域分別為一第一p通道金屬氧化物半導體主動區域導電區域、一第二p通道金屬氧化物半導體主動區域導電區域及一第一共同p通道金屬氧化物半導體主動區域導電區域， 該第一單元進一步包含： 一第一n通道金屬氧化物半導體主動區域，以及 一第一n通道金屬氧化物半導體導電區域，該第二n通道金屬氧化物半導體導電區域與該第一n通道金屬氧化物半導體主動區域重疊且用以形成至該第一n通道金屬氧化物半導體主動區域的一電連接， 該第二單元進一步包含： 一第二n通道金屬氧化物半導體主動區域，及 一第二n通道金屬氧化物半導體導電區域，該第二n通道金屬氧化物半導體導電區域與該第二n通道金屬氧化物半導體主動區域重疊且用以形成至該第二n通道金屬氧化物半導體主動區域的一電連接，且 在如下該步驟中：在該積體電路佈局圖中毗鄰於該第二單元置放該第一單元， 該第一n通道金屬氧化物半導體導電區域與該第二n通道金屬氧化物半導體導電區域經合併而成為與該第一共用邊緣重疊的一第一共同n通道金屬氧化物半導體導電區域。
  13. 如請求項12所述之方法，其中該第一單元及該第二單元中的每一者係一非填充物單元，且 該第一p通道金屬氧化物半導體導電區域、該第二p通道金屬氧化物半導體導電區域、該第一n通道金屬氧化物半導體導電區域及該第二n通道金屬氧化物半導體導電區域分別為用以形成至該第一p通道金屬氧化物半導體主動區域、該第二p通道金屬氧化物半導體主動區域、該第一n通道金屬氧化物半導體主動區域及該第二n通道金屬氧化物半導體主動區域中的源極區域的電連接的源極側導電區域。
  14. 如請求項12所述之方法，其中產生該積體電路佈局圖的該步驟進一步包含在該積體電路佈局圖中毗鄰於該第二單元置放一第三單元的步驟， 該第三單元包含： 一第三p通道金屬氧化物半導體主動區域， 一第三p通道金屬氧化物半導體導電區域，該第三p通道金屬氧化物半導體導電區域與該第三p通道金屬氧化物半導體主動區域重疊且用以形成至該第三p通道金屬氧化物半導體主動區域的一電連接， 一第三n通道金屬氧化物半導體主動區域，以及 一第三n通道金屬氧化物半導體導電區域，該第三n通道金屬氧化物半導體導電區域與該第三n通道金屬氧化物半導體主動區域重疊且用以形成至該第三n通道金屬氧化物半導體主動區域的一電連接，且 該第二單元進一步包含： 一第四p通道金屬氧化物半導體導電區域，該第四p通道金屬氧化物半導體導電區域與該第二p通道金屬氧化物半導體主動區域重疊且用以形成至該第二p通道金屬氧化物半導體主動區域的一電連接，以及 一第四n通道金屬氧化物半導體導電區域，該第四n通道金屬氧化物半導體導電區域與該第二n通道金屬氧化物半導體主動區域重疊且用以形成至該第二n通道金屬氧化物半導體主動區域的一電連接，且 在如下該步驟中：在該積體電路佈局圖中毗鄰於該第二單元置放該第三單元， 該第三單元的一邊界沿著一第二共用邊緣鄰接該第二單元的該邊界，該第一共用邊緣及該第二共用邊緣在一第一方向上彼此相反且沿著橫切該第一方向的一第二方向延伸， 該第三p通道金屬氧化物半導體導電區域與該第四p通道金屬氧化物半導體導電區域經合併而成為與該第二共用邊緣重疊的一第二共同p通道金屬氧化物半導體導電區域，且 該第三n通道金屬氧化物半導體導電區域與該第四n通道金屬氧化物半導體導電區域經合併而成為與該第二共用邊緣重疊的一第二共同n通道金屬氧化物半導體導電區域。
  15. 如請求項14所述之方法，其中該第二單元係一填充物單元，該填充物單元包含沿著該第二方向跨越該第二p通道金屬氧化物半導體主動區域及該第二n通道金屬氧化物半導體主動區域延伸的一虛設閘極區域，該虛設閘極區域在該第一方向上定位在該第一共用邊緣與該第二共用邊緣之間。
  16. 如請求項15所述之方法，其中在該第一方向上的該填充物單元的一寬度等於該積體電路的鄰近閘極區域之間的一個閘極區域間距。
  17. 如請求項15所述之方法，其中該第一p通道金屬氧化物半導體導電區域、該第一n通道金屬氧化物半導體導電區域、該第三p通道金屬氧化物半導體導電區域或該第三n通道金屬氧化物半導體導電區域中的至少一者係用以形成至對應的該第一p通道金屬氧化物半導體主動區域、該第一n通道金屬氧化物半導體主動區域、該第三p通道金屬氧化物半導體主動區域或該第三n通道金屬氧化物半導體主動區域中的一汲極區域的一電連接的一汲極側導電區域。
  18. 如請求項8所述之方法，該方法進一步包含以下步驟： 基於該積體電路佈局圖來製造一半導體遮罩或該積體電路的一層中的一組件中的至少一者。
  19. 一種積體電路元件，該積體電路元件包含： 一第一單元，該第一單元包含： 一第一邊界， 一第一主動區域，該第一主動區域在該第一邊界內且沿著一第一方向延伸，以及 一第一閘極區域，該第一閘極區域在該第一邊界內且沿著一第二方向跨越該第一主動區域延伸，該第二方向橫切該第一方向； 一第二單元，該第二單元包含： 一第二邊界，該第二邊界沿著一第一共用邊緣鄰接該第一邊界， 一第二主動區域，該第二主動區域在該第二邊界內且沿著該第一方向延伸，以及 一第二閘極區域，該第二閘極區域在該第二邊界內沿著該第二方向跨越該第二主動區域延伸；以及 一第一共用導電區域，該第一共用導電區域與該第一共用邊緣重疊且電耦接至該第一主動區域及該第二主動區域兩者。
  20. 如請求項19所述之積體電路元件，該積體電路元件進一步包含： 一第三單元，該第三單元包含： 一第三邊界，該第三邊界沿著一第二共用邊緣鄰接該第二邊界， 一第三主動區域，該第三主動區域在該第三邊界內且沿著該第一方向延伸， 一第三閘極區域，該第三閘極區域在該第三邊界內且沿著該第二方向跨越該第三主動區域延伸；以及 一第二共用導電區域，該第二共用導電區域與該第二共用邊緣重疊且電耦接至該第三主動區域及該第二主動區域兩者， 其中該第二單元係一填充物單元，且該第二閘極區域係一虛設閘極區域。
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