TWI849214B - 積體電路結構 - Google Patents

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TWI849214B
TWI849214B TW109130500A TW109130500A TWI849214B TW I849214 B TWI849214 B TW I849214B TW 109130500 A TW109130500 A TW 109130500A TW 109130500 A TW109130500 A TW 109130500A TW I849214 B TWI849214 B TW I849214B
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Abstract

本描述之一態樣是關於一種積體電路(integrated circuit, IC)結構，其包括第一層及第二層。第一層包括第一金屬結構和第二金屬結構，該第一金屬結構耦接至具有第一電壓位準的第一電源，該第二金屬結構耦接至具有與第一電壓位準不同的第二電壓位準的第二電源。第二層形成在第一層之上。第二層包括第一奈米片材元件和第二奈米片材元件，第一奈米片材元件耦接至第一金屬結構，第二奈米片材元件與第一奈米片材元件相鄰。第二奈米片材元件耦接至第二金屬結構。第一奈米片材元件與第二奈米片材元件之間的距離小於最小的n井至n井間距。

Description

積體電路結構
本揭示內容是關於一種積體電路(integrated circuit,IC)結構。
本揭示案是關於積體電路IC電路示意圖、IC佈局圖及IC結構，且更特定言之，是關於使用奈米片材結構之多個供電域。積體電路(IC)通常包括另外稱作IC元件之諸多半導體元件。表示IC元件的一種方式為使用平面圖，此平面圖稱作佈局圖或IC佈局圖。IC佈局圖為階層式的，且包括根據IC元件之設計規範執行高階(high-level)功能之模組。這些模組時常由單元之組合建構，這些單元可包括標準的單元及定製的單元，其中每一者表示一或更多個半導體結構。
單元用以提供常見、低階(low-level)的功能，此些功能時常由電晶體基於與主動區相交之閘極區域執行。單元的元件佈置在單元邊界內並經由互連結構電連接至其他單元。
本揭示提供一種積體電路(IC)結構，包括第一層、第二層和第三層。第一層包括第一金屬結構、第二金屬結構和介電結構。第一金屬結構耦接至具有第一電壓位準之 第一電源。第二金屬結構耦接至第二電源，其中第二電源具有與第一電壓位準不同的第二電壓位準。介電結構在第一金屬結構與第二金屬結構之間。第二層在第一層之上形成，其中第二層包括第一奈米片材元件和第二奈米片材元件。第一奈米片材元件耦接至第一金屬結構。第二奈米片材元件與第一奈米片材元件相鄰，其中第二奈米片材元件耦接至第二金屬結構。第三層在第一層與第二層之間，其中第三層包括第一導通孔和第二導通孔。第一導通孔將第一金屬結構耦接至第一奈米片材元件。第二導通孔將第二金屬結構耦接至第二奈米片材元件。
本揭示提供一種積體電路(IC)結構，包括第一層、第二層和第三層。第一層包括第一金屬結構和第二金屬結構。第一金屬結構配置以提供在第一電壓域中的第一供電。第二金屬結構配置以提供在第二電壓域中的第二供電，其中第二電壓域不同於第一電壓域，第二金屬結構沿著第一橫向方向與第一金屬結構分離開。第二層形成於第一層上方，其中第二層包括第一奈米片材元件和第二奈米片材元件。第一奈米片材元件電性耦接至第一金屬結構。第二奈米片材元件電性耦接至第二金屬結構，其中第二奈米片材元件沿著第一橫向方向與第一奈米片材元件分離開。第三層於第一層與第二層之間，其中第三層包括第一導通孔和第二導通孔。第一導通孔將第一金屬結構耦接至第一奈米片材元件。第二導通孔將第二金屬結構耦接至第二奈米片材元件。
本揭示提供一種積體電路(IC)結構，包括第一層、第二層和第三層。第一層包括第一奈米片材元件和第二奈米片材元件。第二奈米片材元件沿著第一橫向方向設置於第一奈米片材元件旁邊。第二層設置於第一層的第一側，其中第二層包括第一金屬結構和第二金屬結構。第一金屬結構耦接至具有第一電壓位準之第一電源。第二金屬結構耦接至第二電源，其中第二電源具有與第一電壓位準不同的第二電壓位準，第二金屬結構沿著第一橫向方向與第一金屬結構分離開。第三層設置於相對於第一層的第一側的第二側上，其中第三層包括第一導通孔和第二導通孔。第一導通孔耦接至第一奈米片材元件。第二導通孔耦接至第二奈米片材元件。
100A:IC佈局圖
100B:IC佈局圖
100C:IC結構
100D:IC結構
100E:IC結構
200:方法
210:操作
220:操作
230:操作
240:操作
250:操作
300A:IC佈局圖
300B:IC佈局圖
300C:IC結構
400:方法
410:操作
420:操作
430:操作
500A:IC佈局圖
500B:IC結構
600A:IC佈局圖
600B:IC結構
700:IC電路示意圖
800:方法
810:操作
820:操作
900:IC佈局圖產生系統
902:處理器
904:電腦可讀儲存媒體
906:電腦程式碼
908:匯流排
910:I/O介面
912:網路介面
914:網路
920:單元庫
922:製造工具
1000:IC製造系統
1020:設計室
1022:IC設計佈局圖
1030:遮罩室
1032:資料準備
1044:遮罩製造
1045:遮罩
1050:IC晶圓廠
1052:晶圓製造
1053:半導體晶圓
1060:IC元件
AA:有效區
AR,AR1,AR(1),AR2,AR(2):主動區
BM01,BM02,BM03,BM04:後端金屬
BM1:後端金屬
BM04,BM05:後端金屬結構
BM0S:距離
BM0R,BM0R1,BM0R2,BM0R3,BM0R4,BM0R5:後端金屬區域
BV0:後端導通孔
C1,C2,C3,C4,C5,C6:單元
CH:通道結構
D:汲極結構
DI:介電結構
DR:介電區域
G:閘極結構
GR:閘極區域
L1:第一層
L2:第二層
L3:第三層
L4:第四層
L5:第五層
L6:第六層
L7:第七層
L8:第八層
L9:第九層
M0:金屬結構
M0R:金屬區域
NSG:奈米片材閘極
NSGR:奈米片材閘極區域
NST1,NST2:奈米片材電晶體
NSTR1,NSTR2:奈米片材電晶體區域
NSTS:距離
RDL:再分配層金屬
S:源極結構
S3,S5:結構
VB:背側導通孔
VBR:背側導通孔區域
VDDA:第一電壓位準
VDDB:第二電壓位準
VDR:前側導通孔區域
VD:前側導通孔
VT:通孔
X-X':橫截面
X,Y,Z:方向
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1A圖根據一些實施例描繪單元之積體電路(IC)佈局圖。
第1B圖根據一些實施例描繪單元之IC佈局圖。
第1C圖根據一些實施例描繪IC結構。
第1D圖根據一些實施例描繪IC結構。
第1E圖根據一些實施例描繪IC結構。
第2圖為根據一些實施例之操作IC製造系統之方法的流程圖。
第3A圖根據一些實施例描繪出單元之IC佈局圖。
第3B圖根據一些實施例描繪單元之IC佈局圖。
第3C圖根據一些實施例描繪IC結構。
第4圖為根據一些實施例之操作IC製造系統之方法的流程圖。
第5A圖根據一些實施例描繪兩個單元之IC佈局圖。
第5B圖根據一些實施例描繪IC結構。
第6A圖根據一些實施例描繪單元之IC佈局圖。
第6B圖根據一些實施例描繪IC結構。
第7圖描繪表示IC模組之IC電路示意圖。
第8圖為根據一些實施例之操作IC製造系統之方法的流程圖。
第9圖為根據一些實施例之IC佈局圖產生系統的方塊圖。
第10圖為根據一些實施例之IC製造系統的方塊圖以及與其相關聯之IC製造流程。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特 徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
塊體半導體技術(諸如，塊體互補金屬-氧化物半導體(CMOS))需要單獨的n井以用於單獨的供電域。每一n井具有最小間距要求。因此，製造具有多個供電域之IC結構(諸如，位準偏移器)時會發生間距損失(power penalties)。另外，最小的n井間距與較低的閘極長度不成比例。
在各種實施例中，方法、系統及結構對應於單元的IC佈局圖，IC佈局圖定義了耦接至單獨、不同的供電域之奈米片材結構，其中奈米片材結構不與n井區域相交或共享同一n井區域。在一些實施例中，第一奈米片材結構 對應於第一供電域，且第二奈米片材結構對應於第二供電域。在一些實施例中，第一及第二奈米片材結構之間的距離小於最小的n井至n井間距。在一些實施例中，奈米片材結構耦接至後端金屬及背側導通孔。在一些實施例中，第一奈米片材結構耦接至後端金屬，且第二奈米片材結構耦接至後端金屬。在一些實施例中，使用拾取單元(pickup cells)將背側電力傳送至前側。在一些實施例中，第一奈米片材結構在使用第一供電域之第一晶片(die)上，第二奈米片材結構在使用第二供電域之第二晶片上，且互補信號在第一晶片上產生並被傳送至第二晶片。本揭示案之一些實施例藉由消除n井間距耗用(spacing overhead)來減小晶片面積，更高效地經由背側導軌傳輸電力，減小了兩個供電域之間的洩漏，並減少了電力分配的工作量(effort for power distribution)。
第1A圖根據一些實施例描繪單元C1之IC佈局圖100A。在一些實施例中，第1A圖為對IC佈局圖100A之非限制性實例的描繪，IC佈局圖100A是藉由執行如下所論述之方法200的一或更多個操作產生的。出於說明目的，將IC佈局圖100A簡化。在各種實施例中，IC佈局圖100A中之一或更多者包括除了第1A圖中所描繪之外的這些特徵，例如，一或更多個電晶體元件、電力導軌、隔離結構、井、導電元件，或其類似者。
第1A圖進一步描繪了X方向及垂直於X方向之Y方向。出於說明目的，描繪為相對於頁面水平之X方向 及描繪為垂直之Y方向為非限制性實例。在各種實施例中，X及Y方向彼此垂直，且具有除了第1A圖中所描繪之彼些以外的定向。在一些實施例中，X方向為「第一方向」，且Y方向為「第二方向」。在其他實施例中，Y方向為「第一方向」，且X方向為「第二方向」。
單元C1對應於一或更多個奈米片材結構(例如，元件)。單元C1包括在單元C1之第一層中在第一方向(例如，X方向)上延伸之一或更多個主動區(active region,AR)。舉例而言，單元C1包括在第一方向上延伸之AR1以及在第二方向上與AR1分離開且在第一方向上延伸之AR2(統稱為「AR」)。主動區AR為包括在製造製程中之IC佈局圖中的區域，在一些實施例中作為限定半導體基板中之主動區OD的一部分。主動區為半導體基板之具有n型或p型摻雜的連續部分。在一些實施例中，AR1對應於具有p型摻雜之p型元件，且AR2對應於具有n型摻雜之n型元件。
單元C1包括在第一層之上的第二層C1中的一或更多個奈米片材閘極區域(nano-sheet gate region,NSGR)。NSGR在垂直於第一方向之第二方向(例如，Y方向)上延伸，並與一或更多個AR重疊。在一些實施例中，AR在C1的第一層上，且NSGR在第一層之上的第二層C1。NSGR為包括在製造製程中之IC佈局圖中的區域，作為限定奈米片材閘極(nano-sheet gate,NSG)(關於第1E圖詳述)的一部分。
NSGR與AR相交(例如，重疊)，藉此(至少部分地)限定一或更多個奈米片材電晶體。單元C1包括奈米片材電晶體區域(nano-sheet transistor region,NSTR)NSTR1、NSTR2及NSTR3(統稱為「NSTR」)。NSTR為包括在製造製程中之IC佈局圖中的區域，作為限定奈米片材電晶體的一部分。NSTR1及NSTR2包括與AR1的部分相交之NSGR。NSTR3包括與AR2相交之NSGR。在一些實施例中，在NSTR1及NSTR2之間安置(例如，定位、放置)介電區域(dielectric region,DR)(例如，關於第5A圖之DR)。在一些實施例中，DR在X方向上延伸。在一些實施例中，DR在Y方向上與NSTR1鄰接，且DR在Y方向上與NSTR2鄰接。在一些實施例中，在NSTR1及NSTR2之間安置閘極區域(gate region,GR)。在一些實施例中，GR在X方向上延伸。在一些實施例中，GR在Y方向上與NSTR1鄰接，且GR在Y方向上與NSTR2鄰接。在一些實施例中，閘極區域GR被介電區域DR環繞或大體上環繞，使得DR在NSTR1與NSTR2之間。NSTR1及NSTR2藉由第一方向上的距離(例如，間隔、間距)NSTS分離開。在一些實施例中，NSTS小於最小的n井至n井間距(例如，基於製造設計規則)。在一些實施例中，BM0S比接觸多晶間距(contacted poly pitch,CPP)及NSGR間距中之至少一者小5倍。在一些實施例中，NSTR共享同一n井區域。N井區域為包括在製造製程中之IC佈局圖中的區域， 作為限定n井的一部分。
第1B圖根據一些實施例描繪單元C2之IC佈局圖100B。單元C2對應於耦接至奈米片材結構之一或更多個後端金屬。單元C2包括在單元C1的第一層下方之第一層。C2的第一層包括後端金屬區域(backend metal regions,BM0R)BM0R1、BM0R2及BM0R3(統稱為「BM0R」)。BM0R為包括在製造製程中之IC佈局圖中的金屬區域，作為限定金屬結構(例如，金屬圖案、金屬軌道、金屬導軌等)的一部分。BM0R1對應於耦接至(例如，連接至、承載等等)具有第一電壓位準(voltage level)(例如，VDD1)之第一供應器(例如，電源、電力導軌、供電信號等)的金屬結構。BM0R2對應於耦接至具有第二電壓位準(例如，VDD2)之第二供應器的金屬結構，此第二電壓位準與第一電壓位準不同。因此，第一供應器及第二供應器與不同的供電域相關聯。BM0R3對應於耦接至地面(例如，地面導軌、地面信號等)之金屬結構。BM0R1及BM0R2在第一方向上藉由距離(例如，間隔、間距)BM0S分離開。在一些實施例中，BM0SR小於最小的n井至n井間距(例如，基於製造設計規則)。在一些實施例中，BM0S比接觸多晶間距(CPP)及NSGR間距中之至少一者小5倍。在一些實施例中，BM0S小於、等於或大於NSTS。BM0R3在第二方向上與BM0R1及BM0R2分離開(例如，彼此偏離、相鄰，等等)。
在一些實施例中，單元C1及C2中之至少一者包 括一或更多個背側導通孔區域(backside via region,VBR)。在一些實施例中，VBR在C1的第一層與C2的第一層之間的第一層(例如，VBR層)中(例如，VBR並非單元C1或C2的部分)。VBR在第一方向上是放置(例如，安置)在NSGR之間，在第二方向上延伸，且與AR重疊(例如，相交)。導通孔區域(例如，第1A圖中描繪之VBR其中之一者)為包括在製造製程中之IC佈局圖中的區域，作為限定導通孔結構的一部分，此導通孔結構用以在製造製程之兩個或更多個層級及/或層中的導電區段之間提供低電阻電連接。
單元C1放置(例如，形成)在C2之上(例如，單元C1為C2之上的第一單元層，C2為第二單元層)。VBR對應於將有效區(active area,AA)耦接至後端金屬(backend metal,BM0)之導通孔。舉例而言，第一VBR對應於將NSTR1(例如，AA的第一部分)耦接至對應於BM0R1之第一後端金屬BM01的第一導通孔，且第二VBR對應於將NSTR2(例如，AA的第二部分)耦接至對應於BM0R2之第二後端金屬BM02的第二導通孔。
第1C圖根據一些實施例描繪IC結構100C。IC結構100C是基於IC佈局圖100A形成(例如，限定、產生)。因此，AA、NSG、NST1、NST2分別基於AR、NSGR、NSTR1、NSTR2形成。
第1D圖根據一些實施例描繪IC結構100D。IC 結構100D是基於IC佈局圖100B形成(例如，限定、產生)。因此，BM01、BM02及BM03分別基於BM0R1、BM0R2及BM0R3形成。在IC結構100C及100D中之至少一者中，基於VBR形成VB。
IC結構100C為第一層，且IC結構100D為在第一層下方之第二層。術語「第一層」及「第二層」(例如，以及「第三層」、「第四層」等)可互換(例如，IC結構100D為第一層，且IC結構100C為在第一層上方之第二層)。
第1E圖根據一些實施例描繪IC結構100E。根據一些實施例，IC結構100E為IC結構100C及100D的X-X'橫截面圖，帶有額外細節。結構100E包括第一層L1，此第一層L1包括後端金屬BM01及BM02。BM01為耦接至具有第一電壓位準(例如，VDD1)之第一供應器的金屬結構。BM0R2為耦接至具有第二電壓位準(例如，VDD2)之第二供應器的金屬結構，此第二電壓位準與第一電壓位準不同。BM01及BM02藉由等於第1B圖之BM0S的距離或等於此BM0S乘以收縮係數(shirk factor)的第二距離中之一者分離開。在一些實施例中，BM01及BM02之間的距離小於最小的n井至n井間距。
結構100E包括第二層L2，此第二層L2包括奈米片材電晶體(nano-sheet transistor,NST)NST1及NST2(統稱為「NST」)。NST1及NST2藉由等於第1B圖之NSTS的距離或等於此NSTS乘以收縮係數的 第二距離中之一者分離開。在一些實施例中，在NST1及NST2之間安置介電結構(dielectric structure,DI)(例如，關於第5B圖之DI)。在一些實施例中，DI在X方向上延伸。在一些實施例中，DI在Z方向上與NST1鄰接，且DI在Z方向上與NST2鄰接。在一些實施例中，在NST1及NST2之間安置閘極結構(gate structure)G。在一些實施例中，G在X方向上延伸。在一些實施例中，G在Y方向上與NST1鄰接，且G在Y方向上與NST2鄰接。在一些實施例中，G被介電結構DI環繞或大體上環繞，使得DI在NST1與NST2之間。在一些實施例中，NST1及NST2之間的距離小於最小的n井至n井間距。
每一NST包括有效區AA。AA包括源極/汲極(source/drain,S/D)結構S及D。S/D結構(例如，S)為AA內之半導體結構，且用以具有與AA的其他S/D結構(例如，D)之摻雜類型相反的摻雜類型。成對的S/D結構在第一方向上(例如，X方向)彼此對準(例如，藉由距離分開、彼此偏離、相鄰等等)。在一些實施例中，S/D結構配置用以具有比AA的其他部分低之電阻率，例如，藉由包括具有比另外遍及AA存在之一或更多個摻雜濃度大的摻雜濃度之一或更多個部分。在各種實施例中，S/D結構包括半導體材料，例如，矽(Si)、硼(B)、磷(P)、鍺(Ge)、碳(C)、矽鍺及/或碳化矽之磊晶區域。在IC佈局圖中，S/D結構由S/D區域限定。
每一NST包括在每對相反類型的S/D結構之間 的奈米片材閘極NSG。每一NSG在第三方向上(例如，Z方向)上分層，此第三方向垂直於第一方向以及第二方向。每一NSG包括在第一方向上延伸之閘極結構G與通道結構(channel structure,CH)的交替層。儘管第1E圖中未示出，但每一CH在四個側上被G環繞(例如，在第二及第三方向上)。
閘極結構G為包括被介電結構DI環繞或大體上環繞之一或更多個導電區段的體積，此一或更多個導電區段包括一或更多種導電材料，例如，多晶矽、一或更多種金屬及/或一或更多種其他適當材料，此介電結構DI包括一或更多種介電材料，例如二氧化矽及/或一或更多種其他適當材料，此一或更多個導電區段藉此用以控制提供至底層且相鄰之介電層的電壓。在各種實施例中，介電層包括二氧化矽及/或高介電常數的介電材料，例如具有高於3.8或7.0之介電常數值的介電材料中之一或更多者。在一些實施例中，高介電常數的介電材料包括氧化鋁、氧化鉿、氧化鑭或另一適當材料。在IC佈局圖中，閘極結構G由閘極區域限定。
通道結構CH為包括半導體材料，例如矽(Si)、硼(B)、磷(P)、鍺(Ge)、碳(C)、矽鍺及/或碳化矽之磊晶區域的體積。在一些實施例中，CH具有小於另外存在於S/D結構中之一或更多個摻雜濃度的摻雜濃度。在IC佈局圖中，通道結構CH由通道區域限定。
結構100E包括在第一層與第二層之間的包括背 側導通孔(backside via,VB)之第三層L3。第一VB將BM01耦接至NST1，且第二VB將BM02耦接至NST2。
結構100E包括在第二層之上的包括前側導通孔(frontside via,VD)之第四層L4。如以下關於第3A圖至第3C圖所描述，VD將NST耦接至前側金屬M0。
結構100E包括第五層L5，此第五層L5包括一或更多種介電材料，例如，二氧化矽(SiO2)。第五層環繞第二層的NST，例如，在此些NST之上，在其下方，及在其任一側上。第五層的部分在第一層與第二層之間。
在一些實施例中，結構100E包括在第一層下方之第六層L6，此第六層L6包括後端導通孔(backside via,BV0)。在一些實施例中，結構100E包括在第六層下方之第七層L7，此第七層7包括後端金屬(backside metal,BM1)。在一些實施例中，結構100E包括第八層L8，此第八層L8包括再分配層金屬(redistribution layer metal,RDL)。RDL使用導通孔耦接至後端金屬。在一些實施例中，結構100E包括第九層L9，此第九層L9包括凸塊(bumps)。此些凸塊耦接至RDL。
第2圖為根據一些實施例之操作IC製造系統之方法200的流程圖。在一些實施例中，操作IC製造系統包括產生對應於IC結構之IC佈局圖(例如，以上關於第1A圖至第1B圖、第3A圖至第3B圖、第5A圖及第6A圖論述之IC佈局圖100A至100B、300A至300B、500A 及600A)，此IC結構是基於作為IC元件的一部分之已產生的IC佈局圖製造。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、信號處理電路，或其類似者。
在一些實施例中，藉由電腦之處理器執行方法200的部分或全部。在一些實施例中，藉由以下關於第9圖論述之IC佈局圖產生系統900之處理器902來執行方法200的部分或全部。
方法200之操作中的一些或全部能夠作為在設計室(例如，以下關於第10圖論述之設計室1020)中執行之設計程序的一部分來執行。
在一些實施例中，以第2圖中所描繪之次序來執行方法200的操作。在一些實施例中，同時地及/或以除了第2圖中所描繪之次序以外的次序來執行方法200的操作。在一些實施例中，在執行方法200的一或更多個操作之前、在其之間、在其期間及/或在其之後執行一或更多個操作。
在操作210處，將第一金屬圖案(諸如，BM0R1)及第二金屬圖案(諸如，BM0R2)放置在IC佈局圖中之第一層中。第一金屬圖案對應於具有第一電壓位準之第一供應器(例如，電力導軌)，且第二金屬圖案對應於具有與第一電壓位準不同的第二電壓位準的第二供應器(例如，電力導軌)。
在操作220處，將奈米片材單元(諸如，C1)放置在第一層之上的第二層中。奈米片材單元之第一部分(諸 如，NSTR1)對應於第一奈米片材元件(例如，結構)，且奈米片材單元之第二部分(諸如，NSTR2)對應於第二奈米片材元件。奈米片材單元的第一部分被放置在第一金屬圖案之上。奈米片材單元的第二部分被放置在第二金屬圖案之上。奈米片材單元的第三部分包括介電區域。奈米片材單元的第三部分在奈米片材單元的第一部分與奈米片材單元的第二部分之間。在一些實施例中，第三部分包括閘極區域。在一些實施例中，閘極區域被介電區域環繞或大體上環繞。在一些實施例中，奈米片材單元的第一部分與奈米片材單元的第二部分之間的距離(諸如，NSTS)小於最小的n井至n井間距。在一些實施例中，n井區域被放置在第一層與奈米片材單元之間的n井層中。在一些實施例中，奈米片材單元共享同一n井區域。
在一些實施例中，第三金屬圖案(諸如，BM0R3)被放置在第一層中且與第一金屬圖案相鄰。第三金屬圖案對應於地面導軌。第三金屬圖案被放置在奈米片材單元的第三部分(諸如，NSTR3)下方，對應於第三奈米片材元件。
在一些實施例中，第四金屬圖案(諸如，關於第5A圖之M0R)被放置在第二層之上的第三層中。第四金屬圖案對應於前端金屬結構。在一些實施例中，第二奈米片材單元(例如，拾取單元)(諸如，關於第5A圖之C5)被放置在第二層中。第二奈米片材單元被放置在第四金屬圖案與第二金屬圖案之間。第二奈米片材單元對應於虛設 奈米片材元件。因此，在一些實施例中，IC佈局圖所限定之IC結構使第一供應器經由後端金屬(例如，第二金屬圖案)、經由虛設奈米片材元件、經由前端金屬(例如，第四金屬圖案)耦接至奈米片材元件的第二部分。在一些實施例中，第二奈米片材單元包括在第四金屬圖案與第二金屬圖案之間的主動區(諸如，AR)。在一些實施例中，虛設奈米片材元件包括在第四金屬圖案與第二金屬圖案之間的通孔區域(諸如，VTR)。
在一些實施例中，第一導通孔區域(諸如，VBR)被放置在第一層與第二層之間的第四層中。第一導通孔區域在第一金屬圖案與奈米片材單元的第一部分之間(例如，相交、重疊)。在一些實施例中，第五層被放置在第一層與第二層之間，此第五層包括諸如SiO2之氧化物。在一些實施例中，第五層環繞第一層之奈米片材單元。在一些實施例中，奈米片材單元的第一及第二部分作為位準偏移器電路的一部分，其中第一部分在第一供電域中，且第二部分在與第一供電域不同之第二供電域中。
在操作230處，在一些實施例中，產生IC佈局圖並將其儲存在儲存裝置中。產生IC佈局圖是藉由處理器來執行，例如，以下關於第9圖論述之IC佈局圖產生系統900的處理器902。在一些實施例中，產生IC佈局圖包括產生以下關於第10圖論述之IC設計佈局圖1022的部分或全部。
在各種實施例中，將IC佈局圖儲存在儲存裝置中， 包括將IC佈局圖儲存在非揮發性之電腦可讀記憶體或單元庫(cell library)(例如，資料庫)中，及/或包括經由網路來儲存IC佈局圖。在各種實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在單元庫920中或IC佈局圖產生系統900之網路914上，以下關於第9圖進行論述。
在各種實施例中，產生並儲存IC佈局圖，包括產生並儲存以下關於第1A圖至第1B圖論述之IC佈局圖100A、100B中的一或更多者。
在操作240處，在一些實施例中，基於IC佈局圖製造一或更多個半導體遮罩中之至少一者或半導體IC之層中的至少一個部件。以下關於第10圖之IC製造系統1000論述製造一或更多個半導體遮罩或半導體IC之層中的至少一個部件。
在各種實施例中，製造一或更多個半導體遮罩或半導體IC之層中的至少一個部件是基於以下關於第1A圖至第1B圖論述之IC佈局圖100A、100B中的一或更多者。
在操作250處，在一些實施例中，基於IC佈局圖執行一或更多個製造操作。在一些實施例中，執行一或更多個製造操作包括基於IC佈局圖執行一或更多次微影曝光。以下關於第10圖論述基於IC佈局圖執行一或更多個製造操作(例如，一或更多次微影曝光)。
在各種實施例中，執行一或更多個製造操作是基於以下關於第1A圖至第1B圖論述之IC佈局圖100A、 100B中的一或更多者。
第3A圖根據一些實施例描繪單元C3之IC佈局圖300A。在一些實施例中，第3A圖為對IC佈局圖300A之非限制性實例的描繪，此IC佈局圖300A是藉由執行如下所論述之方法400的一或更多個操作產生的。
單元C3之IC佈局圖300A類似於單元C1之IC佈局圖100A。單元C3包括C1的第一及第二層。在一些實施例中，單元C3包括在包括前側導通孔區域(frontside via region,VDR)之第二層(例如，NSGR的層)之上的第三層。VDR在第一方向上是放置在NSGR之間，在第二方向上延伸，且與AR重疊。在一些實施例中，VDR為在單元C3的層之上的層(例如，VDR並非單元C3的部分)。前側導通孔區域VDR限定類似於關於第1A圖至第1B圖所述之導通孔結構的導通孔結構。
在一些實施例中，單元C3包括在第三層之上的第四層。第四層包括對應於耦接至具有第一電壓位準之第一供應器的金屬結構之金屬區域(metal region,M0R)。在一些實施例中，M0R為在單元C3的層之上的層(例如，M0R並非單元C3的部分)。金屬區域M0R限定類似於關於第1A圖至第1B圖所述之金屬結構。
第3B圖根據一些實施例描繪單元C4之IC佈局圖300B。在一些實施例中，第3B圖為對IC佈局圖300B之非限制性實例的描繪，此IC佈局圖300B是藉由執行如下所述之方法400的一或更多個操作產生的。單元C3被 放置(例如，形成)在C4之上(例如，單元C3為C4之上的第一單元層，C4為第二單元層)。VBR層包括在C3與C4之間，類似於關於第1A圖至第1B圖之VBR層。
單元C4之IC佈局圖300B類似於單元C2之IC佈局圖100A。單元C4包括後端金屬區域BM0R3及BM0R4(統稱為「BM0R」)之層(例如，第三層)。BM0R3及BM0R4類似於C2之BM0R1、BM0R2及BM0R3。BM0R4對應於耦接至具有第二電壓位準(例如，VDD2)之第二供應器的金屬結構。BM0R4在第一方向上延伸。在一些實施例中，BM0R4在第二方向上的長度等於關於第1B圖之BM0R1+BM0S+BM0R2的長度。
第3C圖根據一些實施例描繪IC結構300C。根據一些實施例，IC結構300C為IC佈局圖300A及300B所限定之IC結構的X-X'橫截面圖，帶有額外細節。IC結構300C類似於關於第1E圖之IC結構100E。IC結構300C包括第一層，此第一層包括後端金屬結構(backend metal structure)BM04，此後端金屬結構BM04耦接至具有與第一電壓位準不同的第二電壓位準(例如，VDD2)之第二供應器。IC結構300C包括第1E圖的第二至第九層。IC結構300C包括在第四層(VD層)之上的第十層。第十層包括金屬結構(metal structure)M0，此金屬結構M0對應於耦接至具有與第二電壓位準不同之第一電壓位準(例如，VDD1)的第一供應器。
第4圖為根據一些實施例之操作IC製造系統之方法400的流程圖。在一些實施例中，操作IC製造系統包括產生對應於IC結構之IC佈局圖，例如，以上關於第1A圖至第1B圖、第3A圖至第3B圖、第5A圖及第6A圖論述之IC佈局圖100A至100B、300A至300B、500A及600A，此IC結構是基於作為IC元件的一部分之已產生的IC佈局圖製造。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、信號處理電路，或其類似者。
在一些實施例中，藉由電腦之處理器執行方法400的部分或全部。在一些實施例中，藉由以下關於第9圖論述之IC佈局圖產生系統900之處理器902來執行方法400的部分或全部。
方法400之操作中的一些或全部能夠作為在設計室(例如，以下關於第10圖論述之設計室1020)中執行之設計程序的一部分來執行。
在一些實施例中，以第4圖中所描繪之次序來執行方法400的操作。在一些實施例中，同時地及/或以除了第4圖中所描繪之次序以外的次序來執行方法400的操作。在一些實施例中，在執行方法400的一或更多個操作之前、在其之間、在其期間及/或在其之後執行一或更多個操作，例如，方法200的操作。
在操作410處，將第一金屬圖案(諸如，BM0R4)放置在IC佈局圖中之第一層中。第一金屬圖案對應於具有第一電壓位準之第一電力導軌。
在操作420處，將奈米片材單元(諸如，C1或C3)放置在第一層之上的第二層中。奈米片材單元的第一部分(諸如，NSTR2)對應於第一奈米片材元件，且奈米片材單元的第二部分(諸如，NSTR1)對應於第二奈米片材元件。奈米片材單元之第一部分被放置在第一金屬圖案之上。奈米片材單元之第三部分包括介電區域。奈米片材單元的第三部分在奈米片材單元的第一部分與奈米片材單元的第二部分之間。
在操作430處，將第二金屬圖案(諸如，M0R)放置在第一層之上的第三層中。第二金屬圖案被放置在奈米片材單元的第二部分之上。第二金屬圖案對應於具有與第一電壓位準不同的第二電壓位準之第二電力導軌。在一些實施例中，奈米片材單元的第一部分與奈米片材單元的第二部分之間的距離(諸如，NSTS)小於最小的n井至n井間距。
在一些實施例中，第三金屬圖案(諸如，關於第5B圖之BM0R5)被放置在第一層中且與第一金屬圖案相鄰。第三金屬圖案對應於第二電力導軌。在一些實施例中，第二奈米片材單元(諸如，關於第5A圖至第5B圖之C5)被放置在第二層中。在一些實施例中，第二奈米片材單元被放置在第三金屬圖案與第二金屬圖案之間。第二奈米片材單元對應於虛設奈米片材元件。
在一些實施例中，第一導通孔區域(諸如，VBR)被放置在第一層與第二層之間的第四層中。第一導通孔區 域在第一金屬圖案與奈米片材單元的第一部分之間。在一些實施例中，第二導通孔區域(諸如，VDR)被放置在第二層與第三層之間的第五層中，此第二導通孔區域在第二金屬圖案與奈米片材單元的第二部分之間。
第5A圖根據一些實施例描繪兩個單元C3及C5之IC佈局圖500A。在一些實施例中，第5A圖為對IC佈局圖500A之非限制性實例的描繪，此IC佈局圖500A是藉由執行如下所論述之方法200或400的一或更多個操作產生的。
單元C3之IC佈局圖500A類似於單元C3之IC佈局圖300A。單元C3及C5藉由第一方向上之距離分離開。M0R的層在第一方向上延伸且與單元C3及C5重疊。單元C5之IC佈局圖500A類似於單元C3之IC佈局圖300A。M0R被放置在C5的VDR之上，VDR被放置在C5的AR之上，AR被放置在C5的VBR上方。因此，單元C5的至少一部分(例如，包括在VBR之上的VDR的部分)限定虛設奈米片材電晶體結構，此奈米片材電晶體結構用以將電源自後端金屬耦接至前端金屬及其他奈米片材電晶體單元。
第5B圖根據一些實施例描繪IC結構500B。根據一些實施例，IC結構500B為IC佈局圖500A所限定之IC結構的X-X'橫截面圖，帶有額外細節。IC結構500B類似於關於第3C圖之IC結構300C。IC結構500B之第一層包括後端金屬結構BM04及BM05。BM04耦接至 具有第一電壓之電源，且BM05耦接至具有與第一電壓不同的第二電壓之電源。在第一層之上的第二層包括結構S3及S5。S3由單元C3限定，且S5由單元C5限定。S3包括耦接至BM04之一或更多個NST。S5包括耦接至BM05之一或更多個虛設NST。在第二層之上的第十層包括耦接至S3的一或更多個NST及S5的一或更多個虛設NST之M0。因此，第一及第二供應器皆經由後端金屬耦接至S3的一或更多個NST。
第6A圖根據一些實施例描繪單元C6之IC佈局圖600A。在一些實施例中，第6A圖為對IC佈局圖600A之非限制性實例的描繪，此IC佈局圖600A是藉由執行如下所論述之方法200或400的一或更多個操作產生的。
單元C6之IC佈局圖600A類似於單元C5之IC佈局圖500A。單元C6包括在第一方向上延伸之第一AA部分AR(1)，及藉由第一方向上的距離與AR(1)分離開且在第一方向上延伸之第二AA部分AR(2)。VBR及VDR在第一方向上放置在AR(1)與AR(2)之間。M0被放置在VDR之上。
第6B圖根據一些實施例描繪IC結構600B。根據一些實施例，IC結構600B為IC佈局圖600A所限定之IC結構的X-X'橫截面圖，帶有額外細節。IC結構600B類似於關於第5B圖之IC結構S5(例如，一或更多個虛設NST)。IC結構600B包括通孔(vias)VT的層。AA不與VT相交。在一些實施例中，在第一方向上，AA在 VT的任一側上。VT層在IC結構600B的VB層之上且在IC結構600B的VD層下方。VT中之一或更多者將VB中之一或更多者耦接至VD中之一或更多者。因此，IC結構600B之後端金屬BM05耦接至VB，VB耦接至VT，VT耦接至VD，VD耦接至IC結構600B之M0。在IC佈局中，VT由VT區域(VTR)限定。
第7圖描繪表示IC模組之IC電路示意圖700。IC電路示意圖700包括第一晶片(晶片A)的表示，其包括第一奈米片材元件(元件A)的表示，此第一奈米片材元件(元件A)耦接至具有第一電壓位準(例如，VDDA)之第一電源。第一奈米片材元件產生互補信號(S及S_B)。在一些實施例中，第一奈米片材元件的表示包括反相器。在一些實施例中，第一奈米片材元件或作為位準偏移器電路(例如，反相器或級聯反相器)的第一部分。IC電路示意圖700包括第二晶片(晶片B)的表示，其包括第二奈米片材元件(元件B)的表示，此第二奈米片材元件(元件B)耦接至具有與第一電壓位準不同的第二電壓位準(例如，VDDB)之第二電源。第二奈米片材元件接收互補信號。在一些實施例中，第二奈米片材元件作為位準偏移器電路的第二部分。
第8圖為根據一些實施例之操作IC製造系統之方法800的流程圖。在一些實施例中，操作IC製造系統包括產生IC佈局圖(例如，以上關於第1A圖至第1B圖、第3A圖至第3B圖、第5A圖及第6A圖論述之IC佈局 圖100A至100B、300A至300B、500A及600A)，或基於IC電路示意圖(諸如，IC電路示意圖700)產生IC佈局圖，此IC電路示意圖對應於基於作為IC元件的一部分之已產生的IC佈局圖製造之IC結構。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、信號處理電路，或其類似者。
在一些實施例中，藉由電腦之處理器執行方法800的部分或全部。在一些實施例中，藉由以下關於第9圖論述之IC佈局圖產生系統900之處理器902來執行方法800的部分或全部。
方法800之操作中的一些或全部能夠作為在設計室(例如，以下關於第10圖論述之設計室1020)中執行之設計程序的一部分來執行。
在一些實施例中，以第8圖中所描繪之次序來執行方法800的操作。在一些實施例中，同時地及/或以除了第8圖中所描繪之次序以外的次序來執行方法800的操作。在一些實施例中，在執行方法800的一或更多個操作之前、在其之間、在其期間及/或在其之後執行一或更多個操作(例如，方法200或400的操作)。
在操作810處，形成第一晶片，此第一晶片包括耦接至具有第一電壓位準的第一電源之複數個第一奈米片材元件，此些第一奈米片材元件產生互補信號。在一些實施例中，第一奈米片材元件作為反相器的一部分。
在操作820處，形成第二晶片，此第二晶片包括 耦接至具有與第一電壓位準不同的第二電壓位準之第二電源的複數個第二奈米片材元件，此些第二奈米片材元件接收互補信號。在一些實施例中，第二奈米片材元件作為位準偏移器電路的一部分。在一些實施例中，第一及第二奈米片材元件中之至少一者經由後端金屬接收其第一及第二供電信號。在一些實施例中，第一及第二奈米片材元件中之至少一者經由前端金屬接收其第一及第二供電信號。
第9圖為根據一些實施例之IC佈局圖產生系統900的方塊圖。在一些實施例中，IC佈局圖產生系統900包括電子設計自動化(electric design automation,EDA)。在一些實施例中，IC佈局圖產生系統900包括APR系統或為APR系統的一部分。根據一些實施例，根據一或更多個實施例之設計表示鰭片佈置的IC佈局圖之本文所述方法是可實施的，例如，IC佈局圖產生系統900。
在一些實施例中，IC佈局圖產生系統900為通用計算裝置，此通用計算裝置包括處理器902，及非暫時性之電腦可讀儲存媒體904。電腦可讀儲存媒體904(除了其他以外)編碼有(亦即，儲存)電腦程式碼906，亦即，一組可執行指令。藉由處理器902來執行指令906(至少部分地)表示IC佈局圖產生工具，此IC佈局圖產生工具實施，舉例來說，以上關於第2圖論述之方法200、以上關於第4圖論述之方法400及/或以上關於第8圖論述之方法800(後文中稱為所述製程及/或方法)的一部分或全 部。
處理器902經由匯流排908電耦接至電腦可讀儲存媒體904。處理器902亦經由匯流排908電耦接至I/O介面910。網路介面912亦經由匯流排908電連接至處理器902。網路介面912連接至網路914，使得處理器902及電腦可讀儲存媒體904能夠經由網路914連接至外部元件。處理器902用以執行編碼於電腦可讀儲存媒體906中之電腦程式碼906，以便使IC佈局圖產生系統900可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，處理器902為中央處理單元(central processing unit,CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit,ASIC)及/或適當的處理單元。
在一或更多個實施例中，電腦可讀儲存媒體904為電子的、磁性的、光學的、電磁的、紅外的及/或半導體的系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體904包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一或更多個實施例中，電腦可讀儲存媒體904包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。
在一或更多個實施例中，電腦可讀儲存媒體904儲存電腦程式碼906，此電腦程式碼906用以使IC佈局 圖產生系統900(其中此執行(至少部分地)表示IC佈局圖產生工具)可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，電腦可讀儲存媒體904亦儲存資訊，此資訊促進執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，電腦可讀儲存媒體904儲存標準單元之庫920，此些標準單元包括如本文所揭示之IC佈局圖，例如，以上關於第1A圖至第1B圖、第3A圖至第3B圖、第5A圖及第6A圖論述之IC佈局圖100A至100B、300A至300B、500A及600A中之一或更多者。
IC佈局圖產生系統900包括I/O介面910。I/O介面910耦接至外部電路系統。在一或更多個實施例中，I/O介面910包括鍵盤、小鍵盤、滑鼠、軌跡球(trackball)、觸控板、觸控式螢幕及/或游標方向鍵，以用於將資訊及命令傳達至處理器902。
IC佈局圖產生系統900亦包括耦接至處理器902之網路介面912。網路介面912允許IC佈局圖產生系統900與連接了一或更多個其他電腦系統之網路914通訊。網路介面912包括無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，以太網路、USB或IEEE-1364。在一或更多個實施例中，在兩個或更多個IC佈局圖產生系統900中實施所述製程及/或方法的一部分或全部。
IC佈局圖產生系統900用以經由I/O介面910 接收資訊。經由I/O介面910接收之資訊包括指令、資料、設計規則、標準單元之庫及/或用於由處理器902處理之其他參數中的一或更多者。經由匯流排908將資訊傳送至處理器902。IC佈局圖產生系統900用以經由I/O介面910接收與使用者介面(user interface,UI)有關之資訊。
在一些實施例中，系統900亦可與各種製造工具922相關聯。除了其他以外，製造工具922可用以基於由標準單元佈局應用程式創建之標準單元佈局來準備及製造一組遮罩。此組遮罩可限定在電路的半導體製造期間所使用之光微影步驟的幾何形狀。
為了準備此組遮罩，製造工具922可用以將電路的標準單元佈局轉譯成代表性資料檔案(representative data file,RDF)。RDF可接著用以製造一組實體遮罩，以便製造電路。
在一些實施例中，準備此組遮罩可包括在標準單元佈局中執行光學鄰近校正(optical proximity correction,OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由衍射、干涉、其他製程效應及其類似者所引起的彼些影像誤差。在一些實施例中，製造工具922之遮罩規則檢查器(mask rule checker,MRC)可檢查標準單元佈局，此標準單元佈局已在OPC中藉由一組遮罩創建規則進行了處理。遮罩創建規則可含有某些幾何形狀及/或連接性限制，以確保足夠的容限(margins)，以便解決半導體製造製程中的易變性，及其類似者。在一些實施 例中，MRC可修改標準單元佈局，以補償此組遮罩之製造期間的限制。在一些實施例中，準備此組遮罩可包括解析度增強技術(resolution enhancement technique,RET)，諸如，軸外照射(off-axis illumination)、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。
在一些實施例中，此組遮罩之準備可進一步包括微影製程檢查(lithography process checking,LPC)，其可模擬實施用以製造電路之製程。LPC可基於標準單元佈局模擬此些製程，以創建電路之模擬製造的元件。LPC可考慮到各種因素，諸如，空間影像對比度、焦深(depth of focus,DOF)、遮罩誤差增強因素(mask error enhancement factor,MEEF)、其他適當因素，及其類似者或其組合，以便模擬電路的製造。在一些實施例中，在LPC已創建了模擬製造的元件之後，若已模擬元件的形狀不滿足某些設計規則，則可重複OPC及/或MRC以進一步改進標準單元佈局。
為了製造此組遮罩，遮罩直寫機(mask writer)可將RDF轉換成基板(諸如，遮罩(主光罩)或半導體晶圓)上之影像。在一些實施例中，可使用電子束(electron-beam,e-beam)或多電子束機制以在半導體晶圓上形成遮罩圖案，從而形成遮罩。在一些實施例中，遮罩圖案可包括一或更多個不透明區域及一或更多個透明區域。用以曝光已塗佈在半導體晶圓上之影像敏感材料層 (例如，光阻劑)的輻射束(諸如，紫外線(UV)光束)可被不透明區域阻擋並透射經過透明區域。在一個實例中，遮罩圖案可包括透明基板(例如，熔融石英)及塗佈在不透明區域中之不透明材料(例如，鉻)，以形成遮罩。在其他實施例中，可使用其他或額外技術來製造遮罩。
在製造了遮罩之後，製造實體(例如，製造設施或半導體代工廠)可使用已製造的遮罩來製造電路。在一些實施例中，製造電路可涉及使用(若干)遮罩將一或更多種材料沉積在半導體晶圓中/在半導體晶圓上。半導體晶圓可包括矽基板或其上形成有材料層之其他基板。半導體晶圓可進一步包括使用遮罩中之一或更多者形成之各種摻雜區域、介電特徵、多層級互連及其類似者中的一或更多者。
在一些實施例中，將所述製程及/或方法的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為EDA工具的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為由IC佈局圖產生系統900使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO®或另一適當佈局產生工具來產生包括標準單元之佈局圖。
在一些實施例中，將製程實現為儲存在非暫時性之電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM、記憶卡)及其類似者中的一或更多者。
第10圖為根據一些實施例之IC製造系統1000之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用製造系統1000製造以下至少一者(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件。
在第10圖中，IC製造系統1000包括在與製造IC元件1060有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1020、遮罩室1030及IC製造商/製造者(「晶圓廠」)1050。藉由通訊網路連接系統1000中之實體。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊頻道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1020、遮罩室1030及IC晶圓廠1050中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1020、遮罩室1030及IC晶圓廠1050中之兩者或更多者在共用設施中 共存且使用共用資源。
設計室(或設計團隊)1020產生IC設計佈局圖1022。IC設計佈局圖1022包括為IC元件1060(例如，包括以上關於第1C圖至第1E圖、第3C圖及第5B圖論述之IC結構100C至100E、300C及500B的IC元件)設計的各種幾何圖案(例如，以上關於第1A圖至第1B圖、第3A圖至第3B圖、第5A圖及第6A圖論述之IC佈局圖100A至100B、300A至300B、500A及600A中的一或更多者)。幾何圖案對應於構成待製造之IC元件1060之各種部件的金屬、氧化物或半導體層之圖案。各種層相組合以形成各種IC特徵。舉例而言，IC設計佈局圖1022的一部分包括待形成在半導體基板(諸如，矽晶圓)中之各種IC特徵，諸如，主動區、閘電極、源極與汲極、層間互連之金屬接線或導通孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1020實施合適的設計程序以形成IC設計佈局圖1022。設計程序包括邏輯設計、實體設計或放置與佈線中之一或更多者。IC設計佈局圖1022呈現在具有幾何圖案之資訊的一或更多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表達IC設計佈局圖1022。
遮罩室1030包括資料準備1032及遮罩製造1044。遮罩室1030使用IC設計佈局圖1022來製造一或更多個遮罩1045，以用於根據IC設計佈局圖1022來製造IC元件1060之各種層。遮罩室1030執行遮罩資料 準備1032，其中IC設計佈局圖1022被轉譯為代表性資料檔案(「RDF」)。遮罩資料準備1032將RDF提供給遮罩製造1044。遮罩製造1044包括遮罩直寫機。遮罩直寫機將RDF轉換為基板(諸如，遮罩(主光罩)1045或半導體晶圓1053)上的影像。遮罩资料準備1032操縱設計佈局圖1022以符合遮罩直寫機之特定特性及/或IC晶圓廠1050之要求。在第10圖中，將遮罩資料準備1032及遮罩製造1044繪示為單獨元件。在一些實施例中，可將遮罩資料準備1032及遮罩製造1044統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1032包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由衍射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1022。在一些實施例中，遮罩資料準備1032包括另外的解析度增強技術(RET)，諸如，軸外照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology,ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1032包括遮罩規則檢查器(MRC)，其藉由一組遮罩創建規則來檢查已經歷OPC中之處理的IC設計佈局圖1022，此些遮罩創建規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，以解決半導體製造製程中的易變性，及其類似者。在一些 實施例中，MRC修改IC設計佈局圖1022，以補償遮罩製造1044期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩創建規則。
在一些實施例中，遮罩資料準備1032包括微影製程檢查(LPC)，其模擬將由IC晶圓廠1050實施以製造IC元件1060的處理。LPC基於IC設計佈局圖1022來模擬此處理，以創建模擬製造的元件，諸如，IC元件1060。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的元件之後，若模擬元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1022。
應理解，出於清楚之目的，已簡化了遮罩資料準備1032之以上描述。在一些實施例中，資料準備1032包括諸如邏輯運算(logic operation,LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1022。另外，可以多種不同次序來執行在資料準備1032期間應用於IC設計佈局圖1022之處理。
在遮罩資料準備1032之后且在遮罩製造1044期間，基於經修改的IC設計佈局圖1022來製造遮罩1045或一組遮罩1045。在一些實施例中，遮罩製造1044包括 基於IC設計佈局圖1022來執行一或更多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機制基於經修改的IC設計佈局圖1022在遮罩(光罩或主光罩(reticle))1045上形成圖案。可以各種技術形成遮罩1045。在一些實施例中，使用二元技術形成遮罩1045。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層(例如，光阻劑)的輻射束(諸如，紫外線(UV)光束)被不透明區域阻擋且透射經過透明區域。在一個實例中，遮罩1045之二元遮罩版本包括透明基板(例如，熔融石英)及塗佈在二元遮罩的不透明區域中之不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成遮罩1045。在遮罩1045之相轉移遮罩(phase shift mask,PSM)版本中，形成於相轉移遮罩上之圖案中的各種特徵用以具有合適的相位差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1044產生之(若干)遮罩用於多種製程中。舉例而言，此(此些)遮罩用於離子佈植製程中以在半導體晶圓1053中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓1053中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠1050包括晶圓製造1052。IC晶圓廠1050為IC製造公司，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1050為半導體代工廠。舉例而言，可能存在用於複數個IC產品 之前端製造(前段製程(front-end-of-line,FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造(後段製程(back-end-of-line,BEOL)製造)，且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠1050使用由遮罩室1030製造之(若干)遮罩1045來製造IC元件1060。因此，IC晶圓廠1050至少間接地使用IC設計佈局圖1022來製造IC元件1060。在一些實施例中，由IC晶圓廠1050使用(若干)遮罩1045來製造半導體晶圓1053以形成IC元件1060。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1022來執行一或更多次微影曝光。半導體晶圓1053包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1053進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者(在後續製造步驟中形成)中之一或更多者。
關於積體電路(IC)製造系統(例如，第10圖之系統1000)以及與其相關聯之IC製造流程的細節能在，例如，2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公佈之美國待授權公開案第20150278429號、2014年2月6日公佈之美國待授權公開案第20140040838號以及2007年8月21日授權之美國專利第7,260,442號中找到，此些案中之每一者的全部內容據此以引用方式併入本文中。
本描述之一個態樣關於一種積體電路(IC)結構，其包括第一層及第二層。第一層包括耦接至具有第一電壓位準之第一電源的第一金屬結構、耦接至具有與第一電壓位準不同的第二電壓位準之第二電源的第二金屬結構、以及在該第一金屬結構與該第二金屬結構之間的介電結構。第二層形成在第一層之上。第二層包括耦接至第一金屬結構之第一奈米片材元件，及與第一奈米片材元件相鄰之第二奈米片材元件。第二奈米片材元件耦接至第二金屬結構。第一奈米片材元件與第二奈米片材元件之間的距離小於最小的n井至n井間距。在一些實施例中，第一層包括耦接至地面之第三金屬結構。在一些實施例中，第二層包括耦接至第三金屬結構之第三奈米片材元件。在一些實施例中，第二層包括耦接至第二金屬結構之虛設奈米片材元件。在一些實施例中，IC結構包括在第二層之上的第四層。在一些實施例中，第四層包括第四金屬結構，此第四金屬結構在第二奈米片材元件及虛設奈米片材元件中之一者之上延伸。在一些實施例中，第二奈米片材元件經由虛設奈米片材元件及第四金屬結構耦接至第二金屬結構。在一些實施例中，虛設奈米片材元件包括將第二金屬結構耦接至第四金屬結構之有效區。在一些實施例中，虛設奈米片材元件包括將第四金屬結構耦接至第三金屬結構之通孔。在一些實施例中，IC結構包括在第一層與第二層之間的第五層。在一些實施例中，第五層包括將第一金屬結構耦接至第一奈米片材元件之第一導通孔，及將第二金屬結構耦接至第 二奈米片材元件之第二導通孔。在一些實施例中，IC結構包括在第一層與第二層之間的第六層。在一些實施例中，第六層包括氧化物。在一些實施例中，第六層由介電材料組成。在一些實施例中，第一及第二奈米片材元件作為位準偏移器電路的一部分。在一些實施例中，距離小於5倍的多晶間距。
在一些實施例中，奈米片材單元的第一部分與奈米片材單元的第二部分之間的距離小於最小的n井至n井間距。
本描述之另一態樣關於一種用於操作積體電路(IC)製造系統之方法。此方法包括將第一金屬圖案放置在第一層中。第一金屬圖案對應於具有第一電壓位準之第一電力導軌。此方法包括將奈米片材單元放置在第一層之上的第二層中。奈米片材單元的第一部分對應於第一奈米片材元件，且奈米片材單元的第二部分對應於第二奈米片材元件。奈米片材單元的第一部分被放置在第一金屬圖案之上。在一些實施例中，奈米片材單元之第三部分包括介電區域，奈米片材單元之第三部分在第一部分與第二部分之間，奈米片材單元之第一部分被放置在第一金屬圖案之上。此方法包括將第二金屬圖案放置在第一層之上的第三層中。第二金屬圖案被放置在奈米片材單元的第二部分之上。第二金屬圖案對應於具有與第一電壓位準不同的第二電壓位準之第二電力導軌。
在一些實施例中，奈米片材單元的第一部分與奈米 片材單元的第二部分之間的距離小於最小的n井至n井間距。
在一些實施例中，此方法包括將第三金屬圖案放置在第一層中並與第一金屬圖案相鄰。在一些實施例中，第三金屬圖案對應於地面導軌。在一些實施例中，第三金屬圖案被放置在對應於第三奈米片材元件之奈米片材單元的第三部分下方。
在一些實施例中，此方法包括將第四金屬圖案放置在第一層中並與第一金屬圖案相鄰。在一些實施例中，第四金屬圖案對應於第二電力導軌。在一些實施例中，此方法包括將第二奈米片材單元放置在第二層中。在一些實施例中，第二奈米片材單元被放置在第四金屬圖案與第二金屬圖案之間。在一些實施例中，第二奈米片材單元對應與虛設奈米片材元件。
在一些實施例中，第二奈米片材單元包括在第四金屬圖案與第二金屬圖案之間的主動區。
在一些實施例中，虛設奈米片材元件包括在第四金屬圖案與第二金屬圖案之間的通孔區域。
在一些實施例中，此方法包括將第一導通孔區域放置在第一層與第二層之間的第四層中。在一些實施例中，第一導通孔區域在第一金屬圖案與奈米片材單元的第一部分之間。在一些實施例中，此方法包括將第二導通孔區域放置在第二層與第三層之間的第五層中。第二導通孔區域在第二金屬圖案與奈米片材單元的第二部分之間。
本描述之另一態樣關於一種積體電路(IC)模組，其包括第一晶片，此第一晶片包括耦接至具有第一電壓位準的第一電源之複數個第一奈米片材元件。第一奈米片材元件產生互補信號。此IC模組包括第二晶片，此第二晶片包括耦接至具有與第一電壓位準不同的第二電壓位準之第二電源的複數個第二奈米片材元件。第二奈米片材元件接收互補信號。
在一些實施例中，第二奈米片材元件作為位準偏移器電路的一部分。
在一些實施例中，第一奈米片材元件作為反相器的一部分。
在一些實施例中，第一及第二奈米片材元件經由後端金屬接收其第一及第二供電信號。
在一些實施例中，第一及第二奈米片材元件經由前端金屬接收其第一及第二供電信號。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100E:IC結構
AA:有效區
BM01,BM02:後端金屬
BM1:後端金屬
BM0S:距離
BV0:後端導通孔
CH:通道結構
D:汲極結構
DI:介電結構
G:閘極結構
L1:第一層
L2:第二層
L3:第三層
L4:第四層
L5:第五層
L6:第六層
L7:第七層
L8:第八層
L9:第九層
NSG:奈米片材閘極
NST1,NST2:奈米片材電晶體
NSTS:距離
RDL:再分配層金屬
S:源極結構
VB:背側導通孔
VD:前側導通孔
X,Y:方向

Claims (10)

  1. 一種積體電路(IC)結構，包括：一第一層，包括：一第一金屬結構，耦接至具有一第一電壓位準之一第一電源；一第二金屬結構，耦接至一第二電源，其中該第二電源具有與該第一電壓位準不同的一第二電壓位準；以及一介電結構，在該第一金屬結構與該第二金屬結構之間；一第二層，形成在該第一層之上，其中該第二層包括：一第一奈米片材電晶體，耦接至該第一金屬結構；以及一第二奈米片材電晶體，與該第一奈米片材電晶體相鄰，其中該第二奈米片材電晶體耦接至該第二金屬結構；以及一第三層，在該第一層與該第二層之間，其中該第三層包括：一第一導通孔，其中該第一導通孔將該第一金屬結構耦接至該第一奈米片材電晶體；以及一第二導通孔，其中該第二導通孔將該第二金屬結構耦接至該第二奈米片材電晶體。
  2. 如請求項1所述之積體電路結構，其中該第 一層更包括耦接至一地面之一第三金屬結構，該第二層更包括耦接至該第三金屬結構之一第三奈米片材電晶體。
  3. 如請求項1所述之積體電路結構，其中該第二層更包括耦接至該第二金屬結構之一虛設奈米片材電晶體，該電路結構更包含設置於該第二層之上的一第四層，該第四層包括一第三金屬結構，該第三金屬結構在該第二奈米片材電晶體及該虛設奈米片材電晶體中之一者之上延伸。
  4. 如請求項1所述之積體電路結構，其中該第一層形成於一基板的一後側，而該第二層形成於該基板的一前側。
  5. 一種積體電路(IC)結構，包括：一第一層，包括：一第一金屬結構，配置以提供在一第一電壓域中的一第一供電；以及一第二金屬結構，配置以提供在一第二電壓域中的一第二供電，其中該第二電壓域不同於該第一電壓域，該第二金屬結構沿著一第一橫向方向與該第一金屬結構分離開；一第二層，形成於該第一層上方，其中該第二層包括：一第一奈米片材電晶體，電性耦接至該第一金屬結 構；以及一第二奈米片材電晶體，電性耦接至該第二金屬結構，其中該第二奈米片材電晶體沿著該第一橫向方向與該第一奈米片材電晶體分離開；以及一第三層，於該第一層與該第二層之間，其中該第三層包括：一第一導通孔，其中該第一導通孔將該第一金屬結構耦接至該第一奈米片材電晶體；以及一第二導通孔，其中該第二導通孔將第二金屬結構耦接至該第二奈米片材電晶體。
  6. 如請求項5所述之積體電路結構，其中該第一層更包括耦接至一地面之一第三金屬結構，該第二層更包括耦接至該第三金屬結構之一第三奈米片材電晶體。
  7. 如請求項6所述之積體電路結構，其中該第三金屬結構沿著橫跨該第一金屬結構以及該第二金屬結構的該第一橫向方向而延伸，且該第三金屬結構沿著垂直於該第一橫向方向的一第二橫向方向與該第一金屬結構以及該第二金屬結構分離開。
  8. 一種積體電路(IC)結構，包括：一第一層，包括：一第一奈米片材電晶體；以及 一第二奈米片材電晶體，沿著一第一橫向方向設置於該第一奈米片材電晶體旁邊；一第二層，設置於該第一層的一第一側，其中該第二層包括：一第一金屬結構，耦接至具有一第一電壓位準之一第一電源；以及一第二金屬結構，耦接至一第二電源，其中該第二電源具有與該第一電壓位準不同的一第二電壓位準，該第二金屬結構沿著該第一橫向方向與該第一金屬結構分離開；以及一第三層，設置於相對於該第一層的該第一側的一第二側上，其中該第三層包括：一第一導通孔，耦接至該第一奈米片材電晶體；以及一第二導通孔，耦接至該第二奈米片材電晶體。
  9. 如請求項8所述之積體電路結構，更包括：一第四層，設置於該第一層與該第二層之間的該第一側上，其中該第四層包括：一第三導通孔，其中該第三導通孔將該第一金屬結構耦接至該第一奈米片材電晶體；以及一第四導通孔，其中該第四導通孔將該第二金屬結構耦接至該第二奈米片材電晶體。
  10. 如請求項8所述之積體電路結構，其中該第一奈米片材電晶體與該第二奈米片材電晶體配置以作為一位準偏移器電路的一部分而操作。
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