TW202009599A - 製造半導體元件的方法 - Google Patents

Abstract

一種製造半導體元件的方法包括：產生一或多個第一導電圖案，表示在第一敷金屬層中的對應導電材料，第一導電圖案的長軸大致上在第一方向上延伸；產生第一深介層圖案，表示在第二介層、第一敷金屬層及第一介層中的每一者對應的導電材料；相對於第一方向及大致上垂直於第一方向的第二方向，對準第一深介層圖案以重疊對應部件圖案，表示在電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料；以及構造第一深介層圖案在第一方向上的大小大致上小於導電圖案在第一敷金屬層中的導電圖案的容許最小長度。

Description

製造半導體元件的方法

本揭示是關於一種製造方法，特別是關於製造半導體元件的方法。

積體電路(「IC」)包括一或多個半導體元件。一種表示半導體元件的方式係用被稱為佈局圖的平面視圖。佈局圖在設計規則的上下文中產生。設計規則集合限制在佈局圖中對應圖案的安置，例如，地理/空間限制、連接性限制或類似者。經常，設計規則集合包括關於在相鄰或抵靠單元中的圖案之間的間隔或其他相互作用的設計規則子集，其中圖案表示敷金屬層中的導體。

通常，設計規則集合特定於處理技術節點，藉由此技術節點將基於佈局圖製造半導體元件。設計規則集合補償對應製程技術節點的變化性。此種補償增加以下可能性：獲自佈局圖的實際半導體元件將係基於佈局圖的虛擬裝置的可接受副本。

本揭示案之實施例是關於一種製造半導體元件 的方法，一半導體元件包括一電晶體層、在該電晶體層上方的一第一介層、在該第一介層上方的一第一敷金屬層以及在該第一敷金屬層上方的一第二介層，該方法包含：針對儲存在一非暫時性電腦可讀取媒體上的一佈局圖，產生一佈局圖，產生該佈局圖之步驟包括：產生一或多個第一導電圖案，該一或多個第一導電圖案表示該第一敷金屬層中對應的導電材料，該一或多個第一導電圖案的長軸大致上在一第一方向上延伸；產生一第一深介層圖案，該第一深介層圖案表示在該第二介層、該第一敷金屬層及該第一介層中的每一者對應的導電材料；相對於該第一方向及大致上垂直於該第一方向的一第二方向，對準該第一深介層圖案以重疊一對應部件圖案，其中該對應部件圖案表示在該電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料；以及構造該第一深介層圖案在該第一方向上的大小為大致上小於一導電圖案在該第一敷金屬層中的容許最小長度。

100‧‧‧半導體元件

102‧‧‧巨集

104A‧‧‧單元區域

104B‧‧‧單元區域

200A‧‧‧部分

200B‧‧‧部分

202‧‧‧電晶體層

204‧‧‧V_1st層

206‧‧‧M0層

208‧‧‧V1層

210‧‧‧M1層

212‧‧‧V2層

214‧‧‧M2層

216‧‧‧V3層

218‧‧‧M3層

220(1)‧‧‧主動區域

220(2)‧‧‧主動區域

222(1)‧‧‧觸點

222(2)‧‧‧觸點

224‧‧‧閘極結構

224(1)‧‧‧閘極結構

224(2)‧‧‧閘極結構

226‧‧‧層間介電質(ILD)

228(1)‧‧‧介層結構

228(2)‧‧‧淺介層結構

228(3)‧‧‧淺介層結構

232(1)‧‧‧導體

232(2)‧‧‧導體

232(3)‧‧‧導體

232(4)‧‧‧導體

234‧‧‧導體

238‧‧‧導體

240(1)‧‧‧深介層結構

240(2)‧‧‧深介層結構

241(1)‧‧‧部分

241(2)‧‧‧部分

241(3)‧‧‧部分

241(4)‧‧‧部分

241(5)‧‧‧部分

241(6)‧‧‧部分

242(1)‧‧‧導體

242(2)‧‧‧導體

249(1)‧‧‧部分

249(2)‧‧‧部分

249(3)‧‧‧部分

250(1)‧‧‧導體

250(2)‧‧‧導體

258(1)‧‧‧深介層結構

260(1)‧‧‧導體

300A‧‧‧佈局圖

300B‧‧‧佈局圖

300C‧‧‧佈局圖

300D‧‧‧佈局圖

300E‧‧‧佈局圖

300F‧‧‧佈局圖

301A‧‧‧標準單元

301(C)‧‧‧標準單元

301(D)‧‧‧標準單元

301E‧‧‧標準單元

320(3)‧‧‧主動區域圖案

320(4)‧‧‧主動區域圖案

322(3)‧‧‧MD圖案

322(4)‧‧‧MD圖案

322(5)‧‧‧MD圖案

322(6)‧‧‧MD圖案

322(7)‧‧‧MD圖案

322(8)‧‧‧MD圖案

322(9)‧‧‧MD圖案

322(10)‧‧‧MD圖案

322(11)‧‧‧MD圖案

322(12)‧‧‧MD圖案

322(13)‧‧‧MD圖案

322(14)‧‧‧MD圖案

324(3)‧‧‧閘極圖案

324(4)‧‧‧閘極圖案

324(5)‧‧‧閘極圖案

324(6)‧‧‧閘極圖案

324(7)‧‧‧閘極圖案

324(8)‧‧‧閘極圖案

324(9)‧‧‧閘極圖案

328(4)‧‧‧淺介層圖案

328(5)‧‧‧淺介層圖案

328(6)‧‧‧淺介層圖案

328(7)‧‧‧淺介層圖案

328(8)‧‧‧淺介層圖案

328(9)‧‧‧淺介層圖案

328(10)‧‧‧淺介層圖案

328(11)‧‧‧淺介層圖案

328(12)‧‧‧淺介層圖案

328(13)‧‧‧淺介層圖案

328(14)‧‧‧淺介層圖案

328(15)‧‧‧淺介層圖案

332(5)‧‧‧導電圖案

332(6)‧‧‧導電圖案

332(7)‧‧‧導電圖案

332(7)'‧‧‧導電圖案

332(8)‧‧‧導電圖案

332(9)‧‧‧導電圖案

332(10)‧‧‧導電圖案

332(11)‧‧‧導電圖案

340(3)‧‧‧深介層圖案

340(4)‧‧‧深介層圖案

340(5)‧‧‧深介層圖案

340(6)‧‧‧深介層圖案

342(3)‧‧‧導電圖案

342(4)‧‧‧導電圖案

342(5)‧‧‧導電圖案

342(6)‧‧‧導電圖案

358(2)‧‧‧深介層圖案

358(3)‧‧‧深介層圖案

358(4)‧‧‧深介層圖案

358(5)‧‧‧深介層圖案

360(2)‧‧‧導電圖案

360(3)‧‧‧導電圖案

360(4)‧‧‧導電圖案

360(5)‧‧‧導電圖案

370‧‧‧參考數字

400A‧‧‧部分

400B‧‧‧部分

420(3)‧‧‧主動區域

420(4)‧‧‧主動區域

424(3)‧‧‧深介層結構

428(4)‧‧‧淺介層結構

432(6)‧‧‧導體

440(3)‧‧‧深介層結構

441(7)‧‧‧部分

441(8)‧‧‧部分

441(9)‧‧‧部分

442(3)‧‧‧導體

449(4)‧‧‧部分

449(5)‧‧‧部分

449(6)‧‧‧部分

458(2)‧‧‧深介層結構

460(2)‧‧‧導體

500‧‧‧方法

502‧‧‧方塊

504‧‧‧方塊

610‧‧‧方塊

612‧‧‧方塊

614‧‧‧方塊

616‧‧‧方塊

618‧‧‧方塊

620‧‧‧方塊

622‧‧‧方塊

624‧‧‧方塊

626‧‧‧方塊

628‧‧‧方塊

630‧‧‧方塊

650‧‧‧方塊

652‧‧‧方塊

654‧‧‧方塊

656‧‧‧方塊

700‧‧‧電子設計自動化(EDA)系統

702‧‧‧硬體處理器

704‧‧‧非暫時性電腦可讀取儲存媒體

706‧‧‧電腦程式碼

707‧‧‧程式庫

708‧‧‧匯流排

710‧‧‧I/O界面

712‧‧‧網路界面

714‧‧‧網路

742‧‧‧使用者界面(UI)

800‧‧‧積體電路(IC)製造系統

820‧‧‧設計室

822‧‧‧IC設計佈局圖

830‧‧‧遮罩室

832‧‧‧資料準備

844‧‧‧遮罩製造

845‧‧‧遮罩

850‧‧‧IC製造商/生產商

852‧‧‧晶圓製造

853‧‧‧半導體晶圓

860‧‧‧IC元件

當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示之實施例的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。

第1圖係根據一些實施例的方塊圖。

第2A圖至第2B圖係根據一些實施例的對應橫截面圖。

第3A圖至第3F圖係根據一些實施例的對應佈局圖。

第4A圖至第4B圖係根據一些實施例的對應橫截面圖。

第5圖係根據一些實施例的流程圖。

第6A圖至第6B圖係根據一些實施例的對應方法的對應流程圖。

第7圖係根據一些實施例的電子設計自動化(EDA)系統的方塊圖。

第8圖係根據一些實施例的積體電路(IC)製造系統以及與其相關聯的IC製造流程的方塊圖。

以下揭示之實施例內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件、值、操作、材料、佈置或類似者的具體實例以簡化本揭示之實施例。當然，此等僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示之實施例可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或配置之間的關係。

另外，為了便於描述，本文可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「之上」、「上 部」及類似者)來描述諸圖中所示出之一個元素或特徵與另一元素(或多個元素)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。

本揭示之實施例描述了至少一種用於解決接線/敷金屬(metallization)阻塞的技術，其中阻塞與用於路由輸入訊號的針腳之增加數量相關聯。本揭示之實施例描述了使用敷金屬連接來緩解由輸入針腳及用於實施輸入針腳的局部路由所產生的阻塞的一或多個實施例。此外，本文之實施例描述的至少一種技術藉由使用深介層(deep via)結構連接敷金屬層來緩解了違反敷金屬最小面積規則。

第1圖係根據一些實施例的半導體元件100的方塊圖。在第1圖中，半導體元件100尤其包括電路巨集(後文稱為巨集)102。在一些實施例中，巨集102係SRAM巨集。在一些實施例中，巨集102係不同於SRAM巨集的巨集。巨集102尤其包括一或多個單元區域104A及一或多個單元區域104B，其中單元區域104A具有呈單堆疊佈置的深介層結構(參見第2A圖的橫截面)，單元區域104B具有呈雙堆疊佈置的兩個深介層結構(參見第2B圖的橫截面)。用於製造單元區域104A及/或104B的佈局圖的實例包括本文揭示之實施例的佈局圖。

第2A圖係根據一些實施例的半導體元件的部 分200A的橫截面圖。

更特定而言，在第2A圖中，部分200A的橫截面表示包括深介層結構240(1)的互連架構。部分200A及包括部份200A的半導體元件係第1圖的半導體元件100及單元區域104A的對應實例。

部分200A包括電晶體層202、在電晶體層202上的介層結構的第一(V_1st)層204以及在第一(V_1st)層204上方的敷金屬的第一(M_1st)層。在本文之實施例中，假設對應半導體製程技術節點的對應設計規則的編號規定開始於V_1st層及M_1st層，對應地稱為V0及M0。在一些實施例中，編號規定開始於V_1st層及M_1st層，對應地稱為V1及M1。部分200A進一步包括：在M0層206上方的V1層208；以及在V1層208上方的M1層210。

電晶體層202包括：主動區域220(1)；閘極結構224(1)及層間介電質(ILD)226。相對於第一方向，在第2A圖中為Z軸，閘極結構224(1)及ILD 226的一些部分位於主動區域220(1)上方。在一些實施例中，第一方向係與Z軸不同的方向。在一些實施例中，主動區域220(1)根據finFET技術經構造為一或多個鰭(fin)。在一些實施例中，主動區域220(1)經構造為用於平面電晶體技術。在一些實施例中，主動區域220(1)經構造為用於與finFET及平面電晶體技術不同的技術。在一些實施例中，主動區域220(2)、閘極結構224(2)及(再次)主動區域220(2)的部分對應於對應NMOS/PMOS電晶體的汲極/源極、閘極及源極/汲極 結構。主動區域220(1)的長軸沿著實質上垂直於第一方向的第一方向延伸。在第2A圖中，第二方向係X軸。在第一方向與Z軸不同的一些實施例中，第二方向係與X軸不同的方向。在第2A圖中，閘極結構224(1)的長軸沿著未圖示的第三方向延伸，此第三方向大致上垂直於第一方向及第二方向。在第一方向及第二方向係與對應地Z軸及X軸不同的對應方向的一些實施例中，第三方向係與Y軸不同的方向。在一些實施例中，閘極結構224係多晶矽。在一些實施例中，閘極結構224(1)係與多晶矽不同的材料。

出於包括建立用於論述互連架構的上下文的論述目的，此互連架構包括深介層結構240(1)，V0層204包括介層結構228(1)，並且M0層206包括導體232(1)、232(2)。相對於X軸，導體232(2)大致上重疊介層結構228(1)。相對於X軸，介層228(1)、導體232(2)及導體232(1)均不重疊閘極結構224(1)。儘管包括在部分200A中，但介層228(1)、導體232(2)及導體232(1)均不表示包括深介層結構240(1)的互連架構的部分。

深介層結構240(1)位於閘極結構224(1)上方。相對於Z軸，深介層結構240(1)跨越V0層204、M0層206及V1層208。在一些實施例中，深介層結構240(1)係被稱為DV1結構的深介層結構的實例。深介層240(1)包括對應地位於V0層204、M0層206及V1層208中的部分241(1)、241(2)及241(3)。在一些實施例中，深介層結構240(1)係一體結構。在一些實施例中，部分241(1)、241(2) 及241(3)表示對應的離散結構，使得深介層結構240(1)係複合結構。部分241(1)、241(2)及241(3)表示在對應的V0層204、M0層206及V1層208中的導電材料。

相對於與X軸及Y軸對應的平面(後者未在第2A圖中圖示)，深介層結構240(1)及介層結構228(1)的每一者具有大致上方形形狀。深介層結構240(1)沿著X軸的寬度(W0)(沿著X軸)大致上小於M0層206中的大部分導體的最小長度(Lmin0)。在一些實施例中，寬度(W0)大致上小於M0層206中的大部分導體的最小長度(Lmin0)。在一些實施例中，寬度(W0)大致上小於M0層206中的約80%導體的最小長度(Lmin0)。在一些實施例中，寬度(W0)大致上小於M0層206中的約85%導體的最小長度(Lmin0)。在一些實施例中，寬度(W0)

(

最小長度(Lmin0)*X/2)(即，W0

(

Lmin0*X/2))，其中X係距離(長度)量度單位。在一些實施例中，X係針對對應的半導體製程技術節點的接觸多節距(contacted poly pitch；CPP)(參見第3A圖)。在一些實施例中，CPP

(

66nm)。在一些實施例中，CPP

(

55nm)。在一些實施例中，CPP

(

44nm)。在一些實施例中，(

最小長度(Lmin0)*X/6)

寬度(W0)

(

最小長度(Lmin0)*X/5)(即，(

Lmin0*X/6)

W0

(

Lmin0*X/5))。在一些實施例中，最小長度(Lmin0)

1.5*CPP。在一些實施例中，寬度(W0)

(1/3.3)*CPP(即，W0

(1/3.3)*CPP)或3寬度(W0)

(1/3.3)*CPP(即，W0

(1/3.3))。

就沿著Z軸的高度而言，深介層結構240(1)大致上高於介層結構228(1)。由此，介層結構228(1)係與深介層結構240(1)相比的淺介層結構。在一些實施例中，淺介層結構228(1)係被稱為SV的淺介層結構的實例。深介層結構240(1)具有第一深寬比(apect ratio)(AR1)，並且淺介層結構228(1)具有第二深度比(AR2)。在一些實施例中，將結構的深寬比定義為高度(沿著Z軸)除以寬度(沿著X軸)。第一深度比(AR1)大致上大於第二深度比(AR2)。在一些實施例中，商數(Q)係商數(Q)

第一深度比(AR1)/第二深度比(AR2)(即，Q

AR1/AR2)，並且2商數(Q)

(

2)(即，2Q

(

2))。在一些實施例中，商數(Q)

第一深度比(AR1)/第一深度比(AR2)

10/3(即，Q

AR1/AR2

10/3)。在一些實施例中，第一深度比(AR1)

5並且第二深度比(AR2)

1.5。

針對對應於包括部分200A的半導體元件的半導體製程技術節點的佈局圖(未圖示)，此佈局圖包括對應於M0層206的敷金屬的位準M0，針對位準M0的設計規則(M0設計規則)要求對應於M0層206中的大部分導體的導電圖案的最小容許長度(LM0)，其中最小容許長度(LM0)對應於最小長度(Lmin0)。具有小於最小容許長度(LM0)的長度的導電圖案違反M0設計規則。在一些實施例中，不是部分被認為表示位準M0中的導電圖案並且由此違反M0設計規則的跨越位準V0、M0及V1的深介層圖案(參見第3C圖至第3F圖)，深介層圖案不被認為係位準M0中的導電圖 案，並且由此避免違反M0規則。在一些實施例中，在佈局圖中將跨越位準V0、M0及V1的深介層圖案標記為部分表示位準M0中的豁免導電圖案，其中位準M0中的此豁免導電圖案從遵從M0設計規則豁免。

返回到第2A圖，在一些實施例中，導體242(1)表示對應單元區域的輸入/輸出導體(針腳)。在一些實施例中，針腳與單元內區域導體不同。針腳係攜帶對應單元區域的功能的輸入/輸出(I/O)訊號的導體類型。單元內導體係攜帶在對應單元區域內部的訊號的導體類型。與使用具有至少最小長度(Lmin0)的長度的M0層206中的導體的另一途徑相比，使用根據至少一些實施例的深介層結構240(1)的替代部分241(2)消耗M0層206中的大致上較小面積。深介層結構240(1)的部分241(2)消耗M0層206中的較小面積的益處在於改進M0層206中的阻塞，這簡化在M0層206中路由的挑戰。

在具有從主動區域220(1)開始的序列並且包括主動區域220(1)、閘極結構224(1)、深介層結構240(1)及導體242(1)的主要電氣路徑中，使用深介層結構240(1)避免必須包括具有至少最小長度(Lmin0)的長度的M0層206中的導體，這減少M0層206中的阻塞。

在一些實施例中，若深介層結構240(1)的第一深度比(AR1)大致上大於淺介層結構228(1)的第二深度比(AR2)，則用於深介層結構240(1)的適當材料與用於淺介層結構228(1)的適當材料不同。在一些實施例中，用於淺 介層結構228(1)的適當材料包括銅、銅合金、鎢、鋁、金或類似者。在一些實施例中，用於深介層結構240(1)的適當材料包括釕、鈷、或類似者。

在一些實施例中，深介層結構240(1)係在標題為「Integrated Circuit Including Supervia And Method Of Making」(後文「1376U申請案」)的於2019年8月2日申請的美國專利申請案第16/530,770號(代理人案號P20180531US00，律師事務所第T5057-1376U號)中描述的超介層(supervia)，此申請案的全部內容以引用方式併入本文中。

在第2A圖中，相對於X軸，深介層結構240(1)大致上在閘極結構224(1)上方對準。在一些實施例中，相對於X軸及Y軸(後者未在第2A圖中圖示)，深介層結構240(1)大致上在閘極結構224(1)上方對準。在一些實施例中，相對於X軸，深介層結構240(1)大致上不重疊在閘極結構224(1)上方；而是，閘極結構224(1)不形成為沿著Z軸係高的，並且具有大致上平行於X軸的長軸的接觸結構(未圖示)在深介層結構240(1)與閘極結構224(1)之間形成，由此電氣耦接深介層結構240(1)與閘極結構224(1)。

第2B圖係根據一些實施例的半導體元件的部分200B的橫截面圖。

更特定而言，在第2B圖中，部分200B的橫截面表示互連架構，此互連結構包括深介層結構240(2)、258(1)。部分200B及包括部分200B的半導體元件係第1圖 的半導體元件100及單元區域104B的對應實例。

第2B圖的部分200B與第2A圖的部分200A類似。類似第2A圖，在第2B圖中，第一方向、第二方向及第三方向對應於Z軸、X軸及Y軸；在一些實施例中，第一方向、第二方向及第三方向對應於不同的正交坐標系。為了簡便，論述將更多地聚焦於在部分200B與部分200A之間的差異而非類似性。與部分200A的元件類似的部分200B的元件共用相同的主數字，但括號中數字不同，例如，部分200B中的主動區域220(2)與部分200A中的主動區域220(1)類似。此外，部分200B中的閘極結構224(2)與部分200A中的閘極結構224(1)類似。部分200B中的深介層結構240(2)與部分200A中的深介層240(1)類似。部分200B的深介層結構240(2)的部分241(4)、241(5)及241(6)與部分200A的深介層結構240(1)的對應的部分241(1)、241(2)及241(3)類似。

在部分200B中，出於包括建立用於論述互連架構的上下文的論述目的，此互連架構包括深介層結構240(2)及258(1)，電晶體層202進一步包括觸點222(1)及222(2)，V0層204進一步包括淺介層結構228(2)及228(3)，並且M0層206包括導體232(3)及232(4)，以及M2層214包括導體250(1)及250(2)。

相對於X軸，淺介層結構228(2)大致上重疊MD 222(1)，並且淺介層結構228(3)大致上重疊MD 222(2)。相對於X軸，導體232(3)大致上重疊淺介層結構228(2)。 相對於X軸，導體232(4)大致上重疊淺介層結構228(3)。儘管包括在部分200B中，但MD 222(1)及222(2)、淺介層結構228(2)及228(3)、導體232(3)及232(4)均不表示包括深介層結構240(2)及258(1)的互連架構的一部分。

深介層結構258(1)位於導體242(2)上方。相對於Z軸，深介層結構258(1)跨越V2層212、M2層214及V3層216。在一些實施例中，深介層結構258(1)係被稱為DV3結構的深介層結構的實例。深介層258(1)包括對應地位於V2層212、M2層214及V3層216中的部分249(1)、249(2)及249(3)。在一些實施例中，深介層結構258(1)係一體結構。在一些實施例中，部分249(1)、249(2)及249(3)表示對應的離散結構，使得深介層結構258(1)係複合結構。部分249(1)、249(2)及249(3)表示在對應的V2層212、M2層214及V3層216中的導電材料。

相對於與X軸及Y軸對應的平面(後者未在第2B圖中圖示)，深介層結構258(1)及淺介層結構228(1)的每一者具有大致上方形形狀。深介層結構258(1)沿著X軸的寬度(W2)(沿著X軸)大致上小於M2層214中的大部分導體的最小長度(Lmin2)。在一些實施例中，寬度(W2)大致上小於M2層214中的大部分導體的最小長度(Lmin2)。在一些實施例中，寬度(W2)大致上小於M2層214中的約80%導體的最小長度(Lmin2)。在一些實施例中，寬度(W2)大致上小於M2層214中的約85%導體的最小長度(Lmin2)。在一些實施例中，寬度(W2)

(

最小長度(Lmin2)*X/2) (即，W2

(

Lmin2*X/2))，其中X係距離(長度)量度單位。在一些實施例中，(

最小長度(Lmin2)*X/6)

寬度(W2)

(

最小長度(Lmin2)*X/5)(即，(

Lmin2*X/6)

W2

(

Lmin2*X/5))。在一些實施例中，最小長度(Lmin2)

1.5*CPP(即，Lmin2

1.5*CPP)。在一些實施例中，寬度(W2)

(1/3.3)*CPP(即，W2

(1/3.3)*CPP)，或3寬度(W2)

(1/3.3)*CPP(即，3W2

(1/3.3)*CPP)。

就沿著Z軸的高度而言，深介層結構258(1)大致上高於淺介層結構，例如，在V2層212中的介層結構(未圖示)或在V3層216中的介層結構(未圖示)。與深介層結構240(2)類似，深介層結構258(1)具有第一深度比(AR1)。

針對對應於包括部分200B的半導體元件的半導體製程技術節點的佈局圖(未圖示)，此佈局圖包括對應於M0層206的敷金屬的位準M0及對應於M2層214的敷金屬的位準M2，M0設計規則與上文在第2A圖的上下文中論述者類似，並且針對位準M2的設計規則(M2設計規則)要求對應於在M2層214中的大部分導體的導電圖案的最小容許長度(LM2)，其中最小容許長度(LM2)對應於最小長度(Lmin2)。具有小於最小容許長度(LM2)的長度的導電圖案違反M2設計規則。在一些實施例中，不是部分被認為表示位準M2中的導電圖案並且由此違反M2設計規則的跨越位準V2、M2及V3的深介層圖案(參見第3E圖至第3F圖)，深介層圖案不被認為係位準M2中的導電圖案，並且由此避免違反M2規則。在一些實施例中，在佈局圖中將跨越位準 V2、M2及V3的深介層圖案標記為部分表示位準M2中的豁免導電圖案，其中位準M2中的此豁免導電圖案從遵從M2設計規則豁免。

返回到第2B圖，在一些實施例中，導體260(1)表示對應單元區域的輸入/輸出導體(針腳)。與使用具有至少最小長度(Lmin0及Lmin2)的長度的M0層206及M2層214中的導體的另一途徑相比，使用根據至少一些實施例的對應深介層結構240(2)及258(1)的替代部分241(5)及249(2)消耗對應M0層206及M2層214中的大致上較小的對應面積。深介層結構240(2)的對應部分241(5)以及深介層結構258(1)的對應部分258(1)消耗M0層206及M2層214中的較小面積的益處係改進對應M0層206及M0層214中的阻塞，這簡化在對應M0層206及M2層214中路由的挑戰。

在具有從主動區域220(2)開始的序列並且包括主動區域220(2)、閘極結構224(2)、深介層結構240(2)、導體242(2)、深介層結構258(1)及導體260(1)的主要電氣路徑中，使用深介層結構240(2)及258(1)避免必須包括具有至少最小長度(Lmin0及Lmin2)的對應長度的對應M0層206及M2層214中的導體，這減少對應M0層206及M2層214中的阻塞。

用於深介層結構240(2)及258(1)的適當材料與用於第2A圖的深介層結構240(1)的適當材料類似。

在一些實施例中，深介層結構258(1)係在 1376U申請案(上文論述)中描述的超介層。

在第2B圖中，相對於X軸，深介層結構240(2)及258(1)大致上在閘極結構224(2)上方對準。在一些實施例中，相對於X軸及Y軸(後者未在第2B圖中圖示)，深介層結構240(2)及258(1)大致上在閘極結構224(2)上方對準。在一些實施例中，相對於X軸，深介層結構240(2)不大致上重疊在閘極結構224(2)上方或與深介層結構258(1)對準；然而，深介層結構240(2)及258(1)中的每一者重疊導體242(1)，並且深介層結構258(1)大致上重疊閘極結構224(2)。而是，閘極結構224(2)不形成為沿著Z軸係高的，並且具有大致上平行於X軸的長軸的接觸結構(未圖示)在深介層結構240(2)與閘極結構224(2)之間形成，由此閘極結構224(2)電氣耦接深介層結構240(2)與閘極結構224(2)。

在一些實施例中，相對於X軸，深介層結構258(1)不大致上重疊在閘極結構224(2)上方或大致上與深介層結構240(2)對準；然而，深介層結構240(2)及258(1)中的每一者重疊導體242(1)，深介層結構240(2)大致上重疊閘極結構224(2)，並且深介層結構258(1)大致上重疊導體260(1)。在一些實施例中，相對於X軸，深介層結構240(2)及258(1)皆不大致上重疊在閘極結構224(2)上方；然而，深介層結構258(1)大致上在深介層結構240(2)上方對準，深介層結構240(2)及258(1)中的每一者重疊導體242(1)，並且深介層結構258(1)大致上重疊導體260(1)。 在一些實施例中，相對於X軸，深介層結構240(2)及258(1)皆不大致上重疊在閘極結構224(2)上方，深介層結構258(1)亦不大致上在深介層結構240(2)上方對準；然而，深介層結構240(2)及258(1)中的每一者重疊導體242(1)，並且深介層結構258(1)大致上重疊導體260(1)。

第3A圖至第3F圖係根據一些實施例的對應佈局圖300A-300F。

第4A圖至第4B圖係根據一些實施例的部分400A-400B的對應橫截面圖。

更特定而言，佈局圖300A-300F係提供AND-OR-INVERT(AOI)功能的對應標準單元301A-301F的對應佈局圖。佈局圖300B及300C中的每一者相對於佈局圖300A添加對應圖案。佈局圖300D相對於佈局圖300C添加圖案。佈局圖300E相對於佈局圖300D添加圖案。佈局圖300F相對於佈局圖300E添加圖案。基於一或多個佈局圖300F的半導體元件包括表示AOI電路的單元區域。在一些實施例中，佈局圖300F的標準單元301F被稱為AOI22單元，其中「22」指示雙輸入AND功能及雙輸入OR功能。基於佈局圖300F的半導體元件的實例係第1圖的半導體元件100。

亦更特定而言，在第4A圖至第4B圖中的部分400A-400B係基於佈局圖300F的半導體元件的部分。由此，將一起論述第3A圖至第3F圖以及第4A圖至第4B圖。

第3A圖至第3F圖的編號慣例反映了基於一或 多個佈局圖300A-300F的半導體元件包括與第2A圖至第2B圖中的結構類似的結構。儘管第3A圖至第3E圖中的元素使用「3」-系列編號，並且第2A圖至第2B圖的元素使用「2」-系列編號，在使用參考數字的類似主部分時反映了在第3A圖至第3E圖中的元素與第2A圖至第2B圖中的對應元素之間的類似性，而差異在參考數字的括號內部分中反映。例如，第3A圖的主動區域圖案320(3)表示在基於佈局圖300A的半導體元件中的主動區域，此主動區域與第2A圖的主動區域220(1)及第2B圖的220(2)類似。在本文之實施例中，在參考數字的主部分「X20」中反映了類似性，其中針對第3A圖的320(3)，X=3；並且針對第2A圖的220(1)及第2B圖的220(2)，X=2。此外，在本文之實施例中，與針對第2A圖的220(1)及第2B圖的220(2)的括號內部分(1)相反，在針對第3A圖的的括號內部分(3)中反映了差異。

同樣，第4A圖至第4B圖的編號慣例反映了對應第4A圖至第4B圖的部分400A-400B包括與第2A圖至第2B圖中的結構類似的結構。儘管第4A圖至第4B圖中的元素使用「4」-系列編號，並且第2A圖至第2B圖的元素使用「2」-系列編號，在使用參考數字的類似主部分時反映了在第4A圖至第4B圖中的元素與在第2A圖至第2B圖中的對應元素之間的類似性，而差異在參考數字的括號內部分中反映。例如，第4B圖的主動區域420(4)與第2A圖的主動區域220(1)類似。在本文之實施例中，在參考數字的主部分「X20」中反映了類似性，其中針對第4B圖的420(4)，X=4；並且針 對第2A圖的220(1)，X=2。此外，在本文之實施例中，與針對第2A圖的220(1)的括號內部分(1)相反，針對第4B圖的420(4)的括號內部分(4)中反映了差異。

第4A圖至第4B圖的編號慣例亦反映了對應部分400A-400B包括在基於佈局圖300F的半導體元件中。儘管第4A圖至第4B圖中的元素使用「4」-系列編號，並且第3A圖至第3E圖的元素使用「3」-系列編號，在使用參考數字的類似主部分以及參考數字的類似括號內部分時反映了在第4A圖至第4B圖中的元素與第3A圖至第3E圖中的對應元素之間的類似性。例如，第3A圖的主動區域圖案320(3)表示部分200A中的主動區域420(3)。在本文之實施例中，在參考數字的主部分「X20」(其中針對第3A圖的320(3)，X=3；並且針對第4A圖的420(3)，X=4)以及在針對第3A圖的320(3)的括號內部分(3)及針對第4A圖的420(3)的括號內部分(3)中反映了類似性。

第3A圖至第3E圖假設正交XYZ坐標系，其中X軸、Y軸及Z軸表示對應的第一方向、第二方向及第三方向。在一些實施例中，第一方向、第二方向及第三方向對應於與XYZ坐標系不同的正交坐標系。

在第3A圖中，佈局圖300A包括：主動區域圖案320(3)(如上文暗指)及320(4)；MD圖案322(3)、322(4)、322(5)、322(6)、322(7)、322(8)、322(9)、322(10)、322(11)及322(12)；閘極圖案324(3)、324(4)、324(5)、434(6)、324(7)及324(8)；淺介層圖案328(4)、 328(5)、328(6)、328(7)、328(8)及328(9)；以及導電圖案332(5)、332(6)、332(7)及332(8)。將導電圖案332(5)及332(8)指定為用於第一參考電壓及第二參考電壓，此等參考電壓係第3A圖至第3F圖中的對應電壓VDD及電壓VSS。在一些實施例中，將導電圖案332(5)及332(8)指定為用於與對應電壓VDD及電壓VSS不同的第一參考電壓及第二參考電壓。

主動區域圖案320(3)-320(4)、MD圖案322(3)-322(12)及閘極圖案324(3)-324(8)包括在佈局圖300A-300E的電晶體位準中，其中電晶體位準表示在基於一或多個佈局圖300A-300E的半導體元件中的電晶體層。第4A圖的主動區域420(3)係在基於佈局圖300F中的主動區域圖案320(3)的半導體元件中的主動區域的實例。

淺介層圖案328(4)-328(9)包括在佈局圖300A-300F的V0位準中，其中V0位準表示在基於一或多個佈局圖300A-300F的半導體元件的V0層。淺介層結構428(4)係基於佈局圖300F中的淺介層圖案328(4)的淺介層結構的實例。

導電圖案332(5)、332(6)、332(7)及332(8)包括在佈局圖300A-300F的M0位準中，其中M0位準表示在基於佈局圖300A-300F的半導體元件中的M0層。在第4A圖中的導體432(6)係基於佈局圖300F中的導電圖案332(6)的導體的實例。

在第3A圖中，主動區域圖案320(3)-320(4)具 有大致上沿著X軸延伸(水平地延伸)的對應長軸。MD圖案322(3)-322(12)及閘極圖案324(3)-324(8)在對應主動區域圖案320(3)-320(4)上方設置，並且具有大致上沿著Y軸延伸(垂直地延伸)的對應長軸。相對於X軸，MD圖案322(3)-322(12)散置在對應的閘極圖案324(3)-324(8)中。

淺介層圖案328(4)-328(9)在對應MD圖案322(3)、322(4)、322(5)、322(7)、322(10)及322(6)上方設置。導電圖案332(5)、332(6)、332(7)及332(8)在對應MD圖案322(3)-322(12)以及閘極圖案324(4)、324(5)、434(6)及324(7)上方設置，並且具有大致上沿著X軸延伸(水平地延伸)的對應長軸。

相對於X軸，閘極圖案324(3)-324(8)由表示一個CPP的距離分離，例如，閘極圖案324(6)及324(7)由一個CPP分離。由此，相對於X軸，單元301A的寬度(CW301A)係寬度(CW301A)=5 CPP(即，CW301A=5 CPP)。

由於單元301A係AOI單元，單元301A具有輸入A1、A2、B1及B2、輸出ZN以及內部節點n1。將閘極圖案324(4)-324(7)指定為接收對應輸入A1、A2、B1及B2。將MD圖案322(6)指定為提供輸出ZN。

在一些實施例中，針對佈局圖300A-300F的第一M0設計規則係上文論述的M0設計規則，對此最小容許長度(LM0)

1.5*CPP。在一些實施例中，相對於X軸，第二M0 設計規則係相鄰及另外抵靠的導電圖案的末端必須由具有大小(G0)的間隙分離。在一些實施例中，大小(G0)

0.5CPP。在一些實施例中，其中CPP

(

66nm)，大小(G0)

(

33nm)。在一些實施例中，其中CPP

(

55nm)，大小(G0)

(

22.5nm)。在一些實施例中，其中CPP

(

44nm)，大小(G0)

(

22nm)。若淺介層結構將用於將閘極圖案324(4)-324(7)圖示地耦接到位準M0中對應的導電圖案，並且為了遵從第一M0設計規則及第二M0設計規則，則單元301A由在第3B圖的單元301B中導致的一個CPP加寬，其中寬度增加由第3B圖中的參考數字370指示。歸因於位準M0中的阻塞而加寬單元301B。

在第3B圖的佈局圖300B中，已經相對於第3A圖的佈局圖300A添加圖案。特定而言，歸因於位準M0中的阻塞，已經添加閘極圖案324(9)、MD圖案322(13)-322(14)、淺介層圖案328(10)、328(11)、328(12)、328(13)、328(14)及328(15)以及導電圖案332(9)、332(10)及332(11)，以遵從第一M0設計規則及第二M0設計規則。此外，相對於X軸，與單元301A的導電圖案332(7)相比，導電圖案332(7)'已經在單元301B中加寬。因此，單元301B的寬度(CW301B)係寬度(CW301B)=6 CPP。與單元301A相比，單元301B的寬度增加了約20%。

第3B圖的單元301B不反映包括深介層圖案的互連架構(根據至少一些實施例)。為了減輕位準M0中的 阻塞並且為了遵從第一M0設計規則及第二M0設計規則，以及亦為了避免所得單元比單元301A寬，佈局圖300C的單元301C將與由佈局圖300B的單元301B添加者不同的圖案集合添加到佈局300A的單元301A。

在第3C圖中，佈局圖300C的單元301C不反映包括至少一個深介層圖案的互連架構(根據至少一些實施例)。類似地，對應佈局圖300D-300F的單元301D-301F反映了包括至少一個深介層圖案的對應互連架構(根據至少一些實施例)。

更特定而言，在第3C圖中，已經將表示對應DV1結構的深介層圖案(亦即深介層圖案340(3)、340(4)、340(5)及340(6))添加到單元301C。在一些實施例中，相對於X軸，深介層圖案340(3)-340(6)中的每一者的大小(D0)係大小(D0)

(

最小容許長度(LM0)*X/2)(即，D0

(

LM0*X/2))，其中X係距離(長度)量度單位，並且大小(D0)對應於寬度(W0)(參見第2A圖)。在一些實施例中，(

最小容許長度(LM0)*X/6)

大小(D0)

(

最小容許長度(LM0)*X/5)(即，(

LM0*X/6)

D0

(

LM0*X/5))。在一些實施例中，最小容許長度(LM0)

1.5*CPP。在一些實施例中，大小(D0)

(1/3.3)*CPP(即，D0

(1/3.3)*CPP)，或3大小(D0)

(1/3.3)*CPP(即，3D0

(1/3.3)*CPP)。深介層圖案340(3)-340(6)中的每一者表示對應地包括在基於佈局圖300C-300F的半導體元件的V0層204、M0層206及V1層208中的導電材料。第4B圖的深 介層結構424(3)係基於佈局圖300C中的深介層圖案340(3)的深介層結構的實例。深介層結構424(3)包括在對應V0層204、M0層206及V1層208中的部分441(7)、441(8)及441(9)。相對於X軸，已經將深介層圖案340(3)-340(6)設置為重疊對應閘極圖案324(4)-324(7)。相對於Y軸，已經將深介層圖案340(3)-340(6)設置為重疊主動區域圖案320(4)。

在第3D圖中，已經將導電圖案342(3)、342(4)、342(5)及342(6)添加到單元301D。導電圖案342(3)、342(4)、342(5)及342(6)包括在佈局圖300D-300F的M1位準中，其中M1位準表示在基於佈局圖300D-300F的半導體元件中的M1層。在第4A圖至第4B圖中的導體442(3)係基於佈局圖300F中的導電圖案342(3)的導體的實例。

導電圖案342(3)-342(6)在對應深介層圖案340(3)-340(6)及閘極圖案324(4)-324(7)上方設置，並且具有大致上沿著Y軸延伸(垂直地延伸)的對應長軸。相對於X軸，導電圖案342(3)-342(6)大致上重疊對應深介層圖案340(3)-340(6)。

在一些實施例中，針對佈局圖300D-300F的第一M2設計規則係上文論述的M2設計規則，對此最小容許長度(LM2)

1.5*CPP。在一些實施例中，相對於位準M2中的導電圖案的長軸，第二M2設計規則係相鄰及抵靠的導電圖案的末端必須由具有大小(G2)的間隙分離。在一些實施例 中，為了減輕位準M2中的阻塞，並且為了遵從第一M2設計規則及第二M2設計規則，將表示對應DV3結構的深介層圖案添加到第3E圖的單元300E。

在第3E圖中，更特定而言，已經將深介層圖案358(2)、358(3)、358(4)及358(5)添加到單元301D。在一些實施例中，相對於X軸，深介層圖案358(2)-358(5)中的每一者的大小(D2)係大小(D2)

(

最小容許長度(LM2)*X/2)(即，D2

(

LM2*X/2))，其中大小(D2)對應於寬度(W2)(參見第2B圖)。在一些實施例中，(

最小容許長度(LM2)*X/6)

大小(D2)

(

最小容許長度(LM2)*X/5)(即，(

LM2*X/6)

D2

(

LM2*X/5))。在一些實施例中，最小容許長度(LM2)

1.5*CPP。在一些實施例中，大小(D2)

(1/3.3)*CPP(即，D2

(1/3.3)*CPP)，或3大小(D2)

(1/3.3)*CPP(即，3D2

(1/3.3)*CPP)。每一個深介層圖案表示對應地包括在基於佈局圖300E-300F的半導體元件的V2層212、M2層214及V3層216中的導電材料。第4A圖的深介層結構458(2)係基於佈局圖300E中的深介層圖案358(2)的深介層結構的實例。深介層結構458(2)包括在對應V2層212、M2層214及V3層216中的部分449(4)、449(5)及449(6)。相對於X軸，已經將深介層圖案358(2)-358(5)設置為重疊對應導電圖案342(3)-342(6)。相對於Y軸，已經將深介層圖案340(3)-340(6)設置為重疊主動區域圖案320(3)。

在第3F圖中，已經將導電圖案360(2)、 360(3)、360(4)及360(5)添加到單元301F。導電圖案360(2)-360(5)包括在佈局圖300F的M3位準中，其中M3位準表示在基於佈局圖300F的半導體元件中的M3層。在第4A圖至第4B圖中的導體460(2)係基於佈局圖300F中的導電圖案360(2)的導體的實例。

導電圖案360(2)-360(5)在對應深介層圖案358(2)-358(5)及導電圖案342(3)-342(6)上方設置，並且具有大致上沿著Y軸延伸(垂直地延伸)的對應長軸。相對於X軸，導電圖案360(2)-360(5)大致上重疊對應深介層圖案358(2)-358(5)。

第3C圖至第3F圖的單元301C-301F反映了包括至少一個深介層圖案的互連架構(根據至少一些實施例)。使用此架構，單元301C-301F減輕位準M0中的阻塞，同時遵從第一M0設計規則及第二M0設計規則，並且同時保持單元寬度不寬於單元301A。與單元301B相比，單元301C-301F中的每一者變窄20%。此外，使用此架構，單元301E-301F減輕位準M2中的阻塞，同時遵從第一M2設計規則及第二M2設計規則，並且同時保持單元寬度不寬於單元301A。與單元301B相比，單元301E-301F中的每一者變窄約20%。

在第3F圖中，AOI22單元301F係高針腳計數單元的實例，此高針腳計數單元經歷位準M0及/或位準M2中的阻塞，並且獲益於使用包括至少一個深介層圖案的互連架構(根據至少一些實施例)。類似地獲益於使用互連架構 (根據至少一些實施例，此互連架構包括至少一個深介層圖案)的其他高針腳計數標準單元的實例包括：AOI 33、AOI44或類似者；OR-AND-INVERT(OAI)單元，諸如OAI22、OAI33、OAI44或類似者；NAND4、NAND5、或類似者；NOR4、NOR5等等。

第5圖係根據一或多個實施例的製造半導體元件的方法500的流程圖。

可以根據方法500製造的半導體元件的實例包括第1圖的半導體元件100以及第2A圖的部分200A、第2B圖的部分200B、第4A圖的部分400A及第4B圖的部分400B對應地包括於其中的半導體元件等等。

在第5圖中，方法500包括方塊502-504。於方塊504，產生佈局圖，此佈局圖反映了包括至少一個深介層圖案的互連架構(根據至少一些實施例)。方塊502在下文關於第6A圖至第6B圖更詳細論述。從方塊502，流程繼續進行到方塊504。

於方塊504，基於佈局圖，製造下列中的至少一個：(A)一或多個半導體遮罩或(B)在半導體元件的層中的至少一個部件。參見下文第8圖的論述。在一些實施例中，製造之步驟進一步包括基於修正的佈局圖執行一或多次微影曝光。

第6A圖係根據一或多個實施例的產生佈局圖的方法的流程圖。

更特定而言，第6A圖的方法根據一或多個實施 例更詳細地圖示了第5圖的方塊502。

可以根據第6A圖的方法產生的佈局圖的實例包括本文揭示之實施例的佈局圖等等。在一些實施例中，佈局圖及其變型儲存在非暫時性電腦可讀取媒體上，例如，在第7圖(下文論述)中的電腦可讀取媒體704中儲存為佈局圖708。第6A圖的方法係可根據一些實施例實施的，例如，使用EDA系統700(下文論述的第7圖)。可以基於根據第6A圖的方法產生的佈局圖製造的半導體元件的實例包括第1圖的半導體元件100，以及第2A圖的部分200A、第2B圖的部分200B、第4A圖的部分400A及第4B圖的部分400B對應地包括於其中的半導體元件等等。

在第6A圖中，方塊502包括方塊610-630。於方塊610，產生第一導電圖案，其中第一導電圖案表示在半導體元件的第一敷金屬(M_1st層)中的對應導電材料。M_1st層的實例係第4A圖至第4B圖中的M0層206，其中M0層206對應於佈局圖中的位準M0。第一導電圖案的實例包括第3A圖至第3F圖的導電圖案332(5)-332(8)。從方塊610，流程繼續進行到方塊612。

於方塊612，產生第一深介層圖案，其中深介層圖案表示在半導體元件的第二介層、M_1st層、及第一介層中的導電材料。第一介層及第二介層的實例係第4A圖至第4B圖中的對應V0層204及V1層208。第一深介層圖案的實例係第3C圖至第3F圖的深介層圖案340(3)、340(4)、340(5)及340(6)。從方塊612，流程繼續進行到方塊614。

於方塊614，對準第一深介層圖案以重疊下層靶。靶的實例係對應部件圖案，其中部件圖案表示在電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料。靶的其他實例係第3C圖至第3F圖中的閘極圖案324(4)-324(7)。從方塊614，流程繼續進行到方塊616。

於方塊616，深介層圖案的大小經構造為大致上小於位準M_1st中的導電圖案的容許最小長度。深介層圖案的大小為小於位準M_1st中的導電圖案的容許最小長度的實例包括在第3C圖至第3D圖中的深介層圖案340(3)-340(6)中的每一者的大小大小(D0)，其中大小(D0)

(

最小容許長度(LM0)*X/2)(即，D0

(

LM0*X/2))。從方塊616，流程繼續進行到方塊618。

於方塊618，產生導電圖案，其中導電圖案表示在半導體元件的第二敷金屬(M_2nd)層中的導電材料。M_2nd層的實例係第4A圖至第4B圖中的M1層210，其中M1層210層對應於佈局圖中的位準M1。第二導電圖案的實例包括第3D圖至第3F圖的導電圖案342(3)-342(6)。從方塊618，流程繼續進行到方塊620。

於方塊620，對準第二導電圖案以重疊第一深介層圖案。第二導電圖案經對準為重疊第一深介層圖案的實例包括第3D圖至第3F圖的導電圖案342(3)-342(6)經對準為重疊對應深介層圖案340(3)-340(6)。從方塊620，流程繼續進行到方塊622。

於方塊622，產生第二深介層圖案，其中第二 深介層圖案表示在半導體元件的第三介層、M_3rd層及第四介層中的導電材料。第三介層及第四介層的實例係在第4A圖至第4B圖中的對應V2層212及V3層216。第二深介層圖案的實例係第3E圖至第3F圖的深介層圖案358(2)-358(5)。從方塊622，流程繼續進行到方塊624。

於方塊624，第二深介層圖案經對準為重疊第二導電圖案。第二深介層圖案經對準為重疊第二導電圖案的實例包括深介層圖案358(2)-358(5)經對準為重疊如第3E圖至第3F圖中的對應導電圖案342(3)-342(6)。從方塊624，流程繼續進行到方塊626。

於方塊626，第二深介層圖案經對準為重疊第一深介層圖案。第二深介層圖案經對準為重疊第一深介層圖案的實例包括深介層圖案358(2)-358(5)經對準為相對於Y軸重疊如第3E圖至第3F圖中對應的深介層圖案340(3)-340(6)。在一些實施例中，第二深介層圖案經對準為關於X軸及Y軸中的每一者重疊第一深介層圖案。從方塊626，流程繼續進行到方塊628。

於方塊628，產生第三導電圖案，其中第三導電圖案表示在半導體元件的第四敷金屬(M_4th)層中的導電材料。M_4th層的實例係第4A圖至第4B圖中的M3層218，其中M_4th層對應於佈局圖中的位準M3。第三導電圖案的實例包括第3F圖的導電圖案360(2)-360(5)。從方塊628，流程繼續進行到方塊630。

於方塊630，第三導電圖案經對準為重疊第二 深介層圖案。第二導電圖案經對準為重疊第二深介層圖案的實例包括第3F圖的導電圖案360(2)-360(5)經對準為重疊對應深介層圖案358(2)-358(5)。

第6B圖係根據一或多個實施例的產生佈局圖的方法的流程圖。

更特定而言，第6B圖的方法根據一或多個實施例更詳細地圖示了第5圖的方塊502。

可以根據第6B圖的方法產生的佈局圖的實例包括本文揭示之實施例的佈局圖等等。在一些實施例中，佈局圖及其變型儲存在非暫時性電腦可讀取媒體上，例如，在第7圖(下文論述)中的電腦可讀取媒體704中儲存為佈局圖708。第6B圖的方法係可根據一些實施例實施的，例如，使用EDA系統700(下文論述的第7圖)。可以基於根據第6B圖的方法產生的佈局圖製造的半導體元件的實例包括第1圖的半導體元件100，以及第2A圖的部分200A、第2B圖的部分200B、第4A圖的部分400A及第4B圖的部分400B對應地包括於其中的半導體元件等等。

在第6B圖中，方塊502包括方塊650-656。於方塊650，產生第一深介層圖案，其中第一深介層圖案表示半導體元件中的第一介層結構，其中第一介層結構具有在半導體元件的第一介層、M(i)層及第二介層中的導電材料的第一部分、第二部分及第三部分，其中i係整數並且0

i。第一介層及第二介層的實例係第4A圖至第4B圖中的對應V0層204及V1層208。M(i)層的實例係第4A圖至第4B圖中 的M0層206。第一深介層圖案的實例係第3C圖至第3F圖中的深介層圖案340(3)。對應深介層結構的實例係第4B圖中的深介層結構440(3)。深介層結構440(3)包括在對應的V0層204、M0層206及V1層208中的部分441(7)、441(8)及441(9)。從方塊650，流程繼續進行到方塊652。

於方塊652，使用第一深介層圖案將佈局圖的電晶體位準中的第一導電圖案(經由第一圖示路徑)與佈局圖的M(i+1)位準中的第二導電圖案圖示地耦接。第一圖示路徑表示半導體元件中的第一主要電氣路徑。

第一主要電氣路徑使用第一深介層結構來將電晶體層中的第一導電結構與M(i+1)層中的第二導電結構電氣耦接。第一導電圖案及第二導電圖案的實例係在電晶體位準中對應的閘極圖案324(3)以及在對應第3D圖至第3F圖中的導電圖案342(3)。對應的第一導電結構及第二導電結構的實例包括第4B圖中的閘極結構424(3)及導體442(3)。

若另外將第一深介層圖案部分認為表示對應於M(i)層中的第二部分的M(i)位準中的導電圖案，則此第一深介層圖案將足夠短以違反針對M(i)位準中的容許導電圖案的最小長度設計規則。M(i)位準的實例係佈局圖的M0位準，其中M0位準對應於半導體元件的M0層。半導體元件的M0層的實例係第4A圖至第4B圖的M0層206。針對M(i)位準中的容許導電圖案的最小長度設計規則的實例係第一M0設計規則(上文論述)，其中M0設計規則具有最小容許長度(LM0)。若另外將第一深介層圖案部分認為表示M(i)位 準中的導電圖案，則此第一深介層圖案足夠短以違反針對M(i)位準中的容許導電圖案的最小長度設計規則，此第一深介層圖案的實例係相對於X軸具有大小大小(D0)的第3C圖至第3F圖的深介層圖案340(3)，其中在一些實施例中，大小(D0)

(

最小容許長度(LM0)*X/2)(即，D0

(

LM0*X/2))。再者，在一些實施例中，(

最小容許長度(LM0)*X/6)

大小(D0)

(

最小容許長度(LM0)*X/5)(即，(

LM0*X/6)

D0

(

LM0*X/5))。從方塊652，流程繼續進行到方塊654。

於方塊654，產生第二深介層圖案，其中第二深介層圖案表示半導體元件中的第二介層結構，其中第二介層結構具有在半導體元件的第三介層、M(i+2)層及第四介層中的導電材料的第一部分、第二部分及第三部分。第三介層及第四介層的實例係在第4A圖至第4B圖中對應的V2層212及V3層216。M(i+1)層的實例係第4A圖至第4B圖中的M1層210。第一深介層圖案的實例係第3E圖至第3F圖中的深介層圖案358(2)。對應深介層結構的實例係第4A圖中的深介層結構458(2)。深介層結構458(2)包括在對應的V2層212、M2層214及V3層216中的部分449(4)、449(5)及449(6)。從方塊654，流程繼續進行到方塊656。

於方塊656，使用第二深介層圖案將佈局圖的M(+1)位準中的第二導電圖案(經由第二圖示路徑)與佈局圖的M(i+3)位準中的第三導電圖案圖示地耦接。第二圖示路徑表示半導體元件中的第二主要電氣路徑。

第二主要電氣路徑使用第二深介層結構來將M(i+1)層中的第二導電結構與M(i+3)層中的第三導電圖案電氣耦接。第二導電圖案及第三導電圖案的實例係對應導電圖案342(3)以及第3F圖中的導電圖案360(2)。對應的第二導電結構及第三導電結構的實例，在第4A圖中的導體442(3)及460(2)。

若另外將第二深介層圖案部分認為表示對應於M(i+2)層中的第二部分的M(i+2)位準中的導電圖案，則此第二深介層圖案將足夠短以違反針對M(i+2)位準中的容許導電圖案的最小長度設計規則。M(i+2)位準的實例係佈局圖的M2位準，其中M2位準對應於半導體元件的M2層。半導體元件的M2層的實例係第4A圖至第4B圖的M2層214。針對M(i+2)位準中的容許導電圖案的最小長度設計規則的實例係第一M2設計規則(上文論述)，其中M2設計規則具有最小容許長度(LM2)。若另外將第二深介層圖案部分認為表示M(i+2)位準中的導電圖案，則此第二深介層圖案足夠短以違反針對M(i)位準中的容許導電圖案的最小長度設計規則，此第二深介層圖案的實例係相對於X軸具有大小大小(D2)的第3E圖至第3F圖的深介層圖案358(2)，其中在一些實施例中，大小(D2)

(

最小容許長度(LM2)*X/2)(即，D2

(

LM2*X/2))。再者，在一些實施例中，(

Lmin2*X/6)

大小(D2)

(

Lmin2*X/5)(即，(

LM2*X/6)

D2

(

LM2*X/5))。

第7圖係根據一些實施例的電子設計自動化 (EDA)系統700的方塊圖。

在一些實施例中，EDA系統700包括自動放置及路由(APR)系統。根據一或多個實施例的本文之實施例描述的產生PG佈局圖的方法係可例如根據一些實施例使用EDA系統700可實現的。

在一些實施例中，EDA系統700係包括硬體處理器702及非暫時性電腦可讀取儲存媒體(記憶體)704的通用計算裝置。儲存媒體704尤其是用電腦程式碼(指令)706(亦即，可執行指令集)編碼(亦即，儲存)。藉由硬體處理器702執行指令706表示(至少部分)EDA工具，此EDA工具根據一實施例實施例如本文根據一或多個實施例描述的方法的一部分或全部(後文為所提及的製程及/或方法)。

處理器702經由匯流排708電氣耦接到電腦可讀取儲存媒體704。處理器702亦由匯流排708電氣耦接到I/O界面710。網路界面712亦經由匯流排708電氣連接到處理器702。網路界面712連接到網路714，使得處理器702及電腦可讀取儲存媒體704能夠經由網路714連接到外部元素。處理器702用以執行在電腦可讀取儲存媒體704中編碼的電腦程式碼706，以便導致系統700可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，處理器702係中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適宜的處理單元。

在一或多個實施例中，電腦可讀取儲存媒體704係電子、磁性、光學、電磁、紅外、及/或半導體系統 (或者設備或裝置)。例如，電腦可讀取儲存媒體704包括半導體或固態記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體704包括壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟讀/寫(CD-R/W)、及/或數位視訊光碟(DVD)。

在一或多個實施例中，儲存媒體704儲存電腦程式碼(指令)706，此電腦程式碼用以導致系統700(其中此執行表示(至少部分)EDA工具)以可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體704亦儲存促進執行所提及的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體704儲存包括如本文揭示之實施例的此種標準單元的標準單元的程式庫707以及一或多個佈局圖708，諸如在本文之實施例中揭示者。

EDA系統700包括I/O界面710。I/O界面710耦接到外部電路系統。在一或多個實施例中，I/O界面710包括用於將資訊及命令通訊到處理器702的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕及/或游標方向鍵。

EDA系統700亦包括耦接到處理器702的網路界面712。網路界面712允許系統700與網路714通訊，其中一或多個其他電腦系統連接到此網路。網路界面712包括：無線網路界面，諸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有線網路界面，諸如ETHERNET、 USB、或IEEE-1364。在一或多個實施例中，在兩個或多個系統700中實施所提及的製程及/或方法的一部分或全部。

系統700用以經由I/O界面710接收資訊。經由I/O界面710接收的資訊包括下列的一或多個：指令、資料、設計規則、標準單元程式庫、及/或用於由處理器702處理的其他參數。將資訊經由匯流排708傳遞到處理器702。EDA系統700用以經由I/O界面710接收關於UI的資訊。資訊在電腦可讀取媒體704中儲存為使用者界面(UI)742。

在一些實施例中，所提及的製程及/或方法的一部分或全部實施為由處理器執行的獨立式軟體應用。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用係額外軟體應用的一部分。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為到軟體應用的插件。在一些實施例中，將所提及的製程及/或方法中的至少一個實施為軟體應用，此軟體應用為EDA工具的一部分。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用由EDA系統700使用。在一些實施例中，包括標準電池的佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具來產生。

在一些實施例中，將製程認為隨著在非暫時性電腦可讀取記錄媒體中儲存的程式變化。非暫時性電腦可讀取記錄媒體的實例包括但不限於，外部/可移除及/或內部/ 內置儲存或記憶體單元，例如，下列中的一或多個：光碟(諸如DVD)、磁碟(諸如硬碟)、半導體記憶體(諸如ROM、RAM、記憶卡)、及類似者。

第8圖係根據一些實施例的積體電路(IC)製造系統800以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統800製造下列中的至少一個：(A)一或多個半導體遮罩或(B)在半導體積體電路層中的至少一個部件。

在第8圖中，IC製造系統800包括實體，諸如設計室820、遮罩室830、及IC製造商/生產商(「fab」)850，此等實體在關於製造IC元件860的設計、開發、及製造循環及/或服務中彼此相互作用。系統800中的實體由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計室820、遮罩室830、及IC fab 850中的兩個或多個由單個較大的公司擁有。在一些實施例中，設計室820、遮罩室830、及IC fab 850中的兩個或多個在共用設施中共存並且使用共用資源。

設計室(或設計團隊)820產生IC設計佈局圖822。IC設計佈局圖822包括針對IC元件860設計的各個幾何圖案。幾何圖案對應於構成待製造的IC元件860的各個部 件的金屬、氧化物、或半導體層的圖案。各個層結合以形成各種IC特徵。例如，IC設計佈局圖822的一部分包括待在半導體基板(諸如矽晶圓)中形成的各種IC特徵(諸如主動區域、閘電極、源極及汲極、層間互連的金屬線或介層、以及用於接合墊的開口)以及在半導體基板上設置的各種材料層。設計室820實施適當設計程序以形成IC設計佈局圖822。設計程序包括下列的一或多個：邏輯設計、實體設計或放置及路由。IC設計佈局圖822存在於具有幾何圖案的資訊的一或多個資料檔案中。例如，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表達。

遮罩室830包括遮罩資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822，以製造一或多個遮罩845，此等遮罩將用於根據IC設計佈局圖822製造IC元件860的各個層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822轉換為表示性資料檔案(「RDF」)。遮罩資料準備832向遮罩製造844提供RDF。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(主光罩)845或半導體晶圓853。設計佈局圖822由遮罩資料準備832操控，以符合遮罩寫入器的特定特性及/或IC fab 850的需求。在第8圖中，將遮罩資料準備832及遮罩製造844示出為單獨的元素。在一些實施例中，遮罩資料準備832及遮罩製造844可以共同稱為遮罩資料準備。

在一些實施例中，遮罩資料準備832包括光學鄰近修正(OPC)，其使用微影增強技術來補償影像誤差，諸 如可以由繞射、干涉、其他製程效果及類似者產生的彼等。OPC調節IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括進一步的解析度增強技術(RET)，諸如偏軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視作反向成像問題。

在一些實施例中，遮罩資料準備832包括遮罩規則檢驗器(MRC)，此遮罩規則檢驗器檢驗已經歷具有一組遮罩產生規則的OPC中的製程的IC設計佈局圖822，此等遮罩產生規則含有某些幾何及/或連接性限制以確保足夠邊限，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改IC設計佈局圖822以在遮罩製造844期間補償限制，這可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。

在一些實施例中，遮罩資料準備832包括模擬處理的微影製程檢驗(LPC)，此處理將由IC fab 850實施以製造IC元件860。LPC基於IC設計佈局圖822模擬此處理以產生模擬的製造元件，諸如IC元件860。在LPC模擬中的處理參數可以包括與IC製造循環的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線影像對比、焦點深度(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他適宜因素、及類似者或其組合。在一些實施例中，在模擬的製造元件已經由LPC產生之後，若模擬的元件形狀不足夠接近 以滿足設計規則，則將重複OPC及/或MRC以進一步細化IC設計佈局圖822。

應當理解，出於清晰目的已經簡化遮罩資料準備832的以上描述。在一些實施例中，遮罩資料準備832包括額外特徵，諸如邏輯運算(LOP)以根據製造規則修改IC設計佈局圖822。另外，在遮罩資料準備832期間應用到IC設計佈局圖822的製程可以各種不同次序執行。

在遮罩資料準備832之後並且在遮罩製造844期間，遮罩845或遮罩845的群組基於經修改的IC設計佈局圖822製造。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一或多個微影曝光。在一些實施例中，電子束(e束)或多個電子束的機制用於基於經修改的IC設計佈局圖822在遮罩(光罩或主光罩)845上形成圖案。可以在各種技術中形成遮罩845。在一些實施例中，遮罩845使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於曝光已經在晶圓上塗佈的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且透過透明區域透射。在一個實例中，遮罩845的二元遮罩版本包括透明基板(例如，熔凝石英)及在二元遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩845使用相移技術形成。在遮罩845的相移遮罩(PSM)變型中，在相移遮罩上形成的圖案中的各種特用於具有適當相位差，用於增強解析度及成像品質。在各個實例中，相移遮罩可以係衰減PSM或交替PSM。在各種 製程中使用由遮罩製造844產生的遮罩。例如，在離子佈植製程中使用此種遮罩以在半導體晶圓853中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓853中形成各種蝕刻區域、及/或在其他適宜製程中使用。

IC fab 850包括晶圓製造852。IC fab 850係包括用於製造各種不同的IC產品的一或多個製造設施的IC製造公司。在一些實施例中，IC Fab 850係半導體代工廠。例如，可存在用於複數個IC產品的前端製造(線程前端(FEOL)製造)的製造設施，而第二製造設施可提供用於互連及封裝IC產品的後端製造(線程後端(BEOL)製造)，並且第三製造設施可提供用於代工廠商業的其他服務。

IC fab 850使用由遮罩室830製造的遮罩845以製造IC元件860。因此，IC fab 850至少間接地使用IC設計佈局圖822以製造IC元件860。在一些實施例中，半導體晶圓853藉由IC fab 850使用遮罩845製造以形成IC元件860。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822執行一或多次微影曝光。半導體晶圓853包括矽基板或其上形成有材料層的其他適當基板。半導體晶圓853進一步包括下列中的一或多個：各種摻雜區域、介電特徵、多級互連、及類似者(在後續的製造步驟形成)。

關於積體電路(IC)製造系統(例如，第8圖的系統800)以及與其相關聯的IC製造流程的細節在例如下列中發現：於2016年2月9日授權的美國專利第9,256,709號中、於2015年10月1日公開的美國授權前公開案第 20150278429號、於2014年2月6日公開的美國授權前公開案第20140040838號、以及於2007年8月21日授權的美國專利第7,260,442號，其各者的全文以引用方式併入本文之實施例中。

在一實施例中，一種(製造半導體元件，半導體元件包括電晶體層、在電晶體層上方的第一介層、在第一介層上方的第一敷金屬層以及在第一敷金屬層上方的第二介層)方法，包括(針對在非暫時性電腦可讀取媒體上儲存的佈局圖)產生佈局圖，此產生佈局圖包括：產生一或多個第一導電圖案，其中第一導電圖案表示第一敷金屬層中對應的導電材料，第一導電圖案的長軸大致上在第一方向上延伸；產生第一深介層圖案，其中第一深介層圖案表示在第二介層、第一敷金屬層及第一介層中的每一者的對應導電材料；相對於第一方向及大致上垂直於第一方向的第二方向，對準第一深介層圖案以重疊對應部件圖案，其中部件圖案表示在電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料；以及構造第一深介層圖案在第一方向上的大小為大致上小於導電圖案在第一敷金屬層中的容許最小長度。在一實施例中，半導體元件進一步包括在第二介層上方的第二敷金屬層，並且產生佈局圖進一步包括：產生第二導電圖案，其中第二導電圖案表示第二敷金屬層中的導電材料，第二導電圖案的長軸大致上在第二方向上延伸；以及相對於第二方向，對準第二導電圖案以重疊第一深介層圖案。在一實施例中，半導體元件進一步包括在第二敷金屬層上方的第三 介層、在第三介層上方的第三敷金屬層以及在第三敷金屬層上方的第四介層，並且產生佈局圖之步驟進一步包括：產生第二深介層圖案，其中第二深介層圖案表示在第四介層、第三敷金屬層及第三介層中的每一者對應的導電材料；以及相對於第二方向，對準第二深介層圖案以重疊第二導電圖案。在一實施例中，產生佈局圖之步驟進一步包括：相對於第一方向，對準第二深介層圖案以重疊第一深介層圖案。在一實施例中，半導體元件進一步包括在第四介層上方的第四敷金屬層，並且產生佈局圖之步驟進一步包括：產生第三導電圖案，其中第三導電圖案表示在第四敷金屬層中的導電材料，第三導電圖案的長軸大致上在第二方向上延伸；以及相對於第一方向，對準第三導電圖案以重疊第二深介層圖案。在一實施例中，導電圖案在第一敷金屬層中的容許最小長度係長度(LM)；第一深介層圖案在第一方向上的大小係大小(D)；構造第一深介層圖案在第一方向上的大小包括將大小(D)設定為大小(D)

(

(長度(LM)*X)/2)(即，D

(

(LM*X)/2))；以及X係量度單位。在一實施例中，構造第一深介層圖案在第一方向上的大小之步驟包括：將大小(D)設定為大小(D)

(

(長度(LM)*X)/5)(即，D

(

(LM*X)/5))。在一實施例中，X係接觸多節距(CPP)。在一實施例中，產生佈局圖之步驟進一步包括：產生第一淺介層圖案，其中第一淺介層圖案表示在第一介層中對應的導電材料；相對於第一方向及第二方向，對準第一淺介層圖案以重疊對應部件圖案，其中部件圖案表示在電晶體層中對應的 電晶體的端子的電氣路徑中包括的導電材料；以及構造第一淺介層圖案在第一方向上的大小為大致上小於導電圖案在第一敷金屬層中的容許最小長度。在一實施例中，製造半導體元件的方法進一步包括：基於佈局圖製造至少一個(A)或(B)，其中(A)為一或多個半導體遮罩，(B)為半導體積體電路的層中的至少一個部件。

在一實施例中，一種半導體元件包括：電晶體層；在電晶體層上方的第一介層；在第一介層上方的第一敷金屬層；以及在第一敷金屬層上方的第二介層；複數個第一導體，表示在第一敷金屬層中對應的導電材料，其中第一導體的長軸大致上在第一方向上延伸；第一深介層，表示在第二介層、第一敷金屬層及第一介層中的每一者對應的導電材料；以及其中：第一導體表示在第一敷金屬層中的大部分導電材料；以及第一深介層在第一方向上的大小為大致上小於第一導體在第一敷金屬層中的最小長度。在一實施例中，第一導體在第一敷金屬層中的最小長度係長度(Lmin)；第一深介層在第一方向上的大小係大小(W)，使得大小(W)

(

長度(Lmin)*X/2)(即，W

(

Lmin*X/2))，以及X係量度單位。在一實施例中，大小(W)

(

長度(Lmin)/5)(即，W

(

Lmin/5))。在一實施例中，X係接觸多節距(CPP)。在一實施例中，第一深介層的深寬比係第一深度比(AR1)，其中第一深度比(AR1)

5。在一實施例中，半導體元件進一步包括：第一淺介層，其中第一淺介層表示在第一介層中的對應導電材料；相對於大致上垂直於第一方向的第二方向， 第一淺介層圖案經對準為重疊對應部件圖案，其中部件圖案表示在電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料；以及其中：第一淺介層圖案在第一方向上的大小為大致上小於第一導體在第一敷金屬層中的容許最小長度；以及第一淺介層的深寬比為大致上小於第一深介層的深寬比。在一實施例中，第一深介層的深寬比係第一深度比(AR1)；第一淺介層的深寬比係第二深度比(AR2)；以及商數(Q)，其中商數(Q)

第一深度比(AR1)/第二深度比(AR2)

10/3(即，Q

AR1/AR2

10/3)。

在一實施例中，一種(製造半導體元件，此半導體元件包括電晶體層、在電晶體層之上的第一介層、在第一介層之上的敷金屬的M(i)層、在M(i)層之上的第二介層以及在第二介層之上的敷金屬的M(i+1)層，其中i係整數，並且0

i)方法，包括(針對在非暫時性電腦可讀取媒體上儲存的佈局圖，佈局圖經組織到包括對應於電晶體、M(i)層及M(i+1)層的電晶體位準、M(i)位準及M(i+1)位準的位準中)產生佈局圖，此產生佈局圖之步驟包括：產生深介層圖案；以及沿著圖示路徑使用深介層圖案將電晶體位準中的第一導電圖案與M(i+1)位準中的第二導電圖案圖示地耦接；以及其中：圖示路徑表示在半導體元件中的主要電氣路徑；主要電氣路徑使用深介層結構來將電晶體層中的第一導電結構與層M(i+1)中的第二導電結構電氣耦接；第一導電圖案及第二導電圖案對應地表示第一導電結構及第二導電結構；深介層圖案表示深介層結構；深介層結構包括對應地 位於第一介層、M(i)層及第二介層中的第一部分、第二部分及第三部分；以及若另外將深介層圖案部分認為表示對應於M(i)層中的第二部分的M(i)位準中的導電圖案，則此深介層圖案將足夠短以違反針對M(i)位準中的容許導電圖案的最小長度設計規則。在一實施例中，深介層圖案係第一深介層圖案；深介層結構係第一深介層結構；圖示路徑係第一圖示路徑；主要電氣路徑係第一主要電氣路徑；半導體元件進一步包括在M(i+1)層之上的第三介層、在第三介層之上的敷金屬的M(i+2)層、在M(i+2)層之上的第四介層以及在第四介層之上的敷金屬的M(i+3)層；佈局圖進一步組織為包括對應於M(i+2)層及M(i+3)層對應的M(i+2)位準及M(i+3)位準；方法進一步包括產生第二深介層圖案；以及沿著第二圖示路徑使用第二深介層圖案將M(i+1)位準中的第二導電圖案與M(i+3)位準中的第三導電圖案圖示地耦接；第二圖示路徑表示在半導體元件中的第二主要電氣路徑；第二主要電氣路徑使用第二深介層結構來將M(i+1)層中的第二導電結構與M(i+3)層中的第三導電結構電氣耦接；第三導電圖案表示第三導電結構；第二深介層圖案表示第二深介層結構；第二深介層結構包括對應地位於第三介層、M(i+2)層及第四介層中的第一部分、第二部分及第三部分；以及若另外將第二深介層圖案部分認為表示對應於M(i+2)層中的第二部分的M(i+2)位準中的導電圖案，則此第二深介層圖案將足夠短以違反針對M(i+2)位準中的容許導電圖案的最小長度設計規則。在一實施例中，方法進一步 包括：基於佈局圖製造至少一個(A)或(B)，其中(A)為一或多個半導體遮罩，(B)為在半導體積體電路的層中的至少一個部件。

上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示之實施例的態樣。熟習此項技術者應瞭解，可輕易使用本揭示之實施例作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示之實施例的精神及範疇，且可在不脫離本揭示之實施例的精神及範疇的情況下產生本文之實施例的各種變化、替代及更改。

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Claims (1)

1. 一種製造半導體元件的方法，一半導體元件包括一電晶體層、在該電晶體層上方的一第一介層、在該第一介層上方的一第一敷金屬層以及在該第一敷金屬層上方的一第二介層，該方法包含：針對儲存在一非暫時性電腦可讀取媒體上的一佈局圖，產生一佈局圖，產生該佈局圖之步驟包括：產生一或多個第一導電圖案，該一或多個第一導電圖案表示該第一敷金屬層中對應的導電材料，該一或多個第一導電圖案的長軸大致上在一第一方向上延伸；產生一第一深介層圖案，該第一深介層圖案表示在該第二介層、該第一敷金屬層及該第一介層中的每一者對應的導電材料；相對於該第一方向及大致上垂直於該第一方向的一第二方向，對準該第一深介層圖案以重疊一對應部件圖案，其中該對應部件圖案表示在該電晶體層中對應的電晶體的端子的電氣路徑中包括的導電材料；以及構造該第一深介層圖案在該第一方向上的大小為大致上小於一導電圖案在該第一敷金屬層中的容許最小長度。

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