KR102310122B1 - 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법 - Google Patents

논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법 Download PDF

Info

Publication number
KR102310122B1
KR102310122B1 KR1020140070272A KR20140070272A KR102310122B1 KR 102310122 B1 KR102310122 B1 KR 102310122B1 KR 1020140070272 A KR1020140070272 A KR 1020140070272A KR 20140070272 A KR20140070272 A KR 20140070272A KR 102310122 B1 KR102310122 B1 KR 102310122B1
Authority
KR
South Korea
Prior art keywords
layer
deep via
interlayer insulating
logic cell
forming
Prior art date
Application number
KR1020140070272A
Other languages
English (en)
Other versions
KR20150141777A (ko
Inventor
빈슨 춘 파이 로우
도정호
김병성
박철홍
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140070272A priority Critical patent/KR102310122B1/ko
Priority to US14/619,073 priority patent/US9653394B2/en
Publication of KR20150141777A publication Critical patent/KR20150141777A/ko
Priority to US15/493,279 priority patent/US10177087B2/en
Priority to US16/200,747 priority patent/US10707163B2/en
Application granted granted Critical
Publication of KR102310122B1 publication Critical patent/KR102310122B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

논리 셀은 기판상의 제1 레벨에 형성된 복수의 도전 영역과, 기판상의 제1 레벨보다 높은 제2 레벨에서 제1 방향으로 연장되고, 비아 콘택을 통해 복수의 도전 영역 중에서 선택되는 제1 도전 영역에 연결되어 있는 제1 배선층과, 기판상의 제2 레벨보다 높은 제3 레벨에서 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 도전 영역 중에서 선택되는 제2 도전 영역에 연결되어 있는 제2 배선층과, 제1 배선층과 이격된 위치에서 제2 도전 영역으로부터 제2 배선층까지 연장되어 있는 딥 비아 콘택을 포함한다.

Description

논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법 {Logic cell, integrated circuit including logic cell, and methods of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 비아 콘택을 가지는 논리 셀 및 그 제조 방법에 관한 것이다.
집적 회로는 논리 게이트 및 회로 모듈을 포함한다. 전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이와 같이 다운-스케일된 집적회로 소자에서, 배선들 및 콘택들 각각의 사이의 간격이 급격하게 줄어들고 있다. 배선들과 이들을 각각 연결하는 콘택들이 상호 전기적으로 분리되기 위해서는, 콘택 간의 공간적 분리뿐만 아니라, 포토리소그래피 공정에서 발생할 수 있는 다양한 오차들을 감안하여 절연 마진(margin)을 확보할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 집적회로 소자의 다운-스케일링으로 인해 동일 레벨상에 형성되는 배선들의 밀도가 증가하는 경우에도 배선들 및 콘택들 사이의 절연 마진을 확보할 수 있는 구조를 가지는 논리 셀을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 집적회로 소자의 다운-스케일링으로 인해 동일 레벨상에 형성되는 배선들의 밀도가 증가하는 경우에도 스케일러빌러티(scalability)를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 또 다른 기술적 과제는 매우 엄격한 디자인 룰(design rules)을 가지는 논리 셀의 인트라 셀 라우팅 층에서 라우팅을 위해 제공되는 면적을 증가시킬 수 있고 공정 난이도 (process complexity)를 감소시킬 수 있는 논리 셀의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 또 다른 기술적 과제는 매우 엄격한 디자인 룰(design rules)을 가지는 논리 셀을 포함하는 집적회로 소자의 스케일링 (scaling)에 유리한 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 기판상의 제1 레벨에 형성된 복수의 도전 영역과, 상기 기판상의 상기 제1 레벨보다 높은 제2 레벨에서 제1 방향으로 연장되고, 비아 (via) 콘택을 통해 상기 복수의 도전 영역 중에서 선택되는 제1 도전 영역에 연결되어 있는 제1 배선층과, 상기 기판상의 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 도전 영역 중에서 선택되는 제2 도전 영역에 연결되어 있는 제2 배선층과, 상기 제1 배선층과 이격된 위치에서 상기 제2 도전 영역으로부터 상기 제2 배선층까지 연장되어 있는 딥 비아 (deep via) 콘택을 포함한다.
상기 제1 방향 및 상기 제2 방향은 상호 직교할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 상기 복수의 도전 영역 위에 형성되고 상기 기판으로부터의 거리가 서로 다른 복수 레벨의 배선층들을 포함하는 다층 배선 구조를 더 포함할 수 있다. 그리고, 상기 복수의 도전 영역은 상기 다층 배선 구조보다 상기 기판에 더 가까운 레벨에 형성되고, 상기 제1 배선층은 상기 다층 배선 구조 중 상기 기판으로부터의 거리가 가장 작은 레벨에 형성된 배선층들에 포함되고, 상기 제2 배선층은 상기 다층 배선 구조 중 상기 기판으로부터의 거리가 두 번째로 작은 레벨에 형성된 배선층들에 포함될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 상기 기판의 활성 영역에 형성된 적어도 하나의 소스/드레인 영역과, 상기 활성 영역 위에 형성된 적어도 하나의 게이트를 더 포함할 수 있다. 그리고, 상기 복수의 도전 영역은 상기 적어도 하나의 소스/드레인 영역에 연결된 적어도 하나의 제1 콘택과, 상기 적어도 하나의 게이트에 연결된 적어도 하나의 제2 콘택을 포함하고, 상기 제1 도전 영역 및 상기 제2 도전 영역은 각각 상기 적어도 하나의 제1 콘택 및 상기 적어도 하나의 제2 콘택 중에서 선택될 수 있다.
일부 실시예들에서, 상기 복수의 도전 영역 위에 형성되고 복수의 배선층을 포함하는 다층 배선 구조를 더 포함할 수 있다. 그리고, 상기 복수의 배선층은 상기 제1 배선층 및 상기 제2 배선층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 상기 기판상에 형성되고 상기 기판으로부터의 거리가 서로 다른 복수 레벨의 배선층들을 포함하는 다층 배선 구조를 더 포함할 수 있으며, 상기 복수의 도전 영역은 상기 복수 레벨 중 기판으로부터의 거리가 가장 작은 레벨에 형성된 배선층들로 이루어질 수 있다.
상기 기판은 수평 방향으로 연장되는 주면을 가지고, 상기 딥 비아 콘택의 저면의 수평 방향 폭은 상기 딥 비아 콘택의 상면의 수평 방향 폭보다 더 작을 수 있다. 상기 딥 비아 콘택은 상기 기판상에서 상기 제2 도전 영역으로부터 상기 제2 배선층까지 수직 방향으로 연장되고, 상기 딥 비아 콘택의 수평 방향 폭은 상기 기판에 가까워질수록 점차 작아질 수 있다.
일부 실시예들에서, 상기 딥 비아 콘택 및 상기 제2 배선층은 상호 일체로 연결될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 상기 복수의 도전 영역 중에서 선택되는 제3 도전 영역 및 제4 도전 영역에 각각 연결되고 상기 기판상의 상기 제3 레벨에서 상기 제2 배선층과 평행하게 연장되어 있는 제3 배선층과, 상기 제3 도전 영역으로부터 상기 제3 배선층까지 연장되어 있는 제1 딥 비아 콘택과, 상기 제4 도전 영역으로부터 상기 제3 배선층까지 연장되어 있는 제2 딥 비아 콘택을 더 포함할 수 있다. 상기 제1 딥 비아 콘택, 상기 제2 딥 비아 콘택, 및 상기 제3 배선층은 상호 일체로 연결될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀은 상기 기판의 제1 활성 영역에 연결된 전원선과, 상기 기판의 제2 활성 영역에 연결된 접지선을 더 포함할 수 있다. 일부 실시예들에서, 상기 전원선 및 상기 접지선은 각각 상기 기판상의 상기 제1 레벨에서 상기 제1 배선층과 평행하게 연장될 수 있다. 일부 실시예들에서, 상기 제2 배선층은 상기 전원선 및 상기 접지선과 직교하는 방향으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 논리 셀 영역을 가지는 기판과, 상기 논리 셀 영역상의 제1 레벨에서 논리 셀을 구성하는 복수의 도전 영역과, 상기 논리 셀 영역상의 제1 레벨보다 높은 제2 레벨에서 제1 수평 방향으로 연장되는 복수의 제1 단방향 배선층(unidirectional wiring layer)과, 상기 논리 셀 영역상의 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 제2 단방향 배선층과, 상기 복수의 도전 영역 중에서 선택된 제1 도전 영역과 상기 복수의 제1 단방향 배선층 중에서 선택된 하나의 제1 단방향 배선층과의 사이를 연결시키는 제1 비아 (via) 콘택과, 상기 복수의 도전 영역 중에서 선택된 제2 도전 영역으로부터 상기 복수의 제2 단방향 배선층 중에서 선택된 하나의 제2 단방향 배선층까지 수직 방향으로 연장되어 있는 딥 비아 (deep via) 콘택을 포함한다.
상기 딥 비아 콘택은 상기 복수의 제1 단방향 배선층과 수직으로 오버랩되지 않도록 상기 제1 단방향 배선층과 수평 방향으로 이격된 위치에 형성될 수 있다.
상기 딥 비아 콘택은 상기 제2 도전 영역에 접하는 저면과, 상기 선택된 하나의 제2 단방향 배선층에 접하는 상면을 가질 수 있다. 그리고, 상기 저면의 면적은 상기 상면의 면적보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 복수의 제1 단방향 배선층 중에서 선택된 하나의 제1 단방향 배선층과, 상기 복수의 제2 단방향 배선층 중에서 선택된 하나의 제2 단방향 배선층과의 사이를 연결시키는 제2 비아 콘택을 더 포함할 수 있다. 그리고, 상기 딥 비아 콘택은 상기 제2 비아 콘택과 수평 방향으로 이격된 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 레벨에서 상기 제1 수평 방향과 교차하는 제3 수평 방향으로 연장되는 복수의 제3 단방향 배선층을 더 포함할 수 있다. 그리고, 상기 제1 도전 영역 및 상기 제2 도전 영역은 상기 복수의 제3 단방향 배선층 중에서 선택될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 논리 셀 영역의 양 단부에 배치된 전원선 및 접지선을 더 포함할 수 있다. 그리고, 상기 복수의 제1 단방향 배선층 및 상기 복수의 제2 단방향 배선층 중 어느 하나는 상기 전원선과 상기 접지선과의 사이에서 상기 논리 셀 영역의 폭 방향으로 연장되고, 상기 복수의 제1 단방향 배선층 및 상기 복수의 제2 단방향 배선층 중 다른 하나는 상기 전원선과 상기 접지선과의 사이에서 상기 논리 셀 영역의 높이 방향으로 연장될 수 있다.
일부 실시예들에서, 상기 복수의 도전 영역은 상기 논리 셀 영역의 활성 영역을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 도전 영역은 상기 논리 셀 영역의 활성 영역 위에 형성된 게이트를 더 포함할 수 있다.
또 다른 일부 실시예들에서, 상기 복수의 도전 영역은 상기 논리 셀 영역에 형성된 FinFET (fin field effect transistor) 소자의 게이트, 소스, 및 드레인 중 적어도 하나를 포함할 수 있다.
또 다른 일부 실시예들에서, 상기 복수의 도전 영역은 상기 기판상에 형성된 평면형 MOSFET (metal oxide semiconductor field effect transistor) 소자의 게이트, 소스, 및 드레인 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀의 제조 방법에서는 기판의 논리 셀 영역에서 상기 기판상의 제1 레벨에 복수의 도전 영역을 형성한다. 상기 기판상의 상기 제1 레벨보다 높은 제2 레벨에서 제1 방향으로 연장되고 상기 복수의 도전 영역 중에서 선택되는 제1 도전 영역에 연결되는 제1 배선층을 형성한다. 상기 제1 배선층을 덮는 층간절연막을 형성한다. 상기 층간절연막을 관통하여 상기 복수의 도전 영역 중에서 선택되는 제2 도전 영역에 연결되는 제1 딥 비아 (deep via) 콘택을 형성한다. 상기 기판상의 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 딥 비아 콘택을 통해 상기 제2 도전 영역에 연결되는 제2 배선층을 형성한다.
상기 제1 딥 비아 콘택을 형성하는 단계는 상기 제1 배선층과 수평 방향으로 이격된 위치에서 상기 층간절연막을 일부 제거하여 상기 제2 도전 영역을 노출시키는 제1 딥 비아 홀을 형성하는 단계와, 상기 제1 딥 비아 홀 내에 도전 물질을 채우는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀의 제조 방법은 상기 제1 딥 비아 홀을 형성하는 동안 상기 제1 딥 비아 홀의 입구측에서 상기 제1 딥 비아 홀에 연통되는 배선 공간을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 제2 배선층을 형성하는 단계는 상기 배선 공간에 도전 물질을 채워 상기 제1 딥 비아 콘택에 일체로 연결되는 상기 제2 배선층을 형성하는 단계를 포함할 수 있다,
상기 제1 딥 비아 콘택을 형성하는 단계는 상기 층간절연막 위에 상기 제2 배선층이 형성될 영역을 한정하는 제1 홀이 형성된 제1 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴 위에 희생막을 형성하는 단계와, 상기 희생막 위에 상기 딥 비아 콘택이 형성될 영역을 한정하는 제2 홀이 형성된 제2 하드마스크 패턴을 형성하는 단계와, 상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 상기 희생막의 일부를 제거하여 상기 제1 하드마스크 패턴 중 일부인 제1 부분의 상면과 상기 층간절연막의 상면을 노출시키는 개구가 형성된 희생 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴의 상기 제1 부분과 상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막 중 상기 개구를 통해 노출되는 부분에서 상기 층간절연막의 총 두께 보다 작은 일부 두께 만큼 식각하여 상기 층간절연막에 예비 홀을 형성하는 단계와, 상기 제2 하드마스크 패턴 및 상기 희생 패턴을 제거하여 상기 제1 하드마스크 패턴 및 상기 층간절연막 중 상기 희생 패턴으로 덮였던 부분들을 노출시키는 단계와, 상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막의 노출 부분을 식각하여, 상기 제2 도전 영역을 노출시키는 제1 딥 비아 홀을 포함하는 복수의 딥 비아 홀을 형성하는 단계와, 상기 복수의 딥 비아 홀 내에 도전 물질을 채워 상기 제1 딥 비아 콘택을 포함하는 복수의 딥 비아 콘택을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 논리 셀의 제조 방법에서는 상기 복수의 비아 홀을 형성하는 동안 상기 복수의 딥 비아 홀에 연통되는 복수의 배선 공간을 형성하는 단계를 더 포함하고, 상기 제2 배선층을 형성하는 단계는 상기 복수의 배선 공간에 도전 물질을 채워 상기 복수의 딥 비아 콘택에 일체로 연결되는 복수의 제2 배선층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판상의 제1 레벨에서 논리 셀을 구성하는 복수의 도전 영역을 형성한다. 상기 기판상의 제1 레벨보다 높은 제2 레벨에서 제1 수평 방향으로 상호 평행하게 연장되고 상기 복수의 도전 영역 중에서 선택되는 제1 도전 영역에 연결되는 적어도 하나의 제1 단방향 배선층(unidirectional wiring layer)을 포함하는 복수의 제1 단방향 배선층을 형성한다. 상기 복수의 제1 단방향 배선층을 덮는 층간절연막을 형성한다. 상기 층간절연막을 관통하여 상기 복수의 도전 영역 중에서 선택되는 제2 도전 영역에 연결되는 딥 비아 (deep via) 콘택을 포함하는 복수의 딥 비아 콘택을 형성한다. 상기 기판상의 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 상호 평행하게 연장되고, 상기 딥 비아 콘택을 통해 상기 제2 도전 영역에 연결되는 적어도 하나의 제2 단방향 배선층을 포함하는 복수의 제2 단방향 배선층을 형성한다.
상기 복수의 제2 단방향 배선층을 형성하는 단계는 상기 복수의 제2 단방향 배선층 중에서 선택되는 어느 하나의 제2 단방향 배선층이 상기 복수의 딥 비아 콘택 중 선택되는 적어도 하나의 딥 비아 콘택에 일체로 연결되는 제2 단방향 배선층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀은 기판상에 수평 방향으로 연장되는 복수의 제1 단방향 배선층과, 상기 기판상의 복수의 제1 단방향 배선층보다 더 높은 레벨에서 상기 복수의 제1 단방향 배선층과 교차하도록 수평 방향으로 연장되는 복수의 제2 단방향 배선층을 포함한다. 또한, 기판상의 복수의 도전 영역과 상기 복수의 제2 단방향 배선층 중 어느 하나의 제2 단방향 배선층을 직접 연결시키기 위한 딥 비아 콘택을 포함한다. 본 발명의 기술적 사상에 따른 논리 셀에서는 딥 비아 콘택 및 복수의 단방향 배선층과의 조합을 이용하여 구현된 배선 구조를 포함함으로써, 단방향 배선층들이 형성되는 레벨에서 라우팅을 위해 제공되는 면적이 증가될 수 있다. 따라서, 논리 셀을 제조하는 데 있어서 공정 난이도 (process complexity)를 감소시킬 수 있고, 스케일링 (scaling) 측면에서 유리한 집적회로 소자를 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 레이아웃 다이어그램이다.
도 2d는 도 1의 2D - 2D' 선 단면에 대응하는 구성을 예시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 레이아웃 다이어그램이다.
도 5a는 도 4의 5A - 5A' 선 단면도이다.
도 5b는 도 4의 5B - 5B' 선 단면도이다.
도 5c는 도 4의 5C - 5C' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 다층 배선 구조의 일부 구성을 예시한 사시도이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 논리 셀의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 도 8g에 예시한 논리 셀이 가질 수 있는 예시적인 평면 구조를 도시한 평면도이다.
도 10a는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 예시적인 레이아웃 다이어그램이다.
도 10b는 도 10a의 B - B' 선 단면도이다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀의 예시적인 레이아웃 다이어그램이다.
도 11b는 도 11a의 X1 - X1' 선 및 X2 - X2' 선 단면도이다.
도 12는 비교예에 따른 논리 셀의 일부 구성의 레이아웃 다이어그램이다.
도 13a는 2 개의 제2 양방향 배선층 사이에서 발생될 수 있는 팁 대 사이드 위반을 설명하기 위한 도면이다.
도 13b는 2 개의 제1 양방향 배선층 사이에서 발생될 수 있는 코너 라운딩 현상을 설명하기 위한 도면이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템을 설명하는 도면이다.
도 16은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템을 설명하는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(100)의 레이아웃 다이어그램이다.
도 2a 내지 도 2d는 도 1의 논리 셀(100)과 동일한 레이아웃을 가질 수 있는 예시적인 논리 셀의 단면도들로서, FinFET (fin field effect transistor) 소자를 포함하는 논리 셀(100A)의 일부 구성을 예시한 것이다. 도 2a는 도 1의 2A - 2A' 선 단면에 대응하는 구성을 예시한 단면도이다. 도 2b는 도 1의 2B - 2B' 선 단면에 대응하는 구성을 예시한 단면도이다. 도 2c는 도 1의 2C - 2C' 선 단면에 대응하는 구성을 예시한 단면도이다. 도 2d는 도 1의 2D - 2D' 선 단면에 대응하는 구성을 예시한 단면도이다.
도 1과 도 2a 내지 도 2d를 참조하면, 수평 방향 (도 1의 X 방향 및 Y 방향)으로 연장되는 주면(110A)을 가지는 기판(110)은 논리 셀 영역(LC)을 가진다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)의 논리 셀 영역(LC)은 기판(110)으로부터 돌출된 복수의 핀형 (fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다.
상기 복수의 활성 영역(AC)은 일 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 기판(110)상에서 상기 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 상기 복수의 활성 영역(AC)은 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 기판(110)상에는 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 상기 복수의 활성 영역(AC)과 교차하는 방향 (도 1에서 Y 방향)으로 연장되어 있다. 상기 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장된다. 상기 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성된다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 상기 게이트 절연막(118) 위에서 상기 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(AC)과 교차하여 연장된다.
일부 실시예들에서, 상기 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
상기 복수의 활성 영역(AC) 위의 제1 레벨(LV1)에는 복수의 도전성 콘택(CA, CB)이 형성되어 있다. 상기 복수의 도전성 콘택(CA, CB)은 상기 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택(CA)과, 상기 복수의 게이트 라인(GL)에 연결된 복수의 제2 콘택(CB)을 포함한다.
상기 복수의 도전성 콘택(CA, CB)은 상기 복수의 활성 영역(AC) 및 게이트 라인(GL)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 상기 복수의 도전성 콘택(CA, CB)은 상기 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 상기 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 상기 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택(V0)이 형성되어 있다. 상기 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 층간절연막(134) 위에는 상기 제1 레벨(LV1)보다 높은 제2 레벨(LV2)에서 수평 방향으로 연장되는 복수의 제1 단방향 배선층 (unidirectional wiring layer)(M1)이 형성되어 있다.
상기 복수의 제1 단방향 배선층(M1)은 제2 층간절연막(134) 위에서 기판(110)의 주면(110A)의 연장 방향과 평행한 제1 방향 (X 방향)으로 상호 평행하게 연장될 수 있다.
상기 복수의 제1 단방향 배선층(M1)은 제1 레벨(LV1)과 제2 레벨(LV2)과의 사이에 형성된 복수의 하부 비아 콘택(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 상기 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 상기 복수의 하부 비아 콘택(V0)은 제2 층간절연막(134)을 관통하여 상기 복수의 도전성 콘택(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 상기 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
상기 논리 셀 영역(LC)에서 제1 소자 영역(RX1)에 있는 활성 영역(AC)에 전원선(VDD)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 접지선(VSS)이 연결될 수 있다. 상기 전원선(VDD) 및 접지선(VSS)은 복수의 하부 비아 콘택(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 상기 제1 소자 영역(RX1)의 활성 영역(AC) 및 제2 소자 영역(RX2)의 활성 영역(AC)에 각각 연결될 수 있다.
상기 전원선(VDD) 및 접지선(VSS)은 각각 상기 제2 레벨(LV2)상에서 복수의 제1 단방향 배선층(M1)과 상호 평행하게 연장될 수 있다. 일부 실시예들에서, 상기 전원선(VDD) 및 접지선(VSS)은 상기 복수의 제1 단방향 배선층(M1)과 동시에 형성될 수 있다. 상기 복수의 제1 단방향 배선층(M1), 전원선(VDD), 및 접지선(VSS)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 상기 제3 층간절연막(136)에 의해 상기 복수의 제1 단방향 배선층(M1), 전원선(VDD), 및 접지선(VSS)이 상호 절연될 수 있다.
상기 전원선(VDD)과 접지선(VSS)과의 사이의 최단 거리 방향 (Y 방향)을 따라 상기 논리 셀 영역(LC)의 높이(LCH)가 정의될 수 있다. 또한, 상기 전원선(VDD) 및 접지선(VSS)과 평행한 방향 (X 방향)을 따라 상기 논리 셀 영역(LC)의 폭(LCW)이 정의될 수 있다.
일 예에서, 도 13a를 참조하여 후술하는 바와 같은 라인 팁 대 라인 사이드 (line tip-to-line side; 이하, 단지 "팁 대 사이드"라 함)의 최소 스페이스 룰 (minimum spacing rule)의 한계를 극복할 수 있는 설계 마진을 확보하기 위하여, 상기 복수의 제1 단방향 배선층(M1)은 모두 한 방향, 예를 들면 논리 셀 영역(LC)의 폭(LCW) 방향 (X 방향)으로만 연장되도록 형성할 수 있다.
다른 예에서, 상기 복수의 제1 단방향 배선층(M1) 중 배선 형성 밀도가 비교적 높은 부분에서는 복수의 제1 단방향 배선층(M1)이 논리 셀 영역(LC)의 폭(LCW) 방향 (X 방향)으로만 연장되고, 상기 복수의 제1 단방향 배선층(M1) 중 배선 형성 밀도가 비교적 낮은 부분에서는, 팁 대 사이드의 최소 스페이스 룰을 위반하지 않는 범위 내에서, 복수의 제1 단방향 배선층(M1)이 부분적으로 논리 셀 영역(LC)의 높이(LCH) 방향으로 연장되는 부분을 포함할 수 있다.
상기 복수의 하부 비아 콘택(V0), 복수의 제1 단방향 배선층(M1), 전원선(VDD) 및 접지선(VSS)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 제1 단방향 배선층(M1) 및 상기 복수의 하부 비아 콘택(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
상기 제3 층간절연막(136) 및 상기 복수의 제1 단방향 배선층(M1) 위에는 이들을 덮는 제4 층간절연막(138)이 형성될 수 있다. 상기 제4 층간절연막(138)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 내지 제4 층간절연막(132, 134, 136, 138)은 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 내지 제4 층간절연막(132, 134, 136, 138) 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 내지 제4 층간절연막(132, 134, 136, 138)은 각각 TEOS (tetra ethyl ortho silicate) 막과, 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
상기 제4 층간절연막(138)을 관통하는 복수의 상부 비아 콘택(V1)이 상기 복수의 제1 단방향 배선층(M1) 위에 형성될 수 있다.
상기 상부 비아 콘택(V1) 위에는 상기 제2 레벨(LV2)보다 높은 제3 레벨(LV3)에서 상기 복수의 제1 단방향 배선층(M1)과 교차하도록 수평 방향으로 연장되는 복수의 제2 단방향 배선층(M2)이 형성되어 있다.
상기 복수의 상부 비아 콘택(V1) 및 상기 복수의 제2 단방향 배선층(M2)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 제2 단방향 배선층(M2) 및 상기 복수의 상부 비아 콘택(V1)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
상기 복수의 제2 단방향 배선층(M2)은 제4 층간절연막(138) 위에서 논리 셀 영역(LC)의 높이(LCH) 방향 (Y 방향)을 따라 기판(110)의 주면(110A)의 연장 방향과 평행하게 연장될 수 있다. 도 1에 예시한 바와 같이, 상기 복수의 제2 단방향 배선층(M2)의 연장 방향은 상기 복수의 제1 단방향 배선층(M1)의 연장 방향과 직교할 수 있으나, 이에 한정되는 것은 아니다.
논리 셀 영역(LC)의 일부 영역에서, 상기 복수의 제2 단방향 배선층(M2)은 딥 비아 (deep via) 콘택(DV)을 통해 상기 복수의 도전 영역(CA, CB) 중에서 선택되는 어느 하나의 도전 영역에 연결될 수 있다. 상기 딥 비아 콘택(DV)은 상기 복수의 도전 영역(CA, CB) 중에서 선택되는 어느 하나의 도전 영역과, 상기 복수의 제2 단방향 배선층(M2) 중에서 선택되는 어느 하나의 제2 단방향 배선층(M2)과의 사이에서, 기판(110)의 주면(110A)에 대하여 수직인 방향 (Z 방향)으로 연장될 수 있다. 일 예에서, 상기 딥 비아 콘택(DV)은 복수의 제2 단방향 배선층(M2) 중 어느 하나의 제2 단방향 배선층(M2)으로부터 제2 내지 제4 층간절연막(134, 136, 138)을 관통하여 상기 복수의 도전성 콘택(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)까지 연장될 수 있다.
논리 셀 영역(LC)의 다른 일부 영역에서, 상기 복수의 제2 단방향 배선층(M2)은 제2 레벨(LV2)과 제3 레벨(LV3)과의 사이에 형성된 복수의 상부 비아 콘택(V1) 중 어느 하나의 상부 비아 콘택(V1)을 통해 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결될 수 있다. 상기 복수의 상부 비아 콘택(V1)은 제4 층간절연막(138)을 관통하여 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)까지 연장될 수 있다.
상기 딥 비아 콘택(DV)은 상기 복수의 제1 단방향 배선층(M1)과 수직 방향 (Z 방향)으로 오버랩되지 않도록 상기 복수의 제1 단방향 배선층(M1)으로부터 수평 방향(X 방향 또는 Y 방향)으로 이격된 위치에 형성될 수 있다. 또한, 상기 딥 비아 콘택(DV)은 상기 복수의 하부 비아 콘택(V0) 및 복수의 상부 비아 콘택(V1)과 수직 방향으로 오버랩되지 않도록 상기 복수의 하부 비아 콘택(V0) 및 복수의 상부 비아 콘택(V1)으로부터 수평 방향(X 방향 또는 Y 방향)으로 이격된 위치에 형성될 수 있다.
일부 실시예들에서, 도 2a, 도 2c 및 도 2d에 예시한 바와 같이, 상기 딥 비아 콘택(DV)은 제1 콘택(CA) 또는 제2 콘택(CB)에 접하는 저면(B)과, 상기 복수의 제2 단방향 배선층(M2) 중 어느 하나의 제2 단방향 배선층(M2)에 접하는 상면(T)을 가진다. 상기 딥 비아 콘택(DV)의 저면(B)의 수평 방향(X 방향 또는 Y 방향)의 폭(W1)은 상기 딥 비아 콘택(DV)의 상면(T)의 수평 방향 폭(W2)보다 더 작을 수 있다. 또한, 상기 딥 비아 콘택(DV)의 측벽(SW)은 수직 방향(Z 방향)에 대하여 경사진 경사면을 이룰 수 있다 (도 2a 참조). 이에 따라, 상기 딥 비아 콘택(DV)은 그 상면(T)으로부터 저면(B)에 이르기까지 길이 방향을 따라 수평 방향 폭이 상기 기판(110)에 가까워질수록 점차 작아질 수 있다. 또한, 상기 딥 비아 콘택(DV) 중 제1 콘택(CB) 또는 제2 콘택(CB)에 접하는 저면(B)의 면적은 상기 제2 단방향 배선층(M2)에 접하는 상면(T)의 면적보다 더 작게 될 수 있다.
상기 복수의 제1 단방향 배선층(M1) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제1 단방향 배선층(M1)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리(HL1)(도 2c 참조)는 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다. 이와 유사하게, 상기 복수의 하부 비아 콘택(V0) 중 상기 딥 비아 콘택(DV)과 가장 가까운 하부 비아 콘택(V0)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리도 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다.
도 2a 내지 도 2d에 예시한 논리 셀(100A)에서, 복수의 제1 단방향 배선층(M1) 및 복수의 제2 단방향 배선층(M2)은 논리 셀(110A)에 구비되는 다층 배선 구조의 일부일 수 있다. 상기 다층 배선 구조는 기판(110)으로부터의 이격 거리가 서로 다른 복수 레벨의 배선층들을 포함할 수 있으며, 상기 복수의 제2 단방향 배선층(M2)보다 기판(110)으로부터의 이격 거리가 더 큰 레벨에 형성된 배선층들을 더 포함할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(200)의 단면도이다.
도 3은 도 1의 논리 셀(100)과 동일 또는 유사한 레이아웃을 가질 수 있는 예시적인 논리 셀의 단면도로서, 벌크(bulk) 기판(210)상에 형성된 평면형 MOSFET (metal oxide semiconductor field effect transistor) 소자를 포함하는 논리 셀(200)의 일부 구성을 예시하였다. 도 3에 예시한 논리 셀(200)은 활성 영역(AC2)이 정의된 기판(210), 게이트 절연막(218), 및 게이트 라인(GL2)의 구조를 제외하고 도 1에 예시한 레이아웃과 동일 또는 유사한 레이아웃을 가질 수 있다. 도 3에서는 도 1의 2D - 2D' 선 단면에 대응하는 구성을 예시한다. 도 3에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 논리 셀(200)은 수평 방향 (도 1 및 도 3에서 X 방향 및 Y 방향)으로 연장되는 주면(210A)을 가지는 기판(210)을 포함한다. 상기 기판(210)은 도 1에 예시한 바와 같은 논리 셀 영역(LC)을 포함한다.
일부 실시예들에서, 상기 기판(210)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 상기 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(210)의 표면에 활성 영역(AC2)을 정의하기 위하여 기판(210)에 형성된 트렌치(TR) 내에 소자분리막(212)이 형성되어 있다. 상기 활성 영역(AC2)은 도 1에 예시한 바와 같은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다.
상기 기판(210)상에는 활성 영역(AC2) 및 소자분리막(212) 위에 복수의 게이트 절연막(218) 및 복수의 게이트 라인(GL2)이 논리 셀 영역(LC)의 높이(LCH) 방향으로 연장되어 있다.
상기 복수의 게이트 절연막(218) 및 복수의 게이트 라인(GL2)의 구성 물질은 도 1 내지 도 2d를 참조하여 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)에 대하여 설명한 바와 대체로 유사하다.
상기 복수의 게이트 라인(GL2) 각각의 양 측벽은 절연 스페이서(224)로 덮일 수 있다. 상기 절연 스페이서(224)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 복수의 게이트 라인(GL2)의 상면과 기판(210)의 상면이 각각 절연 캡핑층(226)으로 덮일 수 있다. 상기 절연 캡핑층(226)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제2 단방향 배선층(M2)은 딥 비아 콘택(DV) 및 제2 콘택(CB)을 통해 복수의 게이트 라인(GL2)에 연결될 수 있다. 또한, 도시하지는 않았으나, 복수의 제2 단방향 배선층(M2)은 딥 비아 콘택(DV)을 통해 상기 활성 영역(AC2) 중에서 선택되는 일부 영역에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(300)의 레이아웃 다이어그램이다. 도 5a는 도 4의 5A - 5A' 선 단면도이고, 도 5b는 도 4의 5B - 5B' 선 단면도이고, 도 5c는 도 4의 5C - 5C' 선 단면도이다. 도 4 내지 도 5c에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4 내지 5c를 참조하면, 논리 셀(300)은 기판(310)의 표면에 노출된 활성 영역(AC3)을 포함한다.
일부 실시예들에서, 상기 기판(310)상의 제1 레벨(LV1)에 형성된 활성 영역(AC3)은 도 2a 내지 도 2d에 예시한 복수의 핀형 (fin-type) 활성 영역(AC)과 유사한 형상을 가지는 핀형 활성 영역으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(310)은 도 3에 예시한 벌크 기판(210)과 같은 구조를 가지고, 상기 활성 영역(AC3)은 도 3에 예시한 활성 영역(AC2)과 유사하게, 트렌치 소자분리 공정에 의해 기판(310)에 정의된 것일 수 있다. 상기 활성 영역(AC3)의 평면 형상은 도 4에 예시한 바에 한정되지 않으며, 요구되는 설계에 따라 다양한 평면 형상을 가질 수 있다.
상기 기판(310)은 도 1을 참조하여 설명한 기판(110)과 같은 구성, 또는 도 3을 참조하여 설명한 기판(210)과 같은 구성을 가질 수 있다.
논리 셀(300)에서, 복수의 하부 비아 콘택(V0)은 기판(310)의 상면(310T)에 노출된 활성 영역(AC3) 중 선택되는 일부 영역(AP1, AP2)에 직접 연결되는 하부 비아 콘택(V0)을 포함한다. 복수의 딥 비아 콘택(DV)은 기판(310)의 상면(310T)에 노출된 활성 영역(AC3) 중 선택되는 일부 영역(AP3, AP4, AP5)에 직접 연결되는 딥 비아 콘택(DV)을 포함한다.
논리 셀(300)의 일부 영역에서, 복수의 제2 단방향 배선층(M2)은 딥 비아 콘택(DV)을 통해 상기 활성 영역(AC3) 중 선택되는 일부 영역(AP3, AP4, AP5)에 직접 연결될 수 있다. 일 예에서, 상기 딥 비아 콘택(DV)은 복수의 제2 단방향 배선층(M2) 중 어느 하나의 제2 단방향 배선층(M2)으로부터 제1 내지 제3 층간절연막(332, 334, 336)을 관통하여 상기 활성 영역(AC3) 중 선택되는 일부 영역(AP3, AP4, AP5)까지 연장될 수 있다.
논리 셀(300)의 다른 일부 영역에서, 상기 복수의 제2 단방향 배선층(M2)은 제2 레벨(LV2)과 제3 레벨(LV3)과의 사이에 형성된 복수의 상부 비아 콘택(V1) 중 어느 하나의 상부 비아 콘택(V1)을 통해 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결될 수 있다. 상기 복수의 상부 비아 콘택(V1)은 제3 층간절연막(336)을 관통하여 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)까지 연장될 수 있다.
상기 딥 비아 콘택(DV)은 그 상면으로부터 저면에 이르기까지 길이 방향을 따라 수평 방향 폭이 상기 기판(310)에 가까워질수록 점차 작아질 수 있다. 이에 따라, 배선 피치가 감소하는 경우에도, 상기 복수의 제1 단방향 배선층(M1) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제1 단방향 배선층(M1)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리(HL2)(도 5a 참조)는 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다. 이와 유사하게, 상기 복수의 하부 비아 콘택(V0) 중 상기 딥 비아 콘택(DV)과 가장 가까운 하부 비아 콘택(V0)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리도 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다.
도 5a 내지 도 5c에 예시한 바와 같이, 논리 셀(300)은 복수의 제2 단방향 배선층(M2)을 덮는 제4 층간절연막(340)과, 상기 제4 층간절연막(340) 위에 형성된 복수의 제3 배선층(M3)과, 상기 복수의 제3 배선층(M3) 각각의 사이를 절연하기 위한 제5 층간절연막(342)과, 상기 복수의 제3 배선층(M3) 및 제5 층간절연막(342)을 덮는 제6 층간절연막(344)을 더 포함할 수 있다. 상기 제1 내지 제6 층간절연막(332, 334, 336, 338, 340, 342, 344)의 구성 재료에 대한 상세한 설명은 도 1 내지 도 2d를 참조하여 제1 내지 제4 층간절연막(132, 134, 136, 138)에 대하여 설명한 바와 같다.
논리 셀(300)은 기판(310)으로부터의 이격 거리가 서로 다른 복수 레벨의 배선층들을 포함하는 다층 배선 구조를 포함할 수 있다. 그리고, 상기 복수의 제1 단방향 배선층(M1), 복수의 제2 단방향 배선층(M2), 및 복수의 제3 배선층(M3)은 각각 논리 셀(300)에 구비되는 다층 배선 구조의 일부일 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(400)의 단면도이다. 도 6을 참조하여, 논리 셀(400)을 구성하는 다층배선 구조(MLI) 내에 딥 비아 콘택(DV)을 포함하는 예를 설명한다. 도 6에서, 도 4 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 논리 셀(400)의 일부 영역에서, 복수의 제3 배선층(M3) 중에서 선택되는 적어도 하나의 제3 배선층(M3)은 딥 비아 콘택(DV)을 통해 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결될 수 있다. 상기 복수의 제3 배선층(M3)은 수평 방향에서 복수의 제2 단방향 배선층(M2)과 교차하는 어느 한 방향으로 서로 평행하게 연장되는 복수의 단방향 배선층으로 이루어질 수 있다.
논리 셀(400)의 다른 일부 영역에서, 제2 단방향 배선층(M2)은 제2 레벨(LV2)과 제3 레벨(LV3)과의 사이에 형성된 상부 비아 콘택(V1)을 통해 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결될 수 있다. 그리고, 복수의 제3 배선층(M3) 중 어느 하나의 제3 배선층(M3)은 제3 레벨(LV3)과 제4 레벨(LV4)과의 사이에 형성된 비아 콘택(V2)을 통해 복수의 제2 단방향 배선층(M2) 중 어느 하나의 제2 단방향 배선층(M2)에 연결될 수 있다.
상기 딥 비아 콘택(DV)은 그 상면으로부터 저면에 이르기까지 길이 방향을 따라 수평 방향 폭이 상기 기판(310)에 가까워질수록 점차 작아질 수 있다. 이에 따라, 배선 피치가 감소하는 경우에도, 복수의 제2 단방향 배선층(M2) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제2 단방향 배선층(M2)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리(HL3)는 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다. 이와 유사하게, 상기 복수의 제1 단방향 배선층(M1) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제1 단방향 배선층(M1)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리도 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(500)의 다층 배선 구조의 일부 구성을 예시한 사시도이다. 도 7에서, 도 4 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 중복 설명은 생략한다.
도 7에는 다층배선 구조(MLI)를 구성하는 복수의 제1 단방향 배선층(M1), 복수의 제2 단방향 배선층(M2), 및 복수의 제3 단방향 배선층(M3)의 배치가 예시되어 있다.
도 7에 예시한 바와 같이, 복수의 제1 단방향 배선층(M1)은 기판(310)의 활성 영역(AC3)이 형성된 제1 레벨(LV1)보다 높은 제2 레벨(LV2)에서 제1 수평 방향 (예를 들면, 도 7에서 X 방향)으로 상호 평행하게 연장될 수 있다.
복수의 제2 단방향 배선층(M2)은 복수의 제1 단방향 배선층(M1)이 형성된 제2 레벨(LV2)보다 높은 제3 레벨(LV3)에서 상기 제1 수평 방향과 교차하는 제2 수평 방향 (예를 들면, 도 7에서 Y 방향)으로 상호 평행하게 연장될 수 있다.
복수의 제3 배선층(M3)은 복수의 제2 단방향 배선층(M2)이 형성된 제3 레벨(LV3)보다 높은 제4 레벨(LV4)에서 상기 제2 수평 방향과 교차하는 제3 수평 방향으로 상호 평행하게 연장될 수 있다. 일 예에서, 상기 제3 수평 방향은 상기 제1 수평 방향과 동일할 수 있다. 다른 예에서, 상기 제3 수평 방향은 상기 제1 수평 방향과 다를 수도 있다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 논리 셀(600) (도 8g 및 도 9 참조)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8g에서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a를 참조하면, 기판(310)상에 하부 비아 콘택(V0)과, 제1 단방향 배선층(M1)을 형성한다.
상기 제1 단방향 배선층(M1)은 상기 하부 비아 콘택(V0)을 통해 기판(310)의 활성 영역(AC3)에 연결되도록 형성될 수 있다.
그 후, 상기 제1 단방향 배선층(M1) 위에 도 5a 및 도 5b에 예시한 바와 같은 상부 비아 콘택(V1)을 형성할 수 있다.
상기 하부 비아 콘택(V0), 제1 단방향 배선층(M1), 및 상부 비아 콘택(V1) 형성시 복수의 층간절연막 형성 공정이 수반될 수 있다. 이에 따라, 상기 하부 비아 콘택(V0), 제1 단방향 배선층(M1), 및 상부 비아 콘택(V1)이 형성된 결과물을 덮는 층간절연막(ILD)이 남게 될 수 있다.
상기 층간절연막(ILD)은 도 2a 내지 도 2d에 예시한 제1 내지 제4 층간절연막(132, 134, 136, 138) 중에서 선택되는 적어도 일부, 또는 도 5a 내지 도 5c에 예시한 제1 내지 제3 층간절연막(332, 334, 336) 중에서 선택되는 적어도 일부를 포함할 수 있다.
상기 층간절연막(ILD) 위에 제1 하드마스크 패턴(650)을 형성한다.
상기 층간절연막(ILD)이 산화막으로 이루어지는 경우, 상기 제1 하드마스크 패턴(650)은 질화막 또는 폴리실리콘막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 하드마스크 패턴(650)에는 후속 공정에서 형성되는 복수의 제2 단방향 배선층(M2)이 형성될 영역을 한정하는 복수의 홀(650H)이 형성되어 있다.
도 8b를 참조하면, 상기 제1 하드마스크 패턴(650)이 형성된 결과물 위에 희생막(652)을 형성한다.
상기 희생막(652)은 상기 층간절연막(ILD)의 구성 물질과 동일한 재료, 또는 층간절연막(ILD)의 구성 물질과 동일 또는 유사한 식각 선택비를 가지는 재료로 이루어질 수 있다. 예를 들면, 상기 희생막(652)은 산화막으로 이루어질 수 있다.
상기 희생막(652) 위에 제2 하드마스크 패턴(660)을 형성한다.
상기 제2 하드마스크 패턴(660)은 상기 제1 하드마스크 패턴(650)과 동일한 재료, 또는 제1 하드마스크 패턴(650)의 구성 물질과 동일 또는 유사한 식각 선택비를 가지는 재료로 이루어질 수 있다. 예를 들면, 상기 제2 하드마스크 패턴(660)은 질화막 또는 폴리실리콘막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 하드마스크 패턴(660)에는 후속 공정에서 형성되는 복수의 딥 비아 콘택(DV)이 형성될 영역을 한정하는 복수의 홀(660H1, 660H2)이 형성되어 있다. 기판(310)상에서 상기 복수의 홀(660H1, 660H2) 중 일부의 홀(660H1)에 의해 한정되는 제1 영역(A1)에는 후속 공정에서 복수의 딥 비아 콘택(DV)이 형성될 수 있다. 기판(310)상에서 상기 복수의 홀(660H1, 660H2) 중 다른 일부의 홀(660H2)에 의해 한정되는 제2 영역(A2)에는 후속 공정에서 단일의 딥 비아 콘택(DV)이 형성될 수 있다.
도 8c를 참조하면, 제2 하드마스크 패턴(660)을 식각 마스크로 이용하여 상기 희생막(652)을 이방성 식각하여, 복수의 개구(OP1, OP2)가 형성된 희생 패턴(652P)을 형성한다.
상기 희생 패턴(652P)에 형성된 복수의 개구(OP1, OP2) 중 기판(310)상의 제1 영역(A1)에 포함되는 개구(OP1) 내에서 제1 하드마스크 패턴(650)의 상면과 층간절연막(ILD)의 상면이 노출될 수 있다.
상기 희생 패턴(652P)에 형성된 복수의 개구(OP1, OP2) 중 기판(310)상의 제2 영역(A2)에 포함되는 개구(OP2) 내에서는 상기 제1 하드마스크 패턴(650)은 노출되지 않고, 층간절연막(ILD)의 상면이 노출될 수 있다.
도 8d를 참조하면, 제2 하드마스크 패턴(660)과, 제1 영역(A1)에 포함되는 개구(OP1) 내에서 노출되는 제1 하드마스크 패턴(650)을 식각 마스크로 이용하여, 복수의 개구(OP1, OP2)를 통해 노출되는 층간절연막(ILD)의 총 깊이(DT) 보다 작은 깊이(D1) 만큼 부분적으로 이방성 식각하여, 층간절연막(ILD)에 복수의 예비 홀(PH1, PH2, PH3)을 형성한다.
상기 층간절연막(ILD)에 복수의 예비 홀(PH1, PH2, PH3)이 형성되는 동안, 식각 마스크로 사용된 제2 하드마스크 패턴(660) 및 희생 패턴(652P)의 적어도 일부가 소모될 수 있다.
도 8e를 참조하면, 깊이(D1)를 가지는 상기 복수의 예비 홀(PH1, PH2, PH3)이 형성된 도 8d의 결과물로부터 도 8d에 예시한 바와 같은 희생 패턴(652P)의 잔류 부분을 제거하여, 제1 하드마스크 패턴(650)의 상면 및 상기 층간절연막(ILD)의 상면 중 상기 희생 패턴(652P)으로 덮였던 부분을 다시 노출시킨다.
도 8f를 참조하면, 제1 하드마스크 패턴(650)을 식각 마스크로 이용하여 층간절연막(ILD)의 노출된 부분을 식각하여, 복수의 예비 홀(PH1, PH2, PH3)로부터 기판(310) 측으로 더 확장된 복수의 딥 비아 홀(DH1, DH2, DH3)을 형성하고, 상기 복수의 딥 비아 홀(DH1, DH2, DH3)의 입구측에서 상기 복수의 딥 비아 홀(DH1, DH2, DH3)과 연통되는 복수의 배선 공간(SM2)을 형성한다.
상기 복수의 배선 공간(SM2)은 후속 공정에서 복수의 제2 단방향 배선층(M2)이 형성될 공간을 제공할 수 있다.
도 8g를 참조하면, 제1 하드마스크 패턴(650) (도 8f 참조)을 제거하여 층간절연막(ILD)의 상면을 노출시킨 후, 상기 복수의 딥 비아 홀(DH1, DH2, DH3) 및 복수의 배선 공간(SM2) 내에 도전 물질을 채워 복수의 딥 비아 콘택(DV1, DV2, DV3)과, 복수의 제2 단방향 배선층(M2)을 형성한다.
상기 복수의 딥 비아 콘택(DV1, DV2, DV3) 및 복수의 제2 단방향 배선층(M2)은 각각 도전성 배리어막(672) 및 배선층(674)을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 딥 비아 콘택(DV1, DV2, DV3) 및 복수의 제2 단방향 배선층(M2)을 형성하기 위하여, 먼저 상기 복수의 딥 비아 홀(DH1, DH2, DH3) 및 복수의 배선 공간(SM2)의 내벽과 층간절연막(ILD)의 상면을 덮는 도전성 배리어막(672)을 형성한다. 그 후, 상기 복수의 딥 비아 홀(DH1, DH2, DH3) 및 복수의 배선 공간(SM2)을 채우기에 충분한 두께의 배선층(674)을 상기 도전성 배리어막(672) 위에 형성한다. 그 후, 에치백, CMP (chemical mechanical polishing), 또는 이들의 조합을 이용하여 상기 도전성 배리어막(672) 및 배선층(674) 중 불필요한 부분을 제거하여, 상기 복수의 딥 비아 홀(DH1, DH2, DH3) 및 복수의 배선 공간(SM2) 내에만 상기 도전성 배리어막(672) 및 배선층(674)이 남도록 한다.
도 9는 도 8g에 예시한 논리 셀(600)이 가질 수 있는 예시적인 평면 구조를 도시한 평면도이다.
도 8g에 예시한 단면 구조는 도 9의 8G - 8G' 선 단면도에 대응할 수 있다. 도 9에는 복수의 딥 비아 콘택(DV1, DV2, DV3)의 위치를 점선으로 표시하였다.
그러나, 도 9에 예시한 평면 구조는 단지 예시에 불과하며, 본 발명의 기술적 사상이 도 9에 예시된 바에 한정되는 것은 아니다.
도 8g 및 도 9를 참조하면, 상기 복수의 제2 단방향 배선층(M2)은 단일의 딥 비아 콘택(DV1)에 일체로 연결되어 있는 제2 단방향 배선층(M2A)과, 복수의 딥 비아 콘택(DV2, DV3)에 일체로 연결되어 있는 제2 단방향 배선층(M2B)을 포함한다.
도 8g 및 도 9에 예시한 구성을 가지는 복수의 딥 비아 콘택(DV1, DV2, DV3) 및 복수의 제2 단방향 배선층(M2)은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀들의 일부를 구성할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 구성할 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 논리 셀은 AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
도 10a는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(700)의 예시적인 레이아웃 다이어그램이다. 도 10b는 도 10a의 B - B' 선 단면도이다.
도 10a 및 도 10b에는 논리 AOI (AND/OR/INVERT) 복합 게이트 (complex gate)의 레이아웃을 예시하였다. 도 10a 및 도 10b에서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10a 및 도 10b를 참조하면, 논리 셀(700)에서, 복수의 하부 비아 콘택(V0)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 형성된 활성 영역 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택(CA), 또는 복수의 게이트 라인(GL)에 연결된 제2 콘택(CB)에 연결되어 있다.
논리 셀(700)의 일부 영역에서, 복수의 딥 비아 콘택(DV)이 복수의 제2 콘택(CB)으로부터 제2 내지 제4 층간절연막(134, 136, 138)을 관통하여 복수의 제2 단방향 배선층(M2)까지 수직 방향으로 연장되어 있다. 상기 복수의 제2 단방향 배선층(M2)은 각각 딥 비아 콘택(DV)을 통해 제2 콘택(CB)에 연결되는 구조를 가진다.
논리 셀(700)의 다른 일부 영역에서, 상기 복수의 제2 단방향 배선층(M2)은 제2 레벨(LV2)과 제3 레벨(LV3)과의 사이에 형성된 복수의 상부 비아 콘택(V1) 중 어느 하나의 상부 비아 콘택(V1)을 통해 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결되어 있다. 상기 복수의 상부 비아 콘택(V1)은 제4 층간절연막(138)을 관통하여 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)까지 연장될 수 있다.
상기 딥 비아 콘택(DV)은 그 상면으로부터 저면에 이르기까지 길이 방향을 따라 수평 방향 폭이 상기 기판(110)에 가까워질수록 점차 작아질 수 있다. 이에 따라, 배선 피치가 감소하는 경우에도, 상기 복수의 제1 단방향 배선층(M1) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제1 단방향 배선층(M1)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리는 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다. 이와 유사하게, 상기 복수의 하부 비아 콘택(V0) 중 상기 딥 비아 콘택(DV)과 가장 가까운 하부 비아 콘택(V0)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리도 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀(800)의 예시적인 레이아웃 다이어그램이다. 도 11b는 도 11a의 X1 - X1' 선 및 X2 - X2' 선 단면도이다.
도 11a 및 도 11b에는 인버터 (inverter)의 레이아웃을 예시하였다. 도 11a 및 도 11b에서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 11a 및 도 11b를 참조하면, 논리 셀(800)에서, 복수의 하부 비아 콘택(V0)은 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택(CA)에 연결되어 있다.
논리 셀(800)의 일부 영역에서, 복수의 딥 비아 콘택(DV)이 복수의 제2 콘택(CB)으로부터 제2 내지 제4 층간절연막(134, 136, 138)을 관통하여 복수의 제2 단방향 배선층(M2)까지 수직 방향으로 연장되어 있다. 상기 복수의 제2 단방향 배선층(M2)은 각각 딥 비아 콘택(DV)을 통해 제2 콘택(CB)에 연결되는 구조를 가진다.
논리 셀(800)의 다른 일부 영역에서, 상기 복수의 제2 단방향 배선층(M2)은 제2 레벨(LV2)과 제3 레벨(LV3)과의 사이에 형성된 복수의 상부 비아 콘택(V1) 중 어느 하나의 상부 비아 콘택(V1)을 통해 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)에 연결되어 있다. 상기 복수의 상부 비아 콘택(V1)은 제4 층간절연막(138)을 관통하여 상기 복수의 제1 단방향 배선층(M1) 중 어느 하나의 제1 단방향 배선층(M1)까지 연장될 수 있다.
상기 딥 비아 콘택(DV)은 그 상면으로부터 저면에 이르기까지 길이 방향을 따라 수평 방향 폭이 상기 기판(110)에 가까워질수록 점차 작아질 수 있다. 이에 따라, 배선 피치가 감소하는 경우에도, 상기 복수의 제1 단방향 배선층(M1) 중 상기 딥 비아 콘택(DV)과 가장 가까운 제1 단방향 배선층(M1)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리는 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다. 이와 유사하게, 상기 복수의 하부 비아 콘택(V0) 중 상기 딥 비아 콘택(DV)과 가장 가까운 하부 비아 콘택(V0)으로부터 상기 딥 비아 콘택(DV)까지의 수평 거리도 최소 스페이스 룰을 위반하지 않을 정도로 충분히 큰 거리를 유지할 수 있다.
도 10a 내지 도 11b에서는 본 발명의 기술적 사상에 의한 논리 셀의 구체적인 예로서 논리 AOI (AND/OR/INVERT) 복합 게이트 (complex gate) 및 인버터를 예로 들어 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다양한 구조의 논리 셀에 적용될 수 있다.
도 12는 비교예에 따른 논리 셀(10)의 일부 구성의 레이아웃 다이어그램이다. 도 12에서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12에는 비교예에 따른 논리 셀(10) 중 논리 셀 영역(LC)의 활성 영역이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과, 기판상의 제2 레벨(LV2)에 형성되는 복수의 제1 양방향 배선층 (bidirectional wiring layer)(BM1)과, 상기 제2 레벨(LV2)보다 높은 제3 레벨(LV3)에 형성되는 복수의 제2 양방향 배선층(BM2) 만을 도시하였다.
통상적으로, 논리 셀의 다층 배선 구조에서 기판으로부터의 거리가 가장 가까운 배선층은 인트라 셀 라우팅 층(intracell routing layer)이다. 인트라 셀 라우팅 층에서는 고밀도 콘택 핀(contact pins)까지 라우팅할 필요가 있으며, 더 높은 레벨의 배선층, 예를 들면 복수의 제2 양방향 배선층(BM2)에는 콘택 핀을 수용할 수 있는 충분한 공간을 제공할 수 있어야 한다. 따라서, 인트라 셀 라우팅 층은 기판으로부터의 거리가 비교적 큰 거리의 레벨에 형성되는 배선층들과는 달리, 매우 엄격한 디자인 룰(design rules)을 가진다.
인트라 셀 라우팅 층을 구성하는 배선층이 도 12에 예시한 복수의 제1 양방향 배선층(BM1)과 같이 상호 교차하는 두 방향, 예를 들면 X 방향 및 Y 방향으로 연장되는 양방향 구조를 가지는 경우, 동일한 포토마스크를 통해 구현되는 패턴들 간에 팁 대 사이드 (tip-to-side) 위반, 또는 배선층의 절곡부에서 주로 발생하는 코너 라운딩 (corner rounding) 현상 등과 같은 문제가 쉽게 발생 될 수 있다.
도 13a는 도 12에서 화살표 A1으로 표시한 부분에서 2 개의 제1 양방향 배선층(BM1) 사이, 또는 화살표 A2로 표시한 부분에서 2 개의 제2 양방향 배선층(BM2) 사이에서 발생될 수 있는 팁 대 사이드 위반을 설명하기 위한 도면이다.
본 명세서에서, 용어 "팁 대 사이드"는 하나의 피쳐(feature)의 팁과 다른 피쳐의 측면 에지와의 사이의 최단 거리를 의미한다.
도 12에 예시한 복수의 제1 양방향 배선층(BM1) 및 복수의 제2 양방향 배선층(BM2)과 같이, 하나의 포토마스크를 사용하여 형성되는 상호 인접한 2 개의 피쳐가 상호 직교하는 방향으로 배치되는 경우, 상기 배선층들 중 상호 인접한 2 개의 피쳐 사이에 팁 대 사이드 규칙에 따른 최소 거리가 확보되지 않으면 팁 대 사이드 위반이 발생될 수 있다. 예를 들면, 복수의 제1 양방향 배선층(BM1) 또는 복수의 제2 양방향 배선층(BM2)이 고밀도 배선 구조를 가질 수 있으며, 이로 인해 복수의 제1 양방향 배선층(BM1) 또는 복수의 제2 양방향 배선층(BM2)에서 선택되는 어느 한 부분인 제1 피쳐(P1)의 팁이 그에 인접한 다른 부분인 제2 피쳐(P2)의 측면 에지에 수직 방향으로 향하도록 배치될 때, 제1 피쳐(P1)와 제2 피쳐(P2) 사이에 팁 대 사이드 규칙에 따른 최소 거리가 확보하지 않는 경우에는 도 13a에 예시한 바와 같이 제2 피쳐(P2)의 일 측 에지에 리플(ripple) 현상이 나타날 수 있다. 이와 같이 발생하는 리플 현상은 배선층들 각각의 폭(width)에서 큰 편차를 야기할 수 있다. 또한, 상기와 같이 리플 현상이 발생된 경우, 다른 포토마스크를 사용하여 동일 레벨에 형성되는 다른 칼라 (different color) 배선층(DC1)과 상기 리플 현상이 발생된 제2 피쳐(P2)와의 사이에 최소 절연 거리를 확보할 수 없는 문제가 야기된다.
도 13b는 도 12에서 화살표 B로 표시한 부분에서 2 개의 제1 양방향 배선층(BM1) 사이에서 발생될 수 있는 코너 라운딩 현상을 설명하기 위한 도면이다.
복수의 제1 양방향 배선층(BM1)배선층의 일부인 제3 피쳐(P3)의 절곡부에서 코너 라운딩 현상이 발생할 때, 라운딩된 코너의 내주 부분 및 외주 부분 각각의 곡률 반경은 다층 배선 구조에서 배선층들간의 피치가 감소하더라도 감소되는 피치에 비례하여 스케일링되지 않는다. 따라서, 멀티패터닝 기술이 개발되어 배선층들간의 피치가 점차 감소함에 따라, 상기 코너 라운딩 부분에서의 곡률 반경이 미치는 효과 및 의미가 더욱 커지고 있다. 예를 들면, 3 중 노광 (triple exposure) 공정을 포함하는 3 중 패터닝 (triple patterning) 공정인 LELELE (litho-etch-litho-etch-litho-etch) 공정에서, 제3 피쳐(P3)와 동일 레벨에서 제3 피쳐(P3)의 절곡부 내측에 접근하는 위치에, 다른 포토마스크를 사용하여 형성되는 다른 칼라 배선층(DC2)과의 최소 절연 거리를 유지하기 위하여는 상기 제3 피쳐(P3)의 절곡부에서 발생될 수 있는 코너 라운딩을 고려할 필요가 있다.
도 13a 및 도 13b를 참조하여 설명한 팁 대 사이드 위반 또는 코너 라운딩 현상은 양방향 배선층을 설계하는 데 있어서 해결하여야 할 중요한 과제이다.
본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀에서는 도 12에 예시한 바와 같은 제1 양방향 배선층(BM1) 및 제2 양방향 배선층(BM2)과는 달리, 예를 들면 도 1, 도 4, 도 7, 도 10a 및 도 11a에 예시한 바와 같이, 기판상에 수평 방향으로 연장되는 복수의 제1 단방향 배선층(M1)과, 상기 기판상의 복수의 제1 단방향 배선층(M1)보다 더 높은 레벨에서 상기 복수의 제1 단방향 배선층(M1)과 교차하도록 수평 방향으로 연장되는 복수의 제2 단방향 배선층(M2)을 포함한다. 또한, 기판상의 복수의 도전 영역, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)과 상기 복수의 제2 단방향 배선층(M2) 중 어느 하나의 제2 단방향 배선층(M2)을 직접 연결시키기 위한 딥 비아 콘택(DV)을 포함한다. 상기 딥 비아 콘택(DV)은 제2 단방향 배선층(M2)이 제1 단방향 배선층(M1) 위에 랜딩할 필요 없이 기판상에서 상기 제1 단방향 배선층(M1)보다 더 낮은 레벨의 도전 영역에 상기 제2 단방향 배선층(M2)을 직접 연결시키는 역할을 할 수 있다.
상기한 바와 같이, 본 발명의 기술적 사상에 의한 논리 셀에서는 딥 비아 콘택(DV) 및 복수의 단방향 배선층(M1, M2)과의 조합을 이용하여 구현된 배선 구조를 포함함으로써, 예를 들면, 복수의 제1 단방향 배선층(M1)에서 라우팅을 위해 제공되는 면적이 증가될 수 있다. 또한, 본 발명의 기술적 사상에 의한 논리 셀에서는 도 12에 예시한 바와 같은 제1 양방향 배선층(BM1) 및 제2 양방향 배선층(BM2)을 포함하는 논리 셀(10)의 경우에 비해 논리 셀 영역(LC)의 높이(LCH) (도 1 참조)가 더 낮아질 수 있다. 즉, 본 발명의 기술적 사상에 의한 논리 셀에서는, 도 12에 예시한 바와 같은 제1 양방향 배선층(BM1) 및 제2 양방향 배선층(BM2) 대신 복수의 제1 단방향 배선층(M1) 및 복수의 제2 단방향 배선층(M2)을 사용함으로써, 배선 밀도가 복수의 제1 단방향 배선층(M1) 및 복수의 제2 단방향 배선층(M2) 중에 분산될 수 있다. 따라서, 복수의 제1 단방향 배선층(M1) 및 복수의 제2 단방향 배선층(M2)에서 각각 라우팅 효율이 높아질 수 있다.
상기 설명한 바와 같이, 본 발명의 기술적 사상에 따른 논리 셀을 제조하는 데 있어서 단방향 배선층들 및 딥 비아 콘택들을 포함하는 다층 배선 구조를 포함함으로써, 공정 난이도 (process complexity)를 감소시킬 수 있고, 스케일링 (scaling) 측면에서 유리한 집적회로 소자를 구현할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록도이다. 도 14를 참조하여, 불휘발성 메모리 소자(900)로 이루어지는 집적회로 소자를 설명한다.
도 14를 참조하면, 불휘발성 메모리 소자(900)는, 예를 들면, 낸드 플래시 메모리 소자로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 불휘발성 메모리 소자(900)는 낸드 플래시 메모리 소자에 국한되지 않으며, 예를 들면 노아(NOR) 플래시 메모리, RRAM (Resistive Random Access Memory), PRAM (Phase-Change RAM), MRAM (Magnetoresistive Random Access Memory), 강유전체 메모리 (Ferroelectric Random Access Memory) 등과 같은 다양한 소자로 이루어질 수도 있다.
상기 불휘발성 메모리 소자(900)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 본 발명의 기술적 사상에 의한 불휘발성 메모리 소자(900)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 소자뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash: CTF) 메모리 소자에도 모두 적용 가능하다.
상기 불휘발성 메모리 소자(900)는 메모리 셀 어레이(910), 행 디코더 회로(920), 읽기/쓰기 회로(930), 전압 발생 회로(940), 그리고 제어 로직 및 입출력 인터페이스 블록(950)을 포함할 수 있다.
메모리 셀 어레이(910)는 행 방향으로 배열된 워드 라인들과 열 방향으로 배열된 비트 라인들을 포함하는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 메모리 블록들을 구성할 수 있다.
상기 행 디코더 회로(920)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어될 수 있으며, 메모리 셀 어레이(910)의 워드 라인들에 대한 선택 및 구동을 행할 수 있다.
상기 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어되며, 동작 모드에 따라 읽기 회로 또는 쓰기 회로로서 동작할 수 있다. 예를 들면, 읽기 동작시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어하에 메모리 셀 어레이(910)로부터 데이터를 읽는 읽기 회로로서 동작할 수 있다. 쓰기 동작 (또는, 프로그램 동작)시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어하에 메모리 셀 어레이(910)에 데이터를 쓰는 쓰기 회로로서 동작할 수 있다.
상기 전압 발생 회로(940)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해서 제어되며, 불휘발성 메모리 소자(900)를 동작시키기 위한 전압들을 발생할 수 있다. 예를 들면, 전압 발생 회로(940)는 메모리 셀 어레이(910)의 워드 라인들에 공급될 프로그램 전압, 패스 전압, 검증 전압, 선택 전압 등과 같은 워드 라인 전압들과 메모리 셀 어레이(910)의 기판, 또는 기판에 형성된 웰(well)에 공급될 웰 바이어스 전압(Vbb)을 발생할 수 있다. 웰 바이어스 전압(Vbb)은 동작 모드에 따라 0 V 및 음의 전압 중 어느 하나일 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)의 전반적인 동작을 제어할 수 있다. 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)와 외부 장치, 예를 들면, 메모리 제어기 또는 호스트 사이의 데이터 전송 채널을 제공할 수 있다. 프로그램 동작이 요청될 때, 제어 로직 및 입출력 인터페이스 블록(950)은 메모리 셀들이 형성된 기판, 또는 기판에 형성된 웰이 음의 전압으로 바이어스되도록 전압 발생 회로(940)를 제어할 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀, 예들 들면 도 1 내지 11b에 예시한 논리 셀(100, 100A, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 논리 셀을 포함한다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템(1000)을 설명하는 도면이다.
도 15를 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030), 및 메모리 소자(1040)를 포함한다.
상기 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 그리고 메모리 소자(1040)를 제어할 수 있다. 상기 프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.
상기 프로세서 장치(1030) 및 메모리 소자(1040) 중 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀, 예들 들면 도 1 내지 11b에 예시한 논리셀(100, 100A, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 논리 셀을 포함한다.
상기 입력 장치(1010)와 출력 장치(1020)는 각각 키패드, 키보드 또는 표시 장치 (display device)를 포함할 수 있다.
상기 메모리 소자(1040)는 메모리(1042), 예를 들면 휘발성 메모리 소자 또는 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다.
도 16은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템(1100)을 설명하는 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 인터페이스부(1130), 콘트롤러(1140), 및 메모리 소자(1120)를 포함할 수 있다.
상기 인터페이스부(1130)는 메모리 시스템, 예를 들면 도 15에 예시한 전자 시스템(1000)과 호스트와의 인터페이싱을 제공할 수 있다. 상기 인터페이스부(1130)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 상기 인터페이스부(1130)는 USB (Universal Serial Bus), MMC (Multi-Media Card), PCI-E (Peripheral Component Interconnect-Express), SAS (Serial-attached SCSI), SATA (Serial Advanced Technology Attachment), PATA (Parallel Advanced Technology Attachment), SCSI (Small Computer System Interface), ESDI (Enhanced Small Disk Interface), 및 IDE (Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신할 수 있다.
상기 콘트롤러(1140)는 인터페이스부(1130)를 통해 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 상기 콘트롤러(1140)는 호스트로부터 제공되는 데이터 및 어드레스를 참조하여 메모리 소자, 예를 들면 도 15에 예시한 메모리 소자(1040)를 액세스할 수 있다. 상기 콘트롤러(1140)는 메모리 소자(1120)로부터 읽혀진 데이터를 인터페이스부(1130)를 경유하여 호스트로 전달할 수 있다.
상기 콘트롤러(1140)는 버퍼 메모리(1150)를 포함할 수 있다. 상기 버퍼 메모리(1150)에는 호스트로부터 제공되는 쓰기 데이터, 또는 메모리 소자(1120)로부터 읽혀진 데이터가 일시 저장될 수 있다.
상기 메모리 소자(1120)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다. 예를 들면, 메모리 소자(11200)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, 또는 이들의 조합으로 이루어질 수 있다. 상기 메모리 소자(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 셀, 예들 들면 도 1 내지 11b에 예시한 논리셀(100, 100A, 200, 300, 400, 500, 600, 700, 800) 중 적어도 하나의 논리 셀을 포함한다.
도 16에 예시한 메모리 시스템(1100)은 개인 휴대용 정보 단말기 (PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛 (web tablet), 디지털 카메라, PMP (Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드 (Secure Digital Card), 마이크로 SD 카드, 메모리 스틱 (Memory Stick), ID 카드, PCMCIA (Personal Computer Memory Card International Association) 카드, 칩 카드 (Chip Card), USB 카드, 스마트 카드 (Smart Card), CF 카드 (Compact Flash Card) 등으로 구현될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100A, 200, 300, 400, 500, 600, 700, 800: 논리 셀,
110: 기판, 110A: 주면, 112: 소자분리막, 118: 게이트 절연막, 132: 제1 층간절연막, 134: 제2 층간절연막, 136: 제3 층간절연막, 138: 제4 층간절연막,
AC: 활성 영역, CA: 제1 콘택, CB: 제2 콘택, DV: 딥 비아 콘택, GL: 게이트 라인, LC: 논리 셀 영역, M1: 제1 단방향 배선층, M2: 제2 단방향 배선층, RX1: 제1 소자 영역, RX2: 제2 소자 영역, V0: 하부 비아 콘택, V1: 상부 비아 콘택, VDD: 전원선, VSS: 접지선.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판의 논리 셀 영역에서 상기 기판상의 제1 레벨에 복수의 도전 영역을 형성하는 단계와,
    상기 기판상의 상기 제1 레벨보다 높은 제2 레벨에서 제1 방향으로 연장되고 상기 복수의 도전 영역 중에서 선택되는 제1 도전 영역에 연결되는 제1 배선층을 형성하는 단계와,
    상기 제1 배선층을 덮는 층간절연막을 형성하는 단계와,
    상기 층간절연막을 관통하여 상기 복수의 도전 영역 중에서 선택되는 제2 도전 영역에 연결되는 제1 딥 비아 (deep via) 콘택을 형성하는 단계와,
    상기 기판상의 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 딥 비아 콘택을 통해 상기 제2 도전 영역에 연결되는 제2 배선층을 형성하는 단계를 포함하고,
    상기 제1 딥 비아 콘택을 형성하는 단계는
    상기 층간절연막 위에 상기 제2 배선층이 형성될 영역을 한정하는 제1 홀이 형성된 제1 하드마스크 패턴을 형성하는 단계와,
    상기 제1 하드마스크 패턴 위에 희생막을 형성하는 단계와,
    상기 희생막 위에 상기 제1 딥 비아 콘택이 형성될 영역을 한정하는 제2 홀이 형성된 제2 하드마스크 패턴을 형성하는 단계와,
    상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 상기 희생막의 일부를 제거하여 상기 제1 하드마스크 패턴 중 일부인 제1 부분의 상면과 상기 층간절연막의 상면을 노출시키는 개구가 형성된 희생 패턴을 형성하는 단계와,
    상기 제1 하드마스크 패턴의 상기 제1 부분과 상기 제2 하드마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막 중 상기 개구를 통해 노출되는 부분에서 상기 층간절연막의 총 두께 보다 작은 일부 두께 만큼 식각하여 상기 층간절연막에 예비 홀을 형성하는 단계와,
    상기 제2 하드마스크 패턴 및 상기 희생 패턴을 제거하여 상기 제1 하드마스크 패턴 및 상기 층간절연막 중 상기 희생 패턴으로 덮였던 부분들을 노출시키는 단계와,
    상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막의 노출 부분을 식각하여, 상기 제2 도전 영역을 노출시키는 제1 딥 비아 홀을 포함하는 복수의 딥 비아 홀을 형성하는 단계와,
    상기 복수의 딥 비아 홀 내에 도전 물질을 채워 상기 제1 딥 비아 콘택을 포함하는 복수의 딥 비아 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 논리 셀의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제14항에 있어서,
    상기 복수의 딥 비아 홀을 형성하는 동안 상기 복수의 딥 비아 홀에 연통되는 복수의 배선 공간을 형성하는 단계를 더 포함하고,
    상기 제2 배선층을 형성하는 단계는 상기 복수의 배선 공간에 도전 물질을 채워 상기 복수의 딥 비아 콘택에 일체로 연결되는 복수의 제2 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 논리 셀의 제조 방법.
  19. 삭제
  20. 삭제
KR1020140070272A 2014-06-10 2014-06-10 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법 KR102310122B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140070272A KR102310122B1 (ko) 2014-06-10 2014-06-10 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US14/619,073 US9653394B2 (en) 2014-06-10 2015-02-11 Logic cell, semiconductor device including logic cell, and method of manufacturing the logic cell and semiconductor device
US15/493,279 US10177087B2 (en) 2014-06-10 2017-04-21 Logic cell including single layer via contact and deep via contact
US16/200,747 US10707163B2 (en) 2014-06-10 2018-11-27 Logic cell including deep via contact and wiring layers located at different levels

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140070272A KR102310122B1 (ko) 2014-06-10 2014-06-10 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150141777A KR20150141777A (ko) 2015-12-21
KR102310122B1 true KR102310122B1 (ko) 2021-10-08

Family

ID=54770189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140070272A KR102310122B1 (ko) 2014-06-10 2014-06-10 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법

Country Status (2)

Country Link
US (3) US9653394B2 (ko)
KR (1) KR102310122B1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
KR102310122B1 (ko) 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9704760B2 (en) * 2015-06-24 2017-07-11 International Business Machines Corporation Integrated circuit (IC) with offset gate sidewall contacts and method of manufacture
KR102366975B1 (ko) * 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9721948B1 (en) * 2016-02-02 2017-08-01 Globalfoundries Inc. Switch improvement using layout optimization
EP3229270A1 (en) * 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
US10090244B2 (en) * 2016-07-27 2018-10-02 Qualcomm Incorporated Standard cell circuits employing high aspect ratio voltage rails for reduced resistance
US9985014B2 (en) * 2016-09-15 2018-05-29 Qualcomm Incorporated Minimum track standard cell circuits for reduced area
US10777510B2 (en) * 2016-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including dummy via anchored to dummy metal layer
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10283526B2 (en) * 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
KR102308779B1 (ko) 2017-04-10 2021-10-05 삼성전자주식회사 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10109526B1 (en) 2017-05-31 2018-10-23 Globalfoundries Inc. Etch profile control during skip via formation
KR102379450B1 (ko) * 2017-06-01 2022-03-30 삼성전자주식회사 반도체 소자
KR102358481B1 (ko) * 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10199261B1 (en) 2017-07-19 2019-02-05 Globalfoundries Inc. Via and skip via structures
KR20200044810A (ko) * 2017-09-20 2020-04-29 인텔 코포레이션 멀티 버전 라이브러리 셀 핸들링 및 그로부터 제조된 집적 회로 구조들
US10930595B2 (en) * 2017-09-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells having via rail and deep via structures
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
EP3514833B1 (en) 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
KR102665246B1 (ko) * 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11127673B2 (en) 2018-08-20 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including deep vias, and method of generating layout diagram for same
US11270936B2 (en) * 2018-10-31 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including supervia and method of making
US11494542B2 (en) 2019-01-29 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method of generating layout diagram and system for same
US11189692B2 (en) 2019-03-15 2021-11-30 Samsung Electronics Co., Ltd. VFET standard cell architecture with improved contact and super via
CN112349322A (zh) * 2019-08-06 2021-02-09 上海磁宇信息科技有限公司 磁性随机存储器架构及其制造方法
KR20210066990A (ko) * 2019-11-28 2021-06-08 삼성전자주식회사 반도체 소자
US11309311B2 (en) * 2020-02-11 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of resistance and capacitance reduction to circuit output nodes
US11139245B1 (en) 2020-04-01 2021-10-05 Taiwan Semiconductor Manufacturing Company Limited Advanced node interconnect routing methodology
CN113097133A (zh) * 2021-04-02 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法
US20230262976A1 (en) * 2022-02-17 2023-08-17 Micron Technology, Inc Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP2024083870A (ja) 2022-12-12 2024-06-24 キオクシア株式会社 半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070033548A1 (en) * 2005-08-05 2007-02-08 Nec Electronics Corporation Semiconductor integrated circuit device
US20090230483A1 (en) * 2008-03-12 2009-09-17 Sony Corporation Semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227013A (en) 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US5834845A (en) * 1995-09-21 1998-11-10 Advanced Micro Devices, Inc. Interconnect scheme for integrated circuits
US5723883A (en) 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
JPH10135425A (ja) 1996-11-05 1998-05-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6239491B1 (en) * 1998-05-18 2001-05-29 Lsi Logic Corporation Integrated circuit structure with thin dielectric between at least local interconnect level and first metal interconnect level, and process for making same
US6168984B1 (en) 1999-10-15 2001-01-02 Taiwan Semiconductor Manufacturing Company Reduction of the aspect ratio of deep contact holes for embedded DRAM devices
US6251726B1 (en) 2000-01-21 2001-06-26 Taiwan Semiconductor Manufacturing Company Method for making an enlarged DRAM capacitor using an additional polysilicon plug as a center pillar
KR20040008047A (ko) 2002-07-15 2004-01-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4025605B2 (ja) 2002-08-30 2007-12-26 富士通株式会社 半導体装置及びその製造方法
KR100527668B1 (ko) 2003-03-07 2005-11-28 삼성전자주식회사 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법
US7329953B2 (en) 2003-10-29 2008-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same
US7474000B2 (en) 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
JP2007103607A (ja) 2005-10-03 2007-04-19 Matsushita Electric Ind Co Ltd スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ
KR100744254B1 (ko) * 2005-12-29 2007-07-30 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법
JP2008177266A (ja) 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
US7704869B2 (en) 2007-09-11 2010-04-27 International Business Machines Corporation Method of fabricating ultra-deep vias and three-dimensional integrated circuits using ultra-deep vias
US8504972B2 (en) 2009-04-15 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells having flexible layout architecture/boundaries
US8530880B2 (en) * 2009-07-27 2013-09-10 Hewlett-Packard Development Company, L.P. Reconfigurable multilayer circuit
JP2011049250A (ja) 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
KR101598834B1 (ko) * 2010-02-17 2016-03-02 삼성전자주식회사 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법
KR101926610B1 (ko) * 2012-09-06 2018-12-07 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9508640B2 (en) * 2013-07-12 2016-11-29 GlobalFoundries, Inc. Multiple via structure and method
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070033548A1 (en) * 2005-08-05 2007-02-08 Nec Electronics Corporation Semiconductor integrated circuit device
US20090230483A1 (en) * 2008-03-12 2009-09-17 Sony Corporation Semiconductor device

Also Published As

Publication number Publication date
US10177087B2 (en) 2019-01-08
US9653394B2 (en) 2017-05-16
KR20150141777A (ko) 2015-12-21
US10707163B2 (en) 2020-07-07
US20150357282A1 (en) 2015-12-10
US20170221818A1 (en) 2017-08-03
US20190109088A1 (en) 2019-04-11

Similar Documents

Publication Publication Date Title
KR102310122B1 (ko) 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US10651179B2 (en) Integrated circuit device and method of manufacturing the same
KR102352153B1 (ko) 집적회로 장치 및 이의 제조 방법
CN107154357B (zh) 半导体器件的制造方法
KR102318410B1 (ko) 반도체 소자 및 이의 제조 방법
US9356036B2 (en) Semiconductor apparatus and manufacturing method of the same
US20190035797A1 (en) Semiconductor device and method of manufacturing the same
US10283451B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US11233063B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US20150115392A1 (en) Semiconductor device and method for fabricating the same
CN111755459A (zh) 具有布线结构的半导体存储器装置
CN111446257A (zh) 半导体存储器装置
US20220367504A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
JP5830400B2 (ja) 半導体装置、および半導体装置の製造方法
US11342262B2 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
WO2022236946A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
WO2023221915A1 (en) Memory devices having vertical transistors and methods for forming thereof
WO2023174421A1 (zh) 三维存储器及其制备方法、存储系统、电子设备
US20220367394A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right