CN111755459A - 具有布线结构的半导体存储器装置 - Google Patents

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Abstract

具有布线结构的半导体存储器装置。一种半导体存储器装置包括：基板，其具有在第一方向上延伸的第二区域；存储块，其包括电极；狭缝，其在第二区域中将存储块划分成第一电极结构和第二电极结构；以及阶梯形凹槽，其在第二区域中形成在存储块中并被所述狭缝划分。在第二区域中，第一电极结构和第二电极结构在与第一方向交叉的第二方向上相邻设置并且其间插置有所述狭缝。第一电极结构的各个电极具有第一焊盘区域，第二电极结构的各个电极具有第二焊盘区域，并且位于相同阶梯形凹槽中并设置在相同层的第一电极结构的第一焊盘区域和第二电极结构的第二焊盘区域在第二方向上相邻设置并且其间插置有狭缝。

Description

具有布线结构的半导体存储器装置
技术领域
本发明的各种实施方式总体上涉及三维结构的半导体存储器装置，更具体地，涉及一种具有改进的布线结构的三维结构的半导体存储器装置。
背景技术
通常，随着半导体存储器装置趋向于更大的容量和更高的集成度，包括在半导体存储器装置中的用于半导体存储器装置的操作和电耦合的所需布线的数量增加。另外，布线的结构变得更复杂。同时，为布线的布局分配的面积减小。因此，简化半导体存储器装置中所采用的布线的结构并减小布线所占据的面积将高度可取。
发明内容
本发明在其最广泛的方面涉及一种具有改进的布线结构的三维结构的半导体存储器装置。改进的布线结构的一个优点在于，其减小了布线结构所需的面积，因此允许半导体装置的更多面积用于存储数据。在实施方式中，一种半导体存储器装置可包括：第一基板，其包括沿着第一方向彼此相邻依次相邻布置的第一区域、第二区域和第三区域；存储块，其包括交替地层叠在第一基板上方的多个电极和层间介电层；狭缝，其在第二区域中将存储块划分为第一电极结构和第二电极结构；以及多个阶梯形凹槽，其在第二区域中形成至存储块中的不同深度，所述多个阶梯形凹槽通过所述狭缝划分。第一电极结构和第二电极结构可在与第一方向交叉的第二方向上彼此相邻设置并且所述狭缝插置在所述第一电极结构和所述第二电极结构之间。第一电极结构的各个电极可在任一个阶梯形凹槽中具有通过位于其上的另一电极暴露的第一焊盘区域，第二电极结构的各个电极可在任一个阶梯形凹槽中具有通过位于其上的另一电极暴露的第二焊盘区域，并且位于相同阶梯形凹槽中并设置在相同层的第一电极结构的第一焊盘区域和第二电极结构的第二焊盘区域可在第二方向上彼此相邻设置并且所述狭缝插置在第一电极结构的第一焊盘区域和第二电极结构的第二焊盘区域之间。
该半导体存储器装置还可包括多条布线，所述多条布线共同联接到设置在存储块中的上部位置并设置在相同层的第一焊盘区域和第二焊盘区域。所述布线可设置在存储块在第二方向上的宽度内。
在实施方式中，一种半导体存储器装置可包括：第一基板，其限定有第一区域、在第一方向上从第一区域延伸的第二区域以及在第一方向上从第二区域延伸的第三区域；第一存储块和第二存储块，其各自包括交替地层叠在第一基板上方的多个电极和多个层间介电层，并且第一存储块和第二存储块在与第一方向交叉的第二方向上彼此相邻设置并且第一狭缝插置在第一存储块和第二存储块之间；第二狭缝，其将第一存储块和第二存储块中的每一个划分为第一电极结构和第二电极结构；以及多个阶梯形凹槽，其在第二区域中形成至第一存储块和第二存储块中的不同深度，并且通过第一狭缝和第二狭缝划分。在第二区域中，第一电极结构和第二电极结构可在第二方向上彼此相邻设置并且第二狭缝插置在第一电极结构和第二电极结构之间。第一电极结构的各个电极可在任一个阶梯形凹槽中具有通过位于其上的另一电极暴露的第一焊盘区域，并且第二电极结构的各个电极可在任一个阶梯形凹槽中具有通过位于其上的另一电极暴露的第二焊盘区域。位于相同阶梯形凹槽中并设置在相同层的第一电极结构的第一焊盘区域和第二电极结构的第二焊盘区域可在第二方向上彼此相邻设置并且第二狭缝插置在第一电极结构的第一焊盘区域和第二电极结构的第二焊盘区域之间。
在实施方式中，一种半导体存储器装置可包括：第一基板，其包括设置在沿第一方向布置的第三区域与第一区域之间的至少一个接触区域；第一电极结构和第二电极结构，其设置在第一基板上方并且在与第一方向交叉的第二方向上彼此相邻，并且狭缝分离第一电极结构和第二电极结构。第一区域和第三区域是包括多个存储器单元的存储器单元区域。所述至少一个接触区域包括形成至不同深度并通过狭缝划分的多个阶梯形凹槽。
从以下结合附图对优选实施方式的详细描述，本领域普通技术人员将更好地理解本发明的这些和其它优点和特征。
附图说明
图1是示意性地示出根据本发明的实施方式的半导体存储器装置的配置的框图。
图2是示出根据本发明的实施方式的图1所示的半导体存储器装置中采用的存储块之一的配置的等效电路图。
图3是示意性地示出根据本发明的实施方式的半导体存储器装置的配置的俯视图。
图4是示意性地示出图3所示的半导体存储器装置的配置的立体图。
图5A是示出图4的部分A的放大俯视图。
图5B是示出图5A的一部分的放大俯视图。
图6是沿着图5A的线I-I’截取的横截面图。
图7是沿着图5A的线II-II’截取的横截面图。
图8是沿着图5A的线III-III’截取的横截面图。
图9是示意性地示出图5B中形成有第二阶梯形凹槽的区域的一部分的立体图。
图10是示出根据本发明的实施方式的布线结构的半导体存储器装置的俯视图。
图11是沿着图10的线IV-IV’截取的横截面图。
图12是沿着图10的线V-V’截取的横截面图。
图13是沿着图10的线VI-VI’截取的横截面图。
图14是示意性地示出图10中形成有第二阶梯形凹槽的区域的一部分的立体图。
图15A至图21A是示出根据本发明的实施方式的根据制造顺序的半导体存储器装置的俯视图。
图15B至图21B是沿着图15A至图21A的线VII-VII’截取的横截面图。
图22是示意性地示出根据本发明的实施方式的半导体存储器装置的俯视图。
图23是图22所示的半导体存储器装置的立体图。
图24是示出图22所示的半导体存储器装置的第一至第四接触区域的横截面图。
图25A至图25C是帮助说明根据本发明的实施方式的半导体存储器装置的横截面图。
图26是示意性地示出包括根据本发明的实施方式的半导体存储器装置的存储器系统的框图。
图27是示意性地示出根据本发明的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
从以下参照附图对各种实施方式的描述，本发明的优点和特征将变得显而易见。然而，本公开不限于本文所公开的实施方式，而是可按照各种不同的方式实现。提供实施方式是为了使本公开的公开彻底并且向本公开所属领域的技术人员充分传达本公开的范围。要注意的是，本公开的范围仅由权利要求限定。
附图中为了描述本公开的实施方式而给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的主旨模糊时，将省略其详细描述。要注意的是，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词(例如“一个”、“一种”、“该”)时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则这可包括该名词的复数。
在解释本公开的实施方式中的元件时，即使没有明确说明，它们也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个组件与另一组件相区别，而非暗指或暗示组件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。
本公开的各种实施方式的特征可部分地或全部地联接、组合或分离。技术上各种交互和操作是可能的。各种实施方式可单独地实践或组合实践。
以下，将在下面参照附图通过实施方式的各种示例描述半导体存储器装置。
图1是示意性地示出根据实施方式的半导体存储器装置的框图。
参照图1，根据实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器120、页缓冲器电路130和外围电路140。
存储器单元阵列110可包括多个存储块MB。各个存储块MB可包括多个存储器单元。各个存储器单元可通过行线RL和位线BL访问。各个存储器单元可以是在供电中断的情况下丢失存储在其中的数据的易失性存储器单元，或者可以是即使供电中断也保留存储在其中的数据的非易失性存储器单元。尽管下面描述了半导体存储器装置100是垂直NAND闪存装置，但将理解，本公开的技术精神不限于此。
行解码器120可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器120可根据行地址X_A来选择存储器单元阵列110的存储块MB当中的一个。行解码器120可将来自外围电路140的操作电压X_V(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送至联接到所选存储块的行线RL。为了传送操作电压X_V，行解码器120可包括分别联接到行线RL的多个通过晶体管。
页缓冲器电路130可通过位线BL联接到存储器单元阵列110。页缓冲器电路130可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可从外围电路140接收页缓冲器控制信号PB_C，并且可向外围电路140发送以及从外围电路140接收数据信号DATA。页缓冲器电路130可响应于页缓冲器控制信号PB_C来控制联接到存储器单元阵列110的位线BL。例如，页缓冲器电路130可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据将数据信号DATA发送到外围电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C来基于从外围电路140接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路130可将数据写在联接到通过行解码器120启用的字线的存储器单元中或从其读取数据。
外围电路140可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可与外部装置交换数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据DATA写在存储器单元阵列110中或从存储器单元阵列110读取数据DATA的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路140可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，与基板的顶表面平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直投射的方向被定义为第三方向TD。第一方向FD可对应于字线的延伸方向或/和位线的排列方向，第二方向SD可对应于位线的延伸方向或/和字线的排列方向。第一方向FD和第二方向SD可基本上彼此垂直交叉。在附图中，由箭头指示的方向以及与之相反的方向表示相同的方向。第三方向TD可对应于与在第一方向FD和第二方向SD上延伸的平面垂直的方向。在以下描述中，术语“垂直”或“垂直方向”将按照与第三方向TD基本上相同的含义使用。图2是示出根据本发明的实施方式的图1所示的存储块MB之一的等效电路图。
参照图2，存储块MB可包括联接在多条位线BL与公共源极线CSL之间的多个单元串CSTR。
位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。在这种情况下，多个单元串CSTR可设置在多条位线BL与一条公共源极线CSL之间。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在第三方向TD上串联联接。
在第一方向FD上延伸的漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上设置在位线BL与公共源极线CSL之间。漏极选择线DSL可分别连接到对应漏极选择晶体管DST的栅极。字线WL可分别连接到对应存储器单元MC的栅极。源极选择线SSL可连接到源极选择晶体管SST的栅极。
图3是示意性地示出根据实施方式的半导体存储器装置的俯视图，图4是图3所示的半导体存储器装置的立体图。
半导体存储器装置100可具有PUC(单元下外围)结构。参照图3和图4，包括通过晶体管电路120A、页缓冲器电路130和外围电路(未示出)的逻辑结构PERI可设置在存储器结构CELL下方。存储器结构CELL可包括存储器单元阵列110。作为图1所示的行解码器120中所包括的组件的通过晶体管电路120A可包括多个通过晶体管。存储器结构CELL可包括第一基板10，并且逻辑结构PERI可包括第二基板11。存储器单元阵列110可设置在第一基板10上，并且通过晶体管电路120A、页缓冲器电路130和外围电路(未示出)可设置在第二基板11上。
逻辑结构PERI的至少一部分可设置在存储器单元阵列110下方，并且由此，可在垂直方向上与存储器单元阵列110交叠。参照图3和图4描述的实施方式示出逻辑结构PERI的通过晶体管电路120A在垂直方向上与存储器单元阵列110交叠。
半导体存储器装置100可包括第一区域R1、在第一方向FD上从第一区域R1延伸的第二区域R2以及在第一方向FD上从第二区域R2延伸的第三区域R3。存储器单元阵列110可设置在第一基板10的第一区域R1至第三区域R3上。尽管未示出，存储器单元阵列110可包括在第三方向TD上交替地层叠的多个电极和多个层间介电层以及穿过多个电极和多个层间介电层的多个垂直沟道(例如，半导体柱)。图4的标号CH表示沟道结构。各个沟道结构CH可包括将稍后参照图6描述的沟道层40和栅极介电层42。
通过晶体管电路120A可设置在第二基板11的第二区域R2上。通过晶体管电路120A可包括将操作电压传送至存储器单元阵列110的电极的多个通过晶体管。通过晶体管电路120A可具有细长线性形状，其长轴在第二方向SD上延伸。在第一方向FD上，通过晶体管电路120A可与第二区域R2共延。
页缓冲器电路130可被设置为在第二基板11的边缘附近具有长轴在第一方向FD上延伸的细长线性形状。页缓冲器电路130可在第一方向FD上横穿第一区域R1至第三区域R3。包括在页缓冲器电路130中的元件(即，页缓冲器(图1的PB))可在第一方向FD上排列。
尽管未示出，包括将通过晶体管电路120A和存储器单元阵列110的电极电联接的布线和接触插塞的布线结构可限定在第二区域R2中。为了与布线结构联接，存储器单元阵列110可在第二区域R2中包括阶梯结构。
随着半导体存储器装置的集成度增加，包括在存储器单元阵列110中的电极以及将操作电压传送至电极的通过晶体管的数量增加。因此，随着将电极和通过晶体管联接的布线的数量增加并且布线的结构复杂，设计布线变得困难。
作为用于解决设计布线的困难的一个方法，可存在增加单位存储块的大小，从而减少存储块的数量的方法。由于如果存储块的数量减少，则通过晶体管的数量减少，所以将存储器单元阵列110的电极和通过晶体管联接的布线的数量可减少。然而，由于如果单位存储块的大小增加，则包括在单位存储块中的单元串的数量增加，所以存储块故障的可能性增加。因此，需要增加用于替换故障存储块的备用存储块的数量。然而，由于如果备用存储块的数量增加，则芯片大小增加，所以每单位晶圆的芯片(即，净管芯)的数量减少。
作为用于解决设计布线的困难的另一方法，可存在增加布线层的数量的方法。由于如果布线层的数量增加，则要用于布线的布局的面积增加，所以设计布线的自由度增加，并且由此，易于设计布线。然而，由于如果布线层的数量增加，则半导体存储器装置的制造成本增加，所以产品的价格竞争力下降。
本发明公开的实施方式提供了一种半导体存储器装置，其能够解决设计布线的困难，而不会增加存储块的大小以及增加布线层的数量。
图5A是示出图4的部分A的放大俯视图，图5B是示出图5A的一部分的放大俯视图。
参照图5A和图5B，第一基板10可包括第一区域R1、在第一方向FD上从第一区域R1延伸的第二区域R2以及在第一方向FD上从第二区域R2延伸的第三区域R3。第二区域R2可包括在第一方向FD上设置成一行的多个接触区域(例如，CNR1至CNR4)。以下，为了说明方便，将描述第二区域R2包括第一接触区域CNR1至第四接触区域CNR4的示例。然而，要注意的是，实施方式不限于此。
第一存储块MB1和第二存储块MB2可设置在第一基板10的第一区域R1至第三区域R3上。第一存储块MB1和第二存储块MB2可在第二方向SD上彼此相邻设置并且第一狭缝S1插置在它们之间。第一存储块MB1和第二存储块MB2中的每一个可具有面向第一狭缝S1的第一侧壁以及背离第一侧壁的第二侧壁。
第一狭缝S1可具有在第一方向FD上延伸的线形状，以将第一存储块MB1和第二存储块MB2彼此分离。尽管图中未示出，存储器单元阵列110(参见图4)可包括多对第一存储块MB1和第二存储块MB2，并且成对的第一存储块MB1和第二存储块MB2可在第二方向SD上重复地设置。第一方向FD可对应于第一存储块MB1和第二存储块MB2的长度方向，第二方向SD可对应于第一存储块MB1和第二存储块MB2的宽度方向。
第一存储块MB1和第二存储块MB2中的每一个可通过在第二区域R2中延伸的第二狭缝S2被划分成第一电极结构ES1和第二电极结构ES2。第二狭缝S2可包括：第一部分S21，其在第一方向FD上延伸；第二部分S22，其在第二区域R2的与第一区域R1相邻的边缘附近从第一部分S21在第二方向SD上延伸以背离第一狭缝S1，并将第一部分S21与第一存储块MB1或第二存储块MB2的第二侧壁联接；以及第三部分S23，其在第二区域R2的与第三区域R3相邻的边缘附近从第一部分S21在第二方向SD上延伸以面向第一狭缝S1，并将第一部分S21与第一存储块MB1或第二存储块MB2的第一侧壁联接。
第一电极结构ES1可设置在第一区域R1和第二区域R2上，第二电极结构ES2可设置在第三区域R3和第二区域R2上。在第一区域R1中，第一电极结构ES1可具有与第一存储块MB1或第二存储块MB2基本上相同的宽度。在第二区域R2中，第一电极结构ES1可具有小于第一存储块MB1或第二存储块MB2的宽度。在第三区域R3中，第二电极结构ES2可具有与第一存储块MB1或第二存储块MB2基本上相同的宽度。在第二区域R2中，第二电极结构ES2可具有小于第一存储块MB1或第二存储块MB2的宽度。
例如，在第一存储块MB1或第二存储块MB2的宽度为Wb的情况下，第一电极结构ES1在第一区域R1中可具有宽度Wb，并且在第二区域R2中可具有小于Wb的宽度Wf1。第二电极结构ES2在第三区域R3中可具有宽度Wb，并且在第二区域R2中可具有小于Wb的宽度Wf2。
在第一区域R1和第三区域中，第一存储块MB1的第一电极结构ES1和第二存储块MB2的第一电极结构ES1可彼此相邻设置并且第一狭缝S1插置在它们之间。在第三区域R3中，第一存储块MB1的第二电极结构ES2和第二存储块MB2的第二电极结构ES2可彼此相邻设置并且第一狭缝S1插置在它们之间。
在第二区域R2中，第一存储块MB1的第一电极结构ES1和第二存储块MB2的第一电极结构ES1可彼此相邻设置并且第一狭缝S1插置在它们之间。在第二区域R2中，第一存储块MB1的第一电极结构ES1和第二存储块MB2的第一电极结构ES1可设置在第一存储块MB1的第二电极结构ES2和第二存储块MB2的第二电极结构ES2之间。在第二区域R2中，第一电极结构ES1的宽度可小于第二电极结构ES2的宽度。例如，在第二区域R2中，在第一电极结构ES1的宽度为Wf1并且第二电极结构ES2的宽度为Wf2的情况下，Wf1可小于Wf2。
多个沟槽T1至T3、多个阶梯形凹槽H1至H4以及多个虚拟阶梯形凹槽DH1至DH3可限定在第一存储块MB1和第二存储块MB2中。
沟槽T1至T3可包括设置在第二接触区域CNR2中的第一沟槽T1、设置在第三接触区域CNR3和第四接触区域CNR4中的第二沟槽T2以及设置在第四接触区域CNR4中以与第二沟槽T2交叠的第三沟槽T3。尽管本实施方式示出一个第二沟槽T2共同设置在第三接触区域CNR3和第四接触区域CNR4中，但要注意的是，实施方式不限于此。例如，在所描述的实施方式的变型中，第二沟槽T2可单独地设置在第三接触区域CNR3和第四接触区域CNR4中的每一个中。
当从顶部看时，第一沟槽T1至第三沟槽T3中的每一个在第二方向SD上延伸。第一沟槽T1至第三沟槽T3可在第二方向SD上共延。第一沟槽T1至第三沟槽T3中的每一个可完全横穿第一存储块MB1和第二存储块MB2的第一电极结构ES1，并且可仅部分地横穿第一存储块MB1和第二存储块MB2的第二电极结构ES2。第一沟槽T1至第三沟槽T3可被配置为在第二方向SD上具有穿过第一电极结构ES1，穿过第二电极结构ES2的面向第二狭缝S2的第一侧表面，但未达到第二电极结构ES2的背离第一侧表面的第二侧表面的长度。
阶梯形凹槽H1至H4可包括分别设置在第一接触区域CNR1至第四接触区域CNR4中的第一阶梯形凹槽H1至第四阶梯形凹槽H4。
第一阶梯形凹槽H1可设置在第一接触区域CNR1中，并且当从顶部看时，可在第二方向SD上基本上横穿整个第一存储块MB1和第二存储块MB2。
第二阶梯形凹槽H2可设置在第一沟槽T1中，并且当从顶部看时，可在第二方向SD上基本上横穿整个第一沟槽T1。第二阶梯形凹槽H2在第二方向SD上的宽度可与第一沟槽T1在第二方向SD上的宽度基本上相同。第三阶梯形凹槽H3可设置在第二沟槽T2中，并且当从顶部看时，可在第二方向SD上基本上横穿整个第二沟槽T2。第三阶梯形凹槽H3在第二方向SD上的宽度可与第二沟槽T2在第二方向SD上的宽度基本上相同。第四阶梯形凹槽H4可设置在第三沟槽T3中，并且当从顶部看时，可在第二方向SD上基本上横穿整个第三沟槽T3。第四阶梯形凹槽H4在第二方向SD上的宽度可与第三沟槽T3在第二方向SD上的宽度基本上相同。
当从顶部看时，在第二方向SD上，第二阶梯形凹槽H2至第四阶梯形凹槽H4可完全横穿第一存储块MB1和第二存储块MB2的第一电极结构ES1，并且可仅部分地横穿第一存储块MB1和第二存储块MB2的第二电极结构ES2。第二阶梯形凹槽H2至第四阶梯形凹槽H4可被配置为在第二方向SD上具有穿过第一电极结构ES1，穿过第二电极结构ES2的面向第二狭缝S2的第一侧表面，但未达到第二电极结构ES2的背离第一侧表面的第二侧表面的长度。
在第二电极结构ES2的电极当中，位于上部位置的电极可被第一阶梯形凹槽H1划分。第二电极结构ES2的剩余电极(除了所述电极之外)未被第一阶梯形凹槽H1至第四阶梯形凹槽H4划分。
第一沟槽T1至第三沟槽T3和第一阶梯形凹槽H1至第四阶梯形凹槽H4可被第一狭缝S1和第二狭缝S2的第一部分S21划分。
虚拟阶梯形凹槽DH1至DH3可包括设置在第二接触区域CNR2中的第一虚拟阶梯形凹槽DH1、设置在第三接触区域CNR3中的第二虚拟阶梯形凹槽DH2以及设置在第四接触区域CNR4中的第三虚拟阶梯形凹槽DH3。
第一虚拟阶梯形凹槽DH1可在第二方向SD上设置在第一沟槽T1的两侧，并且可分别将第一沟槽T1与第一存储块MB1和第二存储块MB2的第二侧壁联接。当从顶部看时，第一虚拟阶梯形凹槽DH1和第二阶梯形凹槽H2可在第二方向SD上对齐。
第二虚拟阶梯形凹槽DH2和第三虚拟阶梯形凹槽DH3可在第二方向SD上设置在第二沟槽T2的两侧，并且可分别将第二沟槽T2与第一存储块MB1和第二存储块MB2的第二侧壁联接。当从顶部看时，第二虚拟阶梯形凹槽DH2和第三阶梯形凹槽H3可在第二方向SD上对齐，并且第三虚拟阶梯形凹槽DH3和第四阶梯形凹槽H4可在第二方向SD上对齐。
第一存储块MB1和第二存储块MB2可在第二区域R2中相对于第一狭缝S1具有对称结构。在第一区域R1和第三区域R3中，可在各个存储块中限定垂直地穿过第一存储块MB1和第二存储块MB2的多个沟道结构CH。第一区域中第一存储块MB1中的沟道CH的排列可相对于第一狭缝S1与第一区域中第二存储块MB2中的沟道CH的排列对称。第三区域中第一存储块MB1中的沟道CH的排列可相对于第一狭缝S1与第三区域中第二存储块MB2中的沟道CH的排列对称。以下，将另外参照图6至图9更详细地描述根据所描述的实施方式的半导体存储器装置100。
图6是沿着图5A的线I-I’截取的横截面图，图7是沿着图5A的线II-II’截取的横截面图，图8是沿着图5A的线III-III’截取的横截面图，图9是示意性地示出图5B中形成有第二阶梯形凹槽H2的区域的一部分的立体图。
参照图6至图8，第一存储块MB1和第二存储块MB2中的每一个可包括交替地层叠在第一基板10上的多个电极22和多个层间介电层24。第一基板10可由任何合适的材料形成。例如，第一基板10可形成为多晶硅层。
电极22可对应于上面参照图1描述的行线RL。在电极22当中，从最下面起的至少一个层可用作源极选择线，从最上面起的至少一个层可用作漏极选择线。源极选择线和漏极选择线之间的电极22可用作字线。
电极22可包括导电材料。例如，电极22可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)的至少一种导电材料。层间介电层24可包括介电材料。例如，层间介电层24可由氧化硅形成。
沟道结构CH可在第一区域R1和第三区域R3中垂直地穿过层间介电层24和电极22。各个沟道结构CH可包括沟道层40和栅极介电层42。例如，沟道层40可包括多晶硅或单晶硅，并且在其一些区域中可包括诸如硼(B)的P型杂质。沟道层40可具有柱形状，例如完全填充直至其中心的实心圆柱的形状。尽管未示出，在所描述的实施方式的变型中，沟道层40可具有中央区域开放的管(或吸管)形状。管可具有圆柱形管。在这种情况下，可在沟道层40的开放的中央区域中形成掩埋介电层。
栅极介电层42可具有管(或吸管)形状，例如形成围绕沟道层40的外壁的壳的圆柱形管。尽管未示出，栅极介电层42可包括从沟道层40的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层可包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层42可具有氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。可在电极22围绕沟道结构CH的地方形成源极选择晶体管、存储器单元和漏极选择晶体管。
第一阶梯形凹槽H1至第四阶梯形凹槽H4、第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3和第一沟槽T1至第三沟槽T3可在第二区域R2中至少部分地穿过第一存储块MB1和第二存储块MB2。
第一沟槽T1至第三沟槽T3的底表面可设置在不同的深度。第一沟槽T1的底表面可设置在距第一存储块MB1和第二存储块MB2的顶表面第一深度dT1处。第二沟槽T2的底表面可设置在距第一存储块MB1和第二存储块MB2的顶表面比第一深度dT1更深的第二深度dT2处。第三沟槽T3的底表面可设置在距第一存储块MB1和第二存储块MB2的顶表面比第二深度dT2更深的第三深度dT3处。由于这一事实，从第一基板10的顶表面到第一沟槽T1至第三沟槽T3的底表面的高度可彼此不同。
第一阶梯形凹槽H1至第四阶梯形凹槽H4中的每一个可包括一对阶梯结构，其在第一方向FD上彼此面对并且相对于在第三方向TD上延伸并穿过相应阶梯形凹槽的中心的对称轴彼此对称。第一阶梯形凹槽H1至第四阶梯形凹槽H4的阶梯结构可包括相同数量的阶梯。各个阶梯的高度可对应于电极22的垂直间距。在所示的实施方式中，作为示例，第一阶梯形凹槽H1至第四阶梯形凹槽H4的各个阶梯结构的阶梯的数量被示出为三个。
第一阶梯形凹槽H1可设置成从第一存储块MB1和第二存储块MB2的顶表面凹陷到第一存储块MB1和第二存储块MB2中的形状。第二阶梯形凹槽H2可设置成从第一沟槽T1的底表面凹陷到第一存储块MB1和第二存储块MB2中的形状。第三阶梯形凹槽H3可设置成从第二沟槽T2的底表面凹陷到第一存储块MB1和第二存储块MB2中的形状。第四阶梯形凹槽H4可设置成从第三沟槽T3的底表面凹陷到第一存储块MB1和第二存储块MB2中的形状。
第一阶梯形凹槽H1至第四阶梯形凹槽H4可具有相同的深度dH。由于第一阶梯形凹槽H1至第四阶梯形凹槽H4形成为距设置在不同高度的表面相同的深度，所以第一阶梯形凹槽H1至第四阶梯形凹槽H4的底表面可设置在不同的高度。
如图5B和图9所示，在第一阶梯形凹槽H1至第四阶梯形凹槽H4中的任一个中，包括在第一电极结构ES1中的各个电极22可具有通过位于其上的另一电极22暴露的第一焊盘区域LP1。在第二区域R2中，第一焊盘区域LP1在第二方向SD上的宽度可与第一电极结构ES1的宽度基本上相同。
在第一阶梯形凹槽H1至第四阶梯形凹槽H4中的任一个中，包括在第二电极结构ES2中的各个电极22可具有通过位于其上的另一电极22暴露的第二焊盘区域LP2。第二焊盘区域LP2在第二方向SD上的宽度可与限定在第二电极结构ES2中的阶梯形凹槽H1至H4在第二方向SD上的宽度基本上相同。
当从顶部看时，第一焊盘区域LP1可在面向第二狭缝S2的第一部分S21的同时在第一方向FD上设置成一行。当从顶部看时，第二焊盘区域LP2可在面向第二狭缝S2的第一部分S21的同时在第一方向FD上设置成一行。第一焊盘区域LP1和第二焊盘区域LP2可并排设置并且第二狭缝S2的第一部分S21插置在它们之间。
在第一存储块MB1和第二存储块MB2中的每一个中，位于相同阶梯形凹槽中并设置在相同层的第一电极结构ES1的电极22的第一焊盘区域LP1和第二电极结构ES2的电极22的第二焊盘区域LP2可在第二方向SD上彼此相邻设置并且第二狭缝S2插置在它们之间。在第二方向SD上彼此相邻设置且其间插置有第二狭缝S2的第一焊盘区域LP1和第二焊盘区域LP2可位于相同层。尽管图9仅示出第二阶梯形凹槽H2，但第二阶梯形凹槽H2以外的阶梯形凹槽可具有相似的形状。
再参照图7，第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3可设置成从第一存储块MB1和第二存储块MB2的顶表面凹陷到第一存储块MB1和第二存储块MB2中的形状。第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3中的每一个可包括一对阶梯结构，其在第一方向FD上彼此面对并且彼此对称。第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3的阶梯结构可包括相同数量的阶梯。各个阶梯的高度可对应于电极22的垂直间距。第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3的各个阶梯结构的阶梯的数量可与第一阶梯形凹槽H1至第四阶梯形凹槽H4的各个阶梯结构的阶梯的数量相同。
第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3可具有与第一阶梯形凹槽H1相同的深度dH。在这种情况下，第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3的底表面可设置在与第一阶梯形凹槽H1的底表面相同的平面上。
再参照图5A、图5B和图7，在第二区域R2中，在第二电极结构ES2的电极22当中，层叠在上部位置的一些电极22可通过第一阶梯形凹槽H1和第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3被划分为多个部分。在第二电极结构ES2的电极22当中，层叠在上部位置的一些电极22可在形成有第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3的区域具有通过位于其上的其它电极22暴露的第三焊盘区域LP3。
再参照图6至图8，逻辑结构PERI可包括：多个逻辑电路元件TR，其设置在第二基板11上；底部介电层51A至51D，其形成在第二基板11上并由此覆盖逻辑电路元件TR；以及底部布线52A至52C和底部接触插塞53，其设置在底部介电层51A至51D中并且电联接到逻辑电路元件TR。
第二基板11可包括选自单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层中的至少一个。
逻辑电路元件TR可包括平面晶体管。在逻辑电路元件TR由平面晶体管构成的情况下，各个逻辑电路元件TR可包括栅极G和源极区域JS/漏极区域JD。逻辑电路元件TR可构成图1的行解码器120、页缓冲器电路130和外围电路140。在实施方式中，设置在第二区域R2中的逻辑电路元件TR可对应于行解码器120的通过晶体管。
底部介电层51A至51D可包括依次设置在第二基板11上的第一底部介电层51A至第四底部介电层51D。底部布线52A至52C可包括设置在第一底部介电层51A上的第一底部布线52A、设置在第二底部介电层51B上的第二底部布线52B以及设置在第三底部介电层51C上的第三底部布线52C。当形成穿过第一底部介电层51A至第三底部介电层51C的底部接触插塞53时，可提供将逻辑电路元件TR和第一底部布线52A电联接以及将设置在不同层的底部布线52A至52C电联接的电路径。
图10至图14是帮助说明根据实施方式的顶部布线的结构的示图的示例的代表。详细地，图10是俯视图，图11是沿着图10的线IV-IV’截取的横截面图，图12是沿着图10的线V-V’截取的横截面图，图13是沿着图10的线VI-VI’截取的横截面图，图14是示意性地示出图10中形成有第二阶梯形凹槽H2的区域的一部分的立体图。
参照图10至图13，第一顶部介电层61可形成在第一存储块MB1和第二存储块MB2上，并且由此，可覆盖第一存储块MB1和第二存储块MB2。第一顶部介电层61可被沟道结构CH以及第一狭缝S1和第二狭缝S2穿过。第二顶部介电层62可形成在第一顶部介电层61上，并且由此，可填充第一狭缝S1和第二狭缝S2并覆盖沟道结构CH。第一顶部介电层61和第二顶部介电层62可包括介电材料，例如氧化硅。
多条位线BL可设置在第二顶部介电层62上。位线BL可在第二方向SD上延伸并且可在第一方向FD上排列。穿过第二顶部介电层62的位线触点BLC可形成在位线BL下方，并且位线BL可通过相应位线触点BLC电联接到沟道结构CH的沟道层40。
如上面参照图5A至图9所述，在第二区域R2中，在第二电极结构ES2的电极22当中，层叠在上部位置的一些电极22可被第一阶梯形凹槽H1和第一虚拟阶梯形凹槽DH1至第三虚拟阶梯形凹槽DH3划分。
由于包括在单个存储块MB1或MB2中并且设置在相同层的第二电极结构ES2的电极22需要等电位，所以需要将划分的电极22电联接。
为了将划分的电极22电联接，如图10和图12所示，第一顶部布线70可限定在第二顶部介电层62上。第一顶部布线70可在第一方向FD上延伸。
如上面参照图5B所述，在第二电极结构ES2的电极22当中，层叠在上部位置的各个电极22可在第一阶梯形凹槽H1中具有通过另一电极22暴露的第二焊盘区域LP2。在第二电极结构ES2的电极22当中，层叠在上部位置的一些电极22可在第三虚拟阶梯形凹槽DH3中具有通过位于其上的其它电极22暴露的第三焊盘区域LP3。
再参照图10和图12，穿过第二顶部介电层62和第一顶部介电层61并且联接到第一阶梯形凹槽H1的第二焊盘区域LP2(参见图5B)和第三虚拟阶梯形凹槽DH3的第三焊盘区域LP3(参见图5B)的接触插塞80可限定在第一顶部布线70下方。各条第一顶部布线70可通过接触插塞80电联接到位于相同层的电极22。通过第一阶梯形凹槽H1和第三虚拟阶梯形凹槽DH3划分并且设置在相同层的电极22可通过接触插塞80和第一顶部布线70彼此电联接。
如上面参照图5B和图9所述，在第一存储块MB1和第二存储块MB2中的每一个中，位于相同阶梯形凹槽中并且设置在相同层的第一电极结构ES1的电极22的第一焊盘区域LP1和第二电极结构ES2的电极22的第二焊盘区域LP2可在第二方向SD上彼此相邻设置并且第二狭缝S2插置在它们之间。
由于包括在单个存储块MB1或MB2中并设置在相同层的第一电极结构ES1的电极22和第二电极结构ES2的电极22需要等电位，所以需要将单个存储块MB1或MB2中设置在相同层的第一电极结构ES1的电极22和第二电极结构ES2的电极22电联接。
为了将单个存储块MB1或MB2中设置在相同层的第一电极结构ES1的电极22和第二电极结构ES2的电极22电联接，如图10、图13和图14所示，第二顶部布线72可限定在第二顶部介电层62上，并且第一接触插塞82可限定在第二顶部布线72下方。
当从顶部看时，第二顶部布线72可在第二方向SD上延伸，并且可与第二狭缝S2交叉。第二顶部布线72的第一端和第二端可分别设置在彼此相邻并且其间插置有第二狭缝S2的第一焊盘区域LP1和第二焊盘区域LP2上方。
各条第二顶部布线72可被配置为具有将彼此相邻设置并且其间插置有第二狭缝S2的第一焊盘区域LP1和第二焊盘区域LP2联接的短长度。各条第二顶部布线72可设置在对应存储块MB1或MB2在第二方向SD上的宽度Wb内，并且可在垂直方向上与对应存储块MB1或MB2完全交叠。
第一接触插塞82可穿过第二顶部布线72下方的第二顶部介电层62和第一顶部介电层61，并且由此，可联接到第一焊盘区域LP1(参见图5B)和第二焊盘区域LP2(参见图5B)。第一接触插塞82可提供将第二顶部布线72与第一焊盘区域LP1(参见图5B)和第二焊盘区域LP2(参见图5B)联接的电路径。因此，在第二方向SD上彼此相邻设置并且其间插置有第二狭缝S2的第一焊盘区域LP1和第二焊盘区域LP2可通过第二顶部布线72和第一接触插塞82彼此电联接。
穿过填充在第二狭缝S2中的第二顶部介电层62的第二接触插塞84可限定在第二顶部布线72下方。第二接触插塞84可通过穿过填充在第二狭缝S2中的第二顶部介电层62、第一基板10和第四底部介电层51D联接到第三底部布线52C。第二顶部布线72可通过底部布线52A至52C和底部接触插塞53电联接到逻辑电路元件TR(例如，通过晶体管的源极区域JS)。
介电层10A可形成在第二接触插塞84与第一基板10之间，并且由此，可将第二接触插塞84和第一基板10彼此电隔离。介电层10A也可围绕各个第二接触插塞84的整个长度以防止与任何电极22的电接触。
根据本实施方式，需要等电位的第一电极结构ES1的电极22的焊盘区域LP1和第二电极结构ES2的电极22的焊盘区域LP2在第二方向SD上彼此相邻设置并且其间插置有第二狭缝S2。因此，将第一电极结构ES1的电极22和第二电极结构ES2的电极22联接的第二顶部布线72可形成为仅具有将彼此相邻设置并且其间插置有第二狭缝S2的第一焊盘区域LP1和第二焊盘区域LP2联接的短长度。
此外，由于与第二顶部布线72交叉的第二狭缝S2设置在存储块MB1和MB2中的每一个中，所以将第二顶部布线72和通过晶体管联接的垂直路径(即，第二接触插塞84)可设置在存储块MB中。因此，不需要通过避开存储块MB1和MB2的电极22来将第二顶部布线72延伸出存储块MB1和MB2的布局区域之外以形成垂直路径。由于这一事实，由于第二顶部布线72可按照在垂直方向上与对应存储块MB1或MB2完全交叠的方式设置，所以可抑制由于第二顶部布线72的存在而增加半导体存储器装置的大小。
图15A至图21B是帮助说明根据实施方式的半导体存储器装置的制造方法的示图的示例的代表。详细地，图15A至图21A是示出根据制造顺序的根据实施方式的半导体存储器装置的俯视图，图15B至图21B是沿着图15A至图21A的线VII-VII’截取的横截面图。
参照图15A和图15B，可在第二基板11上限定逻辑结构PERI，并且可在逻辑结构PERI上限定第一基板10。
第二基板11可包括选自单晶硅层、SOI(绝缘体上的硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层中的至少一个。第一基板10可形成为多晶硅层。与可使用单晶硅层的第二基板11不同，由于第一基板10需要形成在逻辑结构PERI上，所以第一基板10可形成为多晶硅层。
当第一材料层24和第二材料层26交替地层叠在第一基板10上时，可形成预层叠物PS。第一材料层24和第二材料层26可由不同的材料形成。例如，第一材料层24可由适合于层间介电层的介电材料形成，第二材料层26可用作牺牲层并由相对于第一材料层24具有蚀刻选择性的介电材料形成，以使得可通过蚀刻选择性地去除第二材料层26，而不会去除第一材料层24。例如，第一材料层24可由氧化硅形成，第二材料层26可由氮化硅形成。
可在预层叠物PS上形成具有狭缝形开口的第一掩模图案PR1，所述狭缝形开口(优选以规则的间隔)间隔开以分别与第一接触区域CNR1至第四接触区域CNR4交叠。第一掩模图案PR1可通过在预层叠物PS上形成光致抗蚀剂并通过曝光工艺和显影工艺对光致抗蚀剂进行构图的方法来形成。
然后，可使用第一掩模图案PR1作为蚀刻掩模通过焊盘蚀刻工艺来蚀刻预层叠物PS。焊盘蚀刻工艺的蚀刻厚度可对应于第二材料层26的垂直间距P1。
参照图16A和图16B，可针对第一掩模图案PR1执行修整工艺。例如，可执行各向同性蚀刻工艺以用于修整第一掩模图案PR1。可使用能够去除第一掩模图案PR1的蚀刻剂来执行修整工艺。因此，第一掩模图案PR1的高度和宽度可减小。当第一掩模图案PR1的宽度减小时，开口的宽度可沿着初始开口的所有侧对称地加宽。
上面参照图15A至图16B描述的工艺可构成在第一接触区域CNR1至第四接触区域CNR4中形成一个阶梯的一个循环。也就是说，该循环可包括：焊盘蚀刻工艺，其通过使用第一掩模图案PR1作为蚀刻掩模，将通过第一掩模图案PR1暴露的第一接触区域CNR1至第四接触区域CNR4的预层叠物PS蚀刻与第二材料层26的垂直间距P1对应的厚度；以及修整工艺，其减小第一掩模图案PR1的宽度。
参照图17A和图17B，当循环被重复N次(N是2或更大的自然数)时，可分别在第一接触区域CNR1至第四接触区域CNR4中形成第一阶梯形凹槽H1和预第二阶梯形凹槽PH2至预第四阶梯形凹槽PH4。当从顶部看时，第一阶梯形凹槽H1和预第二阶梯形凹槽PH2至预第四阶梯形凹槽PH4可在第二方向SD上横穿预层叠物PS。第一阶梯形凹槽H1和预第二阶梯形凹槽PH2至预第四阶梯形凹槽PH4中的每一个可包括在第一方向FD上彼此面对并彼此对称的一对阶梯结构。可在形成第一阶梯形凹槽H1和预第二阶梯形凹槽PH2至预第四阶梯形凹槽PH4之后去除第一掩模图案PR1。
参照图18A和图18B，可在形成有第一阶梯形凹槽H1和预第二阶梯形凹槽PH2至预第四阶梯形凹槽PH4的预层叠物PS上形成具有暴露预第二阶梯形凹槽PH2和预第四阶梯形凹槽PH4的部分的盒形开口的第二掩模图案PR2。
接着，当使用第二掩模图案PR2作为蚀刻掩模通过初步沟槽蚀刻工艺蚀刻预层叠物PS时，可分别在第二接触区域CNR2和第四接触区域CNR4中形成第一沟槽T1和预第三沟槽T3。第一沟槽T1和预第三沟槽T3的深度可对应于第二材料层26的垂直间距P1(参见图15B)的K(K是2或更大的自然数)倍。
通过初步沟槽蚀刻工艺，当预第二阶梯形凹槽PH2被转移到下面的第一材料层和第二材料层时可在第一沟槽T1的底部形成第二阶梯形凹槽H2，并且当预第四阶梯形凹槽PH4被转移到下面的第一材料层和第二材料层时可通过在预第三沟槽PT3的底部凹陷来形成预第四阶梯形凹槽PH4’。第二掩模图案PR2可通过光刻工艺来形成，并且可在形成第一沟槽T1和预第三沟槽T3之后被去除。
参照图19A和图19B，可在预层叠物PS上形成具有暴露预第三阶梯形凹槽PH3(参见图17B)和预第三沟槽PT3(参见图18B)的盒形开口的第三掩模图案PR3。尽管图中所示的实施方式示出第三掩模图案PR3的开口具有同时暴露预第三阶梯形凹槽PH3和预第三沟槽PT3的形状，但要注意的是，实施方式不限于此。第三掩模图案PR3的开口可具有单独地暴露预第三阶梯形凹槽PH3和预第三沟槽PT3的形状。
然后，当使用第三掩模图案PR3作为蚀刻掩模通过二次沟槽蚀刻工艺蚀刻预层叠物PS时，可在第三接触区域CNR3和第四接触区域CNR4中形成第二沟槽T2。第二沟槽T2的深度可对应于第二材料层26的垂直间距P1的M(M是2或更大的自然数)倍。第二沟槽T2的深度可大于第一沟槽T1的深度。
通过二次沟槽蚀刻工艺，当预第三阶梯形凹槽PH3被转移到下面的第一材料层和第二材料层时可在第二沟槽T2的底部形成第三阶梯形凹槽H3，当预第三沟槽PT3被转移到下面的第一材料层和第二材料层时可在第二沟槽T2的底部形成第三沟槽T3，并且当预第四阶梯形凹槽PH4’(参见图18B)被转移到下面的第一材料层和第二材料层时可通过在第三沟槽T3的底部凹陷来形成第四阶梯形凹槽H4。第三掩模图案PR3可通过光刻工艺来形成，并且可在形成第二沟槽T2之后被去除。
参照图20A和图20B，可形成覆盖预层叠物PS的第一顶部介电层61，并且可形成垂直地穿过第一顶部介电层61和预层叠物PS的沟道结构CH。
参照图21A和图21B，可在第一顶部介电层61上形成具有暴露第一狭缝形成部和第二狭缝形成部的开口的第四掩模图案PR4。然后，当使用第四掩模图案PR4作为蚀刻掩模来蚀刻预层叠物PS时，可形成第一狭缝S1和第二狭缝S2。第四掩模图案PR4可通过光刻工艺来形成，并且可在形成第一狭缝S1和第二狭缝S2之后被去除。
此后，尽管未示出，当通过第一狭缝S1和第二狭缝S2注入蚀刻剂时，用作牺牲层的第二材料层26被去除，并且当导电材料被填充在由于第二材料层26的去除而形成的空间中时，可形成电极(参见图6的标号22)。
图22是示意性地示出根据实施方式的半导体存储器装置的俯视图，图23是示意性地示出图22所示的半导体存储器装置的立体图，图24是示出图22所示的半导体存储器装置的接触区域的横截面图。
参照图22和图23，为了增加在第三方向TD上与存储器单元阵列110交叠的面积，通过晶体管电路120A和页缓冲器电路130中的每一个可被划分成至少两个部分，并且由此，可按照风车的形式设置。详细地，通过晶体管电路120A可被划分成第一通过晶体管电路120A-1和第二通过晶体管电路120A-2，页缓冲器电路130可被划分成第一页缓冲器电路130-1和第二页缓冲器电路130-2。第一通过晶体管电路120A-1在第二方向SD上的长度与第二通过晶体管电路120A-2在第二方向SD上的长度之和可与存储器单元阵列110在第二方向SD上的长度基本上相同。第一页缓冲器电路130-1在第一方向FD上的长度与第二页缓冲器电路130-2在第一方向FD上的长度之和可与存储器单元阵列110在第一方向FD上的长度基本上相同。第一通过晶体管电路120A-1和第二通过晶体管电路120A-2以及第一页缓冲器电路130-1和第二页缓冲器电路130-2可按照在第三方向TD上与存储器单元阵列110完全交叠的方式类似风车设置。
第一接触区域CNR1至第四接触区域CNR4可被设置为在第一方向FD上彼此分离开预设间隔，并且第一阶梯形凹槽H1至第四阶梯形凹槽H4可分别设置在第一接触区域CNR1至第四接触区域CNR4中。沟道结构CH可不仅设置在第一区域R1和第三区域R3中，而且设置在除了第一接触区域CNR1至第四接触区域CNR4之外的第二区域R2中。
根据本实施方式，由于通过晶体管电路120A和第一阶梯形凹槽H1至第四阶梯形凹槽H4在指定的部分中没有密集地设置，而是通过在第一方向FD上分布来设置，所以可有效地利用存储器单元阵列110下方的空间。
图25A至图25C是帮助说明根据实施方式的半导体存储器装置的横截面图的示例的代表。在本实施方式中，与上面参照图3至图24描述的那些重复的技术特征的详细描述将被省略，并且将仅详细描述差异。
参照图25A，第三顶部介电层63可限定在第二顶部介电层62上，并且由此，可覆盖第二顶部布线72。尽管未示出，位线可限定在与第二顶部布线72相同的层，并且第三顶部介电层63可覆盖位线。分别通过第一通孔V1联接到第二顶部布线72和位线的第一焊盘PAD1可限定在第三顶部介电层63上。第一通孔V1可穿过第三顶部介电层63，并且由此，可将第二顶部布线72和位线联接到分别与之对应的第一焊盘PAD1。第四顶部介电层64可形成在第三顶部介电层63上，并且由此，可在暴露第一焊盘PAD1的顶表面的同时覆盖第一焊盘PAD1的侧表面。
参照图25B，通过第二通孔V2联接到第三底部布线52C的第二焊盘PAD2可限定在第四底部介电层51D上。第二通孔V2可穿过第四底部介电层51D，并且由此，可将第三底部布线52C联接到分别与之对应的第二焊盘PAD2。第五底部介电层51E可限定在第四底部介电层51D上，并且由此，可在暴露第二焊盘PAD2的顶表面的同时覆盖第二焊盘PAD2的侧表面。
当图25B所示的结构上下颠倒，然后层叠在图25A所示的结构上时，可提供图25C所示的半导体装置。当图25B所示的结构的第二焊盘PAD2被接合到图25A所示的结构的第一焊盘PAD1时，可形成电路径。根据本实施方式，逻辑结构PERI可设置在存储器结构CELL上方。这种结构的半导体装置可被定义为POC(单元上外围)结构。
图26是示意性地示出包括根据本发明的实施方式的半导体存储器装置的存储器系统的简化框图。
参照图26，存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可包括根据如上所述的本发明的实施方式的非易失性存储器装置，并且可按照上述方式操作。
存储控制器620可控制非易失性存储器装置610。例如，非易失性存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625和通信总线(通常由双箭头指示)。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并纠正从非易失性存储器装置610读出的数据中所包括的错误。
存储器接口625可与非易失性存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。
尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。
存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图27是示意性地示出包括根据本发明的实施方式的半导体存储器装置的计算系统的简化框图。
参照图27，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。例如，存储器系统710可被配置为使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，作为示例，存储器系统710可被设置成融合闪存(例如，NAND或NOR闪存)。
尽管上面描述了各种实施方式，但本领域技术人员将理解，所描述的实施方式仅作为示例。因此，不应基于所描述的实施方式来限制本文所描述的半导体存储器装置。
相关申请的交叉引用
本申请要求2019年3月28日提交于韩国知识产权局的韩国专利申请No.10-2019-0035753的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
第一基板，该第一基板包括沿着第一方向彼此相邻地依次相邻布置的第一区域、第二区域和第三区域；
存储块，该存储块包括交替地层叠在所述第一基板上方的多个电极和多个层间介电层；
狭缝，该狭缝在所述第二区域中将所述存储块划分为第一电极结构和第二电极结构；以及
在所述第二区域中形成至所述存储块中的不同深度的多个阶梯形凹槽，多个所述阶梯形凹槽被所述狭缝划分，
其中，所述第一电极结构和所述第二电极结构在与所述第一方向交叉的第二方向上彼此相邻设置并且所述狭缝插置在所述第一电极结构和所述第二电极结构之间。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一电极结构的各个电极在任一个所述阶梯形凹槽中具有通过位于其上的另一电极暴露的第一焊盘区域，所述第二电极结构的各个电极在任一个所述阶梯形凹槽中具有通过位于其上的另一电极暴露的第二焊盘区域，并且位于相同阶梯形凹槽中并设置在相同层的所述第一电极结构的第一焊盘区域和所述第二电极结构的第二焊盘区域在所述第二方向上彼此相邻设置并且所述狭缝插置在所述第一电极结构的第一焊盘区域和所述第二电极结构的第二焊盘区域之间。
3.根据权利要求1所述的半导体存储器装置，
其中，所述第一电极结构设置在所述第一区域和所述第二区域中，并且所述第二电极结构设置在所述第三区域和所述第二区域中，
其中，所述第二电极结构的电极当中位于上部位置的一些电极被任一个所述阶梯形凹槽划分，并且所述第二电极结构的除了所述一些电极之外的剩余电极未被所述阶梯形凹槽划分。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
沟槽，该沟槽设置在所述第二区域中，并且当从顶部看时与多个所述阶梯形凹槽中的至少一个所述阶梯形凹槽交叠，
其中，与所述沟槽交叠的所述阶梯形凹槽具有从所述沟槽的底表面垂直地凹陷到所述存储块中的形状。
5.根据权利要求4所述的半导体存储器装置，其中，所述沟槽在所述第二方向上延伸，穿过所述第一电极结构，穿过所述第二电极结构的面向所述狭缝的第一侧表面，并且未达到所述第二电极结构的背离所述第一侧表面的第二侧表面，并且
其中，在所述阶梯形凹槽当中，未与所述沟槽交叠的阶梯形凹槽在所述第二区域中在所述第二方向上穿过所述第一电极结构和所述第二电极结构。
6.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
多个第一接触插塞，多个所述第一接触插塞分别联接到所述第一电极结构的电极的第一焊盘区域和所述第二电极结构的电极的第二焊盘区域；以及
多个顶部布线，多个所述顶部布线设置在所述存储块上方，并且通过所述第一接触插塞共同联接到设置在相同层的第一焊盘区域和第二焊盘区域。
7.根据权利要求6所述的半导体存储器装置，其中，所述顶部布线在所述第二方向上延伸并且与所述狭缝交叉。
8.根据权利要求6所述的半导体存储器装置，其中，所述顶部布线设置在所述存储块在所述第二方向上的宽度内。
9.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括：
设置在所述第一基板下方的第二基板；以及
设置在所述第一基板与所述第二基板之间的逻辑电路。
10.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
第二接触插塞，所述第二接触插塞穿过所述狭缝并且将所述顶部布线和所述逻辑电路电联接。
11.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括：
第二基板，该第二基板设置在所述第一基板上方；以及
逻辑电路，该逻辑电路设置在所述第一基板与所述第二基板之间。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
多个第一焊盘，多个所述第一焊盘设置在覆盖所述顶部布线的顶部介电层上方，并且通过穿过所述顶部介电层的第一通孔分别联接到所述顶部布线；以及
多个第二焊盘，多个所述第二焊盘设置在覆盖联接到所述逻辑电路的底部布线的底部介电层上方，并且通过穿过所述底部介电层的第二通孔分别联接到所述底部布线，
其中，多个所述第二焊盘分别接合到所述第一焊盘。
13.一种半导体存储器装置，该半导体存储器装置包括：
第一基板，该第一基板限定有第一区域、在第一方向上从所述第一区域延伸的第二区域以及在所述第一方向上从所述第二区域延伸的第三区域；
第一存储块和第二存储块，所述第一存储块和所述第二存储块各自包括交替地层叠在所述第一基板上方的多个电极和多个层间介电层，并且在与所述第一方向交叉的第二方向上彼此相邻设置且第一狭缝插置在所述第一存储块和所述第二存储块之间；
第二狭缝，该第二狭缝将所述第一存储块和所述第二存储块中的每一个划分为第一电极结构和第二电极结构；以及
多个阶梯形凹槽，所述多个阶梯形凹槽在所述第二区域中形成至所述第一存储块和所述第二存储块中的不同深度，并且被所述第一狭缝和所述第二狭缝划分，
其中，在所述第二区域中，所述第一电极结构和所述第二电极结构在所述第二方向上彼此相邻设置并且所述第二狭缝插置在所述第一电极结构和所述第二电极结构之间，
其中，所述第一电极结构的各个电极在任一个所述阶梯形凹槽中具有通过位于其上的另一电极暴露的第一焊盘区域，并且所述第二电极结构的各个电极在任一个所述阶梯形凹槽中具有通过位于其上的另一电极暴露的第二焊盘区域，并且
其中，位于相同阶梯形凹槽中并设置在相同层的所述第一电极结构的第一焊盘区域和所述第二电极结构的第二焊盘区域在所述第二方向上彼此相邻设置并且所述第二狭缝插置在所述第一电极结构的第一焊盘区域和所述第二电极结构的第二焊盘区域之间。
14.根据权利要求13所述的半导体存储器装置，
其中，所述第一电极结构设置在所述第一区域和所述第二区域中，并且所述第二电极结构设置在所述第三区域和所述第二区域中，并且
其中，所述第二电极结构的电极当中位于上部位置的一些电极被任一个所述阶梯形凹槽划分，并且所述第二电极结构的除了所述一些电极之外的剩余电极未被所述阶梯形凹槽划分。
15.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
多个第一接触插塞，多个所述第一接触插塞分别联接到所述第一电极结构的电极的第一焊盘区域和所述第二电极结构的电极的第二焊盘区域；以及
多条顶部布线，所述多条顶部布线设置在所述第一存储块和所述第二存储块上方，并且通过所述第一接触插塞共同联接到位于相同阶梯形凹槽中并设置在相同层的第一焊盘区域和第二焊盘区域。
16.根据权利要求15所述的半导体存储器装置，其中，电联接到所述第一存储块的电极的所述顶部布线设置在所述第一存储块在所述第二方向上的宽度内，并且电联接到所述第二存储块的电极的所述顶部布线设置在所述第二存储块在所述第二方向上的宽度内。
17.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
第二基板，该第二基板设置在所述第一基板下方；
逻辑电路，该逻辑电路设置在所述第一基板与所述第二基板之间；以及
第二接触插塞，所述第二接触插塞穿过所述第二狭缝并且将所述顶部布线和所述逻辑电路电联接。
18.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
第二基板，该第二基板设置在所述第一基板上方；
逻辑电路，该逻辑电路设置在所述第一基板与所述第二基板之间；
多个第一焊盘，多个所述第一焊盘设置在覆盖所述顶部布线的顶部介电层上方，并且通过穿过所述顶部介电层的第一通孔分别联接到所述顶部布线；以及
多个第二焊盘，多个所述第二焊盘设置在覆盖联接到所述逻辑电路的底部布线的底部介电层上方，并且通过穿过所述底部介电层的第二通孔分别联接到所述底部布线，
其中，多个所述第二焊盘分别接合到所述第一焊盘。
19.一种半导体存储器装置，该半导体存储器装置包括：
第一基板，该第一基板包括设置在沿第一方向布置的第三区域与第一区域之间的至少一个接触区域；
第一电极结构和第二电极结构，所述第一电极结构和所述第二电极结构设置在所述第一基板上方，在与所述第一方向交叉的第二方向上彼此相邻，并且狭缝分离所述第一电极结构和所述第二电极结构，
其中，所述第一区域和所述第三区域是包括多个存储器单元的存储器单元区域，并且
其中，所述至少一个接触区域包括形成至不同深度并被所述狭缝划分的多个阶梯形凹槽。
20.根据权利要求19所述的半导体存储器装置，该半导体存储器装置还包括：
多条顶部布线，各条顶部布线在所述第二方向上延伸以将所述第一电极结构的电极与所述第二电极结构的电极联接；以及
多个垂直接触插塞，各个垂直接触插塞穿过所述狭缝以将顶部布线与外围电路的通过晶体管联接。
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