TWI808499B - 記憶體陣列、其形成方法和記憶體裝置 - Google Patents

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Abstract

本公開揭露一種記憶體陣列的測試結構和其形成方法。記憶體陣列包括半導體基板上方並且在第一方向上延伸的第一字元線、第一字元線上方並且在第一方向上延伸的第二字元線、接觸第一字元線和第二字元線的記憶體薄膜、接觸第一源極線和第一位元線的氧化物半導體層，使記憶體薄膜在氧化物半導體層以及各個第一字元線和第二字元線之間。記憶體陣列也包括第一字元線和第二字元線上方的測試結構，測試結構包括將第一字元線電性耦接至第二字元線的第一導線，第一導線在第一方向上延伸。

Description

記憶體陣列、其形成方法和記憶體裝置
本公開是關於記憶體陣列，且特別是關於記憶體陣列、記憶體陣列形成方法和記憶體裝置。
半導體記憶體用於電子應用的積體電路中，例如包括收音機、電視、手機和個人電腦裝置。半導體記憶體包括兩種主要類型。一種是揮發性(volatile)記憶體，另一種則是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，其可進一步區分成靜態隨機存取記憶體(static random access memory，SRAM)和動態隨機存取記憶體(dynamic random access memory，DRAM)兩種子類型。由於SRAM和DRAM在未供電時會失去所儲存的資訊，SRAM和DRAM兩者皆屬於揮發性。
另一方面，非揮發性記憶體可保留儲存在其上的資料。非揮發性半導體記憶體的一種類型是鐵電隨機存取記憶體(ferroelectric random access memory， FERAM或FRAM)。FERAM的優勢包括其快速寫入/讀取速度和小尺寸。
根據本公開的一些實施例，一種記憶體陣列包括在半導體基板上方且其縱軸在第一方向上延伸的第一字元線、在第二方向上在第一字元線上方且其縱軸在第一方向上延伸的第二字元線，其中第二方向垂直於半導體基板的主表面。記憶體陣列也包括接觸第一字元線和第二字元線的記憶體薄膜、接觸第一源極線和第一位元線的氧化物半導體層，以及在第一字元線和第二字元線上方的測試結構，其中記憶體薄膜在氧化物半導體層與各個第一字元線和第二字元線之間，測試結構包括第一導線將第一字元線電性耦接至第二字元線，第一導線的縱軸在第一方向上延伸。
根據本公開的一些實施例，一種記憶體裝置包括在半導體基板上方且在第一方向上具有第一長度的第一字元線、在半導體基板上方且在第一方向上具有第二長度的第二字元線，其中第二長度等於第一長度。記憶體裝置也包括在第一字元線上方的第一金屬間介電質、接觸第一字元線和第一金屬間介電質的第一記憶體薄膜、在第一記憶體薄膜上方且接觸源極線和位元線的第一氧化物半導體層、延伸穿過第一金屬間介電質並且電性耦接至第一字元線的第一導電接觸、電性耦接至第二字元線的第二導電接觸，以及延伸在第一金屬間介電質上方並且將第一導電接觸電 性耦接至第二導電接觸的第一導線，其中第一導線在垂直於第一方向的第二方向上延伸。
根據本公開的一些實施例，一種形成記憶體陣列的方法包括沉積包括交替的第一材料和第二材料的多層堆疊在半導體基板上方、圖案化多層堆疊使得多層堆疊在截面圖中包括階梯狀結構、形成金屬間介電質在多層堆疊的階梯狀結構上方、形成複數個字元線在多層堆疊中、沉積記憶體薄膜在多層堆疊中且相鄰於字元線、沉積氧化物半導體在記憶體薄膜層上方、蝕刻金屬間介電質以形成暴露字元線之中的第一字元線的第一開口和暴露字元線之中的第二字元線的第二開口，其中第一開口延伸至第一深度，第二開口延伸至不同於第一深度的第二深度。方法也包括形成在第一開口中並且電性耦接至第一字元線的第一導電接觸和在第二開口中並且電性耦接至第二字元線的第二導電接觸，以及形成第一導線在金屬間介電質、第一導電接觸和第二導電接觸上方，其中第一導線將第一導電接觸電性耦接至第二導電接觸。
1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24:位置
50:基板
52,52A,52B,52C,52D:第一材料層
54,54A,54B,54C:第二材料層
56:光阻
58:多層堆疊
60,62,64:區域
61:開口
68:階梯狀結構
70:金屬間介電質
72,72A,72B,72C:導線
80:硬遮罩
82:圖案化光阻
86:溝槽
90:記憶體薄膜
92:氧化物半導體層
98:介電材料
100,104:溝槽
102:介電材料
106,108:導線
110:溝槽
112:導電接觸
114:第一介電層
115:第二介電層
116:導電接觸
118:導線
120:測試結構
200,200D:記憶體陣列
202:記憶體單元
204:電晶體
206:箭頭
300:晶圓
301:區域
302:閘極介電層
304:閘極電極
306:源極/汲極區域
308:閘極間隔物
310:第一層間介電質
312:第二層間介電質
314:源極/汲極接觸
316:閘極接觸
320:互連結構
322:導電特徵
324:介電層
400:第一圖案化光阻
402:第一溝槽
404:第一側壁凹槽
406:導電材料
408:犧牲材料
410:第二圖案化光阻
412:第二溝槽
414:第二側壁凹槽
416:導電材料
418:犧牲材料
420:第三溝槽
422,422A,422B,422C:導線
A-A',B-B',C-C',D-D':截面
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。
第1A圖和第1B圖根據一些實施例繪示記憶體陣列的 透視圖和電路圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第21D圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第24D圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖、第29B圖、第30A圖、第30B圖、第31A圖、第31B圖、第32A圖、第32B圖、第33A圖、第33B圖、第34A圖、第34B圖和第34C圖根據一些實施例繪示製造包括記憶體陣列的半導體裝置的多個視圖。
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具 體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
多個實施例提供用於測試階梯狀結構中的連接的三維記憶體陣列測試結構，以及其形成方法。三維記憶體陣列包括堆疊的記憶體單元，其包括字元線(word line)在平行於下方的基板之主表面的方向上延伸。字元線排列成階梯狀結構，其中字元線的個別長度朝遠離基板的方向遞減。可以形成金屬間介電質(inter-metal dielectric，IMD)在階梯狀結構上方，並且可以形成多個導電通孔穿過金屬間介電質並延伸至階梯狀結構中的各個字元線。可以使用單一遮罩同時形成多個導電通孔而節省時間和成本， 但可能導致用於導電通孔的開口未延伸至足夠深度的風險。因此，可以形成測試結構在階梯狀結構上方以測試各個導電通孔是否成功連接至個別字元線。測試結構包括導線連接至各個導電通孔並且互連階梯狀結構中的各個字元線。一些導線在平行於字元線的方向上延伸，並且一些導線在垂直於字元線的方向上延伸。為了判斷全部導電通孔是否成功連接至個別字元線，可以穿過全部字元線施加電壓差在測試結構的相對末端。可以使用測試結構以篩選其中導電通孔未成功連接至個別字元線的記憶體陣列，以此減少裝置缺陷。
根據一些實施例，第1A圖和第1B圖繪示記憶體陣列200的示例。第1A圖繪示部分記憶體陣列200的示例的立體圖。第1B圖繪示記憶體陣列200的電路圖。記憶體陣列200包括複數個記憶體單元202，其可以排列成列和行組成的網格。記憶體單元202可以進一步垂直地堆疊以提供三維(three-dimensional)記憶體陣列，從而增加裝置密度。記憶體陣列200可以設置在半導體晶粒(die)的後段製程(back end of line，BEOL)中。例如，記憶體陣列200可以設置在半導體晶粒的互連層中，例如形成在半導體基板上的一或多個主動裝置(例如電晶體)的上方。
在一些實施例中，記憶體陣列200是快閃(flash)記憶體陣列，例如NOR快閃記憶體陣列或類似者。各個記憶體單元202可以包括電晶體204和記憶體薄膜90。記 憶體薄膜90可以作為閘極介電質。在一些實施例中，各個電晶體204的閘極電性耦接至個別字元線(例如導線72)，各個電晶體204的第一源極/汲極區域電性耦接至個別位元線(bit line)(例如導線106)，並且各個電晶體204的第二源極/汲極區域電性耦接至個別源極線(source line)(例如導線108)，其中源極線將第二源極/汲極區域電性耦接至接地。記憶體陣列200的相同水平列中的記憶體單元202可以分享共同字元線，而記憶體陣列200的相同垂直行中的記憶體單元202可以分享共同源極線和共同位元線。
記憶體陣列200包括複數個垂直堆疊的導線72(例如字元線)，其中第一材料層52設置在垂直相鄰的導線72之間。導線72在平行於下方的基板(未特別繪示在第1A圖和第1B圖中)之主表面的方向上延伸。導線72可以具有階梯狀構造，使得較低的導線72長於較高的導線72並且較低的導線72縱向延伸超過較高的導線72的末端。例如，在第1A圖中繪示多層堆疊的導線72，其中最頂部的導線72最短且最底部的導線72最長。導線72的個別長度可以朝下方基板的方向增加。在這種情況下，可以從記憶體陣列200的上方取得各個導線72的一部分，並且可以在各個導線72的暴露部分製作導電接觸。
記憶體陣列200進一步包括複數個導線106(例如位元線)和複數個導線108(例如源極線)。導線106和導線108可各個在垂直於導線72的方向上延伸。介電材 料102設置在相鄰的導線106和導線108之間並分離相鄰的導線106和導線108。成對的導線106和導線108以及相交的導線72定義各個記憶體單元202的邊界，而介電材料98設置在相鄰成對的導線106和導線108之間並分離成對的導線106和導線108。在一些實施例中，導線108電性耦接至接地。儘管第1A圖繪示導線106相對於導線108的具體配置，應理解可以對調導線106和導線108的配置。
記憶體陣列200可以也包括氧化物半導體(oxide semiconductor，OS)層92。氧化物半導體層92可以提供記憶體單元202的電晶體204的通道區域。例如，當穿過對應於的導線72施加適當的電壓(例如，高過對應的電晶體204的個別閾值電壓(threshold voltage，Vth))，氧化物半導體層92中和導線72相交的區域可以允許電流從導線108流至導線106(例如箭頭206指示的方向)。
記憶體薄膜90設置在導線72和氧化物半導體層92之間，並且記憶體薄膜90可以為電晶體204提供閘極介電質。在一些實施例中，記憶體薄膜90包括鐵電(ferroelectric，FE)材料，例如氧化鉿、氧化鋯鉿、摻雜矽的氧化鉿或類似者。因此，記憶體陣列200可以稱為鐵電隨機存取記憶體(ferroelectric random access memory，FERAM)陣列。替代地，記憶體薄膜90可以是多層結構、不同的鐵電材料、不同類型的記憶體層(例如 可以儲存位元)或類似者。
在記憶體薄膜90包括鐵電材料的實施例中，可以在兩種不同方向之中一者上極化記憶體薄膜90。可以透過施加橫跨記憶體薄膜90的適當電壓差，並產生適當的電場來改變極化方向。可以相對局部(例如，通常在記憶體單元202的各個邊界之中)極化，且記憶體薄膜90的連續區域可以延伸橫跨複數個記憶體單元202。根據記憶體薄膜90的特定區域的極化方向，對應的電晶體204的閾值電壓產生變化而可以儲存數位數值(digital value)(例如0或1)。例如，當記憶體薄膜90的一個區域具有第一電極化方向，對應的電晶體204可以具有相對低閾值電壓，而當記憶體薄膜90的區域具有第二電極化方向，對應的電晶體204可以具有相對高閾值電壓。兩個閾值電壓之間的差異可以稱為閾值電壓偏移。較大的閾值電壓偏移相對容易(例如較不易失誤)讀取對應的記憶體單元202中儲存的數位數值。
為了在記憶體單元202上執行寫入操作，橫跨對應的記憶體單元202的部分記憶體薄膜90施加寫入電壓。舉例而言，可以透過施加適當的電壓至對應的導線72(例如對應的字元線)以及對應的導線106和導線108(例如，對應的位元線和源極線)而施加寫入電壓。透過橫跨部分的記憶體薄膜90施加寫入電壓，可以改變記憶體薄膜90的區域的極化方向。因此，對應的電晶體204的對應的閾值電壓可以從低閾值電壓切換到高閾值電壓(或者反之亦然)， 並且可以在記憶體單元202中儲存數位數值。因為導線72和導線106以及導線108相交，可以選擇獨立的記憶體單元202進行寫入操作。
為了在記憶體單元202上執行讀取操作，施加讀取電壓(例如，電壓在低閾值電壓和高閾值電壓之間)至對應的導線72(例如對應的字元線)。根據記憶體薄膜90的對應區域的極化方向，可以啟動或不啟動記憶體單元202的電晶體204。因此，對應的導線106可以透過對應的導線108(例如，耦接至接地的對應源極線)放電或不放電，並且可以判讀儲存在記憶體單元202中的數位數值。因為導線72和導線106以及導線108相交，可以選擇獨立的記憶體單元202進行讀取操作。
第1A圖進一步繪示後續圖式中使用的記憶體陣列200的參考截面。截面A-A'沿著導線72的縱軸並且例如在平行於橫跨電晶體204之氧化物半導體層92的電流的方向上。截面B-B'垂直於截面A-A'和導線72的縱軸。截面B-B'延伸穿過介電材料98和介電材料102。截面C-C'平行於截面B-B'並且延伸穿過導線106。為了清楚描述，後續的圖式將參考這些參考截面。截面D-D'平行於截面B-B'並且延伸穿過導線72的階梯狀結構部分。
根據一些實施例，第2圖至第34C圖是製造記憶體陣列200的中間階段的視圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B 圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖和第24B圖沿著第1A圖中的參考截面A-A'繪示。第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖和第34A圖沿著第1A圖中的參考截面B-B'繪示。第20D圖、第21D圖和第34C圖沿著第1A圖中的參考截面C-C'繪示。第22C圖、第23C圖、第24C圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖和第34B圖沿著第1A圖中的參考截面D-D'繪示。第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖和第25C圖繪示俯視圖。第24D圖和第25B圖繪示透視圖。
在第2圖中，提供基板50。基板50可以是半導體基板，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，其可以是摻雜的(例如，具有p型或n型摻雜劑)或未摻雜的。基板50可以是積體電路晶粒，例如邏輯晶粒、記憶體晶粒、特定應用積體電路(application specific integrated circuit，ASIC)晶粒或類似者。基板50可 以是互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)晶粒並可以稱為CMOS陣列(CMOS under array，CUA)。基板50可以是晶圓，例如矽晶圓。通常而言，SOI基板是形成在絕緣層上的半導體材料層。絕緣層可以例如是埋藏式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣層是提供在基板上，通常是矽或玻璃基板。也可以使用其他基板(例如多層或漸變基板)。在一些實施例中，基板50的半導體材料可以包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)或上述的組合。
第2圖進一步繪示可以形成在基板50上方的電路。電路包括在基板50的頂表面的電晶體。電晶體可以包括在基板50的頂表面上方的閘極介電層302和在閘極介電層302上方的閘極電極304。源極/汲極區域306設置在基板50中並在閘極介電層302和閘極電極304的相對側。沿著閘極介電層302的側壁形成閘極間隔物308，並且閘極間隔物308以適當的橫向距離分離源極/汲極區域306和閘極電極304。電晶體可以包括鰭式場效應電晶體(fin field effect transistor，finFET)、奈米結構(例如奈米片、奈米線、閘極全環繞或類似者)場效應電晶體(nanostructure FET，nano-FET)、平面式場效應電晶體、類似者或上述的組合，並且可以透過閘極先製製程 或閘極後製製程所形成。
第一層間介電質310環繞並分離源極/汲極區域306、閘極介電層302和閘極電極304，並且第二層間介電質312在第一層間介電質310上方。源極/汲極接觸314延伸穿過第二層間介電質312和第一層間介電質310，並且電性耦接至源極/汲極區域306。閘極接觸316延伸穿過第二層間介電質312，並且電性耦接至閘極電極304。互連結構320在第二層間介電質312、源極/汲極接觸314和閘極接觸316上方，其中互連結構320包括一或多個堆疊的介電層324以及形成在一或多個介電層324中的導電特徵322。互連結構320可以電性連接至閘極接觸316和源極/汲極接觸314以形成功能電路。在一些實施例中，互連結構320形成的功能電路可以包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測電路、類似者或上述的組合。儘管第2圖討論形成在基板50上方的電晶體，也可以形成作為功能電路一部分的其他主動裝置(例如二極體或類似者)及/或被動裝置(例如電容器、電阻器或類似者)。為了精簡和清楚說明，在後續圖式中可以省略形成在基板50上方的電晶體、層間介電質和互連結構320。基板50與電晶體(例如源極/汲極區域306、閘極介電層302和閘極電極304)、閘極間隔物308、第一層間介電質310、第二層間介電質312和互連結構320可以作為CUA、邏輯晶粒或類似者。
在第3圖中，多層堆疊58形成在基板50上方。 儘管多層堆疊58繪示成接觸基板50，可以在基板50和多層堆疊58之間設置任何數量的中間層。例如，可以在基板50和多層堆疊58之間設置一或多個包括絕緣層(例如低介電常數介電層)中導電特徵的互連層。在一些實施例中，為了基板50上的主動裝置及/或記憶體陣列200(參考第1A圖和第1B圖)，可以圖案化導電特徵以提供電源、接地及/或訊號線。
多層堆疊58包括交替的第一材料層52A至第一材料層52D(整體稱為第一材料層52)和第二材料層54A至第二材料層54C(整體稱為第二材料層54)。在一些實施例中，在後續步驟中可以圖案化第二材料層54以定義導線72(例如字元線)。在圖案化第二材料層54以定義導線72的實施例中，第二材料層54可以包括導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鈷、銀、金、鎳、鉻、鉿、鉑、上述的組合或類似者。第一材料層52可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。在一些實施例中，在後續步驟中可以將第二材料層54替換成導電材料而定義導線72。在這樣的實施例中，第二材料層54也可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者，並可以包括相對於第一材料層52而具有高蝕刻選擇性的材料。在一些實施例中，第一材料層52可以包括氧化物(例如氧化矽)，而第二材料層54可以包括氮化物(例如氮化矽)。可以使用例如化學氣相沉積(chemical vapor deposition，CVD)、 原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor depostion，PVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)或類似者個別形成第一材料層52和第二材料層54。儘管第3圖繪示具體數量的第一材料層52(例如4層)和第二材料層54(例如3層)，其他實施例可以包括不同的數量的第一材料層52和第二材料層54。
第4圖至第8圖繪示圖案化多層堆疊58以形成階梯狀結構68(繪示在第8圖中)。在第4圖中，光阻56形成在多層堆疊58上方。可以使用旋塗技術形成光阻56並可以使用可接受的光刻技術進行圖案化。將光阻56圖案化可以暴露區域60中的多層堆疊58，同時遮罩多層堆疊58的剩餘部分。例如，可以暴露區域60中的多層堆疊58的最頂層(例如第一材料層52D)。
在第5圖中，使用光阻56作為遮罩，蝕刻區域60中多層堆疊58的暴露部分。蝕刻可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似者或上述的組合。蝕刻可以是各向異性的。蝕刻可以移除區域60中部分的第一材料層52D和第二材料層54C，並沿著多層堆疊58的相對邊緣定義開口61。由於第一材料層52和第二材料層54具有不同的材料組成，可以使用不同的蝕刻劑移除這些層的暴露部分。在一些實施例中，當蝕刻第一材料層52D時，第二材料層54C作 為蝕刻停止層，而當蝕刻第二材料層54C時，第一材料層52C作為蝕刻停止層。因此，可以選擇性移除部分的第一材料層52D和第二材料層54C，同時避免移除多層堆疊58的剩餘層，並且可以將開口61延伸至期望的深度。替代地，可以使用定時的蝕刻製程，以在開口61達到期望的深度後停止開口61的蝕刻。在所獲得的結構中，第一材料層52C暴露在區域60中。
在第6圖中，修整光阻56以暴露額外部分的多層堆疊58。可以使用可接受的光刻技術修整光阻56。修整之後，光阻56的寬度減少，並且暴露區域60和區域62中的部分的多層堆疊58。例如，可以暴露區域62中的第一材料層52D的頂表面和區域60中的第一材料層52C的頂表面。
接著可以使用光阻56作為遮罩蝕刻多層堆疊58的暴露部分。蝕刻可以是任何適合的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻製程可以是各向異性的。蝕刻可以將開口61進一步延伸進多層堆疊58。由於第一材料層52和第二材料層54具有不同的材料組成，可以使用不同的蝕刻劑移除這些層的暴露部分。在一些實施例中，當蝕刻第一材料層52時，第二材料層54作為蝕刻停止層，而當蝕刻第二材料層54時，第一材料層52作為蝕刻停止層。因此，可以選擇性移除部分的第一材料層52和第二材料層54，同時避免移除多層堆疊58的剩餘層，並且可以將開口61延伸至期望的深度。 替代地，可以使用定時的蝕刻製程，以在開口61達到期望的深度後停止開口61的蝕刻。進一步而言，在蝕刻製程期間，第一材料層52和第二材料層54的未蝕刻部分作為下方層的遮罩，所以造成第一材料層52D和第二材料層54C(參考第5圖)的先前圖案可以轉移至下方的第一材料層52C和下方的第二材料層54B。在所獲得的結構中，暴露區域62中的第一材料層52C並暴露區域60中的第一材料層52B。
在第7圖中，修整光阻56以暴露額外部分的多層堆疊58。可以使用可接受的光刻技術修整光阻56。修整之後，光阻56的寬度減少，並且暴露區域60、區域62和區域64中的部分的多層堆疊58。例如，可以暴露區域64中的第一材料層52D的頂表面、區域62中的第一材料層52C的頂表面和區域60中的第一材料層52B的頂表面。
接著可以使用光阻56作為遮罩蝕刻多層堆疊58的暴露部分。蝕刻可以是任何適合的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻製程可以是各向異性的。蝕刻可以將開口61進一步延伸進多層堆疊58。當蝕刻第一材料層52時，第二材料層54可以做為蝕刻停止層。因此，可以選擇性移除部分的第一材料層52，同時避免移除下方部分的第二材料層54，並且可以將開口61延伸至期望的深度。替代地，可以使用定時的蝕刻製程，以在開口61達到期望的深度後停止開口61 的蝕刻。進一步而言，在蝕刻製程期間，第一材料層52和第二材料層54的未蝕刻部分作為下方層的遮罩，所以造成第一材料層52D、第二材料層54C、第一材料層52C和第二材料層54B(參考第6圖)的先前圖案可以轉移至下方的第一材料層52B和下方的第一材料層52C。在所獲得的結構中，暴露區域64中的第二材料層54C，暴露區域62中的第二材料層54B，並且暴露區域60中的第二材料層54A。
在第8圖中，移除光阻56。可以透過可接受的灰化或濕式剝離製程移除光阻56。因此，形成階梯狀結構68。階梯狀結構68包括交替的第一材料層52和第二材料層54的堆疊。如第8圖中所繪示，形成階梯狀結構68可以從上方的第二材料層54和第一材料層52暴露各個第二材料層54A至第二材料層54C的一部分。因此，在後續製程的步驟中，可以從階梯狀結構68的上方將導電接觸製作在各個第二材料層54中。
在第9圖中，沉積金屬間介電質70在多層堆疊58上方。可以由介電材料形成金屬間介電質70，並可以透過任何適合的方法沉積，例如CVD、PECVD、流動式化學氣相沉積(flowable CVD，FCVD)或類似者。介電材料可以包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似者。在一些實施例中，金屬間介電質70可以包括氧化物(例如，氧化矽或類似者)、氮化物(例如，氮化矽或類似者)、上述的組合或類似者。可以使用透過任何可接受的製程形成的其他介電材料。金屬間介電質70沿著第一材料層52B至第一材料層52D的側壁、第二材料層54B和第二材料層54C的側壁、第一材料層52D的頂表面和第二材料層54A至第二材料層54C的頂表面延伸。
在第10圖中，對金屬間介電質70施加移除製程以移除多層堆疊58上方的多餘的介電材料。在一些實施例中，移除製程可以是平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、上述的組合或類似者。平坦化製程暴露多層堆疊58，使得平坦化製程完成之後的第一材料層52D和金屬間介電質70的頂表面齊平。
在第11A圖至第13C圖中，在多層堆疊58中形成溝槽86(繪示在第12A圖至第13C圖中)。在第二材料層54包括導電材料的實施例中，這會從第二材料層54定義導線72(繪示在第12A圖至第13C圖中)。導線72可以對應於記憶體陣列200中的字元線，並且導線72可以提供所得的記憶體陣列200的電晶體204的閘極電極。在第11A圖至第19C圖中，名稱以「A」結尾的圖式繪示俯視圖，名稱以「B」結尾的圖式繪示沿著第1A圖中截面A-A'的截面圖，而名稱以「C」結尾的圖式繪示沿著第1A 圖中截面B-B'的截面圖。
在第11A圖至第11C圖中，沉積硬遮罩80在多層堆疊58和金屬間介電質70上方。硬遮罩80可以包括例如氮化矽、氮氧化矽或類似者，其可以透過CVD、PVD、ALD、PECVD或類似者而沉積。可以使用旋塗技術形成硬遮罩80，並可以使用可接受的光刻技術進行圖案化。形成圖案化光阻82在硬遮罩80上方。可以透過使用旋塗或類似者沉積光敏層在硬遮罩80上方，而形成圖案化光阻82。接著可以圖案化光敏層，透過將光敏層曝光至圖案化能量源(例如，圖案化光源)並顯影光敏層以移除光敏層的暴露或未暴露部分，從而形成圖案化光阻82。形成暴露硬遮罩80的溝槽86，其延伸穿過圖案化光阻82。圖案化光阻82的圖案對應於將形成在多層堆疊58中的導線，以下將結合第12A圖至第12C圖討論。
在第12A圖至第12C圖中，使用圖案化光阻82作為遮罩圖案化硬遮罩80，以將溝槽86延伸穿過硬遮罩80。可以使用可接受的蝕刻製程圖案化硬遮罩80，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。因此，溝槽86延伸穿過硬遮罩80並暴露多層堆疊58。接著可以透過可接受的製程移除圖案化光阻82，例如濕式蝕刻製程、乾式蝕刻製程、上述的組合或類似者。
在第13A圖至第13C圖中，使用硬遮罩80作為遮罩圖案化多層堆疊58，以將溝槽86延伸穿過多層堆疊 58並暴露基板50。可以使用一或多個可接受的蝕刻製程圖案化多層堆疊58，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻製程可以是各向異性的。因此，溝槽86延伸穿過多層堆疊58。蝕刻第二材料層54A至第二材料層54C，而從第二材料層54的各層形成導線72A至導線72C(例如整體稱為導線72的字元線)。溝槽86分離相鄰的導線72並分離第一材料層52的多個部分。進一步在第13A圖至第13C圖中，可以透過可接受的製程移除硬遮罩80，例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、上述的組合或類似者。
第14A圖至第17C圖繪示在溝槽86中形成和圖案化電晶體204(參考第1A圖和第1B圖)的通道區域。在第14A圖至第14C圖中，沉積記憶體薄膜90和氧化物半導體層92在溝槽86中。可以在溝槽86中共形沉積記憶體薄膜90，其沿著導線72、第一材料層52和金屬間介電質70的側壁以及沿著第一材料層52D和金屬間介電質70的頂表面。可以透過CVD、PVD、ALD、PECVD或類似者沉積記憶體薄膜90。
記憶體薄膜90可以提供形成在記憶體陣列200中的電晶體204的閘極介電質。記憶體薄膜90可以包括能夠在兩種不同的極化方向之間切換的材料，其透過橫跨記憶體薄膜90施加適當的電壓差而切換。記憶體薄膜90可以是高介電常數介電材料，例如以鉿(Hf)為基礎的介電材料或類似者。在一些實施例中，記憶體薄膜90包括鐵電 材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似者。在一些實施例中，記憶體薄膜90可以包括不同的鐵電材料或不同類型的記憶體材料。在一些實施例中，記憶體薄膜90可以是包括SiNx層在兩個SiOx層之間(例如ONO結構)的多層記憶體結構。
共形沉積氧化物半導體層92在溝槽86中並在記憶體薄膜90上方。氧化物半導體層92包括適合作為電晶體204(參考第1A圖和第1B圖)的通道區域的材料。例如，氧化物半導體層92可以包括氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO，IGZO)、氧化銦鋅(InZnO)、氧化銦錫(indium tin oxide，ITO)、多晶矽(poly-Si)、矽(Si)、非晶矽(a-Si)、上述的組合或類似者。可以透過CVD、PVD、ALD、PECVD或類似者沉積氧化物半導體層92。氧化物半導體層92可以沿著記憶體薄膜90上方的溝槽86的側壁和底表面延伸。
在第15A圖至第15C圖中，使用適合的蝕刻製程(例如各向異性蝕刻製程)蝕刻氧化物半導體層92，將氧化物半導體層92分離成複數個氧化物半導體層92。可以移除氧化物半導體層92的水平部分(例如沿著記憶體薄膜90的頂表面延伸的部分氧化物半導體層92)，而保留氧化物半導體層92的垂直部分(例如沿著記憶體薄膜90的側表面延伸的部分氧化物半導體層92)。適合的蝕刻製程可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。
在第16A圖至第16C圖中，使用適合的蝕刻製程(例如各向異性蝕刻製程)蝕刻記憶體薄膜90，將記憶體薄膜90分離成複數個記憶體薄膜90。可以移除記憶體薄膜90的水平部分(例如沿著基板50和第一材料層52D的頂表面延伸的部分記憶體薄膜90)，而保留記憶體薄膜90的垂直部分(例如沿著導線72、第一材料層52和金屬間介電質70的側表面延伸的部分記憶體薄膜90)。適合的蝕刻製程可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。在蝕刻製程期間，氧化物半導體層92可以遮罩部分的記憶體薄膜90，使得蝕刻製程後的記憶體薄膜90是L形。
在第17A圖至第17C圖中，沉積介電材料98以填充溝槽86的剩餘部分。介電材料98可以包括例如氧化矽、氮化矽、氮氧化矽或類似者，其可以透過CVD、PVD、ALD、PECVD或類似者沉積而成。對介電材料98、氧化物半導體層92和記憶體薄膜90施加移除製程，以移除導線72、第一材料層52和金屬間介電質70上方的多餘材料。在一些實施例中，可以使用平坦化製程，例如CMP、回蝕製程、上述的組合或類似者。平坦化製程暴露金屬間介電質70和第一材料層52D的頂表面，使得平坦化製程完成之後的第一材料層52D、金屬間介電質70、記憶體薄膜90、氧化物半導體層92和介電材料98的頂表面彼此齊平。
第18A圖至第21D圖繪示製造記憶體陣列200 中的介電材料102、導線106(例如位元線)和導線108(例如源極線)的中間步驟。導線106和導線108可以往垂直於導線72的方向延伸，從而可以為讀取和寫入操作選擇記憶體陣列200的獨立記憶體單元202。
在第18A圖至第18C圖中，將溝槽100圖案化而穿過介電材料98和氧化物半導體層92。可以透過光刻和蝕刻的組合在介電材料98和氧化物半導體層92中圖案化溝槽100。蝕刻可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。溝槽100可以設置在記憶體薄膜90的相對側壁之間，並且溝槽100可以物理性分離記憶體陣列200(參考第1A圖)中相鄰的記憶體單元202堆疊。可以完全移除相鄰金屬間介電質70、導線72和第一材料層52且在階梯狀結構68的區域60、區域62和區域64中的介電材料98和氧化物半導體層92。在一些實施例中(未特別繪示)，也可以將溝槽100圖案化而穿過記憶體薄膜90。因此，溝槽100可以設置在導線72和第一材料層52的相對側壁之間，並且溝槽100可以物理性分離記憶體陣列200(參考第1A圖)中相鄰的記憶體單元202堆疊。
在第19A圖至第19C圖中，沉積介電材料102在溝槽100中並填充溝槽100。介電材料102可以包括例如氧化矽、氮化矽、氮氧化矽或類似者，其可以透過CVD、PVD、ALD、PECVD或類似者沉積而成。介電材料102可以沿著氧化物半導體層92上方的溝槽100的側壁和底 表面延伸。沉積之後，可以執行平坦化製程(例如CMP、回蝕或類似者)以移除介電材料102的多餘部分。在所獲得的結構中，第一材料層52D、記憶體薄膜90、氧化物半導體層92、金屬間介電質70、介電材料98和介電材料102的頂表面可以實質上彼此齊平(例如在製程的誤差內)。
在一些實施例中，可以選擇介電材料98和介電材料102的材料使得它們相對於彼此具有蝕刻選擇性。例如，在一些實施例中，介電材料98是氧化物而介電材料102是氮化物。在一些實施例中，介電材料98是氮化物而介電材料102是氧化物。也可以選擇其他材料。
第20A圖繪示後續圖式中使用的記憶體陣列200的參考截面。截面A-A'沿著導線72的縱軸並且在例如平行於橫跨電晶體204的氧化物半導體層92的電流的方向上。截面B-B'垂直於截面A-A'和導線72的縱軸。截面B-B'延伸穿過介電材料98和介電材料102。截面C-C'平行於截面B-B'並且延伸穿過後續形成的導線(例如以下第21A圖至第21D圖討論的導線106)。為了清楚描述，後續圖式將參考這些參考截面。在第20A圖至第21D圖中，名稱以「A」結尾的圖式繪示俯視圖，名稱以「B」結尾的圖式繪示沿著第20A圖的截面A-A'的截面圖，名稱以「C」結尾的圖式繪示沿著第20A圖的截面B-B'的截面圖，而名稱以「D」結尾的圖式繪示沿著第20A圖的截面C-C'的截面圖。
在第20A圖至第20D圖中，將溝槽104圖案化而穿過介電材料98。後續可以使用溝槽104形成導線。可以使用光刻和蝕刻的組合將溝槽104圖案化而穿過介電材料98。蝕刻可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。蝕刻可以使用蝕刻介電材料98而不會顯著蝕刻介電材料102、氧化物半導體層92或記憶體薄膜90的蝕刻劑。溝槽104的圖案可以對應於後續形成的導線(例如以下第21A圖至第21D圖討論的導線106和導線108)。部分的介電材料98可以保留在各對溝槽104之間，並且介電材料102可以設置在相鄰的成對溝槽104之間。進一步而言，部分氧化物半導體層92和記憶體薄膜90可以保留在相鄰於溝槽104並且在溝槽104和各個第一材料層52以及導線72之間。可以將部分的氧化物半導體層92和記憶體薄膜90作為後續形成的電晶體204的一部分。在一些實施例中，為了選擇性蝕刻介電材料98的材料而非氧化物半導體層92和記憶體薄膜90，相對於用於圖案溝槽100的製程，可以使用不同的蝕刻來圖案化溝槽104。
在第21A圖至第21D圖中，使用導電材料填充溝槽104以形成導線106和導線108。形成記憶體單元202和電晶體204，其各個包括導線106、導線108、導線72、部分的記憶體薄膜90和部分的氧化物半導體層92。導線106和導線108可各個包括導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、上述的組合或類似者。可 以使用例如CVD、ALD、PVD、PECVD或類似者形成導線106和導線108。沉積導電材料之後，可以執行平坦化(例如CMP、回蝕或類似者)以移除導電材料的多餘部分，從而形成導線106和導線108。在所獲得的結構中，第一材料層52D、金屬間介電質70、記憶體薄膜90、氧化物半導體層92、介電材料98、介電材料102、導線106和導線108的頂表面可以實質上彼此齊平(例如在製程的誤差內)。
導線106可以對應於記憶體陣列200中的位元線，並且導線108可以對應於記憶體陣列200中的源極線。進一步而言，導線106和導線108可以提供記憶體陣列200中的電晶體204的源極/汲極電極。儘管第21D圖繪示僅示出導線106的截面圖，而導線108的截面圖可以類似於第21D圖。
儘管在以上描述中，形成階梯狀結構68之後形成電晶體204的通道區域、導線106和導線108，在一些實施例中，可以在形成電晶體204的通道區域、導線106和導線108之後形成階梯狀結構68。例如，可以在第11A圖至第21D圖所繪示和討論的製造步驟之後，執行第4圖至第10圖所繪示和討論的製造步驟以形成階梯狀結構68。在階梯狀結構先製製程和階梯狀結構後製製程的實施例中可以使用相同或相似的製程。
第22A圖繪示後續圖式中使用的記憶體陣列200的參考截面。截面A-A'沿著導線72的縱軸並且在例如平 行於橫跨電晶體204的氧化物半導體層92的電流的方向上。截面D-D'垂直於截面A-A'和導線72的縱軸。截面D-D'延伸穿過階梯狀結構68的區域60。為了清楚描述，後續圖式將參考這些參考截面。在第22A圖至第24C圖中，名稱以「A」結尾的圖式繪示俯視圖，名稱以「B」結尾的圖式繪示沿著第22A圖的截面A-A'的截面圖，和名稱以「C」結尾的圖式繪示沿著第22A圖的截面D-D'的截面圖。
在第22A圖至第22C圖中，形成溝槽110在金屬間介電質70中。後續可以使用溝槽110形成導電接觸。更具體而言，後續可以使用溝槽110形成延伸至導線72的導電接觸(例如字元線接觸、閘極接觸或類似者)。如第22A圖至第22C圖中所繪示，溝槽110可以延伸穿過金屬間介電質70並且可以暴露導線72的頂表面。導線72的階梯狀形狀提供溝槽110可以延伸至的各個導線72上的表面。可以使用光刻和蝕刻的組合形成溝槽110。蝕刻可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。
在一些實施例中，可以透過對金屬間介電質70的材料具有高蝕刻選擇性的製程形成金屬間介電質70中的溝槽110。因此，可以形成金屬間介電質70中的溝槽110而不會顯著移除導線72的材料。在一些實施例中，可以同時形成暴露各個導線72A至導線72C的開口。由於各個導線72A至導線72C上方的金屬間介電質70的厚度差異， 導線72C暴露至蝕刻的期間可以長於導線72B暴露至蝕刻的期間，而導線72B暴露至蝕刻的期間長於導線72A暴露至蝕刻的期間，依此類推，其中導線72A暴露至蝕刻的期間最短。對蝕刻的暴露可能導致導線72中的一些材料損失、凹痕或其他損傷，使得導線72C的受損程度最重，導線72B的受損程度較輕，而且導線72A的受損程度最輕。形成穿過金屬間介電質70和暴露各個導線72A至導線72C的溝槽110節省執行多個遮罩和蝕刻步驟相關的成本和時間。然而，一些溝槽110可能未充分蝕刻，使得一些導線72未暴露。因此，為了偵測任何至導線72的缺陷連接，可以形成記憶體陣列200上方的測試結構(例如以下第24A圖至第24D圖所討論的測試結構120)。這會減少裝置缺陷。
在第23A圖至第23C圖中，形成導電接觸112在溝槽110中。導電接觸112穿過金屬間介電質70延伸至各個導線72，並且可以電性耦接至導線72。在一些實施例中，導電接觸112可以稱為字元線接觸、閘極接觸或類似者。可以透過在溝槽110中形成內襯(未特別繪示，例如擴散阻障層、黏附層或類似者)和導電材料來形成導電接觸112。內襯可以包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可以執行平坦化製程(例如CMP)以從金屬間介電質70的表面移除多餘材料。剩餘內襯和導電材料形成在溝槽110中的導電接觸112。如第23B圖和第23C圖 中所繪示，導電接觸112可以延伸至各個導線72A至導線72C。
在第24A圖至第24D圖中，形成第一介電層114、導電接觸116、第二介電層115和導線118在第23A圖至第23C圖的結構上方。導電接觸112、導電接觸116和導線118整體形成測試結構120。第一介電層114和第二介電層115可以包括介電材料，例如低介電常數介電材料、極低介電常數(extra low-k，ELK)介電材料或類似者。在一些實施例中，第一介電層114和第二介電層115可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。可以使用適當的製程沉積第一介電層114和第二介電層115，例如CVD、ALD、PVD、PECVD或類似者。
穿過第二介電層115和第一介電層114形成可以用於導電接觸116和導線118的溝槽(未特別繪示)。第二介電層115中的溝槽暴露第一介電層114的頂表面，並且第一介電層114中的溝槽暴露導電接觸112的頂表面。可以使用光刻和蝕刻的組合形成溝槽。蝕刻可以是任何可接受的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。可以使用多個蝕刻製程形成第二介電層115和第一介電層114中的溝槽。
接著分別形成導電接觸116和導線118在第一介電層114和第二介電層115中的溝槽中。可以透過形成內 襯(未特別繪示，例如擴散阻障層、黏附層或類似者)和形成內襯上方的導電材料來形成導電接觸116和導線118。可以同時或分別使用一或多個沉積製程形成導電接觸116和導線118。內襯可以包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可以執行例如CMP的平坦化製程以從第二介電層115的表面移除多餘材料。
第24D圖繪示所獲得結構的透視圖，為了更清楚示出導線72、導電接觸112、導電接觸116和導線118之間的關係，透視圖包括導線72、導電接觸112、導電接觸116和導線118而省略其他結構。第24A圖至第24D圖進一步繪示穿過測試結構120的導電途徑。導電途徑可以在位置1從記憶體陣列200的外側延伸進記憶體陣列200。導電途徑穿過導線118、導電接觸116和導電接觸112延伸至導線72A。接著導電途徑透過位置2和位置3並穿過導電接觸112、導電接觸116和導線118延伸至導線72B。導電途徑接續穿過記憶體陣列200至位置24，其延伸至記憶體陣列200的外側。各個導線72連接至第一垂直相鄰的導線72和第二垂直相鄰的導線72(例如，導線72B連接至導線72A和導線72C)、水平相鄰的導線72(例如，導線72C連接至導線72B和導線72C)或記憶體陣列200外側的連接(例如，導線72A連接至導線72B和外側連接)的任一者。導線118包括在平行於導線72的縱軸的方向上延伸且連接垂直相鄰的導線72的導線118。 導線118進一步包括往垂直於導線72的縱軸的方向且連接水平相鄰的導線72的導線118，或提供記憶體陣列200外側的連接的導線118。
可以使用測試結構120判斷在導電接觸116之間的任何連接是否有缺陷。例如，可以在位置1和位置24施加電壓差至記憶體陣列200。由於導電途徑延伸穿過記憶體陣列200中的所有導線72、導電接觸112、導電接觸116和導線118，為了判斷是否存在任何有缺陷的連接，可以採取電流量測。因此，可以篩選具有缺陷連接的記憶體陣列200，並可以避免裝置缺陷。此外，如上所述，可以同時形成連接至各個導線72A至導線72C的溝槽110和導電接觸112，這可以減少成本、減少製造時間和增加裝置流通量(throughput)。
第25A圖至第25C圖繪示分離多個記憶體陣列200的切割線(scribe line)。第25A圖繪示四個記憶體陣列200的俯視圖，第25B圖繪示兩個記憶體陣列200的透視圖，以及第25C圖繪示包括複數個記憶體陣列200的晶圓300的俯視圖。佈置記憶體陣列200在晶圓300中的網格圖案，其可以集中在晶圓300上方。切割線分離獨立的記憶體陣列200，後續記憶體陣列200透過沿著切割線切割成小塊。如第25A圖和第25B圖中所繪示，切割線可以延伸穿過至少一些導線118(例如在垂直於導線72的縱軸的方向上延伸的導線118)，使得導線118既而分段。如第25C圖所繪示，可以設置切割線在相鄰的記憶 體陣列200之間的區域301中，其中透過切割移除區域301。至少部分的測試結構120可以延伸至區域301上方，並且可以透過切割移除這些部分的測試結構120。第25C圖進一步繪示缺陷的記憶體陣列200D，其可以透過個別的測試結構120來偵測和移除。這會減少裝置缺陷。
第26A圖至第34C圖繪示第二材料層54兩者包括犧牲材料的實施例，其將由導電材料所取代。在第26A圖至第34C圖中，名稱以「A」結尾的圖式繪示沿著第1A圖的截面B-B'的截面圖，名稱以「B」結尾的圖式繪示沿著第1A圖的截面D-D'的截面圖，並且名稱以「C」結尾的圖式繪示沿著第1A圖的截面C-C'的截面圖。
第26A圖和第26B圖繪示執行類似於或相同於如上方第3圖至第10圖中繪示和討論的步驟之後的多層堆疊58，以形成階梯狀結構68和階梯狀結構68上方的金屬間介電質70。多層堆疊58包括交替的第一材料層52A至第一材料層52D(整體稱為第一材料層52)和第二材料層54A至第二材料層54C(整體稱為第二材料層54)。在後續步驟中，第二材料層54可以由導電材料所取代以定義導線422(例如，第33A圖至第34C圖中繪示的字元線)。第二材料層54可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。第一材料層52可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。為了有助於後續的蝕刻步驟，可以由相對蝕刻第二材料層54具有高蝕刻選擇性的材料形成第一材料層 52，並且可以由相對蝕刻第二材料層54和第一材料層52兩者具有高蝕刻選擇性的材料形成基板50。在一些實施例中，基板50可以由碳化矽形成，第一材料層52可以由例如氧化矽的氧化物形成，並且第二材料層54可以由例如氮化矽的氮化物形成。可以使用例如CVD、ALD、PVD、PECVD或類似者形成各個第二材料層54和第一材料層52。儘管第26A圖和第26B圖繪示具體數量的第二材料層54和第一材料層52，其他實施例可以包括不同數量的第二材料層54和第一材料層52。
進一步在第26A圖和第26B圖中，形成第一圖案化光阻400在多層堆疊58上方，並且形成第一溝槽402延伸穿過多層堆疊58。可以使用旋塗或類似者沉積光敏層在第一材料層52D上方以形成第一圖案化光阻400。接著可以圖案化光敏層，透過將光敏層曝光至圖案化能量源(例如圖案化光源)和顯影光敏層以移除光敏層的暴露或未暴露部分，從而形成第一圖案化光阻400。
在所繪示的實施例中，第一溝槽402延伸穿過多層堆疊58以暴露基板50。在一些實施例中，第一溝槽402延伸穿過多層堆疊58的一些層，而非全部的層。可以使用可接受的光刻和蝕刻技術形成第一溝槽402，例如使用對多層堆疊58具有選擇性(例如，以相對蝕刻基板50的材料而言更快速率蝕刻第一材料層52和第二材料層54的材料)的蝕刻製程。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻、中性粒子束蝕刻、類似者或上述的組合。 蝕刻可以是各向異性的。在基板50由碳化矽形成、第一材料層52由氧化矽形成且第二材料層54由氮化矽形成的實施例中，可以透過使用氟基氣體(例如C4F6)混合氫氣(H2)或氧氣(O2)的乾式蝕刻形成第一溝槽402。
在第27A圖和第27B圖中，擴大第一溝槽402以形成第一側壁凹槽404。具體而言，凹陷第一溝槽402所暴露的第二材料層54的部分側壁，從而形成第一側壁凹槽404。儘管第二材料層54的側壁繪示為筆直的，側壁可以是凹面或凸面。可以透過可接受的蝕刻製程形成第一側壁凹槽404，例如對第二材料層54的材料具有選擇性(例如，以相對第一材料層52和基板50的材料而言更快速率選擇性蝕刻第二材料層54的材料)。蝕刻可以是各向同性的。在基板50由碳化矽形成、第一材料層52由氧化矽形成且第二材料層54由氮化矽形成的實施例中，可以透過使用磷酸(H3PO4)的濕式蝕刻擴大第一溝槽402。然而，可以使用任何適合的蝕刻製程，例如乾式選擇性蝕刻。可以在形成第一側壁凹槽404之前或之後，透過可接受的灰化或濕式剝離製程移除第一圖案化光阻400。
在第28A圖和第28B圖中，形成導電材料406和犧牲材料408在第一側壁凹槽404中，並填充及/或過填充第一溝槽402。也可以將一或多個額外的層(例如種子層、膠水層、阻障層、擴散層、填充層和類似者)填充在第一溝槽402和第一側壁凹槽404中。在一些實施例中，可以省略犧牲材料408。在包括種子層的實施例中，種子層 可以包括氮化鈦、氮化鉭、鈦、鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、上述的組合、上述的氧化物或類似者。導電材料406可以由導電材料形成，其可以是金屬(例如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、鉬)、氮化物、上述的合金或類似者。在第一材料層52由例如氧化矽的氧化物形成的實施例中，種子層可以由氮化鈦形成並且導電材料406可以由鎢形成。犧牲材料408可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。相對於第一材料層52、導電材料406和基板50的材料，犧牲材料408可以包括具有高蝕刻選擇性的材料，使得後續可以移除犧牲材料408而不會移除或損傷第一材料層52、導電材料406或基板50。可以透過可接受的沉積製程形成各個導電材料406和犧牲材料408，例如CVD、ALD、PVD或類似者。
一旦為了填充及/或過填充第一溝槽402而沉積導電材料406和犧牲材料408，可以平坦化導電材料406和犧牲材料408以移除第一溝槽402外的多餘材料，使得平坦化之後的導電材料406和犧牲材料408完全遍及第一溝槽402的頂部。在一實施例中，可以使用例如CMP製程平坦化導電材料406和犧牲材料408。然而，也可以使用任何適合的平坦化製程，例如拋光製程。
在第29A圖和第29B圖中，形成第二圖案化光阻410在多層堆疊58上方，並且形成第二溝槽412延伸穿過多層堆疊58。可以透過使用旋塗或類似者沉積第一材料 層52D上方的光敏層來形成第二圖案化光阻410。接著可以圖案化光敏層，透過將光敏層曝光至圖案化能量源(例如圖案化光源)和顯影光敏層以移除光敏層的暴露或未暴露部分，從而形成第二圖案化光阻410。
在所繪示的實施例中，第二溝槽412延伸穿過多層堆疊58以暴露基板50。在一些實施例中，第二溝槽412延伸穿過多層堆疊58的一些層，而非全部的層。可以使用可接受的光刻和蝕刻技術形成第二溝槽412，例如使用對多層堆疊58具有選擇性的蝕刻製程(例如，以相對基板50的材料而言更快速率蝕刻第一材料層52和第二材料層54的材料)。蝕刻可以是任何可接受的蝕刻製程，例如RIE、NBE、類似者或上述的組合。蝕刻可以是各向異性的。在基板50由碳化矽形成、第一材料層52由氧化矽形成且第二材料層54由氮化矽形成的實施例中，可以透過使用氟基氣體(例如C4F6)混合氫氣(H2)或氧氣(O2)的乾式蝕刻形成第二溝槽412。
在第30A圖和第30B圖中，擴大第二溝槽412以形成第二側壁凹槽414。具體而言，移除第二材料層54的剩餘部分以形成第二側壁凹槽414。因此第二側壁凹槽414暴露部分的導電材料406。可以透過可接受的蝕刻製程形成第二側壁凹槽414，例如對第二材料層54的材料具有選擇性(例如，以相對第一材料層52和基板50的材料而言更快速率選擇性蝕刻第二材料層54的材料)。蝕刻可以是任何可接受的蝕刻製程，而且在一些實施例中，可 以類似於第27A圖和第27B圖所討論用來形成第一側壁凹槽404的蝕刻製程。在形成第二側壁凹槽414之前或之後，可以透過可接受的灰化或濕式剝離製程移除第二圖案化光阻410。
在第31A圖和第31B圖中，形成導電材料416和犧牲材料418在第二側壁凹槽414，並且填充及/或過填充第二溝槽412。也可以將一或多個額外的層(例如種子層、膠水層、阻障層、擴散層、填充層和類似者)填充在第二溝槽412和第二側壁凹槽414中。在一些實施例中，可以省略犧牲材料418。在包括種子層的實施例中，種子層可以包括氮化鈦、氮化鉭、鈦、鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、上述的組合、上述的氧化物或類似者。導電材料416可以由導電材料形成，其可以是金屬(例如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、鉬)、氮化物、上述的合金或類似者。在第一材料層52由例如氧化矽的氧化物形成的實施例中，種子層可以由氮化鈦形成並且導電材料416可以由鎢形成。犧牲材料418可以包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合或類似者。相對於第一材料層52、導電材料416和基板50的材料，犧牲材料418可以包括具有高蝕刻選擇性的材料，使得後續可以移除犧牲材料418而不會移除或損傷第一材料層52、導電材料416或基板50。可以透過可接受的沉積製程形成各個導電材料416和犧牲材料418，例如CVD、ALD、PVD或類似者。
一旦為了填充及/或過填充第二溝槽412而沉積導電材料416和犧牲材料418，可以平坦化導電材料416和犧牲材料418以移除第二溝槽412外的多餘材料，使得平坦化之後的導電材料416和犧牲材料418完全遍及第二溝槽412的頂部。在一實施例中，可以使用例如CMP製程平坦化導電材料416和犧牲材料418。然而，也可以使用任何適合的平坦化製程，例如拋光製程。
在第32A圖和第32B圖中，可以透過可接受的製程移除犧牲材料408和犧牲材料418而形成第三溝槽420。可接受的製程可以是濕式蝕刻製程、乾式蝕刻製程、上述的組合或類似者。在一些實施例中，可以透過各向同性蝕刻製程移除犧牲材料408和犧牲材料418，其中蝕刻製程對犧牲材料408和犧牲材料418的材料具有選擇性。因此，可以移除犧牲材料408和犧牲材料418而不會移除或損傷第一材料層52、導電材料406、導電材料416或基板50。
在第33A圖和第33B圖中，蝕刻導電材料406和導電材料416以擴大第三溝槽420，並從導電材料406和導電材料416的各層形成導線422A至導線422C(例如，整體稱為導線422的字元線)。第三溝槽420分離相鄰的導線422並分離第一材料層52的多個部分。由於從導電材料406和導電材料416的相鄰部分形成導線422，各個導線422可以包括接縫，如第33A圖和第33B圖中所繪示。蝕刻導電材料406和導電材料416以擴大第三溝槽420可以暴露第一材料層52的側壁。在一些實施例中， 可以使用例如各向異性蝕刻製程蝕刻導電材料406和導電材料416，然而也可以使用任何適合的蝕刻製程。在一些實施例中，執行蝕刻製程直到移除導電材料406和導電材料416延伸超出第一材料層52的側壁的材料，並且導電材料406和導電材料416的側壁齊平於第一材料層52的側壁。因此，導線422可以具有寬度類似於或相同於第一材料層52。儘管導線422的側壁繪示為筆直的，側壁可以是凹面或凸面。
透過形成和取代多層堆疊58中的第二材料層54來形成導線422改善記憶體陣列200的行的長寬比，並且在形成期間避免特徵的扭曲或倒塌。這會減少裝置缺陷並改善裝置表現。可以執行第26A圖至第33B圖中的步驟代替第11A圖至第13C圖中的步驟，而形成記憶體陣列200的剩餘步驟相同於上方所述(例如，執行第3圖至第10圖中的步驟，接著執行第26A圖至第33B圖中的步驟，並最後執行第14B圖至第24D圖中的步驟)。
第34A圖至第34C圖繪示執行第14B圖至第24D圖的步驟之後的第26A圖至第33B圖的實施例。第34B圖的結構可以類似於第24C圖中所繪示，除了導線72由導電材料406和導電材料416形成的導線422所取代。
實施例可以實現多個優勢。例如，同時形成延伸至導線72A至導線72C的溝槽110，以及同時形成溝槽110中的導電接觸112減少製程時間、減少額外圖案化製程相 關的成本和增加流通量。為了確認有缺陷的連接，可以形成測試結構120在記憶體陣列200上方。因此，可以移除缺陷的記憶體陣列200並且可以減少裝置缺陷。
根據本公開的一實施例，一種記憶體陣列包括在半導體基板上方的第一字元線，第一字元線的縱軸在第一方向上延伸；在第二方向上在第一字元線上方的第二字元線，第二方向垂直於半導體基板的主表面，第二字元線的縱軸在第一方向上延伸；接觸第一字元線和第二字元線的記憶體薄膜；接觸第一源極線和第一位元線的氧化物半導體層，記憶體薄膜在氧化物半導體層與各個第一字元線和第二字元線之間；以及第一字元線和第二字元線上方的測試結構，測試結構包括將第一字元線電性耦接至第二字元線的第一導線，第一導線的縱軸在第一方向上延伸。在一實施例中，第一字元線具有第一長度大於第二字元線的第二長度。在一實施例中，測試結構進一步包括第二導線，第二導線電性耦接至第一字元線，第二導線延伸至記憶體陣列的邊界，以及第二導線的縱軸在第一方向上延伸。在一實施例中，裝置進一步包括在垂直於第一方向的第三方向上相鄰於第一字元線的第三字元線，記憶體薄膜和氧化物半導體層在第三方向上在第一字元線和第三字元線之間，測試結構進一步包括第二導線，第二導線將第一字元線電性耦接至第三字元線，以及第二導線的縱軸在第三方向上延伸。在一實施例中，第一字元線包括在第一導電材料和第二導電材料之間的接縫。在一實施例中，裝置進一步包括在第二方 向上低於第一字元線的第三字元線，第三字元線的縱軸在第一方向上延伸，測試結構進一步包括第二導線將第一字元線電性耦接至第三字元線，第二導線的縱軸在第一方向上延伸。在一實施例中，第一字元線具有第一長度大於第二字元線的第二長度，以及第三字元線具有第三長度大於第一長度。
根據本公開的另一個實施例，一種記憶體裝置包括半導體基板上方的第一字元線，第一字元線在第一方向上具有第一長度；半導體基板上方的第二字元線，第二字元線在第一方向上具有第二長度，第二長度等於第一長度；第一字元線上方的第一金屬間介電質；接觸第一字元線和第一金屬間介電質的第一記憶體薄膜；第一記憶體薄膜上方的第一氧化物半導體層，第一氧化物半導體層接觸源極線和位元線；延伸穿過第一金屬間介電質並且電性耦接至第一字元線的第一導電接觸；電性耦接至第二字元線的第二導電接觸；以及延伸在第一金屬間介電質上方並且將第一導電接觸電性耦接至第二導電接觸的第一導線，第一導線在垂直於第一方向的第二方向上延伸。在一實施例中，在垂直於半導體基板的主表面的第三方向上，在第一字元線和半導體基板之間的第一距離等於在第二字元線和半導體基板之間的第二距離。在一實施例中，金屬間介電質在截面圖中具有階梯狀結構。在一實施例中，記憶體裝置進一步包括接觸第二字元線的第二記憶體薄膜；第二記憶體薄膜上方的第二氧化物半導體層，第二氧化物半導體層接 觸源極線和位元線；以及分離第一氧化物半導體層與第二氧化物半導體層的第一介電材料。在一實施例中，記憶體裝置進一步包括第二字元線上方的第二金屬間介電質，第二記憶體薄膜接觸第二金屬間介電質；以及分離第一金屬間介電質與第二金屬間介電質的第二介電材料，第二介電材料包括不同於第一介電材料的材料。在一實施例中，記憶體裝置進一步包括半導體基板上方的第三字元線，第三字元線在第一方向上具有第三長度，第三長度不同於第一長度和第二長度；電性耦接至第一字元線的第三導電接觸；電性耦接至第三字元線的第四導電接觸；以及將第三導電接觸電性耦接至第四導電接觸的第二導線，第二導線在第一方向上延伸。在一實施例中，在第一方向上，第一氧化物半導體層在第一導電接觸和第三導電接觸之間。
根據本公開的又另一個實施例，一種形成記憶體陣列的方法包括沉積多層堆疊在半導體基板上方，多層堆疊包括交替的第一材料和第二材料；圖案化多層堆疊使得多層堆疊在截面圖中包括階梯狀結構；形成金屬間介電質在多層堆疊的階梯狀結構上方；形成複數個字元線在多層堆疊中；沉積記憶體薄膜在多層堆疊中並相鄰於複數個字元線；沉積氧化物半導體層在記憶體薄膜上方；蝕刻金屬間介電質以形成暴露複數個字元線中的第一字元線的第一開口以及和暴露複數個字元線中的第二字元線的第二開口，第一開口延伸至第一深度，以及第二開口延伸至不同於第一深度的第二深度；形成第一導電接觸在第一開口中並且 電性耦接至第一字元線，和形成第二導電接觸在第二開口中並且電性耦接至第二字元線；以及形成第一導線在金屬間介電質、第一導電接觸和第二導電接觸上方，第一導線將第一導電接觸電性耦接至第二導電接觸。在一實施例中，第一導線、第一字元線和第二字元線在第一方向上延伸。在一實施例中，方法進一步包括蝕刻金屬間介電質，以形成暴露第一字元線的第三開口和暴露複數個字元線中的第三字元線的第四開口，第三開口和第四開口延伸至第一深度；形成第三導電接觸在第三開口中並且電性耦接至第一字元線，和形成第四導電接觸在第四開口中並且電性耦接至第三字元線；以及形成第二導線在金屬間介電質、第三導電接觸和第四導電接觸上方，第二導線將第三導電接觸電性耦接至第四導電接觸。在一實施例中，第一字元線和第二字元線在第一方向上延伸，以及第二導線在垂直於第一方向的第二方向上延伸。在一實施例中，第一材料包括介電材料，第二材料包括導電材料，以及形成複數個字元線在多層堆疊中包括圖案化多層堆疊以分離由第二材料所形成的相鄰字元線。在一實施例中，第一材料包括氧化物，第二材料包括氮化物，形成複數個字元線在多層堆疊中包括圖案化多層堆疊和以導電材料取代第二材料。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施 例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
52:第一材料層
72:導線
90:記憶體薄膜
92:氧化物半導體層
98:介電材料
102:介電材料
106,108:導線
200:記憶體陣列
202:記憶體單元
204:電晶體
206:箭頭
A-A',B-B',C-C',D-D':截面

Claims (10)

  1. 一種記憶體陣列，包括：一第一字元線在一半導體基板上方，其中該第一字元線的一縱軸在一第一方向上延伸；一第二字元線在一第二方向上在該第一字元線上方，該第二方向垂直於該半導體基板的一主表面，其中該第二字元線的一縱軸在該第一方向上延伸；一記憶體薄膜，接觸該第一字元線和該第二字元線；一氧化物半導體層，接觸一第一源極線和一第一位元線，其中該記憶體薄膜在該氧化物半導體層與各個該第一字元線和該第二字元線之間；以及一測試結構在該第一字元線和該第二字元線上方，該測試結構包括一第一導線將該第一字元線電性耦接至該第二字元線，其中該第一導線的一縱軸在該第一方向上延伸。
  2. 如請求項1所述之記憶體陣列，其中該測試結構進一步包括一第二導線，其中該第二導線電性耦接至該第一字元線，其中該第二導線延伸至該記憶體陣列的一邊界，以及其中該第二導線的一縱軸在該第一方向上延伸。
  3. 如請求項1所述之記憶體陣列，進一步包括一第三字元線在垂直於該第一方向的一第三方向上相鄰於該第一字元線，其中該記憶體薄膜和該氧化物半導體層在 該第三方向上在該第一字元線和該第三字元線之間，其中該測試結構進一步包括一第二導線，其中該第二導線將第一字元線電性耦接至第三字元線，以及其中該第二導線的一縱軸在該第三方向上延伸。
  4. 如請求項1所述之記憶體陣列，進一步包括一第三字元線在該第二方向上低於該第一字元線，其中該第三字元線的一縱軸在該第一方向上延伸，其中該測試結構進一步包括一第二導線將第一字元線電性耦接至該第三字元線，其中該第二導線的一縱軸在該第一方向上延伸。
  5. 如請求項4所述之記憶體陣列，其中該第一字元線具有一第一長度大於該第二字元線的一第二長度，以及其中該第三字元線具有一第三長度大於該第一長度。
  6. 一種記憶體裝置，包括：一第一字元線在一半導體基板上方，該第一字元線在一第一方向上具有一第一長度；一第二字元線在該半導體基板上方，該第二字元線在該第一方向上具有一第二長度，其中該第二長度等於該第一長度；一第一金屬間介電質在該第一字元線上方；一第一記憶體薄膜，接觸該第一字元線和該第一金屬間介電質； 一第一氧化物半導體層在該第一記憶體薄膜上方，該第一氧化物半導體層接觸一源極線和一位元線；一第一導電接觸，延伸穿過該第一金屬間介電質並且電性耦接至該第一字元線；一第二導電接觸，電性耦接至該第二字元線；以及一第一導線，延伸在該第一金屬間介電質上方並且將該第一導電接觸電性耦接至該第二導電接觸，其中該第一導線在垂直於該第一方向的一第二方向上延伸。
  7. 如請求項6所述之記憶體裝置，其中該金屬間介電質在截面圖上具有階梯狀結構。
  8. 如請求項6所述之記憶體裝置，進一步包括：一第二記憶體薄膜，接觸該第二字元線；一第二氧化物半導體層在該第二記憶體薄膜上方，該第二氧化物半導體層接觸該源極線和該位元線；以及一第一介電材料，分離該第一氧化物半導體層和該第二氧化物半導體層。
  9. 如請求項6所述之記憶體裝置，進一步包括：一第三字元線在該半導體基板上方，該第三字元線在該第一方向上具有一第三長度，其中該第三長度不同於該第一長度和該第二長度；一第三導電接觸，電性耦接至該第一字元線； 一第四導電接觸，電性耦接至第三字元線；以及一第二導線，將該第三導電接觸電性耦接至該第四導電接觸，其中該第二導線在該第一方向上延伸。
  10. 一種形成記憶體陣列的方法，包括：沉積一多層堆疊在一半導體基板上方，該多層堆疊包括交替的一第一材料和一第二材料；圖案化該多層堆疊，使得該多層堆疊在截面圖中包括一階梯狀結構；形成一金屬間介電質在該多層堆疊的該階梯狀結構上方；形成複數個字元線在該多層堆疊中；沉積一記憶體薄膜在該多層堆疊中且相鄰於該些字元線；沉積一氧化物半導體在該記憶體薄膜層上方；蝕刻該金屬間介電質，以形成暴露該些字元線之中的一第一字元線的一第一開口和暴露該些字元線之中的一第二字元線的一第二開口，其中該第一開口延伸至一第一深度，以及其中該第二開口延伸至不同於該第一深度的一第二深度；形成一第一導電接觸和一第二導電接觸，該第一導電接觸在該第一開口中並且電性耦接至該第一字元線，該第二導電接觸在該第二開口中並且電性耦接至該第二字元線；以及 形成一第一導線在該金屬間介電質、該第一導電接觸和該第二導電接觸上方，其中該第一導線將該第一導電接觸電性耦接至該第二導電接觸。
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