KR20220033696A - 테스트 회로와 이를 포함하는 반도체 메모리 시스템 - Google Patents

테스트 회로와 이를 포함하는 반도체 메모리 시스템 Download PDF

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KR20220033696A
KR20220033696A KR1020200115880A KR20200115880A KR20220033696A KR 20220033696 A KR20220033696 A KR 20220033696A KR 1020200115880 A KR1020200115880 A KR 1020200115880A KR 20200115880 A KR20200115880 A KR 20200115880A KR 20220033696 A KR20220033696 A KR 20220033696A
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circuit
test
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정종석
최성원
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에스케이하이닉스 주식회사
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Abstract

테스트 회로는 제어 회로, 카운팅 회로를 포함할 수 있다. 제어 회로는 테스트 노드에 대한 충전 동작과 방전 동작을 제어할 수 있다. 카운팅 회로는 단위 측정 구간 동안 카운팅 동작을 수행하여 카운팅 정보를 생성할 수 있다.

Description

테스트 회로와 이를 포함하는 반도체 메모리 시스템{TEST CIRCUIT AND SEMICONDUCTOR MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 테스트 회로와 이를 포함하는 반도체 메모리 시스템에 관한 것으로, 특히 테스트 대상 회로의 테스트 노드에 연결되어 있는 메탈 라인에 대한 결함을 검출하기 위한 테스트 회로 및 이를 포함하는 반도체 메모리 시스템에 관한 것이다.
일반적으로 반도체 장치와 반도체 메모리 장치를 비롯한 집적 회로는 다양한 테스트 동작을 거쳐 소비자에게 판매된다. 집적 회로는 복수의 내부 회로가 메탈 라인으로 연결되어 고집적화된 내부 구조를 가지고 있다. 그래서 만약, 메탈 라인에 의도치 않은 결함이 발생하는 경우 집적 회로는 원하는 동작을 수행할 수 없다. 따라서, 집적 회로는 메탈 라인의 결함을 분석하기 위한 테스트 동작이 수반되어야 한다.
본 발명의 일 실시예는 테스트 노드에 대한 충전 동작과 방전 동작을 제어하여 메탈 라인의 결함을 측정할 수 있는 테스트 회로를 제공하는데 목적이 있다.
본 발명의 일 실시예는 테스트 노드와 메탈 라인으로 연결된 내부 회로의 개수에 따라 테스트 조건을 조절하여 테스트 동작을 수행할 수 있는 테스트 회로를 제공하는데 목적이 있다.
본 발명의 일 실시예는 복수의 메모리 셀에 기 설정된 데이터를 저장한 상태에서 워드 라인에 대한 충전 동작과 방전 동작을 제어하여 워드 라인의 결합을 측정할 수 있는 반도체 메모리 시스템을 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 테스트 대상 회로의 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로; 및 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 카운팅 회로를 포함하는 테스트 회로가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 테스트 대상 회로의 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로; 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간과 구간 확장 정보에 기초하여 총 측정 구간을 설정하는 설정 회로; 및 상기 설정 회로의 출력 신호에 대응하는 상기 총 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 카운팅 회로를 포함하는 테스트 회로가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 워드 라인에 연결되는 복수의 메모리 셀을 가지는 메모리 회로; 및 상기 워드 라인에 연결되는 테스트 노드에 충전 동작 및 방전 동작을 수행하고 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 동작을 수행하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 테스트 회로를 포함하는 반도체 메모리 시스템이 제공될 수 있다.
본 발명의 일 실시예는 테스트 노드에 대한 충전 동작과 방전 동작을 제어하여 메탈 라인의 결함을 측정함으로써 측정 결과의 정확성을 높여줄 수 있는 효과가 있다.
본 발명의 일 실시예는 테스트 노드와 메탈 라인으로 연결된 내부 회로의 개수에 따라 테스트 조건을 조절함으로써 다양한 테스트 조건을 확보할 수 있는 효과가 있다.
본 발명의 일 실시예는 복수의 메모리 셀에 저장된 데이터의 상태에 따라 다양한 테스트 동작을 수행함으로써 복수의 메모리 셀을 포함하는 반도체 메모리 장치에 대한 보다 다양한 분석 결과를 도출할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 제어 회로의 구성을 보여주기 위한 회로도이다.
도 3 은 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 4 는 도 1 및 도 3 의 테스트 회로의 테스트 동작을 개략적으로 설명하기 위한 타이밍도이다.
도 5 는 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 6 은 도 5 의 테스트 회로의 테스트 동작을 개략적으로 설명하기 위한 타이밍도이다.
도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 구성을 보여주기 위한 블록도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하, 설명의 편의를 위하여 테스트 동작이 수행되는 회로를 '테스트 대상 회로'로 칭하기로 한다.
도 1 은 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 테스트 회로는 제어 회로(100), 카운팅 회로(200), 테스트 대상 회로(300)를 포함할 수 있다.
제어 회로(100)는 테스트 대상 회로(300)의 테스트 노드(ND_T)에 대한 충전 동작과 방전 동작을 제어하기 위한 구성일 수 있다. 여기서, 테스트 대상 회로(400)는 반도체 장치 및 반도체 메모리 장치를 비롯한 집적 회로를 포함할 수 있다. 위에서 설명하였듯이, 집적 회로는 복수의 내부 회로가 메탈 라인으로 연결될 수 있다. 그리고 메탈 라인은 테스트 노드(ND_T)와 연결될 수 있다. 그래서 제어 회로(100)는 충전 동작을 통해 테스트 노드(ND_T)를 충전할 수 있고, 방전 동작을 통해 테스트 노드(ND_T)를 방전할 수 있다.
카운팅 회로(200)는 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점과 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 클럭 신호(CLK_CN)를 카운팅하여 카운팅 정보(INF_CN)를 생성하기 위한 구성일 수 있다. 여기서, 충전 동작이 완료되는 시점은 테스트 노드(ND_T)의 전압 레벨이 충전 동작을 통해 기 설정된 충전 전압 레벨까지 높아지는 시점을 의미할 수 있다. 그리고 방전 동작이 완료되는 시점은 테스트 노드(ND_T)의 전압 레벨이 방전 동작을 통해 기 설정된 방전 전압 레벨까지 낮아지는 시점을 의미할 수 있다. 이후 도 2 에서 다시 설명하겠지만, 카운팅 회로(200)는 기 설정된 충전 전압 레벨에 따라 논리 레벨 값이 설정되는 충전 제어 신호(CTR_C)와 기 설정된 방전 전압 레벨에 따라 논리 레벨 값이 설정되는 방전 제어 신호(CTR_D)에 기초하여 충전 동작이 완료되는 시점과 방전 동작이 완료되는 시점을 제공받을 수 있다. 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D)에 대한 설명은 도 2 에서 보다 자세히 알아보기로 한다.
이어서, 단위 측정 구간은 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점과 방전 동작이 완료되는 시점에 대응하여 제1 단위 측정 구간과 제2 단위 측정 구간을 포함할 수 있다. 이후 설명될 도 4 에서 볼 수 있듯이, 제1 단위 측정 구간(UT1)은 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점부터 방전 동작이 완료되는 시점을 포함할 수 있다. 그리고 제2 단위 측정 구간(UT2)은 테스트 노드(ND_T)에 대한 방전 동작이 완료되는 시점부터 충전 동작이 완료되는 시점을 포함할 수 있다. 제1 단위 측정 구간(UT1)와 제2 단위 측정 구간(UT2)에 대한 설명은 도 4 에서 다시 알아보기로 한다.
이어서, 카운팅 클럭 신호(CLK_CN)는 카운팅 동작을 위한 클럭 신호일 수 있다. 카운팅 클럭 신호(CLK_CN)는 테스트 회로 내부 또는 외부에서 제공되는 신호일 수 있다. 카운팅 클럭 신호(CLK_CN)에 기초하여 카운팅 동작을 수행하는 카운팅 회로(200)는 다양한 실시예로 구현될 수 있다. 여기서, 카운팅 회로(200)는 이후 설명될 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D)에 기초하여 설정되는 제1 단위 측정 구간(UT1)와 제2 단위 측정 구간(UT2) 중 적어도 하나의 단위 측정 구간 동안 카운팅 클럭 신호(CLK_CN)를 카운팅할 수 있다.
이어서, 카운팅 회로(200)는 카운팅 동작을 통해 테스트 노드(ND_T)에 연결되는 메탈 라인의 결함에 대응하는 카운팅 정보(INF_CN)를 생성할 수 있다. 다시 말하면, 카운팅 회로(200)는 카운팅 동작을 통해 카운팅 값을 생성할 수 있다. 카운팅 회로(200)의 카운팅 동작 시간은 제1 단위 측정 구간(UT1)와 제2 단위 측정 구간(UT2) 중 적어도 하나의 단위 측정 구간에 따라 달라질 수 있다. 제1 단위 측정 구간(UT1)와 제2 단위 측정 구간(UT2) 중 적어도 하나의 단위 측정 구간은 메탈 라인의 결함 정도에 따라 달라질 수 있다. 따라서, 카운팅 값을 포함하는 카운팅 정보(INF_CN)는 메탈 라인의 결함 정도에 대응하는 정보를 포함할 수 있다.
도 2 는 도 1 의 제어 회로(100)의 구성을 보여주기 위한 회로도이다.
도 2 를 참조하면, 제어 회로(100)는 충전 회로(110), 방전 회로(120), 제1 비교 회로(130), 및 제2 비교 회로(140)를 포함할 수 있다.
충전 회로(110)는 충전 제어 신호(CTR_C)에 기초하여 테스트 노드(ND_T)를 충전하기 위한 구성일 수 있다. 충전 회로(110)는 공급 전원단(VCC)과 테스트 노드(ND_T) 사이에 직렬 연결되는 제1 전류원 회로(I1)와 제1 스위칭 회로(SW1)를 포함할 수 있다. 여기서, 제1 스위칭 회로(SW1)는 충전 제어 신호(CTR_C)에 기초하여 제1 전류원 회로(I1)와 테스트 노드(ND_T)의 연결 동작을 제어할 수 있다. 그래서 충전 회로(110)는 충전 제어 신호(CTR_C)에 기초하여 공급 전원단(VCC)에 인가되는 전압으로 테스트 노드(ND_T)를 충전할 수 있다. 제1 스위칭 회로(SW1)는 PMOS 트랜지스터 또는 NMOS 트랜지스터를 포함할 수 있다. 여기서는 제1 스위칭 회로(SW1)가 NMOS 트랜지스터로 구성되는 것을 일례로 하였다. 그래서 제1 스위칭 회로(SW1)는 충전 제어 신호(CTR_C)가 논리'하이'가 되는 경우 턴 온(turn on) 될 수 있고, 충전 제어 신호(CTR_C)가 논리'로우'가 되는 경우 턴 오프(turn off) 될 수 있다. 제1 스위칭 회로(SW1)가 턴 온 되는 경우 테스트 노드(ND_T)에 대한 충전 동작이 수행될 수 있다.
방전 회로(120)는 방전 제어 신호(CTR_D)에 기초하여 테스트 노드(ND_T)를 방전하기 위한 구성일 수 있다. 방전 회로(120)는 테스트 노드(ND_T)와 접지 전원단(VSS) 사이에 직렬 연결되는 제2 스위칭 회로(SW2)와 제2 전류원 회로(I2)를 포함할 수 있다. 여기서, 제2 스위칭 회로(SW2)는 방전 제어 신호(CTR_D)에 기초하여 테스트 노드(ND_T)와 제2 전류원 회로(I2)의 연결 동작을 제어할 수 있다. 그래서 방전 회로(120)는 방전 제어 신호(CTR_D)에 기초하여 테스트 노드(ND_T)에 충전된 전압을 접지 전원단(VSS)으로 방전할 수 있다. 제2 스위칭 회로(SW2)는 PMOS 트랜지스터 또는 NMOS 트랜지스터를 포함할 수 있다. 여기서는 제2 스위칭 회로(SW2)가 NMOS 트랜지스터로 구성되는 것을 일례로 하였다. 그래서 제2 스위칭 회로(SW2)는 방전 제어 신호(CTR_D)가 논리'하이'가 되는 경우 턴 온 될 수 있고, 방전 제어 신호(CTR_D)가 논리'로우'가 되는 경우 턴 오프 될 수 있다. 제2 스위칭 회로(SW2)가 턴 온 되는 경우 테스트 노드(ND_T)에 대한 방전 동작이 수행될 수 있다.
제1 비교 회로(130)는 테스트 노드(ND_T)의 전압과 충전 기준 전압(VREF_C)의 전압 레벨을 비교하여 충전 제어 신호(CTR_C)를 생성하기 위한 구성일 수 있다. 여기서, 충전 기준 전압(VREF_C)은 테스트 노드(ND_T)의 충전 동작시 목표가 되는 충전 전압 레벨에 대응할 수 있다. 그래서 제1 비교 회로(130)는 테스트 노드(ND_T)의 전압이 충전 기준 전압(VREF_C) 보다 낮은 전압 레벨을 가지는 경우 충전 회로(110)의 제1 스위칭 회로(SW1)가 턴 온 될 수 있는 충전 제어 신호(CTR_C)를 생성할 수 있다. 제1 스위칭 회로(SW1)가 턴 온 되었다는 것은 제1 전류원 회로(I1)와 테스트 노드(ND_T)가 서로 연결되었다는 것을 의미할 수 있다. 즉, 테스트 노드(ND_T)는 충전 제어 신호(CTR_C)에 기초하여 충전될 수 있다.
제2 비교 회로(140)는 테스트 노드(ND_T)의 전압과 방전 기준 전압(VREF_D)의 전압 레벨을 비교하여 방전 제어 신호(CTR_D)를 생성하기 위한 구성일 수 있다. 여기서, 방전 기준 전압(VREF_D)은 테스트 노드(ND_T)의 방전 동작시 목표가 되는 방전 전압 레벨에 대응할 수 있다. 그래서 제2 비교 회로(140)는 테스트 노드(ND_T)의 전압이 방전 기준 전압(VREF_D) 보다 높은 전압 레벨을 가지는 경우 방전 회로(120)의 제2 스위칭 회로(SW2)가 턴 온 될 수 있는 방전 제어 신호(CTR_D)를 생성할 수 있다. 제2 스위칭 회로(SW2)가 턴 온 되었다는 것은 테스트 노드(ND_T)와 제2 전류원 회로(T2)가 서로 연결되었다는 것을 의미할 수 있다. 즉, 테스트 노드(ND_T)는 방전 제어 신호(CTR_D)에 기초하여 방전될 수 있다.
다시 도 1 을 참조하면, 카운팅 회로(200)는 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D) 중 적어도 하나의 제어 신호에 기초하여 카운팅 동작을 수행할 수 있다. 설명의 편의를 위하여 도 1 및 도 4 를 참조하기로 한다.
우선, 카운팅 회로(200)의 카운팅 동작이 충전 제어 신호(CTR_C)에 기초하여 제어되는 경우를 설명하기로 한다. 도 2 에서 설명하였듯이 충전 제어 신호(CTR_C)는 제1 비교 회로(130)에서 생성되는 신호일 수 있다. 충전 제어 신호(CTR_C)는 충전 기준 전압(VREF_C)을 기준으로 비활성화 또는 활성화 될 수 있다. 여기서, 충전 제어 신호(CTR_C)가 비활성화 되었다는 것은 테스트 노드(ND_T)에 대한 충전 동작이 완료되었다는 것을 의미할 수 있다. 그리고 충전 제어 신호(CTR_C)가 활성화되었다는 것은 테스트 노드(ND_T)가 충전 동작을 시작한다는 것을 의미할 수 있다. 즉, 제1 단위 측정 구간(UT1)은 충전 제어 신호(CTR_C)에 기초하여 정의될 수 있다.
따라서, 카운팅 회로(200)는 충전 제어 신호(CTR_C)의 비활성화 시점인 충전 동작이 완료되는 시점부터 충전 제어 신호(CTR_C)의 활성화 시점인 충전 동작을 시작하는 시점까지 카운팅 동작을 수행할 수 있다. 여기서, 충전 동작을 시작하는 시점은 방전 동작이 완료되는 시점에 대응할 수 있다. 다시 말하면, 카운팅 회로(200)는 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점부터 방전 동작이 완료되는 시점까지 카운팅 동작을 수행할 수 있다. 즉, 카운팅 회로(200)는 충전 제어 신호(CTR_C)에 기초하여 제1 단위 측정 구간(UT1) 동안 카운팅 동작을 수행할 수 있다.
다음으로, 카운팅 회로(200)의 카운팅 동작이 방전 제어 신호(CTR_D)에 기초하여 제어되는 경우를 설명하기로 한다. 도 2 에서 설명하였듯이, 방전 제어 신호(CTR_D)는 제2 비교 회로(140)에서 생성되는 신호일 수 있다. 방전 제어 신호(CTR_D)는 방전 기준 전압(VREF_D)을 기준으로 활성화 또는 비활성화 될 수 있다. 여기서, 방전 제어 신호(CTR_D)가 활성화되었다는 것은 테스트 노드(ND_T)에 대한 방전 동작을 시작한다는 것을 의미할 수 있다. 그리고 방전 제어 신호(CTR_D)가 비활성화 되었다는 것은 테스트 노드(ND_T)에 대한 방전 동작이 완료되었다는 것을 의미할 수 있다. 즉, 제1 단위 측정 구간(UT1) 역시 방전 제어 신호(CTR_D)에 기초하여 정의될 수 있다.
따라서, 카운팅 회로(200)는 방전 제어 신호(CTR_D)의 활성화 시점인 방전을 시작하는 시점부터 방전 제어 신호(CTR_D)의 비활성화 시점인 방전 동작이 완료된 시점까지 카운팅 동작을 수행할 수 있다. 여기서, 방전을 시작하는 시점은 충전 동작이 완료되는 시점에 대응할 수 있다. 다시 말하면, 카운팅 회로(200)는 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점부터 방전 동작이 완료되는 시점까지 카운팅 동작을 수행할 수 있다. 즉, 카운팅 회로(200)는 방전 제어 신호(CTR_D)에 기초하여 제1 단위 측정 구간(UT1) 동안 카운팅 동작을 수행할 수 있다.
위에서 설명한 바와 같이, 카운팅 회로(200)는 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D) 중 적어도 하나의 제어 신호에 대응하는 제1 단위 측정 구간(UT1) 동안 카운팅 동작을 수행할 수 있다.
이어서, 제2 단위 측정 구간(UT2) 역시 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D) 중 적어도 하나의 제어 신호에 기초하여 제어될 수 있다. 그리고 제2 단위 측정 구간(UT2)은 테스트 노드(ND_T)에 대한 방전 동작이 완료되는 시점부터 충전 동작이 완료되는 시점을 포함할 수 있다. 따라서, 카운팅 회로(200)는 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D) 중 적어도 하나의 제어 신호에 대응하는 제2 단위 측정 구간(UT2) 동안 카운팅 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 테스트 회로는 테스트 노드(ND_T)에 대한 충전 동작과 방전 동작을 제어할 수 있다. 그리고 테스트 회로는 방전 제어 신호(CTR_D)와 충전 제어 신호(CTR_C)에 기초하여 제1 단위 측정 구간(UT1)과 제2 단위 측정 구간(UT2) 중 적어도 하나의 단위 측정 구간 동안 카운팅 동작을 수행할 수 있다. 그리고 테스트 수행자는 카운팅 동작을 통해 생성되는 카운팅 정보(INF_CN)를 통해 테스트 노드(ND_T)에 연결되는 메탈 라인의 결함을 분석할 수 있다.
도 3 은 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 3 을 참조하면, 테스트 회로는 제어 회로(100A), 카운팅 회로(200A), 테스트 대상 회로(300A), 및 선택 회로(400A)를 포함할 수 있다. 여기서, 제어 회로(100A), 카운팅 회로(200A), 및 테스트 대상 회로(300A)는 도 1 의 제어 회로(100), 카운팅 회로(200), 및 테스트 대상 회로(300)에 대응하는 구성일 수 있다. 따라서, 제어 회로(100A), 카운팅 회로(200A), 및 테스트 대상 회로(300A) 각각의 구체적인 구성 및 기능에 대한 설명은 생략하기로 한다. 도 3 의 테스트 회로는 도 1 의 테스트 회로와 대비하여 선택 회로(400A)가 다를 수 있다. 이하 선택 회로(400A)에 대하여 보다 자세히 알아보기로 한다.
선택 회로(400A)는 전압 선택 정보(INF_S)에 기초하여 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D) 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력하기 위한 구성일 수 있다. 즉, 충전 기준 전압(VREF_C)은 전압 선택 정보(INF_S)에 기초하여 전압 레벨이 높아지거나 낮아질 수 있다. 그리고 방전 기준 전압(VREF_D) 역시 전압 선택 정보(INF_S)에 기초하여 전압 레벨이 높아지거나 낮아질 수 있다. 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D)의 전압 레벨을 선택할 수 있다는 것은 도 4 의 제1 단위 측정 구간(UT1) 또는 제2 단위 측정 구간(UT2)을 조절할 수 있다는 것을 의미할 수 있다. 여기서, 제1 단위 측정 구간(UT1)과 제2 단위 측정 구간(UT2)은 테스트 동작 시간에 대응할 수 있다.
본 발명의 일 실시예에 따른 테스트 회로는 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D)의 전압 레벨을 조절할 수 있다. 따라서, 테스트 회로는 다양한 테스트 조건에 따른 다양한 테스트 결과를 도출할 수 있다.
도 4 는 도 1 및 도 3 의 테스트 회로의 테스트 동작을 개략적으로 설명하기 위한 타이밍도이다.
도 4 를 참조하면, 테스트 노드(ND_T)는 충전 제어 신호(CTR_C)에 기초하여 충전될 수 있다. 즉, 충전 제어 신호(CTR_C)가 논리'하이'로 활성화되면 테스트 노드(ND_T)는 충전 동작을 통해 전압 레벨이 점차적으로 높아질 수 있다. 이때, 테스트 노드(ND_T)는 충전 동작을 통해 충전 기준 전압(VREF_C)까지 전압 레벨이 높아질 수 있다. 그리고 테스트 노드(ND_T)는 방전 제어 신호(CTR_D)에 기초하여 방전될 수 있다. 즉, 방전 제어 신호(CTR_D)가 논리'하이'로 활성화되면 테스트 노드(ND_T)는 방전 동작을 통해 전압 레벨이 점차적으로 낮아질 수 있다. 이때, 테스트 노드(ND_T)는 방전 동작을 통해 방전 기준 전압(VREF_D)까지 전압 레벨이 낮아질 수 있다.
여기서, 제1 단위 측정 구간(UT1)은 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점부터 방전 동작이 완료되는 시점을 포함할 수 있다. 그래서 도 1 의 카운팅 회로(200)와 도 3 의 카운팅 회로(200A)는 제1 단위 측정 구간(UT1) 동안 카운팅 클럭 신호(CLK_CN)를 카운팅하여 카운팅 값을 카운팅 정보(INF_CN)로 출력할 수 있다. 여기서, 제1 단위 측정 구간(UT1)은 테스트 노드(ND_T)의 방전 동작에 대응할 수 있다. 따라서, 제1 단위 측정 구간(UT1)에 대응하는 카운팅 정보(INF_CN)는 방전 동작시 테스트 노드(ND_T)에 연결되는 메탈 라인의 결함을 분석하는데 사용될 수 있다.
그리고 제2 단위 측정 구간(UT2)은 테스트 노드(ND_T)에 대한 방전 동작이 완료되는 시점부터 충전 동작이 완료되는 시점을 포함할 수 있다. 여기서, 제2 단위 측정 구간(UT2)은 테스트 노드(ND_T)의 충전 동작에 대응할 수 있다. 따라서, 제2 단위 측정 구간(UT2)에 대응하는 카운팅 정보(INF_CN)는 충전 동작시 테스트 노드(ND_T)에 연결되는 메탈 라인의 결함을 분석하는데 사용될 수 있다.
한편, 도 3 의 선택 회로(400A)는 전압 선택 정보(INF_S)에 기초하여 충전 기준 전압(VREF_C)와 방전 기준 전압(VREF_D) 각각의 전압 레벨을 선택할 수 있다. 즉, 충전 기준 전압(VREF_C)은 전압 선택 정보(INF_S)에 기초하여 ①과 같이 전압 레벨이 높아지거나 낮아질 수 있다. 그리고 방전 기준 전압(VREF_D)은 전압 선택 정보(INF_S)에 기초하여 ②와 같이 전압 레벨이 높아지거나 낮아질 수 있다. 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D)의 전압 레벨을 조절할 수 있다는 것은 충전 동작과 방전 동작에 대응하는 테스트 동작 시간을 조절할 수 있다는 것을 의미할 수 있다.
본 발명의 일 실시예에 따른 테스트 회로는 제1 단위 측정 구간(UT1) 및 제2 단위 측정 구간(UT2) 중 적어도 하나의 단위 측정 구간을 조절함으로써 충전 동작과 방전 동작 각각에 대응하는 테스트 동작 시간을 다양하게 확보할 수 있다.
한편, 전압 선택 정보(INF_S)는 테스트 노드(ND_T)의 로딩 값에 대응할 수 있다. 즉, 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D) 각각의 전압 레벨은 테스트 노드(ND_T)의 로딩 값에 따라 달라질 수 있다. 따라서, 본 발명의 일 실시예에 따른 테스트 회로는 테스트 노드(ND_T)에 연결된 메탈 라인의 로딩 값에 기초하여 테스트 동작 시간을 선택적으로 제어할 수 있다. 그래서 테스트 회로는 테스트 노드(ND_T)에 연결된 메탈 라인의 로딩 값에 따라 최적화된 테스트 동작 시간을 제공해 줄 수 있다.
도 5 는 본 발명의 일 실시예에 따른 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 5 를 참조하면, 테스트 회로는 제어 회로(100B), 설정 회로(200B), 카운팅 회로(300B), 및 테스트 대상 회로(400B)를 포함할 수 있다.
제어 회로(100B)는 테스트 대상 회로(400B)의 테스트 노드(ND_T)에 대한 충전 동작과 방전 동작을 제어하기 위한 구성일 수 있다. 제어 회로(100B)와 테스트 대상 회로(400B) 각각은 도 1 의 제어 회로(100)와 테스트 대상 회로(300) 각각에 대응하는 구성일 수 있다.
설정 회로(200B)는 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점과 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간과 구간 확장 정보(INF_W)에 기초하여 총 측정 구간을 설정하기 위한 구성일 수 있다. 여기서, 구간 확장 정보(INF_W)는 테스트 동작시 총 측정 구간에 포함되는 단위 측정 구간의 개수를 설정하기 위한 정보일 수 있다.
이어서, 설정 회로(200B)는 제어 회로(100A)에 대응하는 도 2 의 제어 회로(100)에서 생성되는 충전 제어 신호(CTR_C), 방전 제어 신호(CTR_D), 및 구간 확장 정보(INF_W)에 기초하여 총 측정 구간에 대응하는 구간 설정 신호(CTR_P)를 생성할 수 있다. 위에서 설명하였듯이, 단위 측정 구간은 충전 제어 신호(CTR_C)와 방전 제어 신호(CTR_D) 중 적어도 하나의 제어 신호에 기초하여 정의될 수 있다. 그리고 총 측정 구간은 단위 구간을 구간 확장 정보(INF_W) 만큼 포함할 수 있다. 따라서, 설정 회로(200B)는 충전 제어 신호(CTR_C), 방전 제어 신호(CTR_D), 및 구간 확장 정보(INF_W)에 기초하여 총 측정 구간에 대응하는 구간 설정 신호(CTR_P)를 생성할 수 있다. 그리고, 구간 설정 신호(CTR_P)는 총 측정 구간에 대응하는 펄스 폭을 가질 수 있다. 구간 설정 신호(CTR_P)에 대한 설명은 도 6 에서 다시 알아보기로 한다.
카운팅 회로(300B)는 설정 회로(200B)의 출력 신호인 구간 설정 신호(CTR_P)에 대응하는 총 측정 구간 동안 카운팅 클럭 신호(CLK_CN)를 카운팅하여 카운팅 정보(INF_CN)를 생성하기 위한 구성일 수 있다. 카운팅 회로(300B)는 다양한 실시예로 구현될 수 있다. 여기서, 카운팅 회로(300B)는 총 측정 구간에 대응하는 구간 설정 신호(CTR_P)의 펄스 폭에 기초하여 카운팅 클럭 신호(CLK_CN)를 카운팅할 수 있다. 총 측정 구간과 구간 설정 신호(CTR_P)의 관계에 대한 설명은 도 6 에서 보다 자세히 알아보기로 한다.
도 6 은 도 5 의 테스트 회로의 테스트 동작을 개략적으로 설명하기 위한 타이밍도이다.
도 6 을 참조하면, 테스트 노드(ND_T)는 충전 제어 신호(CTR_C)에 기초하여 충전될 수 있다. 즉, 충전 제어 신호(CTR_C)가 논리'하이'로 활성화되면 테스트 노드(ND_T)는 충전 동작을 통해 전압 레벨이 점차적으로 높아질 수 있다. 그리고 테스트 노드(ND_T)는 방전 제어 신호(CTR_D)에 기초하여 방전될 수 있다. 즉, 방전 제어 신호(CTR_D)가 논리'하이'로 활성화되면 테스트 노드(ND_T)는 방전 동작을 통해 전압 레벨이 점차적으로 낮아질 수 있다. 도 4 에서 설명하였듯이, 제1 단위 측정 구간(UT1)은 방전 동작에 따른 결함을 검출할 수 있는 구간일 수 있고, 제2 단위 측정 구간(UT2)는 충전 동작에 따른 결함을 검출할 수 있는 구간일 수 있다.
한편, 설명의 편의를 위하여 구간 확장 정보(INF_W)가 '5'인 경우를 일례로 설명하기로 한다. 구간 확장 정보(INF_W)가 '5'라는 것은 총 측정 구간(TUT)에 제1 단위 측정 구간(UT1)과 제2 단위 측정 구간(UT2)이 5개 포함된다는 것을 의미할 수 있다. 즉, 총 측정 구간(TUT)은 3개의 제1 단위 측정 구간(UT1)과 2개의 제2 단위 측정 구간(UT2)을 포함할 수 있다.
그리고 도 5 의 카운팅 회로(300B)는 총 측정 구간(TUT) 동안 카운팅 클럭 신호(CLK_CN)를 카운팅하여 카운팅 값을 카운팅 정보(INF_CN)로 출력할 수 있다.
본 발명의 일 실시예에 따른 테스트 회로는 구간 확장 정보(INF_W)에 따라 총 측정 구간(TUT)에 포함되는 제1 단위 측정 구간(UT1)과 제2 단위 측정 구간(UT2)의 개수를 조절할 수 있다. 여기서, 총 측정 구간(TUT)은 적어도 하나의 제1 단위 측정 구간(UT1)을 포함하거나 적어도 하나의 제2 단위 측정 구간(UT2)을 포함할 수 있다. 따라서, 테스트 회로는 총 측정 구간(TUT) 대비 제1 단위 측정 구간(UT1)에 따른 결함을 카운팅 정보(INF_CN)로 도출할 수 있고, 총 측정 구간(TUT) 대비 제2 단위 측정 구간(UT2)에 따른 결함을 카운팅 정보(INF_CN)로 도출할 수 있다. 즉, 테스트 회로는 도 4 와 대비하여 충전 동작에 따른 결함과 방전 동작에 따른 결함에 대한 카운팅 정보(INF_CN)를 더욱 다양하게 도출할 수 있다.
한편, 구간 확장 정보(INF_W)는 테스트 노드(ND_T)의 로딩 값에 대응할 수 있다. 즉, 테스트 노드(ND_T)의 로딩 값에 따라 총 측정 구간(TUT)에 포함되는 제1 단위 측정 구간(UT1)과 제2 단위 측정 구간(UT2)의 개수를 조절할 수 있다. 예컨대, 테스트 노드(ND_T)에 연결된 메탈 라인의 로딩이 큰 경우 총 측정 구간(TUT)을 늘려 보다 많은 테스트 결과를 제공할 수 있다. 따라서, 본 발명의 일 실시예에 따른 테스트 회로는 테스트 노드(ND_T)의 로딩 값에 기초하여 최적화된 테스트 동작 시간을 설정할 수 있다.
도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 구성을 보여주기 위한 블록도이다.
도 7 을 참조하면, 반도체 메모리 시스템은 메모리 회로(710), 테스트 회로(720)를 포함할 수 있다.
메모리 회로(710)는 워드 라인(WL)에 연결되는 복수의 메모리 셀(도시되지 않음)을 가질 수 있다. 메모리 회로(710)에 포함되는 복수의 메모리 셀은 데이터를 저장하기 위한 구성일 수 있다. 복수의 메모리 셀 각각은 워드 라인(WL)과 비트 라인(BL)에 연결될 수 있다. 복수의 메모리 셀에 데이터를 저장하기 위한 동작은 이미 널리 알려져 있기 때문에 생략하기로 한다.
테스트 회로(720)는 워드 라인(WL)에 연결되는 테스트 노드(ND_T)에 충전 동작 및 방전 동작을 수행하기 위한 구성일 수 있다. 그리고 테스트 회로(720)는 테스트 노드(ND_T)에 대한 충전 동작이 완료되는 시점과 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 동작을 수행하여 카운팅 정보(INF_CN)를 생성하기 위한 구성일 수 있다. 테스트 회로(720)는 도 1 의 테스트 회로, 도 3 의 테스트 회로, 또는 도 5 의 테스트 회로에 대응할 수 있다. 위에서 설명하였듯이, 카운팅 정보(INF_CN)는 테스트 노드(ND_T)의 결함에 대응할 수 있다. 테스트 회로(720)의 내부 구성에 대한 설명은 위에서 이미 설명하였기 때문에 이하 자세한 설명은 생략하기로 한다.
한편, 반도체 메모리 시스템은 구동 회로(730)를 포함할 수 있다. 구동 회로(730)는 테스트 모드(TM)에 기초하여 복수의 메모리 셀에 기 설정된 데이터를 저장하기 위한 구성일 수 있다. 구동 회로(730)는 워드 라인(WL)과 비트 라인(BL)의 전압 레벨을 제어하여 복수의 메모리 셀 각각에 기 설정된 데이터를 저장할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은 테스트 모드(TM)에 기초하여 복수의 메모리 셀에 예컨대, 논리'하이' 또는 논리'로우'에 대응하는 데이터를 저장할 수 있다. 따라서, 반도체 메모리 시스템은 복수의 메모리 셀에 기 설정된 데이터가 저장되어 있는 상태에서 워드 라인(WL)에 대한 다양한 테스트 동작을 수행할 수 있다.
이와 관련하여, 테스트 회로(720)는 도 3 의 선택 회로(400A)를 포함할 수 있다. 위에서 설명하였듯이, 선택 회로(400A)는 전압 선택 정보(INF_S)에 기초하여 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D) 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력하기 위한 구성일 수 있다. 여기서, 테스트 회로(720)에 포함되는 선택 회로(400A)는 전압 선택 정보(INF_S) 대신에 테스트 모드(TM)를 제공받을 수 있다. 따라서, 테스트 회로(720)에 포함되는 선택 회로(400A)는 테스트 모드(TM)에 기초하여 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D) 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력할 수 있다. 즉, 테스트 회로(720)는 복수의 메모리 셀에 저장된 데이터에 따라 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D) 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력할 수 있다.
이어서, 테스트 회로(720)는 도 5 의 설정 회로(200B)를 포함할 수 있다. 위에서 설명하였듯이, 설정 회로(200B)는 단위 측정 구간과 구간 확장 정보(INF_W)에 기초하여 총 측정 구간을 설정하기 위한 구성일 수 있다. 여기서, 테스트 회로(720)에 포함되는 설정 회로(200B)는 구간 확장 정보(INF_W) 대신에 테스트 모드(TM)를 제공받을 수 있다. 따라서, 테스트 회로(720)에 포함되는 설정 회로(200B)는 단위 측정 구간과 테스트 모드(TM)에 기초하여 총 측정 구간을 설정할 수 있다. 즉, 테스트 회로(720)는 복수의 메모리 셀에 저장된 데이터에 따라 총 측정 구간을 설정할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은 테스트 모드(TM)에 기초하여 복수의 메모리 셀에 예컨대, 논리'하이' 또는 논리'로우'에 대응하는 데이터를 저장할 수 있다. 그리고 반도체 메모리 시스템은 테스트 모드(TM)에 기초하여 충전 기준 전압(VREF_C)과 방전 기준 전압(VREF_D)의 전압 레벨을 선택할 수 있다. 또한, 반도체 메모리 시스템은 테스트 모드(TM)에 기초하여 총 측정 구간을 설정할 수 있다. 따라서, 반도체 메모리 시스템은 복수의 메모리 셀에 기 설정된 데이터가 저장되어 있는 상태에서 워드 라인(WL)에 대한 보다 다양한 테스트 동작을 수행할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 제어 회로 200 : 카운팅 회로
300 : 테스트 대상 회로

Claims (24)

  1. 테스트 대상 회로의 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로; 및
    상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 카운팅 회로를 포함하는
    테스트 회로.
  2. 제1항에 있어서,
    상기 단위 측정 구간은 제1 단위 측정 구간과 제2 단위 측정 구간을 포함하며, 상기 제1 단위 측정 구간은 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점부터 상기 방전 동작이 완료되는 시점을 포함하고, 상기 제2 단위 측정 구간은 상기 테스트 노드에 대한 상기 방전 동작이 완료되는 시점부터 상기 충전 동작이 완료되는 시점을 포함하는 것을 특징으로 하는 테스트 회로.
  3. 제1항에 있어서,
    상기 제어 회로는 상기 충전 동작을 통해 상기 테스트 노드를 기 설정된 충전 전압 레벨까지 충전하고, 상기 방전 동작을 통해 상기 테스트 노드를 기 설정된 방전 전압 레벨까지 방전하는 것을 특징으로 하는 테스트 회로.
  4. 제3항에 있어서,
    상기 제어 회로는
    충전 제어 신호에 기초하여 상기 테스트 노드를 충전하는 충전 회로;
    방전 제어 신호에 기초하여 상기 테스트 노드를 방전하는 방전 회로;
    상기 테스트 노드의 전압과 상기 충전 전압 레벨에 대응하는 충전 기준 전압을 비교하여 상기 충전 제어 신호를 생성하는 제1 비교 회로; 및
    상기 테스트 노드의 전압과 상기 방전 전압 레벨에 대응하는 방전 기준 전압을 비교하여 상기 방전 제어 신호를 생성하는 제2 비교 회로를 포함하는
    테스트 회로.
  5. 제4항에 있어서,
    상기 카운팅 회로는 상기 충전 제어 신호와 상기 방전 제어 신호 중 적어도 하나의 제어 신호에 기초하여 카운팅 동작을 수행하는 것을 특징으로 하는 테스트 회로.
  6. 제4항에 있어서,
    전압 선택 정보에 기초하여 상기 충전 기준 전압과 상기 방전 기준 전압 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력하는 선택 회로를 더 포함하는
    테스트 회로.
  7. 제6항에 있어서,
    상기 전압 선택 정보는 상기 테스트 노드의 로딩 값에 대응하는 것을 특징으로 하는 테스트 회로.
  8. 테스트 대상 회로의 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로;
    상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간과 구간 확장 정보에 기초하여 총 측정 구간을 설정하는 설정 회로; 및
    상기 설정 회로의 출력 신호에 대응하는 상기 총 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 카운팅 회로를 포함하는
    테스트 회로.
  9. 제8항에 있어서,
    상기 구간 확장 정보는 상기 총 측정 구간에 포함되는 상기 단위 측정 구간의 개수를 포함하는 것을 특징으로 하는 테스트 회로.
  10. 제8항에 있어서,
    상기 단위 측정 구간은 제1 단위 측정 구간과 제2 단위 측정 구간을 포함하며, 상기 제1 단위 측정 구간은 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점부터 상기 방전 동작이 완료되는 시점을 포함하고, 상기 제2 단위 측정 구간은 상기 테스트 노드에 대한 상기 방전 동작이 완료되는 시점부터 상기 충전 동작이 완료되는 시점을 포함하는 것을 특징으로 하는 테스트 회로.
  11. 제8항에 있어서,
    상기 제어 회로는 상기 충전 동작을 통해 상기 테스트 노드를 기 설정된 충전 전압 레벨까지 충전하고, 상기 방전 동작을 통해 상기 테스트 노드를 기 설정된 방전 전압 레벨까지 방전하는 것을 특징으로 하는 테스트 회로.
  12. 제11항에 있어서,
    상기 제어 회로는
    충전 제어 신호에 기초하여 상기 테스트 노드를 충전하는 충전 회로;
    방전 제어 신호에 기초하여 상기 테스트 노드를 방전하는 방전 회로;
    상기 테스트 노드의 전압과 상기 충전 전압 레벨에 대응하는 충전 기준 전압을 비교하여 상기 충전 제어 신호를 생성하는 제1 비교 회로; 및
    상기 테스트 노드의 전압과 상기 방전 전압 레벨에 대응하는 방전 기준 전압을 비교하여 상기 방전 제어 신호를 생성하는 제2 비교 회로를 포함하는
    테스트 회로.
  13. 제12항에 있어서,
    상기 설정 회로는 상기 충전 제어 신호, 상기 방전 제어 신호, 및 상기 구간 확정 정보에 기초하여 상기 총 측정 구간에 대응하는 구간 설정 신호를 생성하는 것을 특징으로 하는 테스트 회로.
  14. 제8항에 있어서,
    상기 구간 확장 정보는 상기 테스트 노드의 로딩 값에 대응하는 것을 특징으로 하는 테스트 회로.
  15. 제12항에 있어서,
    전압 선택 정보에 기초하여 상기 충전 기준 전압과 상기 방전 기준 전압 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력하는 선택 회로를 더 포함하는
    테스트 회로.
  16. 제15항에 있어서,
    상기 전압 선택 정보는 상기 테스트 노드의 로딩 값에 대응하는 것을 특징으로 하는 테스트 회로.
  17. 워드 라인에 연결되는 복수의 메모리 셀을 가지는 메모리 회로; 및
    상기 워드 라인에 연결되는 테스트 노드에 충전 동작 및 방전 동작을 수행하고 상기 테스트 노드에 대한 상기 충전 동작이 완료되는 시점과 상기 방전 동작이 완료되는 시점에 대응하는 단위 측정 구간 동안 카운팅 동작을 수행하여 상기 테스트 노드의 결함에 대응하는 카운팅 정보를 생성하는 테스트 회로를 포함하는
    반도체 메모리 시스템.
  18. 제17항에 있어서,
    테스트 모드에 기초하여 상기 복수의 메모리 셀에 기 설정된 데이터를 저장하는 구동 회로를 더 포함하는 반도체 메모리 시스템.
  19. 제18항에 있어서,
    상기 테스트 회로는
    상기 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로; 및
    상기 단위 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 카운팅 정보를 생성하는 카운팅 회로를 포함하는
    반도체 메모리 시스템.
  20. 제19항에 있어서,
    상기 제어 회로는
    충전 제어 신호에 기초하여 상기 테스트 노드를 충전하는 충전 회로;
    방전 제어 신호에 기초하여 상기 테스트 노드를 방전하는 방전 회로;
    상기 테스트 노드의 전압과 상기 충전 전압 레벨에 대응하는 충전 기준 전압을 비교하여 상기 충전 제어 신호를 생성하는 제1 비교 회로; 및
    상기 테스트 노드의 전압과 상기 방전 전압 레벨에 대응하는 방전 기준 전압을 비교하여 상기 방전 제어 신호를 생성하는 제2 비교 회로를 포함하는
    반도체 메모리 시스템.
  21. 제20항에 있어서,
    상기 테스트 모드에 대응하는 전압 선택 정보에 기초하여 상기 충전 기준 전압과 상기 방전 기준 전압 중 적어도 하나의 기준 전압의 전압 레벨을 선택 및 출력하는 선택 회로를 더 포함하는
    반도체 메모리 시스템.
  22. 제18항에 있어서,
    상기 테스트 회로는
    상기 테스트 노드에 대한 충전 동작과 방전 동작을 제어하는 제어 회로;
    상기 단위 측정 구간과 구간 확장 정보에 기초하여 총 측정 구간을 설정하는 설정 회로; 및
    상기 설정 회로의 출력 신호에 대응하는 상기 총 측정 구간 동안 카운팅 클럭 신호를 카운팅하여 상기 카운팅 정보를 생성하는 카운팅 회로를 포함하는
    반도체 메모리 시스템.
  23. 제22항에 있어서,
    상기 구간 확장 정보는 상기 총 측정 구간에 포함되는 상기 단위 측정 구간의 개수를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  24. 제22항에 있어서,
    상기 구간 확장 정보는 상기 테스트 모드에 기초하여 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
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