JP2951675B2 - 記憶装置及びメモリモジュール - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置やこれを基板に複数個搭載し
たメモリモジュールに係り、ことに救済不可能な欠陥ビ
ットを含む記憶装置に関し、例えばDRAM（ダイナミック
・ランタデム・アクセス・メモリ）に適用して有効な技
術に関するものである。

〔従来技術〕

半導体集積回路はその回路素子の微細化が進む中で高
集積化の一途を辿っており、それに従って配線の不所望
な短絡や断線などに起因してその歩留まりは低下する傾
向にある。このような不良によって生ずる欠陥ビットに
対しては冗長構成を用いて救済するこも可能であるが、
欠陥の数や分布状態によっては救済することのできない
欠陥ビットが残ってしまうことがある。斯る状況下にお
いて救済不可能な欠陥ビットが残ってしまうような場合
にそのような欠陥メモリ（以下単にパーシャルメモリと
も記す）を有効利用しようとするには、当該欠陥ビット
を非選択とするように特定アドレスビットのレベルをハ
イレベル又はローレベルに固定するという制限を付けれ
ばよい。これにより、そのメモリチップを、記憶容量が
２のべき乗単位で小さくされたメモリとして救済するこ
とができる。

尚、一部に救済不可能な欠陥を含む半導体集積回路に
ついて記載されたものの例としては特願昭62−183159号
がある。

〔発明が解決しようとする課題〕

しかしながらパーシャルメモリにおいて欠陥ビットを
非選択とするように特定アドレスビットを所定のレベル
に固定するという制限を付けるだけでは、当該制限付き
アドレスのメモリセルが選択されないというだけであっ
て、どのメモリセルが選択されるのかという事とは直接
対応することなく動作される回路部分においては、完動
メモリ（救済不可能な不良のないメモリ）と同様に電力
が消費される。例えば夫々のビット線にプリチャージ回
路やセンスアンプが設けられたDRAMの場合リードサイク
ルにおいてワード線によって選択されるメモリセルに対
してリフレッシュ動作が行われる。このとき、パーシャ
ルメモリの内部制御動作が完動メモリと全く同じである
なら、前記レベル制御されたアドレスビットによって選
択されることのないメモリセル領域に対してもプリチャ
ージ回路やセンスアンプなどが依然として動作され、機
能上不要な部分でも電力が無駄に消費されてしまう。仮
りに１ビットのアドレスビットが制限を受ける場合には
メモリセルアレイの半分の領域は全く利用されないにも
かかわらず、完動メモリとほぼ同じだけ電力が消費され
る。

また、欠陥の態様によっては不所望に直流電流経路が
形成されるような場合がある。例えばワード線とビット
線が直接的に又は間接的に短絡するような場合である。
DRAMの場合、斯る欠陥があると、メモリセルデータを判
定するための参照電位をビット線に与えるプリチャージ
回路からビット線を経由して非選択レベルのワード線に
至る経路に貫通電流が流れ、スタンバイ電流の増大、そ
して参照電位の変動などに起因して誤動作を引き起こ
す。従来斯るDC的な不良がある場合には、冗長構成によ
る不良ビットの置き換えを行っても当該メモリの救済は
一切不可能になってしまう。

本発明の目的は、情報記憶という点において又は（及
び）DC的な点において救済不可能な欠陥ビットに対する
アクセスを禁止するような制限を付けて利用される記憶
装置における無駄な電力消費を少なくすることができる
記憶装置を提供することにある。

また本発明の別の目的は、DC的な点において救済不可
能な欠陥ビットがあっても、それに対するアクセスを禁
止するような制限を付けて利用することができる記憶装
置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、メモリマット或いはメモリというような単
位で夫々内蔵される複数個のメモリブロックの一部に情
報記憶という点において又は（及び）DC的な点において
救済不可能な欠陥ビットを含むとき、当該欠陥を含むメ
モリブロックに係る充電又は放電動作を行う回路をメモ
リブロック単位で固定的に非活性化制御する更に詳述す
れば、選択的に動作される複数個のメモリブロックと、
アドレス信号を用いてメモリブロック毎の動作選択信号
を生成する制御回路と、を含んで半導体集積回路化され
て成る記憶装置において、前記制御回路に、アドレス信
号とは無関係に前記複数個のメモリブロックの中から単
数又は複数個のメモリブロックの動作選択信号を当該メ
モリブロックの非動作指示レベルに固定するプログラム
手段を設ける。前記メモリブロックは、マトリクス配置
された複数個のメモリセルと、アドレス信号に基づいて
メモリセルを選択するアドレスデコーダと、選択された
メモリセルのデータを増幅するセンスアンプとを含む。
前記アドレスデコーダ及びセンスアンプは、前記動作選
択信号の前記非動作指示レベルによって非活性化される
ものである。

上記手段によって達成されるものである欠陥部分での
無駄な電力消費の低減という点において、記憶容量が大
きく且つそれに比例して電力消費量も増える傾向を採る
ダイナミック型メモリセル構造の半導体記憶装置に対し
ては、メモリセルに対するリフレッシュ動作などという
点で電力消費量がその救済される有効な記憶容量に応じ
て低減される。このような低消費電力化は多ビット同時
出力可能な半導体記憶装置やメモリモジュールにおいて
特に大きい。

〔作 用〕

上記した手段によれば、情報記憶という点において又
は（及び）DC的な点において救済不可能な欠陥ビットを
含むメモリブロックのために充電又は放電動作を行う回
路が、非活性化されることにより、そのような救済不可
能な欠陥ビットに対するアクセスを禁止するような制限
を付けて利用される記憶装置における無駄な電力消費を
低減し、また、DC的な点において救済不可能な欠陥ビッ
トがあっても、それに対するアクセスを禁止するような
制限を付けて記憶装置それ自体の救済を可能にする。

〔実施例〕

〈１〉DRAMの全体構成 第１図には本発明の一実施例である4M（メガ）ビット
DRAMが示される。同時に示されるDRAMは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ンのような１個の半導体基板に形成される。

このDRAMは、特に制限されないが、2048ビット（ワー
ド線方向）×2048ビット（ビット線方向）の記憶容量を
持ち、その記憶領域は夫々約1Mビットの４個のメモリマ
ットMAR0〜MAR3によって構成される。各メモリマットMA
R0〜MAR3には、蓄積容量と選択トランジスタによって構
成される所謂１トランジスタ型のようなダイナミック型
メモリセルがマトリクス配置され、メモリセルのデータ
入出力端子は折り返し交点方式の相補ビット線に結合さ
れ、メモリセルの選択端子はワード線に結合される。

前記メモリマットMAR0〜MAR3には、夫々個別的にＸア
ドレスデコーダXDEC0〜XDEC2、センスアンプ駆動回路SA
E0〜SAE3、ＹアドレスデコーダYDEC0〜YDEC3、Ｙ選択ス
イッチ回路YSEL0〜YSEL3、センスアンプアレイSA0〜SA
3、及びプリチャージ回路PCRG0〜PCRG3が設けられてい
る。それらの回路構成についてはその詳細な一例を後で
説明するが、ここではその概略的な機能を説明する。プ
リチャージ回路PCRG0〜PCRG3はスタンバイ状態において
予めビット線を所定のレベルにプリチャージする回路で
あり、例えばセンスアンプによるメモリセルデータの判
定に必要な参照レベルを与える。ΧアドレスデコーダXD
EC0〜XDEC3はΧアドレス信号をデコードして所定のワー
ド線を選択する。センスアンプ駆動回路SAE0〜SAE3は対
応するセンスアンプアレイSA0〜SA3を活性化するための
回路である。センスアンプアレイSA0〜SA3はメモリセル
データによって変化されるビット線の電位差を検出して
増幅する。Ｙ選択スイッチ回路YSEL0〜YSEL3はビット線
を選択し、選択されたビット時のデータをI/OバスIOBに
伝達する。I/OバスIOBは各メモリマットMAR0〜MAR3毎に
I/O線を含むものであり、その選択制御はＹアドレスデ
コーダYDEC0〜YDEC3によって行われる。Ｙアドレスデコ
ーダYDEC0〜YDEC3はＹアドレス信号をデコードして選択
信号を形成する。

前記夫々のメモリマットMAR0〜MAR3から個別的に引出
されたI/O線によって構成されるI/OバスIOBは図示しな
い選択ゲートを介してメインアンプMAに結合され、さら
にこのメインアンプMAは、外部データ入力端子Din及び
外部データ出力端子Doutに結合されたデータ入出力バッ
ファDIOBに接続されている。

本実施例のDRAMはその記憶容量に従って11個のアドレ
ス入力端子A0〜A10を持ち、Χアドレス信号とＹアドレ
ス信号とをマルチプレクサ方式でΧアドレスバッファΧ
AB0〜XAB10とＹアドレスバッファYAB0〜YAB10に取り込
む。当該DRAMに供給される外部制御信号は、例えばロー
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼、及びライトイネーブル信号▲
▼とされ、夫々の信号が供給されるタイミングジェ
ネレータRTG,CTG,WTGによって各種タイミング信号が形
成される。即ち、ローアドレスストローブ信号▲
▼がローレベルにアサートされると、タイミングジェネ
レータRTGはDRAMをチップ選択状態に制御すると共に、
ワード線の選択タイミングやセンスアンプの駆動タイミ
ングのようなΧ系の各種タイミング信号を生成する。カ
ラムアドレスストローブ信号▲▼がローレベルに
アサートされると、タイミングジェネレータCTGはＹ選
択回路によるビット線の選択タイミングのようなＹ系の
各種タイミング信号を生成する。ライトイネーブル信号
▲▼はそのローレベルによって書込み動作を指示
し、そのハイレベルによって読出し動作を指示する。こ
のライトイネーブル信号▲▼を受けるタイミングジ
ェネレータWTGは、その信号レベルに従ってメインアン
プMAやデータ入出力バッファDIOの動作を制御する。

前記ローアドレスストローブ信号▲▼がアサー
トされると、これに同期して前記タイミングジェネレー
タRTGはΧアドレスバッファΧAB0〜ΧAB10を動作可能に
し、そのときアドレス入力端子A0〜A10から供給される
Χアドレス信号をΧアドレスバッファΧAB0〜ΧAB10に
ラッチして内部相補アドレス信号に変換する。Χアドレ
スバッファΧAB0〜ΧAB8ら出力される内部相補アドレス
信号はプリデコードされた後にΧアドレスデコーダΧDE
C0〜ΧDEC3のアドレス入力端子に共通に供給される。Χ
アドレスバッファΧAB9〜ΧAB10から出力される内部相
補アドレス信号はメモリマットMAR0〜MAR3の動作を選択
制御するために利用され、そのための制御信号は第１制
御回路MSC1及び第２制御回路MSC2で生成される。

前記カラムアドレスストローブ信号▲▼がアサ
ートされると、これに同期して前記タイミングジェネレ
ータCTGはＹアドレスバッファYAB0〜YAB10を動作可能に
し、そのときアドレス入力端子A0〜A10から供給される
Ｙアドレス信号をＹアドレスバッファYAB0〜YAB10にラ
ッチして内部相補アドレス信号に変換する。変換された
内部相補アドレス信号はＹアドレスデコーダYDEC0〜YDE
C3のアドレス入力端子に共通に供給される。

前記第１制御回路MSC1及び第２制御回路MSC2は、冗長
構成によっても救済しきれない欠陥ビットがメモリマッ
トMAR0〜MAR3に存在するか否か、そして欠陥ビットが存
在する場合にその欠陥ビットの分布状態に応じて、メモ
リマットMAR0〜MAR3に対する動作制御状態を変更可能に
構成されている。ここで冗長構成によっても救済しきれ
ない欠陥とは、メモリセルトランジスタの不良、ワード
線やビット線の断線、ワード線とビット線の不所望な短
絡など、情報記憶やDC的な点における欠陥である。

〈２〉DRAMの利用態様 第１制御回路MSC1及び第２制御回路MSC2の機能の態様
例を、本実施例のDRAMが4Mビット完動メモリとされる場
合、2Mビットパーシャルメモリとされる場合、そして1M
ビットパーシャルメモリとされる場合の夫々について第
２をも参照しながら説明する。

〈２−〉完動メモリ 例えば救済不可能な欠陥ビットが存在しない場合、例
えば、チップにあらかじめ用意された冗長機能により完
全な欠陥救済がなされた場合、即ち本実施例のDRAMが4M
ビットの完動メモリとして機能する場合（第２図参
照）、端子A9からΧアドレスバッファΧAB9に供給され
るΧアドレス信号Χ９が論理０（例えばローレベル）の
とき第１制御回路MSC1はメモリマットMAR0,MAR2の動作
を選択し、Χアドレス信号Χ９が論理１（例えばハイレ
ベル）のとき第１制御回路MSC1はメモリマットMAR1,MAR
3の動作を選択する。この第１制御回路MSC1によるメモ
リマットの動作選択は夫々のメモリマットMAR0〜MAR3に
対応して出力される制御信号φMS0〜φMS3によって行わ
れる。制御信号φMS0〜φMS3はそれがハイレベルのよう
なイネーブルレベルにされることにより対応するメモリ
マットMAR0〜MAR3に含まれるΧアドレスデコーダXDEC0
〜XDEC3、ＹアドレスデコーダYDEC0〜YDEC3、センスア
ンプ駆動回路SAE0〜SAE3、プリチャージ回路PCRG0〜RCR
G3などを活性化制御もしくは動作選択制御する機能を持
つ。このように同時に２個のメモリマットを動作可能に
制御するのはフレッシュ動作仕様との関係である。例え
ば本実施例の4MビットDRAMのリフレッシュ仕様は1024サ
イクル/16msでり、これに従って１回のメモリサイクル
で4096ビットをリフレッシュするために、同時に２個の
メモマットを動作可能にするようになっている。

前記第２制御回路MSC2は前記第１制御回路MSC1の出力
制御信号も利用して１個のメモリマットをI/O線を介し
てメインアンプMAに選択的に接続するための制御回路で
ある。完動メモリにおいて端子A10からΧアドレスバッ
ファΧAB10に供給されるΧアドレス信号Χ10が論理０の
とき第２制御回路MSC2は、メモリマットMAR0,MAR1を選
択し、Χアドレス信号Χ10が論理１のとき第２制御回路
MSC2はメモリマットMAR2,MAR3を選択する。この第２制
御回路MSC2による選択はメモリマットMAR0,MAR1に対応
して出力される制御信号▲▼、そしてメモリ
マットMAR2,MAR3に対応して出力される制御信号φax10
によって行われる。制御信号φax10,▲▼は
それがハイレベルのようなイネーブルレベルにされるこ
とにより対応するメモリマットMAR0〜MAR3を選択する。
したがって、完動メモリにおいては、Χ９＝０によって
メモリマットMAR0,MAR2が選択され、且つΧ10＝０によ
ってメモリマットMAR0,MAR1のいずれかが選択されるこ
とにより、メモリマットMAR0のデータがメインアンプMA
に導通される。同様にΧ９＝0,Χ10＝１のときはメモリ
マットMAR2がメインアンプMAに導通され、Χ９＝1,Χ10
＝０のときはメモリマットMAR1がメインアンプMAに導通
され、Χ９＝1,Χ10＝１のときはメモリマットMAR3がメ
インアンプMAに導通される。

〈２−〉パーシャルメモリ（第１態様） 例えばメモリマットMAR2又は（及び）MAR3に救済不可
能な欠陥ビットが存在するときには最上位のΧアドレス
Χ10をローレベルに固定するという制限を受けることに
より、本実施例のDRAMは2Mビットのパーシャルメモリと
して利用可能になる。このときメモリマットMAR2,MAR3
は一切情報記憶には利用されないため、その部分でΧア
ドレスデコーダやＹアドレスデコーダそしてセンスアン
プなどが活性化されて無駄に電力を消費しないようにす
るため、この第１態様において、制御回路MSC1では常時
制御信号φMS2,φMS3をローレベルのような非選択レベ
ルに強制するための論理を機能させることになる。な
お、第２図には示されていないが、メモリマットMAR0又
は（及び）MAR1に救済不可能な欠陥ビットが存在すると
きには当該メモリマットMAR0,MAR1側におけるΧアドレ
スデコーダやＹアドレスデコーダ、プリチャージ回路そ
してセンスアンプなどを常時非活性化して無駄な電力消
費を抑えるために、制御回路MSC1では常時制御信号φMS
0,φMS1をローレベルのような非選択レベルに強制する
ための論理を機能させることになる。

〈２−〉パーシャルメモリ（第２態様） 例えばメモリマットMAR1及びMAR2に救済不可能な欠陥
ビットが存在するときは、Χ９＝０に応じてメモリマッ
トMAR0を選択してメインアンプMAに接続し、Χ９＝１に
応じてメモリマットMAR3を選択してメインアンプMAに接
続し、一切情報記憶には利用されないメモリマットMAR
1,MAR2の部分でΧアドレスデコーダやＹアドレスデコー
ダ、プリチャージ回路そしてセンスアンプなどが無駄に
電力を消費しないようにする論理を制御回路MSC1,MSC2
に機能させることになる。なお、メモリマットMAR0及び
MAR3に救済不可能な欠陥ビットが存在する場合は、Χ９
＝０に応じてメモリマットMAR2を選択してメインアンプ
MAに接続制御し、Χ９＝１に応じてメモリマットMAR1を
選択してメインアンプMAに接続制御する論理を、制御回
路MSC1,MSC2に機能させることになる。

〈２−〉パーシャルメモリ（第３態様） 例えばメモリマットMAR1及びMAR3に救済不可能な欠陥
ビットが存在する場合、Χ９＝０のときにメモリマット
MAR0とメモリマットMAR2とを同時に選択しないようにし
て、一切情報記憶に利用されないメモリマットMAR1,MAR
3の部分でΧアドレスデコーダやＹアドレスデコーダ、
プリチャージ回路そしてセンスアンプなどが無駄に電力
を消費しないようにする論理を制御回路MSC1,MSC2に機
能させることになる。なお、メモリマットMAR0及びMAR2
に救済不可能な欠陥ビットが存在する場合は、Χ９＝１
のときメモリマットMAR1,MAR3を同時に選択させないよ
うに制御回路MSC1,MSC2を機能させることになる。

〈２−〉1Mビットパーシャルメモリ ４個のメモリマットMAR0〜MAR3のうち３個のメモリマ
ットに救済不可能な欠陥ビットが存在する場合には、欠
陥ビットのない１個のメモリマットだけを選択し、その
他のメモリマット部分で電力を消費しないようにする論
理を制御回路MSC1,MSC2に機能させることになる。

〈３〉制御回路MSC1,MSC2 次に、第２図に示される態様を実現するための前記制
御回路MSC1,MSC2の詳細を説明する。

〈３−〉第１態様実現 完動メモリ又は第１態様のパーシャルメモリを実現す
るための制御回路MSC1の一例は第３図に示され、そのと
きの制御回路MSC2の一例は第４図に示される。

第３図においてI1〜I6はインバータ、F1〜F4はレーザ
によって熔断可能なフューズ、R1〜R4は電源端子Vccに
結合されたプルアップ抵抗である。制御回路MSC1はΧア
ドレスバッファΧAB9から出力される相補Χアドレス信
号BX9,▲▼をインバータI1,I4で受け、インバー
タI2,I3,I5,I6から前記制御信号φMS0〜φMS3を出力す
る。完動メモリにおいてはフューズF1〜F4は熔断されな
い。この状態においてＢΧ9,▲▼と制御信号φMS
0〜φMS3との関係は第２図の完動メモリの態様を満足す
る。

第１態様で示される2Mビットのパーシャルメモリにお
いて、救済不可能な欠陥ビットを含むメモリマットMAR
2,MAR3を常時非動作状態にするにはフューズF2及びF4を
熔断する。これにより制御信号φMS2,φMS3は常時非選
択レベルのローレベルに固定され、これにより、当該メ
モリマットMAR2,MAR3側のプリチャージ回路PCRG2,PCRG
3、センスアンプ駆動回路SAE2,SAE3、Χアドレスデコー
ダXDEC2,XDEC3、及びＹアドレスデコーダYDEC2,YDEC3は
非活性化されて無駄な電力消費が抑えられる。また、メ
モリマットMAR0,MAR1を常時非動作にするにはフューズF
1及びF3を熔断すればよい。

第１態様の2Mビットパーシャルメモリの欠陥ビットが
メモリマットMAR2,MAR3に存在する場合にはΧアドレス
信号Χ10は論理０に固定され、欠陥ビットがメモリマッ
トMAR0,MAR1に存在する場合にはΧアドレス信号Χ10は
論理１に固定されるという制限を受ける。この制限を満
足させるためにはメモリの外部にΧアドレスビットΧ10
のレベルを固定化する手段を講じてもよいが、特に本実
施例のDRAMではその制御を前記第２制御回路MSC2及び第
５図のプログラム回路PATLを用いて内部で行うようにな
っている。

前記プログラム回路PATLは、インバータI7,I8、レー
ザで熔断可能なフューズF5、及び回路の接地端子Vssに
結合されたプルダウン抵抗R5を含んで成る。本実施例の
DRAMが完動メモリとして利用される場合にはフューズF5
はそのままの状態にされ、インバータI8からローレベル
の制御信号PAが出力される。一方DRAMがパーシャルメモ
リとして利用される場合にはフューズF5が熔断され、こ
れによって制御信号PAはハイレベルにされる。

前記第２制御回路MSC2は、出力端子が共通接続された
２個のクロックドインバータI9,I10を備え、夫々の出力
端子に共通接続されたインバータI11から制御信号▲
▼が出力されると共に、当該信号φax10を受け
るインバータI12からその反転信号制御信号φax10が出
力される。前段のクロックドインバータI9の入力端子に
はΧアドレスバッファΧAB10から出力される内部アドレ
ス信号ＢΧ10が供給される。後段のクロックドインバー
タI10の入力端子には第５図のプログラム回路と同様に
インバータI13,I14、フューズF6、及びプルダウン抵抗R
6から成るプログラム回路の出力信号が供給される。双
方のクロックドインバータI9,I10は制御信号PA及びイン
バータI13によるその反転信号に基づいて何れか一方が
選択的に高出力インピーダンス状態に制御されるように
なっている。

DRAMが完動メモリとして利用されることに呼応して制
御信号PAがローレベルにされると、クロックドインバー
タI10が高出力インピーダンス状態に制御されることに
より内部ΧアドレスＢΧ10のレベルに従って制御信号φ
ax10,▲▼のレベルが決定される。これに対
しDRAMが第１態様のパーシャルメモリとして利用される
ことに呼応して制御信号PAがハイレベルにされると、ク
ロックドインバータI9が高出力インピーダンス状態に制
御されることにより第２制御回路MSC2はΧアドレスバッ
ファΧAB10とは切り離され、ヒューズF6に対応する熔断
の有無に応じて制御信号φax10,▲▼のレベ
ルが固定化される。このときフューズF6を熔断しなけれ
ばメモリマットMAR0,MAR1側が選択され、フューズF6を
熔断すればメモリマットMAR2,MAR3側が選択される。

〈３−〉第１態様，第２態様実現 完動メモリ又は第１態様若しくは第２態様のパーシャ
ルメモリを実現する場合には、第３図の第１制御回路MS
C1及び第５図のプログラム回路PATLに加えて例えば第６
図に示される第２制御回路MSC2を用いることができる。
第６図の第２制御回路MSC2を用いる場合にDRAM全体の構
成は基本的に第１図と同じであるが、第７図に示される
ように当該第２制御回路MSC2にもΧアドレスバッファΧ
AB9の出力信号ＢΧ9,▲▼が供給されるようにな
る。

第６図に示される第２制御回路MSC2は、出力端子が共
通接続された２個のクロックドインバータI20,I121備
え、夫々の出力端子に共通接続されたインバータI22か
ら制御信号φax10が出力されると共に、当該信号φax10
を受けるインバータI23からその反転信号制御信号▲
▼が出力される。前段のクロックドインバータ
I20の入力端子にはΧアドレスバッファΧAB10から出力
される内部アドレス信号ＢΧ10が供給される。後段のク
ロックドインバータI21の入力端子にはプログラム回路P
GM1の出力信号φpgm1が供給される。双方のクロックド
インバータI20,I21は前記制御信号PA及びインバータI24
によるその反転信号に基づいて何れか一方が選択的に高
出力インピーダンス状態に制御されるようになってい
る。

DRAMが完動メモリとして利用されるときに制御信号PA
がローレベルにされる場合は、クロックドインバータI2
1が高出力インピーダンス状態に制御されることにより
内部ΧアドレスＢΧ10のレベルに従って制御信号φax1
0,▲▼のレベルが決定される。

これに対しDRAMが第１態様又は第２態様のパーシャル
メモリとして利用されることに呼応して制御信号PAがハ
イレベルにされると、クロックドインバータI20が高出
力インピーダンス状態に制御されて、第２制御回路MSC2
はΧアドレスバッファΧAB10とは切り離され、前記制御
信号φpgm1のレベルに従って制御信号φax10,▲
▼のレベルが固定化される。このとき第１態様にあ
っては第２図から明らかなように制御信号φax10,▲
▼のレベルは内部アドレス信号ＢΧ9,▲
▼とは無関係に決定されればよい。これに対し、第２態
様にあっては内部アドレス信号ＢΧ9,▲▼の論理
値に従って制御信号φax10,▲▼のレベルが
変化されなければならない。前記プログラム回路PGMは
それに対応するようになっている。

即ち、相互に出力端子が共通接続された１対のクロッ
クドインバータI27,I28が含まれ、一方のクロックドイ
ンバータI27に入力端子には信号ＢΧ９が供給され、他
方のクロックドインバータI28の入力端子には信号▲
▼が供給される。これら双方のクロックドインバー
タI27,I28は、インバータI31,フューズF10,プルダウン
抵抗R10,及びインバータI32を含む回路によって形成さ
れる制御信号により何れか一方が選択的に高出力インピ
ーダンス状態に制御される。また同様に、相互に出力端
子が共通接続された１対のクロックドインバータI29,I3
0が含まれ、一方のクロックドインバータI29の入力端子
には前記クロックドインバータI27,I28の出力端子が共
通接続され、他方のクロックドインバータI30の入力端
子にはインバータI33,フューズF11,プルダウン抵抗R11,
及びインバータI34を含む回路によって形成される制御
信号信号が供給される。これら双方のクロックドインバ
ータI29,I30は、インバータI35,フューズF12,プルダウ
ン抵抗R12,及びインバータI36を含む回路によって形成
される制御信号により何れか一方が選択的に高出力イン
ピーダンス状態に制御される。

第６図に示される第２制御回路MSC2によりメモリマッ
トMRY0,MAR1を選択して第１態様を実現するには、フュ
ーズF11及びF12を切断して信号▲▼を論理１
に固定すればよい。第１態様においてメモリマットMRY
2,MAR3を選択して第１態様を実現するには、フューズF1
2を切断して信号φax10を論理１に固定すればよい。ま
た、第６図に示される第２制御回路MSC2によりメモリマ
ットMRY0,MAR3を選択して第２態様を実現するには、フ
ューズF10〜F12を非熔断状態に保って、信号ＢΧ9,▲
▼の論理レベルをそのままφax10,▲▼
として出力可能にする。この第２態様においてメモリマ
ットMRY1,MAR2を選択する場合にはフューズF10を切断し
て、信号ＢΧ9,▲▼の論理レベルの逆転レベルを
φax10,▲▼として出力可能にする。尚、第
１態様又は第２態様を選択するときにはフューズF5が切
断されて信号PAがハイレベルにされることは言うまでも
ない。

〈３−〉第１態様、第２態様、第３態様実現 完動メモリ、又は第１態様、第２態様若しくは第３態
様のパーシャルメモリを実現する場合には、第５図のプ
ログラム回路PATL及び第６図の第２制御回路MSC2と共に
例えば第８図に示される第１制御回路MSC1及び第９図に
示されるプログラム回路PGM2を用いることができる。
尚、第７図においてプログラム回路PGM2は図示されてい
ない。

第８図においてI41〜I46はインバータ、I47〜I50はク
ロックドインバータ、F21〜F24はレーザによって熔断可
能なフューズ、R21〜R24は電源端子Vccに結合されたプ
ルアップ抵抗である。信号▲▼が入力端子に供給
される一方のクロックドインバータI47と信号ＢΧ９が
入力端子に供給される他方のロックドインバータI48と
の出力端子は前記フューズF42に共通接続されている
が、双方のクロックドインバータI47,I48は信号PMSによ
り何れか一方が選択的に高出力インピーダンス状態に制
御される。同様に信号ＢΧ９が入力端子に供給される一
方のクロックドインバータI49と信号▲▼が入力
端子に供給される他方のロックドインバータI50との出
力端子は前記フューズF44に共通接続されているが、双
方のクロックドインバータI49,I50は信号PMSにより何れ
か一方が選択的に高出力インピーダンス状態に制御され
る。

第９図に示されるプログラム回路PGM2は制御信号をPM
Sを生成する回路であり、インバータI51,I52、フューズ
F45、プルダウン抵抗R45を含み、フューズF45の非熔断
時に信号PMSはローレベルにされ、熔断時にはハイレベ
ルにされる。

本実施例のDRAMが完動メモリとして利用される場合に
は全てのフューズF41〜F45を非熔断状態とする。これに
より第８図の第１制御回路は機能上第３図の第１制御回
路と同じになる。第１態様又は第２態様を選択するとき
は第３図の場合と同様に選択すべきメモリマットの組合
せ状態に応じてフューズF41〜F44のうち所望のフューズ
を熔断プログラムする。尚、このとき第６図の第２制御
回路MSC2は既述した説明に従ってプログラムされること
は言うまでもない。

第３態様を選択する場合にはフューズF45を熔断し
て、制御信号PMSによりクロックドインバータI48,I50を
活性化する。このときメモリマットMAR0,MAR2を選択す
るならばフューズF43,F44を熔断して選択信号φMS1,φM
S3を非選択レベルとしてのローレベルにする。これによ
り信号Χ９がローレベルのときにはメモリマットMAR0だ
けが選択され、信号Χ９がハイレベルのときにはメモリ
マットMAR2だけが選択される。第３態様においてメモリ
マットMRA1,MAR3を選択する場合にはフューズF41,F42を
熔断する。尚、第３態様における第２制御回路MSC2のプ
ログラムの仕方は第２態様の場合と同じである。

尚、本実施例のDRAMを1Mビットパーシャルメモリとし
て利用する場合には既述した３種類の回路組合せ構成の
何れによっても所定の１個のメモリマットだけを選択し
て動作させることができることは言うまでもない。

〈４〉メモリマットの一例回路構成 次にメモリマットの回路構成例を第10図に基づいて説
明する。

第10図には同図の水平方向に配置された１対の相補ビ
ット線BLi,▲▼と、垂直方向に配置される複数本
のワード線WL、及びこれらの相補ビット線とワード線の
交点に格子状に配置されたメモリセルMCが示される。

メモリセルMCは、いわゆる１素子型のダイナミック型
メモリセルとされ、それぞれ情報蓄積用キャパシタCs及
びアドレス選択用MOSFETQmにより構成される。メモリセ
ルのアドレス選択用MOSFETQmのドレインは、対応する相
補ビットBLi,▲▼の非反転信号線又は反転信号線
に所定の規則性をもって交互に結合される。また、同一
列に配置されるメモリセルのアドレス選択用MOSFETQmの
ゲートは、対応するワード線WLにそれぞれ共通結合され
る。各メモリセルの情報蓄積用キャパシタCsの他方の電
極すなわちセルフプレートには、所定のセルプレート電
圧VPLが共通に供給される。

ワード線WLは、ΧアドレスデコーダXDEC0に結合さ
れ、択一的に選択状態とされる。

ΧアドレスデコーダXDEC0は、選択的に動作状態とさ
れ、この動作状態においてアドレス信号をデコードし、
対応する１本のワード線を択一的にハイレベルの選択状
態とする。

相補ビット線BLi,▲▼はセンスアンプアレイSA
0に含まれる単位増幅回路USAが結合される。

単位増幅回路USAは、ＰチャンネルMOSFETQ10,Q11及び
ＮチャンネルMOSFETQ12,Q13からなるCMOSラッチ回路を
基本構成とする。これらのラッチ回路の入出力ノード
は、対応する相補ビット線BLi,▲▼の非反転信号
線及び反転信号線にそれぞれ結合される。また、上記単
位増幅回路USAの単位回路には、特に制限されないが、
Ｐチャンネル型の駆動MOSFETQ14を介して回路の電源電
圧Vccが供給され、Ｎチャンネル型の駆動MOSFETQ15を介
して回路の接地電位が供給される。

駆動MOSFETQ15のゲートには、タイミング信号φpaが
供給される。また、駆動MOSFETQ14のゲートには、上記
タイミング信号φpaのインバータ回路N5による反転信号
が供給される。タイミング信号φpaは、通常ローレベル
とされ、チップ選択状態において選択されたワード線に
結合されるメモリセルから出力される微小読出し信号が
対応する相補ビット線に確立される時点で、ハイレベル
とされる。タイミング信号φpaがハイレベルとされるこ
とで、上記駆動MOSFETQ14及びQ15はともにオン状態とな
り、センスアンプの単位増幅回路USAを一斉に動作状態
とする。

センスアンプアレイSA0の各単位増幅回路USAは、その
動作状態において、選択されたワード線に結合されるメ
モリセルから対応する相補ビット線を介して出力される
微小読出し信号をそれぞれ増幅し、ハイレベル又はロー
レベルの２値読出し信号とする。これらの２値読出し信
号は、DRAMが読出しモード又は各リフレッシュサイクル
とされるとき、対応するメモリセルに再書込みされ、記
憶データのリフレッシュ動作が行われる。言い換える
と、ワード線を択一的にハイレベルの選択状態とし、セ
ンスアンプアレイSA0の単位増幅回路USAを一斉に動作状
態とすることで、ダイナミック型メモリセルのリフレッ
シュ動作が実現される。

センスアンプによるメモリセルデータ判定のための参
照電位はプリチャージ回路PCRG0に含まれる単位回路に
よって夫々の相補ビット線BLi,▲▼に与えられ
る。この単位回路は例えば電源電圧Vccの半分の電圧Vcc
/2をビット線BLi,▲▼に与えるためのプリチャー
ジMOSFETQpcrgによって構成される。当該MOSFETQpcrgは
制御信号φpcrgによってスイッチ制御されるが、制御信
号φMS0〜φMS3によって選択されるメモリマット側のも
のだけがスタンバイ状態においてオン動作される。これ
により、救済不可能な欠陥ビットを含むメモリマット側
のプリチャージ回路はスタンバイ状態においても一切プ
リチャージ動作を行わない。したがってビット線とワー
ド線が不所望に短絡するような欠陥によって救済不可能
な欠陥ビットが存在するような場合に、プリチャージ回
路から非選択状態のワード線を経由して貫通電流の流れ
ることは一切防止される。

相補ビットBLi,▲▼は、選択スイッチ回路YSEL
0に含まれるこれらのスイッチMOSFETの一方は対応する
相補ビット線にそれぞれ結合され、その他方はメモリマ
ットMAR0内の相補I/O線io,▲▼にそれぞれ共通接続
される。各対のスイッチMOSFETのゲートはそれぞれ共通
接続され、ＹアドレスデコーダYDEC0から出力されるデ
ータ線選択信号がそれぞれ供給される。これにより、ス
イッチMOSFETは、対応する上記データ線選択信号が択一
的にハイレベルとされることでオン状態となり、指定さ
れる一組の相補ビット線と相補I/O線io,▲▼を選択
的に接続する。

〈５〉メモリモジュール 第11図には以上説明したDRAMを複数個配置して成るメ
モリモジュールが示される。

同図において１は配線基板、２は以上で説明した4Mビ
ットのDRAM、３はアドレス、データ、制御信号、及び電
源などの各種外部端子である。特に制限されないが、外
部データ入出力端子は各DRAMで個別化され、アドレス入
力及び制御信号入力の各外部端子などは夫々のDRAM2に
共通接続されている。DRAM2がパーシャルメモリである
場合、その入力アドレス信号に対して受ける制限は個々
に完全同一でなくてもよい。即ち各DRAM2が2Mビットパ
ーシャルメモリである場合に個々のDRAM2に対してはそ
れが第１態様、第２態様、第３態様の何れであるかは問
われない。何故ならば、欠陥ビットに応じたメモリマッ
トの非選択制御は個々のDRAM2に含まれる制御回路MSC1,
MSC2によって個別的に対処されているからである。

〈６〉実施例の結果 上記実施例によれば以下の作用効果がある。

（１）メモリマットMAR0〜MAR3の一部に情報記憶という
点において又は（及び）DC的な点において救済不可能な
欠陥ビットを含むとき、当該欠陥を含むメモリマットに
係るΧアドレスデコーダ、Ｙアドレスデコーダ、センス
アンプ駆動回路、プリチャージ回路等充電又は放電動作
を行なう回路をメモリマット単位で固定的に非活性化も
しくは非選択制御する回路MSC1,MSC2が設けられている
から、そのような救済不可能な欠陥ビットに対するアク
セスを禁止するような制限を付けて利用されるDRAMの電
力消費を、有効なメモリマット数に応じて低減すること
ができる。

（２）上記作用効果により、DC的な点において、救済不
可能な欠陥ビットがあっても、それを含むメモリマット
に対するアクセスを禁止するような制限を付けることに
よってDRAMそれ自体をパーシャルメモリとして救済する
ことができる。

（３）前記制御回路MSC1,MSC2にはメモリマットの選択
回路としての意義を持たせることができるが、この場合
に、アクセスすべきメモリマットを指定する当該アドレ
スビットを受け、このアドレスビットの論理値に応じて
メモリマットの選択信号を形成する第１の論理に対し
て、入力アドレスビットの論理値とは無関係にメモリマ
ット選択信号のレベルを所要のレベルに強制する第２の
論理を追加することにより、制御回路MSC1,MSC2を簡単
に得ることができる。

（４）前記第２の論理によるレベル強制機能に対する選
択性フューズ制御回路MSC1,MSC2においてのプログラム
状態に応じて選択信号のレベルを決定させるようにする
ことにより、若しくは融通性を容易に得ることができ
る。

（５）メモリセルに対するリフレッシュ動作が特別に必
要とされるという点で、DRAMにおいて欠陥メモリマット
部分での無駄な電力消費を抑制するということは、これ
によって得られる低消費電力化の効果は極めて大きなも
のになる。

（６）本実施例のDRAMは、その欠陥ビットに応じたメモ
リマットの非選択制御を個々のDRAMに含まれる制御回路
MSC1,MSC2が個別的に対応するから、パーシャルメモリ
としてのDRAMを用いて容易にメモリモジュールを構成す
ることができる。そして、このように構成されるメモリ
モジュールは多ビット同時出力を行なうから、低消費電
力化の効果は極めて大きい。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることはいうまでもない。

例えば上記実施例では4MビットDRAMを一例に説明した
が、その記憶容量は4Mビットに限定されず、またメモリ
構造もDRAMに限定されずSRAMや擬似SRAMなどの各種メモ
リにも適用することができる。

そして、上記実施例ではメモリブロックをメモリマッ
トとして説明したが、本発明でいうメモリブロックは回
路構造的に１ユニットを構成するようなメモリであって
もよい。例えば、１個の半導体基板に1MビットDRAMを４
個形成して見掛け上4MビットDRAMを成すような回路構造
を持つものにあっては当該1MビットDRAMをメモリブロッ
クとして把握し、これを単位として、救済不可能な欠陥
を含むメモリブロックを非活性化制御するようにしても
よい。このような手法はウェーハスケールメモリにも適
用することができる。

また、上記実施例では救済不可能なメモリブロックの
選択制御にレーザで熔断可能なフューズを用い、当該フ
ューズのプログラムをウェーハプロセス完了後における
プローブ検査後に行なうものとして説明したが、本発明
はそれに限定されるものではなく、電気ヒューズを用い
たり、さらにはボンディングマスタなどその他の手法を
採用することもできる。

また、上記実施例ではDC的な欠陥救済としてプリチャ
ージ回路の動作をメモリマット毎に選択制御する場合に
ついて説明したが、ビット線やワード線の途中に分離ス
イッチを設けたり、Χアドレスデコーダにおけるワード
線駆動回路と接地端子との間にカットオフスイッチを設
けたりして対処することもできる。

また本発明者が適用される記憶装置は、１個の半導体
基板に形成されるものや、配線基板に複数個のメモリLS
Iを搭載して成るメモリモジュールに限定されず、複数
個のメモリチップを同一パッケージに積載して封入した
積層型のメモリLSIにも適用することができる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるメモリLSIやメモ
リモジュールに適用した場合について説明したが、本発
明はそれに限定されるものではなく、メモリを搭載した
マイクロコンピュータなどの各種半導体集積回路にも広
く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれは下記の通りであ
る。

すなわち、メモリブロック毎の動作選択信号を生成す
る制御回路に、アドレス信号とは無関係に前記複数個の
メモリブロックの中から単数又は複数個のメモリブロッ
クの動作選択信号を当該メモリブロックの非動作状態に
固定するプログラム手段を設ける。これにより、メモリ
マット或いはメモリというような単位で夫々内蔵される
複数個のメモリブロックの一部に情報記憶という点にお
いて又は（及び）DC的な点において救済不可能な欠陥ビ
ットに対してアクセスを禁止するような制限を付して利
用される記憶装置の電力消費量を有効なメモリブロック
数に応じて低減することができるという効果がある。

而も、DC的な点において救済不可能な欠陥ビットがあ
っても、それを含むメモリブロックに対するアクセスを
禁止するような制限を付けることによって記憶装置それ
自体を救済することができる。

前記プログラム手段をフューズとプルアップ抵抗又は
プルダウン抵抗とによって構成することによって、プロ
グラム手段の構成を比較的簡単にすることができる。

メモリセルに対するリフレッシュ動作が特別に必要と
されるという点で、ダイナミック型メモリセル構造の半
導体記憶装置において欠陥メモリブロック部分での無駄
な電力消費を抑制することは、全体としての低消費電力
化の効果を極めて大きくすることができる。そして、記
憶容量が大きく、また多ビット同時出力を行うような半
導体記憶装置やメモリモジュールに本発明を適用するこ
とによっても、著しく低消費電力化を図ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るDRAMの全体ブロック
図、 第２図は完動メモリとパーシャルメモリにおけるメモリ
マットの選択態様説明図、 第３図は第１制御回路の一例回路図、 第４図は第２制御回路の一例回路図、 第５図は第２制御回路の動作を決定するためのプログラ
ム回路の一例回路図、 第６図は第２制御回路の別の一例回路図、 第７図は第６図の第２制御回路を用いるDRAMの全体ブロ
ック図、 第８図は第１制御回路の別の一例回路図、 第９図は第８図に示される第２制御回路の動作を決定す
るためのプログラム回路の一例回路図、 第10図はメモリマットの部分的な一例詳細回路図、 第11図はメモリモジュールの一例平面図である。 MAR0〜MAR3……メモリマット、XDEC0〜XDEC3……Χアド
レスデコーダ、SAE0〜SAE3……センスアンプ駆動回路、
SA0〜SA3……センスアンプアレイ、YDEC0〜YDEC……Ｙ
アドレスデコーダ、PCRG0〜PCRG3……プリチャージ回
路、MSC1……第１制御回路、MSC2……第２制御回路、φ
MS0〜φMS3……制御信号、φax10,▲▼……
制御信号、PATL,PGM2……プログラム回路、F1〜F6,F10
〜F12,FF41〜F45……フューズ、１……配線基板。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/401

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】選択的に動作される複数個のメモリブロッ
   クと、アドレス信号を用いてメモリブロック毎の動作選
   択信号を生成する制御回路と、を含んで半導体集積回路
   化されて成る記憶装置であって、 前記制御回路は、アドレス信号とは無関係に前記複数個
   のメモリブロックの中から単数又は複数個のメモリブロ
   ックの動作選択信号を当該メモリブロックの非動作指示
   レベルに固定するプログラム手段を有し、 前記メモリブロックは、マトリクス配置された複数個の
   メモリセルと、アドレス信号に基づいてメモリセルを選
   択するアドレスデコーダと、選択されたメモリセルのデ
   ータを増幅するセンスアンプとを含み、前記アドレスデ
   コーダ及びセンスアンプは、前記動作選択信号の前記非
   動作指示レベルによって非活性化されるものであること
   を特徴とする記憶装置。
2. 【請求項２】前記プログラム手段は、前記動作選択信号
   の伝達経路に設けられたフューズと、フューズの切断状
   態において前記動作選択信号をメモリブロックの非動作
   指示レベルに固定するプルアップ抵抗又はプルダウン抵
   抗とから成るものであることを特徴とする請求項１記載
   の記憶装置。
3. 【請求項３】前記メモリセルはダイナミック型メモリセ
   ルであることを特徴とする請求項２記載の記憶装置。
4. 【請求項４】請求項１乃至３の何れか１項記載の記憶装
   置が基板に複数個搭載され、搭載された前記複数個の記
   憶装置にアドレス信号を共通に供給するアドレス信号供
   給用の外部端子が前記基板に設けられて成るものである
   ことを特徴とするメモリモジュール