JP2773271B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2773271B2 JP2773271B2 JP1194948A JP19494889A JP2773271B2 JP 2773271 B2 JP2773271 B2 JP 2773271B2 JP 1194948 A JP1194948 A JP 1194948A JP 19494889 A JP19494889 A JP 19494889A JP 2773271 B2 JP2773271 B2 JP 2773271B2
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- Japan
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- memory cell
- cell array
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に冗長構成を有す
る半導体記憶装置に関する。
る半導体記憶装置に関する。
従来、半導体記憶装置の歩留りを向上させる手段とし
て、冗長構成が採用されている。
て、冗長構成が採用されている。
これは、正規メモリセルアレイ中に存在する不良メモ
リセルを行又は列ごとに予備の行又は列に置換する事に
より不良メモリセルを含む半導体記憶装置を救済するも
のである。
リセルを行又は列ごとに予備の行又は列に置換する事に
より不良メモリセルを含む半導体記憶装置を救済するも
のである。
置換方法としては、電気的もしくはレーザー光線によ
りヒューズを切断し不良メモリセルを含む行又は列のア
ドレスをチップ内に記録する。この不良アドレス情報を
不良アドレス検出回路により検出し、外部より印加され
たアドレス信号とヒューズにより記録された不良アドレ
スとが一致した時、不良アドレス検出回路から制御信号
が出力される。この制御信号は不良メモリセルを含む正
規メモリセルアレイの選択を禁止し、置換しようとする
予備の行又は列を選択する。
りヒューズを切断し不良メモリセルを含む行又は列のア
ドレスをチップ内に記録する。この不良アドレス情報を
不良アドレス検出回路により検出し、外部より印加され
たアドレス信号とヒューズにより記録された不良アドレ
スとが一致した時、不良アドレス検出回路から制御信号
が出力される。この制御信号は不良メモリセルを含む正
規メモリセルアレイの選択を禁止し、置換しようとする
予備の行又は列を選択する。
第５図は２行の予備行をもつ従来の半導体記憶装置の
一例を示す回路図である。
一例を示す回路図である。
X0〜Xm,Y0〜Ynは外部より印加されるアドレス信号で
あり、アドレス信号X0〜Xmにより行を、アドレス信号Y0
〜Ynにより列を選択する。
あり、アドレス信号X0〜Xmにより行を、アドレス信号Y0
〜Ynにより列を選択する。
アドレス信号X0〜Xmは正規メモリセルアレイ１の行を
選択するための行デコーダ４へアドレスバッファ３を介
して送られると同時に、不良アドレス検出回路５へも送
られる。
選択するための行デコーダ４へアドレスバッファ３を介
して送られると同時に、不良アドレス検出回路５へも送
られる。
この不良アドレス検出回路５内にはヒューズの切断に
より不良メモリセルを含む行のアドレス情報が記録され
ている。この不良メモリセルを含む行のアドレスとアド
レス信号X0〜Xmが一致した時、不良アドレス検出回路５
からの制御信号RE,▲▼，▲▼が変化す
る。
より不良メモリセルを含む行のアドレス情報が記録され
ている。この不良メモリセルを含む行のアドレスとアド
レス信号X0〜Xmが一致した時、不良アドレス検出回路５
からの制御信号RE,▲▼，▲▼が変化す
る。
制御信号REは高レベルとなり不良メモリセルを含む行
の選択を禁止し、予備メモリセルアレイ２の予備を１つ
だけ使用する時は、たとえば制御信号▲▼を低レ
ベルとし予備行の１つを選択する。
の選択を禁止し、予備メモリセルアレイ２の予備を１つ
だけ使用する時は、たとえば制御信号▲▼を低レ
ベルとし予備行の１つを選択する。
不良アドレス検出回路５内のヒューズとしては多結晶
シリコンが一般的に使用され、このヒューズの切断方法
としてレーザーによる切断がよく行なわれる。
シリコンが一般的に使用され、このヒューズの切断方法
としてレーザーによる切断がよく行なわれる。
次に、この半導体記憶装置のテストフローについて説
明する。
明する。
第６図はこの半導体装置のテストフローを示す流れ図
である。
である。
ウエハー加工が終了したのち（ステップS1）、第１テ
ストによりファンクション動作を確認する（ステップS
2）。ここで正規メモリセルアレイ１の全ビットを動作
させ不良メモリセルのアドレスをチェックし、冗長構成
により救済できるチップの場合は不良アドレスに応じて
切断すべきヒューズの位置をテスト装置の記憶装置内に
たくわえる。
ストによりファンクション動作を確認する（ステップS
2）。ここで正規メモリセルアレイ１の全ビットを動作
させ不良メモリセルのアドレスをチェックし、冗長構成
により救済できるチップの場合は不良アドレスに応じて
切断すべきヒューズの位置をテスト装置の記憶装置内に
たくわえる。
不良メモリセル数が多すぎる等の理由により救済でき
ない場合は不良して不良品チップとなる。また、第１テ
ストでパスしたチップのうち冗長構成により救済できる
チップについては、レーザートリマーによりトリミング
を行う（ステップS3）。
ない場合は不良して不良品チップとなる。また、第１テ
ストでパスしたチップのうち冗長構成により救済できる
チップについては、レーザートリマーによりトリミング
を行う（ステップS3）。
次に、第２テストにより不良メモリセルの予備行への
切り換え動作を確認する（ステップS4）。もしヒューズ
の切断が完全でなかったり、予備行自体が不良メモリセ
ルを含んでいると第２テストで不良とする。
切り換え動作を確認する（ステップS4）。もしヒューズ
の切断が完全でなかったり、予備行自体が不良メモリセ
ルを含んでいると第２テストで不良とする。
この予備行内のメモリセルの良，不良はヒューズを切
断し２回目のテストでようやく判定できる。
断し２回目のテストでようやく判定できる。
このように、ウエハー状態で２回のテストを実施して
いた。
いた。
上述した従来の半導体記憶装置は、不良アドレス検出
回路５により予備メモリセルアレイ２が選択されること
により予備メモリセルアレイ２の各メモリセルがテスト
できる構成となっているので予備メモリセルアレイ２の
メモリセルをテストあるいは２回のテストが必要とな
り、テスト時間がかかり製造コストが増大するという欠
点がある。
回路５により予備メモリセルアレイ２が選択されること
により予備メモリセルアレイ２の各メモリセルがテスト
できる構成となっているので予備メモリセルアレイ２の
メモリセルをテストあるいは２回のテストが必要とな
り、テスト時間がかかり製造コストが増大するという欠
点がある。
本発明の目的は、テスト時間を短縮し製造コストを低
減することができる半導体記憶装置を提供することにあ
る。
減することができる半導体記憶装置を提供することにあ
る。
本発明の半導体記憶装置は、複数のメモリセルを備え
アドレス信号により指定されたアドレスの前記メモリセ
ルに対してデータの書込み，読出しを行う正規メモリセ
ルアレイと、複数のメモリセルを備え前記正規メモリセ
ルアレイのメモリセルに不良が生じたときこの不良メモ
リセルの代りにデータの書込み，読出しを行う予備メモ
リセルアレイと、前記アドレス信号を含む各種制御信号
の論理レベルとは異なる論理レベルで且つ電源電圧を超
えないレベルのテスト制御信号を前記各種制御信号のう
ちの所定の制御信号の入力端子から入力し、このテスト
制御信号により前記予備メモリセルアレイを選択状態と
すると共に前記正規メモリセルアレイを非選択状態とし
て前記予備メモリセルアレイのメモリセルに対するデー
タの書込み，読出しを可能とするテスト制御回路とを有
している。
アドレス信号により指定されたアドレスの前記メモリセ
ルに対してデータの書込み，読出しを行う正規メモリセ
ルアレイと、複数のメモリセルを備え前記正規メモリセ
ルアレイのメモリセルに不良が生じたときこの不良メモ
リセルの代りにデータの書込み，読出しを行う予備メモ
リセルアレイと、前記アドレス信号を含む各種制御信号
の論理レベルとは異なる論理レベルで且つ電源電圧を超
えないレベルのテスト制御信号を前記各種制御信号のう
ちの所定の制御信号の入力端子から入力し、このテスト
制御信号により前記予備メモリセルアレイを選択状態と
すると共に前記正規メモリセルアレイを非選択状態とし
て前記予備メモリセルアレイのメモリセルに対するデー
タの書込み，読出しを可能とするテスト制御回路とを有
している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、複数のメモリセルを備え、アドレスバ
ッファ3,行デコーダ４及び列デコーダ・センス増幅器６
によりアドレス信号X0〜Xm,Y0〜Ynの指定するアドレス
のメモリセルに対しデータの書込み，読出しを行う正規
メモリセルアレイ１と、複数のメモリセルを備え、正規
メモリセルアレイ１のメモリセルに不良が生じたときこ
の不良メモリセルの代りにデータの書込み，読出しを行
う予備メモリセルアレイ２と、入力されるアドレス信号
X0〜Xmが正規メモリセルアレイ１の不良メモリセルのア
ドレスであるかどうかを検出し不良メモリセルのアドレ
スであるときゲート回路G3,G4を介して予備メモリセル
アレイ２を選択状態とし正規メモリセルアレイ１を非選
択状態とする不良アドレス検出回路５と、インバータI1
〜I3及びゲート回路G1,G2を備え、アドレス信号X0〜Xm,
Y0〜Ynを含む各種制御信号の論理レベルとは異なる論理
レベルのテスト制御信号TC1,TC2を前記各種制御信号の
うちの例えばアドレス信号A0,A1の入力端子から入力
し、このテスト制御信号TC1,TC2により予備メモリセル
アレイ２を選択状態とすると共に不良アドレス検出回路
５を介して正規メモリセルアレイ１を非選択状態として
予備メモリセルアレイ２のメモリセルに対するデータの
書込み，読出しを可能とするテスト制御回路８とを有す
る構成となっている。
ッファ3,行デコーダ４及び列デコーダ・センス増幅器６
によりアドレス信号X0〜Xm,Y0〜Ynの指定するアドレス
のメモリセルに対しデータの書込み，読出しを行う正規
メモリセルアレイ１と、複数のメモリセルを備え、正規
メモリセルアレイ１のメモリセルに不良が生じたときこ
の不良メモリセルの代りにデータの書込み，読出しを行
う予備メモリセルアレイ２と、入力されるアドレス信号
X0〜Xmが正規メモリセルアレイ１の不良メモリセルのア
ドレスであるかどうかを検出し不良メモリセルのアドレ
スであるときゲート回路G3,G4を介して予備メモリセル
アレイ２を選択状態とし正規メモリセルアレイ１を非選
択状態とする不良アドレス検出回路５と、インバータI1
〜I3及びゲート回路G1,G2を備え、アドレス信号X0〜Xm,
Y0〜Ynを含む各種制御信号の論理レベルとは異なる論理
レベルのテスト制御信号TC1,TC2を前記各種制御信号の
うちの例えばアドレス信号A0,A1の入力端子から入力
し、このテスト制御信号TC1,TC2により予備メモリセル
アレイ２を選択状態とすると共に不良アドレス検出回路
５を介して正規メモリセルアレイ１を非選択状態として
予備メモリセルアレイ２のメモリセルに対するデータの
書込み，読出しを可能とするテスト制御回路８とを有す
る構成となっている。
次に、この実施例の動作について説明する。
アドレス信号X0〜Xmを行デコーダ４に入力して正規メ
モリセルアレイ１の2(m+1)の行の選択を行い、アドレス
信号Y0〜Ynを列デコーダ・センス増幅器６に入力して2
(n+1)の列の選択を行う。この実施例では予備行として
予備メモリセルアレイ２に２行を配置している。
モリセルアレイ１の2(m+1)の行の選択を行い、アドレス
信号Y0〜Ynを列デコーダ・センス増幅器６に入力して2
(n+1)の列の選択を行う。この実施例では予備行として
予備メモリセルアレイ２に２行を配置している。
アドレス信号X0〜Xmは従来例と同様に不良アドレス検
出回路５へも入力され、アドレス信号X0〜Xmと不良アド
レスとが一致した時制御信号REが高レベルとなり正規メ
モリセルアレイ１を非選択状態に、制御信号▲▼
が低レベルとなり予備メモリセルアレイ２の１つの予備
行（SWL1）が選択される。
出回路５へも入力され、アドレス信号X0〜Xmと不良アド
レスとが一致した時制御信号REが高レベルとなり正規メ
モリセルアレイ１を非選択状態に、制御信号▲▼
が低レベルとなり予備メモリセルアレイ２の１つの予備
行（SWL1）が選択される。
次に、テスト制御回路８の動作を説明するため、主要
部のトランジスタレベルの回路図を第２図に示す。
部のトランジスタレベルの回路図を第２図に示す。
テスト制御信号TC1,TC2はアドレス信号A0,A1の入力端
子を利用して入力される。このテスト制御信号TC1,TC2
は３つの回路に入力され、その第１の回路のアドレスバ
ッファ３はECL回路となっている。ECL回路の電源電圧は
VCC＝0V,VEE＝−4.5V（又はVEE＝−5.2）である。
子を利用して入力される。このテスト制御信号TC1,TC2
は３つの回路に入力され、その第１の回路のアドレスバ
ッファ３はECL回路となっている。ECL回路の電源電圧は
VCC＝0V,VEE＝−4.5V（又はVEE＝−5.2）である。
通常のECL回路への入力信号の論理レベルは、高レベ
ルが−0.9V、低レベルが−1.7V程度であり、振幅は800m
V程度である。
ルが−0.9V、低レベルが−1.7V程度であり、振幅は800m
V程度である。
テスト制御信号TC1,TC2が入力される第２の回路は不
良アドレス検出回路５であり、テスト制御回路８の動作
には直接関係がないので省略する。
良アドレス検出回路５であり、テスト制御回路８の動作
には直接関係がないので省略する。
第３の回路はテスト制御回路８であり、CMOS型のイン
バータI1〜I3と２入力NANDゲートのゲート回路G1,G2よ
りなる。
バータI1〜I3と２入力NANDゲートのゲート回路G1,G2よ
りなる。
アドレス信号X0,X1は通常のECLレベルであるので、イ
ンバータI1,I3のトランジスタM2,M4はオン状態にありイ
ンバータI3の出力MSが電源電圧VEE近くまで下がるため
２つのゲート回路G1,G2の出力TS1,TS2は高レベルとなり
予備メモリセルアレイ２は非選択状態にある。つまり通
常のECLレベルのアドレス信号X0,X1で動作している間は
テスト制御回路８は動作しない。
ンバータI1,I3のトランジスタM2,M4はオン状態にありイ
ンバータI3の出力MSが電源電圧VEE近くまで下がるため
２つのゲート回路G1,G2の出力TS1,TS2は高レベルとなり
予備メモリセルアレイ２は非選択状態にある。つまり通
常のECLレベルのアドレス信号X0,X1で動作している間は
テスト制御回路８は動作しない。
アドレス信号X1の入力端子に、ECLレベル外の電源電
圧VEEまで下げたテスト制御信号TC2を入力するとインバ
ータI3のトランジスタM4がオフするため、その出力信号
MSは高レベルとなり、この結果ゲート回路G1,G2の出力T
S1,TS2は信号XOT,▲▼により決まる。この信号X
OT,▲▼はアドレス信号X0の入力端子に入力され
るテスト制御信号TC1と同相及び逆相である。
圧VEEまで下げたテスト制御信号TC2を入力するとインバ
ータI3のトランジスタM4がオフするため、その出力信号
MSは高レベルとなり、この結果ゲート回路G1,G2の出力T
S1,TS2は信号XOT,▲▼により決まる。この信号X
OT,▲▼はアドレス信号X0の入力端子に入力され
るテスト制御信号TC1と同相及び逆相である。
一般に、CMOS型のインバータのスレッショールド電位
はnMOS型のトランジスタ（M2）とpMOS型のトランジスタ
（M1）のβ比βＲで決まり、βＲ＝βn/βｐ＞５とすれ
ばnMOS型のトランジスタのソース・ゲート電圧が1.5V程
度でインバータのオン・オフが変わる。
はnMOS型のトランジスタ（M2）とpMOS型のトランジスタ
（M1）のβ比βＲで決まり、βＲ＝βn/βｐ＞５とすれ
ばnMOS型のトランジスタのソース・ゲート電圧が1.5V程
度でインバータのオン・オフが変わる。
すなわち、テスト制御信号TC1のレベルを電源電圧VEE
より1.5V上の−3V以下にするとテスト制御信号TC1は低
レベルとなり、信号XOTは低レベル、信号▲▼は
高レベルとなる（この場合の低レベル，高レベルはCMOS
レベルである）。
より1.5V上の−3V以下にするとテスト制御信号TC1は低
レベルとなり、信号XOTは低レベル、信号▲▼は
高レベルとなる（この場合の低レベル，高レベルはCMOS
レベルである）。
この結果、出力TS1は高レベル、出力TS2は低レベルと
なり予備メモリセルアレイ２の１つの予備行（SWL2側）
が選択された事になる。
なり予備メモリセルアレイ２の１つの予備行（SWL2側）
が選択された事になる。
この状態でアドレス信号Y0〜Ynを変化させる事によ
り、予備行（SWL2側）の各メモリセルをテストすること
ができる。同様にテスト制御信号TC1を−3Vより高くす
ると予備行（SWL1側）が選択されこの予備行のメモリセ
ルをテストすることができる。
り、予備行（SWL2側）の各メモリセルをテストすること
ができる。同様にテスト制御信号TC1を−3Vより高くす
ると予備行（SWL1側）が選択されこの予備行のメモリセ
ルをテストすることができる。
このようにして、予備メモリセルアレイ２の各メモリ
セルのテストを、不良アドレス検出回路５を使用しなく
て行うことができ、テストの回数を低減しテスト時間を
短縮することができる。
セルのテストを、不良アドレス検出回路５を使用しなく
て行うことができ、テストの回数を低減しテスト時間を
短縮することができる。
第３図は本発明の第２の実施例を示す回路図である。
この第２の実施例は、２列の予備列をもつ予備メモリ
セルアレイ2Aを有する半導体記憶装置に適用した例であ
る。
セルアレイ2Aを有する半導体記憶装置に適用した例であ
る。
Y0,Y1は正規メモリセルアレイ１の列を選択するアド
レス信号の一部であり、テスト制御回路8Aの動作は第１
の実施例とほぼ同様である。主な相違点は信号TS1,TS2
を出力するゲート回路G5,G6が２入力NORとなっている点
である。これはデジット線DLの選択がNAND回路となって
いるためである。
レス信号の一部であり、テスト制御回路8Aの動作は第１
の実施例とほぼ同様である。主な相違点は信号TS1,TS2
を出力するゲート回路G5,G6が２入力NORとなっている点
である。これはデジット線DLの選択がNAND回路となって
いるためである。
第４図は本発明の第３の実施例を示す回路図である。
この第３の実施例は、４つの予備行をもつ予備メモリ
セルアレイ2Bを有する半導体記憶装置に適用した例であ
る。
セルアレイ2Bを有する半導体記憶装置に適用した例であ
る。
各予備行の選択制御はアドレス信号X0,X1,X2の入力端
子からのテスト制御信号TC1,TC2,TC3によって行う。
子からのテスト制御信号TC1,TC2,TC3によって行う。
以上説明したように本発明は、予備メモリセルアレイ
の予備行又は予備列の選択制御を、不良アドレス検出回
路を介することなく、通常の制御信号を入力する入力端
子から入力される通常の論理レベルとは異なる論理レベ
ルのテスト制御信号により行う構成とすることにより、
不良アドレス検出回路を介しないのでテスト回数を低減
することができ、従ってテスト時間の短縮と製造コスト
の低減をはかることができる効果がある。
の予備行又は予備列の選択制御を、不良アドレス検出回
路を介することなく、通常の制御信号を入力する入力端
子から入力される通常の論理レベルとは異なる論理レベ
ルのテスト制御信号により行う構成とすることにより、
不良アドレス検出回路を介しないのでテスト回数を低減
することができ、従ってテスト時間の短縮と製造コスト
の低減をはかることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及び主要部のトランジスタレベルの回路図、第
３図及び第４図はそれぞれ本発明の第２及び第３の実施
例を示す回路図、第５図及び第６図は従来の半導体記憶
装置の一例を示す回路図及びそのテスト方法を説明する
ための流れ図である。 １……正規メモリセルアレイ、2,2A,2B……予備メモリ
セルアレイ、３……アドレスバッファ、４……行デコー
ダ、5,5A……不良アドレス検出回路、6,6A……列デコー
ダ・センス増幅器、７……出力バッファ、8,8A,8B……
テスト制御回路。
す回路図及び主要部のトランジスタレベルの回路図、第
３図及び第４図はそれぞれ本発明の第２及び第３の実施
例を示す回路図、第５図及び第６図は従来の半導体記憶
装置の一例を示す回路図及びそのテスト方法を説明する
ための流れ図である。 １……正規メモリセルアレイ、2,2A,2B……予備メモリ
セルアレイ、３……アドレスバッファ、４……行デコー
ダ、5,5A……不良アドレス検出回路、6,6A……列デコー
ダ・センス増幅器、７……出力バッファ、8,8A,8B……
テスト制御回路。
Claims (1)
- 【請求項１】複数のメモリセルを備えアドレス信号によ
り指定されたアドレスの前記メモリセルに対してデータ
の書込み，読出しを行う正規メモリセルアレイと、複数
のメモリセルを備え前記正規メモリセルアレイのメモリ
セルに不良が生じたときこの不良メモリセルの代わりに
データの書込み，読出しを行う予備メモリセルアレイ
と、前記アドレス信号を含む各種制御信号の論理レベル
とは異なる論理レベルで且つ電源電圧を超えないレベル
のテスト制御信号を前記各種制御信号のうちの所定の制
御信号の入力端子から入力し、このテスト制御信号によ
り前記予備メモリセルアレイを選択状態とすると共に前
記正規メモリセルアレイを非選択状態として前記予備メ
モリセルアレイのメモリセルに対するデータの書込み，
読出しを可能とするテスト制御回路とを有することを特
徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194948A JP2773271B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体記憶装置 |
| EP90114253A EP0410413B1 (en) | 1989-07-26 | 1990-07-25 | Semiconductor memory apparatus with a spare memory cell array |
| DE69024123T DE69024123T2 (de) | 1989-07-26 | 1990-07-25 | Halbleiterspeichergerät mit einem Ersatzspeicherzellfeld |
| US07/557,841 US5113371A (en) | 1989-07-26 | 1990-07-26 | Semiconductor memory apparatus with a spare memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194948A JP2773271B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358399A JPH0358399A (ja) | 1991-03-13 |
| JP2773271B2 true JP2773271B2 (ja) | 1998-07-09 |
Family
ID=16332992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194948A Expired - Lifetime JP2773271B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5113371A (ja) |
| EP (1) | EP0410413B1 (ja) |
| JP (1) | JP2773271B2 (ja) |
| DE (1) | DE69024123T2 (ja) |
Cited By (2)
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|---|---|---|---|---|
| JP2002117694A (ja) * | 2000-10-04 | 2002-04-19 | Toshiba Corp | 半導体集積回路装置およびその検査方法 |
| JP2010073292A (ja) * | 2008-09-22 | 2010-04-02 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5270974A (en) * | 1990-09-07 | 1993-12-14 | Alliance Semiconductor Corporation | Monolithic fail bit memory |
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| JP3281034B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
| US5327382A (en) * | 1992-09-09 | 1994-07-05 | Katsunori Seno | Method of testing redundant memory cells |
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