KR19990053744A - 반도체 소자의 게이트전극 형성방법 - Google Patents

반도체 소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 특히 게이트전극 형성시 게이트산화막에 대한 높은 식각선택비를 갖는 식각공정을 이용하여 한 번의 식각공정에 의해 게이트전극을 형성함으로서 서브 어택(sub attack)인 핀홀현상을 방지할 수 있는 기술에 관한 것이다.
이를 위해 본 발명은 하드마스크층패턴과 중첩되어 텅스텐실리사이드막패턴 및 폴리실리콘막패턴의 구조로 이루어진 게이트전극 형성시 게이트산화막에 대한 높은 식각선택비를 갖는 Cl2/ O2/ HBr 가스를 사용하여 한 번의 식각공정을 이용하여 게이트전극을 형성함으로서 서브어택(sub attack)인 핀홀과 찌꺼기를 발생시키지 않으면서 공정창(process window) 마진을 화보할 수 있으며, 재현성을 확보할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 반도체 소자의 게이트전극 형성방법을 제공한다.

Description

반도체 소자의 게이트전극 형성방법
본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 특히 게이트전극 형성시 게이트산화막에 대한 높은 식각선택비를 갖는 식각공정을 이용하여 한 번의 식각공정에 의해 게이트전극을 형성함으로서 서브 어택(sub attack)인 핀홀현상을 방지할 수 있는 기술에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 게이트 산화막의 두께가 감소하게 되고, 그로인하여 게이트 산화막의 막질이 양호한 것을 요구하게 된다.
또한, 트랜지스터의 게이트 전극 패턴닝 공정후에 게이트 전극의 측벽의 식각 손상의 회복과 게이트 전극의 활성화를 위하여 산화 공정을 실시하게 되는데 이때 게이트 산화막도 역시 산화되어 게이트 산화막의 에지부가 두꺼워지는 게이트 버즈빅 현상이 발생한다.
그리고, 상기 게이트전극을 패터닝하는 과정에서 게이트전극의 과도 식각시 게이트산화막이 제거되어 반도체 기판에 어택(attack)을 받게 된다.
한편, 1G급 이상의 폴리사이드(polycide)을 형성하는 종래의 방법은 TLR 공정을 적용하여 하드마스크(hard mask)를 정의하고 하드마스크를 식각장벽으로 이용하여 게이트전극을 형성하며 게이트전극을 형성할때 2단계 식각공정을 이용한다.
이 때, 1단계 식각공정은 주(main)식각 공정이며, 2단계 공정은 과(over)식각 공정이다. 먼저, 주식각 공정의 특징은 식각 프로파일(profile)을 제어하기 때문에 물리적인(physical) 식각 특성을 가지며, 과식각 공정은 주식각 공정후에 남아있는 층(layer)을 식각하기 때문에 케미컬식각 특성을 가지고 있다.
그리고, 식각시 사용되는 가스로는 Cl2/ O2를 사용하고 있으며, 이는 박막 게이트산화막에 대한 식각선택비를 높이기 위해서다.
또한, 게이트전극 물질로는 텅스텐(W)-폴리사이드(polycide)가 사용되고 있으며, 텅스텐(W)-실리사이드(silicide)의 조직(morphology) 때문에 주식각 공정에서의 식각 마진(margin)을 확보하는데 어려움을 가지고 있다.
이는 주식각 공정에서 식각 타겟(target)을 증가시킬 경우에 어떤 지역(region)에서는 박막 게이트 산화막를 접촉하게 함으로서 서브어택(sub attack)인 핀홀(pin-hole)을 유발한다.
또한, 이를 극복하기 위해 산화막층에 대한 식각선택비를 증가시킬 경우에 폴리 찌거기가 발생된다.
즉, 서브어택인 핀홀과 찌거기가 트레이드-오프(trade-off)관계에 있으며, 이것이 해결되는 공정창(process window)이 극히 작아 재현성을 확보하는데도 많은 어려움이 존재하게 된다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 하드마스크층패턴과 중첩되어 텅스텐실리사이드막패턴 및 폴리실리콘막패턴의 구조로 이루어진 게이트전극 형성시 게이트산화막에 대한 높은 식각선택비를 갖는 Cl2/ O2/ HBr 가스를 사용하여 한 번의 식각공정을 이용하여 게이트전극을 형성함으로서 서브어택(sub attack)인 핀홀과 찌꺼기를 발생시키지 않으면서 공정창(process window) 마진을 화보할 수 있으며, 재현성을 확보할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 반도체 소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 게이트전극 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 게이트산화막
14 : 폴리실리콘막 16 : 텅스텐실리사이드막
18 : 하드마스크층 20 : 감광막패턴
22 : 게이드전극
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판 상부에 게이트산화막과, 폴리실리콘막, 텅스텐실리사이드막, 하드마스크층을 순차적으로 형성하는 공정과,
상기 하드마스크층 상부에 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 상기 텅스텐실리사이드막이 노출될 때 까지 식각하여 하드마스크층패턴을 형성하는 공정과,
상기 감광막패턴 및 하드마스크층패턴을 식각마스크로 Cl2/ O2/ HBr 가스를 이용하여 상기 게이트산화막이 노출될 때 까지 식각하여 상기 하드마스크패턴과 중첩되어 텅스텐실리사이드막패턴 및 폴리실리콘막패턴을 구비하는 게이트전극을 형성하는 공정과,
상기 감광막패턴을 제거하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트전극 형성방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 게이트전극 제조공정도이다.
먼저, 반도체 기판(10) 상부에 게이트산화막(12)과, 폴리실리콘막(14), 텅스텐실리사이드막(16)을 순차적으로 형성한다.
이 때, 상기 게이트산화막(12)은 10 ∼ 65 Å 두께로 형성하고, 상기 폴리실리콘막(14)은 100 ∼ 850 Å 두께로 형성하며, 상기 텅스텐실리사이드막(16)은 700 ∼ 1000 Å 두께로 형성한다.(도 1a 참조)
다음, 상기 텅스텐실리사이드막(16) 상부에 PE-TEOS막 또는 질화막, 산화막, 산화질화막으로 이루어진 하드마스크층(18)을 형성한다.
여기서, 상기 하드마스크층(18)은 상기 텅스텐실리사이드막(16)의 박막형질을 개선하게 된다.(도 1b 참조)
그 다음, 게이트전극을 형성하기 위해 상기 하드마스크층(18) 상부에 감광막패턴(20)을 형성한다.(도 1c 참조)
다음, 상기 감광막패턴(20)을 식각장벽 마스크로 상기 텅스텐실리사이드막(16)이 노출될 때 까지 식각하여 하드마스크층(18)패턴을 형성한다.(도 1d 참조)
그 다음, 상기 감광막패턴(20) 및 하드마스크층(18)패턴을 식각마스크로 이용하여 상기 게이트산화막(12)이 노출될 때 까지 식각하여 상기 하드마스크(18)패턴과 중첩되어 텅스텐실리사이드막(16)패턴 및 폴리실리콘막(14)패턴을 구비하는 게이트전극(22)을 형성한다.
여기서, 상기 게이트전극(22) 형성시 습식세정(wet cleaning) 공정없이 상기 감광막패턴(20) 및 하드마스크층(18)패턴을 식각마스크로 상기 게이트산화막(12)에 대한 높은 식각선택비를 갖는 식각공정으로 한 번의 식각공정에 의해 게이트전극(22)을 형성하게 된다.
이 때, 상기 게이트전극(22)의 식각조건은 소오스 파워가 중간 레인지(range)로서 1500 ∼ 2500 W 이고, 바이어스 파워가 저파워 레인지로서 50 ∼ 110 W 범위에서 실시한다.
또한, 식각가스로는 클로린(chlorine, Cl2) 플라즈마에 활성가스로 O2가스와 HBr 가스를 사용한다.
여기서, 상기 O2가스량이 많을 경우에는 산화막을 형성하여 식각중지(etch stop)현상을 유발하기 때문에 5 ∼ 15 sccm 즉, 바람직하게 10sccm 이하의 미세한 양을 사용한다.
또한, 상기 HBr 가스로는 저밀도 플라즈마에서 중합가스로 사용되나 고밀도 플라즈마에서는 에천트(etchant)가스의 역할을 하게 되며, 5 ∼ 15 sccm 양을 사용한다.
그리고, 상기 HBr 가스가 게이트전극(22) 식각시 에천트역활을 하기 때문에 주식각 가스인 Cl2가스의 양을 감소시킴으로서 게이트산화막(22)에 대한 식각선택비를 높이는 역할을 한다.
또한, 상기 Cl2가스량은 20 ∼ 40 sccm 을 사용한다.
따라서, Cl2플라즈마내에 첨가가스로 O2가스 이외에 HBr 가스를 첨가하여 게이트전극(22)을 식각함으로서 HBr 가스를 첨가에 의하여 식각중지 현상을 유발할 수 있는 O2가스량을 중가시킴으로서 식각중지 현상을 방지할 수 있다.
그리고, 상기 게이트전극(22) 식각시 주식각 가스인 Cl2가스량을 줄임으로서 게이트산화막(12)에 대한 식각선택비를 증가시켜 서브어택인 핀홀을 방지할 수 있다.(도 1e 참조)
다음, 상기 감광막패턴(18)을 제거하여 본 발명에 따른 게이트전극을 형성한다.(도 1f 참조)
상기한 바와같이 본 발명에 따르면, 게이트전극 형성시 게이트산화막에 대한 높은 식각선택비를 갖는 Cl2/ O2/ HBr 가스를 사용하여 한 번의 식각공정을 이용하여 게이트전극을 형성함으로서 서브어택(sub attack)인 핀홀과 찌꺼기를 발생시키지 않으면서 공정창(process window) 마진을 화보할 수 있으며, 재현성을 확보할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 이점이 있다.l

Claims (7)

  1. 반도체 기판 상부에 게이트산화막과, 폴리실리콘막, 텅스텐실리사이드막, 하드마스크층을 순차적으로 형성하는 공정과,
    상기 하드마스크층 상부에 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 상기 텅스텐실리사이드막이 노출될 때 까지 식각하여 하드마스크층패턴을 형성하는 공정과,
    상기 감광막패턴 및 하드마스크층패턴을 식각마스크로 이용하고, Cl2/ O2/ HBr 가스를 이용하여 상기 게이트산화막이 노출될 때 까지 식각하여 상기 하드마스크패턴과 중첩되어 텅스텐실리사이드막패턴 및 폴리실리콘막패턴을 구비하는 게이트전극을 형성하는 공정과,
    상기 감광막패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 게이트산화막은 10 ∼ 65 Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘막은 100 ∼ 850 Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  4. 제 1 항에 있어서, 상기 텅스텐실리사이드막은 PE-TEOS막 또는 산화질화막으로 형성되며, 700 ∼ 1000 Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  5. 제 1 항에 있어서, 상기 텅스텐실리사이드막은 700 ∼ 1000 Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  6. 제 1 항에 있어서, 상기 하드마스크층은 PE-TEOS막 또는 산화막, 질화막, 산화질화막으로 이루어진 군에서 임의로 선택되는 하나의 막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
  7. 제 1 항에 있어서, 상기 게이트전극 형성시의 식각조건은 소오스 파워가 1500 ∼ 2500 W 이고, 바이어스 파워가 50 ∼ 110 W 이며, O2가스량은 5 ∼ 15 sccm, HBr 가스량은 5 ∼ 15 sccm, Cl2가스량은 20 ∼ 40 sccm 인 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
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