JP2590744B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に直交メモリあるいは内容アドレスメモリの
機能を備えた浮遊ゲートトランジスタ方式の不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】ＵＶＥＰＲＯＭ（Ｕｌｔｒａ Ｖｉｏｌ
ｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）あるいはフラッシュ
型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）といった浮遊ゲートトランジスタ方
式の不揮発性半導体記憶装置は、電気的にデータの書き
込みが可能であり、特にフラッシュ型ＥＥＰＲＯＭは電
気的にデータの消去も行えるといった特徴をもつ。
【０００３】これらの浮遊ゲートトランジスタ方式の不
揮発性半導体記憶装置は、通常１つの浮遊ゲートトラン
ジスタよりなるメモリセルで１ビットのデータを記憶す
る。このメモリセルは、浮遊ゲートに蓄積された電荷量
によりしきい値電圧が変化することを利用してデータを
記憶する。そして、このメモリセルの記憶するデータの
読み出しは、制御ゲートに所定の電圧を印加したとき
に、このメモリセルを形成するトランジスタのソース・
ドレイン間に電流が流れるか否かで記憶データの内容を
判定する。浮遊ゲートに蓄積する電荷量の調節は、デー
タの読み出しに用いるときの電圧より高い電圧を使い、
浮遊ゲートと基板との間で電荷をやりとりすることによ
り行う。
【０００４】図５に従来のこの種のフラッシュ型ＥＥＰ
ＲＯＭの典型的な不揮発性半導体記憶装置のブロック図
を示す。
【０００５】この不揮発性半導体記憶装置は、浮遊ゲー
トをもつトランジスタで形成され行列マトリクス状に配
置された複数のメモリセルＭＣｘ、これら複数のメモリ
セルＭＣｘの各行それぞれと対応して配置され対応する
行の各メモリセルそれぞれのトランジスタの制御ゲート
と接続する複数のゲート線ＧＬ、複数のメモリセルＭＣ
ｘの各列それぞれと対応して配置され対応する列の各メ
モリセルそれぞれのトランジスタのドレインと接続する
複数のドレイン線ＤＬ、及びマトリクス状に配置された
各メモリセルそれぞれのトランジスタのソースと接続す
るソース線ＳＬを備えたセルアレイ１ｘと、外部からの
列アドレス信号ＡＤｃ及び行アドレス信号ＡＤｒそれぞ
れを保持し出力する列アドレスバッファ回路６ｘ及び行
アドレスバッファ回路７ｘと、消去信号ＥＥがアクティ
ブレベルの消去動作時にはセルアレイ１ｘの全ゲート線
ＧＬを接地電位とし、消去動作時以外の書き込み動作、
読み出し動作時のときは行アドレスバッファ回路７ｘか
らの行アドレス信号ＡＤｒに従って複数のゲート線ＧＬ
のうちの１本を選択しその動作時の選択電圧（通常、書
き込み動作時１２Ｖ、読み出し動作時５Ｖ）を供給する
行デコーダ８ｘと、消去動作時にはソース線ＳＬに消去
用電圧（通常１２Ｖ）を供給し消去動作時以外はソース
線ＳＬを接地電位とするソース電圧切換回路３と、列ア
ドレスバッファ回路６ｘからの列アドレス信号ＡＤｃに
従って複数のドレイン線ＤＬのうちの１本を選択する列
デコーダ９ｘと、書き込み動作時には入力データＤｉと
対応した書き込み用電圧（通常６Ｖ）を選択されたドレ
イン線ＤＬに供給し、読み出し動作時には選択されたド
レイン線ＤＬにバイアス電圧（通常１Ｖ）を印加し流れ
る電流を検出して増幅し出力（Ｄｏ）する書込み・読出
し回路１４ｘと、書き込み動作時及び読み出し動作時に
ドレイン線ＤＬ及びゲート線ＧＬに供給する電圧を発生
し書込み・読出し回路１４ｘ及び行デコーダ８に供給す
る電圧切換回路１２ｘとを有する構成となっている。
【０００６】メモリセルＭＣｘの記憶するデータの読み
出しは、ソース線ＳＬを接地し、行デコーダ８ｘにより
選択ゲート線に電源電圧、非選択ゲート線に接地電位を
印加し、列デコーダ９ｘにより１本のドレイン線ＤＬを
選択し、書込み・読出し回路１４ｘで選択されたドレイ
ン線ＤＬを流れる電流を検出することにより行われる。
一般に電流が検出された場合に値“１”、検出されなか
った場合に値“０”を割り当てる。メモリセルＭＣｘへ
のデータ書き込みは、行デコーダ８ｘにより選択された
ゲート線ＧＬ（制御ゲート）に１２Ｖ程度、書込み・読
出し回路１４ｘからドレイン線ＤＬ（ドレイン）に６Ｖ
程度を印加し、メモリセルＭＣｘのトランジスタ（以
下、メモリセルトランジスタという）の浮遊ゲートにホ
ットエレクトロンを注入することにより行われる。これ
により、メモリセルトランジスタのしきい値電圧は、読
み出し時のゲート電圧より高くなる（７Ｖ程度）。
【０００７】消去は、全ゲート線ＧＬを接地電位とし、
ソース線ＳＬに高電圧（１２Ｖ程度）を印加し、セルア
レイ１の全メモリセルトランジスタの浮遊ゲートからＦ
−Ｎトンネリング効果にて電子をソースに引き抜くこと
により行われる。これにより、メモリセルトランジスタ
のしきい値電圧は、読み出し時のゲート電圧以下に一括
して下がる。
【０００８】一方、画像処理装置等においては、画像ビ
ットマップや文字フォントといった２次元行列状のデー
タは、行方向に並ぶデータを一単位とし、これを列方向
に複数単位並べた形態で記憶される。そして、画像ビッ
トマップや文字フォントの横転処理等を行う場合には、
行方向を単位として記憶されたデータを、列方向を単位
として読み代えて行っている。このような処理を高速に
行う機能を搭載した記憶装置を直交メモリという。
【０００９】このような直交メモリの機能を備えた揮発
性の半導体記憶装置の一般的な例のブロック図を図６示
す。
【００１０】この半導体記憶装置は、行列マトリクス状
に配置されトランジスタＱ１〜Ｑ８から成る複数のメモ
リセルＭＣｙ、これら複数のメモリセルＭＣｙの各行そ
れぞれと対応して配置され対応する行の各メモリセルそ
れぞれの第一の選択端子（トランジスタＱ５，Ｑ６のゲ
ート）と接続する複数の第一のワード線ＷＬ１ｊ（ｊ＝
１〜ｍ、以下同じ）、複数のメモリセルＭＣｙの各列そ
れぞれと対応して配置され対応する行の各メモリセルそ
れぞれの第一のデータ端子（トランジスタＱ５，Ｑ６の
ドレイン）と接続する複数の第一のビット線ＢＬ１ｉ
ａ，ＢＬ１ｉｂ（ｉ＝１〜ｎ、以下同じ）、複数のメモ
リセルＭＣｙの各列それぞれと対応して配置され対応す
る行の各メモリセルそれぞれの第二の選択端子（トラン
ジスタＱ７，Ｑ８のゲート）と接続する複数の第二のワ
ード線ＷＬ２ｉ、複数のメモリセルＭＣｙの各行それぞ
れと対応して配置され対応する行の各メモリセルそれぞ
れの第二のデータ端子（トランジスタＱ７，Ｑ８のドレ
イン）と接続する複数の第二のビット線ＢＬ２ｉａ，Ｂ
Ｌ２ｉｂを備えたセルアレイ１ｙと、外部からの列アド
レス信号ＡＤｃ及び行アドレス信号ＡＤｒそれぞれを保
持し出力する列アドレスバッファ回路６ｙ及び行アドレ
スバッファ回路７ｙと、行アドレスバッファ回路７ｙか
らの行アドレス信号ＡＤｃに従って複数の第一のワード
線ＷＬ１ｊのうちの１本を選択する行デコーダ８ｙと、
列アドレスバッファ回路６ｙからの列アドレス信号ＡＤ
ｒに従って複数の第二のワード線ＷＬ２ｉのうちの１本
を選択する列デコーダ９ｙと、行読み出し信号がアクテ
ィブレベルとなる行読み出し時には、第一のビット線Ｂ
Ｌ１ｉａ，ＢＬ１ｉｂに現れる信号より、行デコーダ８
ｙにより選択された第一のヰード線ＷＬ１ｊに接続され
たメモリセルの記憶するデータを検出して増幅し出力
（Ｄｏ１）し、行書き込み信号がアクティブレベルとな
る行書き込み時には、入力データＤｉ１に対応した書き
込み信号を第一のビット線ＢＬ１ｉａ，ＢＬ１ｉｂに供
給する書込み・読出し回路１０ｙと、列読み出し信号が
アクティブレベルとなる列読み出し時には、第二のビッ
ト線ＢＬ２ｊａ，ＢＬ２ｊｂに現れる信号より、列デコ
ーダ９ｙにより選択された第二のワード線ＷＬ２ｉに接
続されたメモリセルの記憶するデータを検出して増幅し
出力（Ｄｏ２）し、列書き込み信号がアクティブレベル
となる列書き込み信号を第二のビット線ＢＬ２ｊａ，Ｂ
Ｌ２ｊｂに供給する列書込み・読出し回路１１ｙとを有
する構成となっている。
【００１１】この直交メモリでは、行方向のデータの読
み出し及び書き込みは行デコーダ８ｙと行書込み・読出
し回路１０ｙとを用いて行うことができ、同じようにし
て、列方向のデータの読み出し及び書き込みを列デコー
ダ９ｙと列書込み・読出し回路１１ｙとを用いて行うこ
とができる。
【００１２】このように直交メモリはマトリクス状のデ
ータを行方向・列方向の区別なく高速に読み出し・書き
込みといった操作が行えるので、画像ビットマップや、
文字フォントの横転処理等に非常に有用である。
【００１３】また、データベース処理装置等に有用なも
う一種の記憶装置として内容アドレスメモリがある。こ
れは記憶する複数のワードに対し、与えられた検索ワー
ドとの比較を一括して行う機能をもった記憶装置であ
る。この内容アドレスメモリは、蓄えられたデータに対
し、高速な比較処理を行うキャッシュメモリのＴＬＢや
データベースの検索装置等の応用がある。
【００１４】図７に内容アドレスメモリの機能を備えた
揮発性の半導体記憶装置の一般的な例のブロック図を示
す。この半導体記憶装置は、行列マトリクス状に配置さ
れトランジスタＱ１〜Ｑ１０から成る複数のメモリセル
ＭＣｚ、これら複数のメモリセルＭＣｚの各行それぞれ
と対応して配置され対応する行の各メモリセルそれぞれ
の選択端子（トランジスタＱ５，Ｑ６のゲート）と接続
する複数のワード線ＷＬｊ、複数のメモリセルＭＣｚの
各列それぞれと対応して配置され対応する行の各メモリ
セルそれぞれのデータ端子（トランジスタＱ５，Ｑ６の
ドレイン）と接続する複数のビット線ＢＬ１ｉａ，ＢＬ
１ｉｂ、複数のメモリセルＭＣｚの各列それぞれと対応
して配置され対応する行の各メモリセルそれぞれの検索
端子（トランジスタＱ９，Ｑ１０のゲート）と接続する
複数の検索線ＩＬｉａ，ＩＬｉｂ、複数のメモリセルＭ
Ｃｚの各行それぞれと対応して配置され対応する行の各
メモリセルそれぞれの一致端子（トランジスタＱ７，Ｑ
８のドレイン）と接続する複数の一致線ＭＬｊを備えた
セルアレイ１ｚと、外部からのアドレス信号ＡＤを保持
し出力する行アドレスバッファ回路７ｚと、行アドレス
バッファ回路７ｚからのアドレス信号ＡＤに従って複数
のワード線ＷＬ１ｊのうちの１本を選択する行デコーダ
８ｚと、読み出し信号がアクティブレベルとなる読み出
し動作時には、ビット線ＢＬ１ｉａ，ＢＬ１ｉｂに現れ
る信号より、行デコーダ８ｚにより選択されたワード線
ＷＬ１ｊに接続されたメモリセルの記憶するデータを検
出して増幅し出力（Ｄｏ）し、書き込み信号アクティブ
レベルとなる書き込み動作時には、入力データＤｉに対
応した書き込み信号をビット線ＢＬ１ｉａ，ＢＬ１ｉｂ
に供給する書込み・読出し回路１４ｚと、外部からの検
索データＳＤを保持し、検索信号がアクティブレベルと
なる検索動作時に、検索データＳＤに対応した検索信号
を検索線ＩＬｉａ，ＩＬｉｂに供給する検索データレジ
スタ１５ｚと、検索動作時に、一致線ＭＬｊに現れる信
号より、各一致線ＭＬに接続されたメモリセルの記憶す
るデータが検索データＳＤと一致するか否かを検出して
増幅し出力（ＭＤ）する一致判定回路１６ｚとを有する
構成となっている。
【００１５】この半導体記憶装置では、１本のワード線
ＷＬ１ｊに接続されるメモリセルの記憶データを１ワー
ドとして、行デコーダ８ｚと書込み・読出し回路１４ｚ
とを用いてワード単位でのデータを読み出し及び書き込
みができる。また、検索データレジスタ１５ｚと一致判
定回路１６ｚとを用いて、全ワードに対し並列に検索デ
ータＳＤと一致するか否か検索することができる。
【００１６】この半導体記憶装置では、１本のワード線
ＷＬ１ｊに接続されるメモリセルの記憶データを１ワー
ドとして、行デコーダ８ｚと書込み・読出し回路１４ｚ
とを用いてワード単位でのデータの読み出し及び書き込
みができる。また、検索データレジスタ１５ｚと一致判
定回路１６ｚとを用いて、全ワードに対し並列に検索デ
ータＳＤと一致するか否か検索することができる。
【００１７】しかしながら、これらの半導体記憶装置
は、揮発性であるため電源を切断するとその記憶データ
が消失してしまう。そこで、電源切断時には記憶データ
を一旦、ハードディスク等の不揮発性の記憶装置に退避
させ、電源再投入の際に再度書き戻す等の煩雑な処置が
必要となる。また、これら半導体記憶装置を、例えばメ
モリセルのトランジスタＱ１，Ｑ２等に浮遊ゲートトラ
ンジスタを使用して不揮発性にすることができたとして
も、１メモリセルに直交メモリでは８個、内容アドレス
メモリでは１０個ものトランジスタが必要となり、小型
化，大容量化，低消費電力化が困難である。
【００１８】これに対し、前述した浮遊ゲートトランジ
スタ方式の不揮発性半導体記憶装置では、１メモリセル
が１つの浮遊ゲートトランジスタで構成されるため、小
型化，大容量化，消費電力化は満すことができるが、そ
のままの構成では、１メモリセルあたりに選択端子，デ
ータ端子，検索端子，一致端子等の４端子が必要となる
直交メモリ，内容アドレスメモリの機能を実現すること
ができない。
【００１９】
【発明が解決しようとする課題】これまで述べた、従来
の浮遊ゲートトランジスタ方式の不揮発性半導体記憶装
置は、１つのメモリセルが単純に１つの浮遊ゲートトラ
ンジスタより形成されるため、小型化，大容量化，低消
費電力化は満されるものの、１メモリセルあたり４端子
を必要とする直交メモリ，内容アドレスメモリの機能を
実現できないという問題点があり、また、従来の直交メ
モリ，内容アドレスメモリの機能を有する半導体記憶装
置は、揮発性であるために記憶データの退避，書き戻し
等の煩雑な処理が必要となり、例に、メモリセルのトラ
ンジスタを浮遊ゲートトランジスタに置換して不揮発性
にできたとしても、１メモリセルあたりのトランジスタ
数が多く、小型化，大容量化，低消費電力化が困難であ
る、という欠点がある。
【００２０】従って本発明の目的は、直交メモリ，内容
アドレスメモリの機能を有し、かつ小型化，大容量化，
低消費電力化をはかることができる不揮発性半導体記憶
装置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、共通の浮遊ゲートを有する第一及び第二の
トランジスタで形成され前記浮遊ゲートに蓄積された電
荷量の大小により情報を記憶する行列マトリクス状に配
置された複数のメモリセル、これら複数のメモリセルの
各行それぞれと対応して配置され対応する行の各メモリ
セルそれぞれの第一のトランジスタのゲートと接続する
複数の第一のゲート線、前記複数のメモリセルの各列そ
れぞれと対応して配置され対応する列の各メモリセルそ
れぞれの第一のトランジスタのドレインと接続する複数
の第一のドレイン線、前記複数のメモリセルの各列それ
ぞれと対応して配置され対応する列の各メモリセルそれ
ぞれの第二のトランジスタのゲートと接続する複数の第
二のゲート線、前記複数のメモリセルの各行それぞれと
対応して配置され対応する行の各メモリセルそれぞれの
第二のトランジスタのドレインと接続する複数の第二の
ドレイン線、並びに前記複数のメモリセルそれぞれの第
一及び第二のトランジスタのソースと接続するソース線
を備えたセルアレイと、第一のゲート入力信号に従い前
記複数の第一のゲート線それぞれに選択電圧及び非選択
電圧のうちのいずれか一方を印加する第一のゲート線選
択・電圧印加回路と、前記複数の第一のドレイン線に流
れる電流を検出して増幅し対応する第一のドレイン電流
信号を出力する第一のドレイン線電流検出回路と、第二
のゲート入力信号に従い、前記複数の第二のゲート線そ
れぞれに選択電圧及び非選択電圧のうちのいずれか一方
を印加する第二のゲート線選択・電圧印加回路と、前記
複数の第二のドレイン線に流れる電流を検出して増幅し
対応する第二のドレイン電流信号を出力する第二のドレ
イン線電流検出回路とを有している。
【００２２】また、セルアレイのソース線に、消去動作
時には消去用電圧を印加し消去動作時以外には接地電位
を印加するソース電圧切換回路を設け、消去動作時に、
第一及び第二のゲート線に接地電位を印加する消去手段
を設けて構成され、書き込み動作時、第一及び第二のゲ
ート線のうちの一方に書き込み用の選択電圧を印加し、
第一及び第二のドレイン線のうちの一方にドレイン入力
信号に従って書き込み用の選択電圧及び非選択電圧のう
ちの一方を印加する書込み手段を設けて構成される。
【００２３】また、第一のゲート線選択・電圧印加回路
を、行読み出し動作時に第一のゲート入力信号の行アド
レス信号に従って複数の第一のゲート線のうちの１本に
選択電圧を印加する回路とし、第一のドレイン線電流検
出回路を、行読み出し動作時に第一のドレイン線に流れ
る電流を検出する行読出し回路とし、第二のゲート線選
択・電圧印加回路を、列読み出し動作時に第二のゲート
入力信号の列アドレス信号に従って複数の第二のゲート
線のうちの１本に選択電圧を印加する回路とし、第二の
ドレイン線電流検出回路を、列読み出し動作時に第二の
ドレイン線に流れる電流を検出する列読出し回路として
構成されるか、第一のゲート線選択・電圧印加回路を、
読み出し動作時に第一のゲート入力信号の行アドレス信
号に従って複数の第一のゲート線のうちの１本に選択電
圧を印加する回路とし、第一のドレイン線電流検出回路
を、読み出し動作時に第一のドレイン線に流れる電流を
検出する行読出し回路とし、第二のゲート線選択・電圧
印加回路を、検索動作時に第二のゲート入力信号の検索
データに従って複数の第二のゲート線それぞれに選択電
圧及び非選択電圧のうちの一方を印加する検索データ設
定回路とし、第二のドレイン線電流検出回路を、検索動
作時に第二のドレイン線に流れる電流を検出する一致判
定回路として構成される。
【００２４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２５】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００２６】この実施例は、共通の浮遊ゲートを有する
第一及び第二のトランジスタＴ１，Ｔ２で形成され、こ
の浮遊ゲートに蓄積された電荷量の大小により情報を記
憶する行列マトリクス状に配置された複数のメモリセル
ＭＣ、これら複数のメモリセルＭＣの各行それぞれと対
応して配置され対応する行の各メモリセルそれぞれの第
一のトランジスタＴ１のゲートと接続する複数の第一の
ゲート線ＧＬ１ｊ（ｊ＝１〜ｍ、以下同じ）、複数のメ
モリセルＭＣの各列それぞれと対応して配置され対応す
る列の各メモリセルそれぞれの第一のトランジスタＴ１
のドレインと接続する複数の第一のドレイン線ＤＬ１ｉ
（ｉ＝１〜ｍ、以下同じ）、これら複数のメモリセルＭ
Ｃの各列それぞれと対応して配置され対応する列の各メ
モリセルそれぞれの第二のトランジスタＴ２のゲートと
接続する複数の第二のゲート線ＧＬ２ｉ、複数のメモリ
セルＭＣの各列それぞれと対応して配置され対応する行
の各メモリセルそれぞれの第二のトランジスタＴ２のド
レインと接続する複数の第二のドレイン線ＤＬ２ｊ、並
びにこれら複数のメモリセルＭＣ全ての第一及び第二の
トランジスタＴ１，Ｔ２のソースと接続するソース線Ｓ
Ｌを備えたセルアレイ１と、消去信号ＥＥがアクティブ
レベルの消去動作時にソース線ＳＬに消去用電圧を供給
し、消去動作時以外にはソース線ＳＬを接地電位とする
ソース電圧切換回路５と、第一のゲート入力信号ＧＤ１
に従い複数の第一のゲート線ＧＬ１ｊそれぞれに選択電
圧及び非選択電圧の接地電位のうちのいずれか一方を印
加する第一のゲート線選択・電圧印加回路２ａと、読み
出し動作時に第一のドレイン線ＤＬ１ｉに流れる電流を
検出して増幅し対応する第一のドレイン電流信号ＤＤ１
を出力する第１のドレイン線電流検出回路３と、第二の
ゲート入力信号ＧＤ２に従い複数の第二のゲート線ＧＬ
２ｉそれぞれに選択電圧及び非選択電圧の接地電位のう
ちのいずれか一方を印加する第二のゲート線選択・電圧
印加回路２ｂと、第二のドレイン線ＤＬ２ｊに流れる電
流を検出して増幅し対応する第二のドレイン電流信号Ｄ
Ｄ２を出力する第二のドレイン線電流検出回路４とを有
する構成となっている。なお、ゲート線選択・電圧印加
回路２ａ，２ｂには消去動作時に第一，第二のゲート線
ＧＬ１ｊ，ＧＬ２ｉ全てに接地電位を印加する消去手段
が含まれている。
【００２７】本実施例の不揮発性半導体記憶装置は、従
来の浮遊ゲートトランジスタ方式の不揮発性半導体記憶
装置と同様、電気的に絶縁された浮遊ゲートに蓄積され
た電荷量により、第一及び第二のトランジスタＴ１，Ｔ
２のしきい値電圧が変化することによりデータ（情報）
を記憶する。
【００２８】そしてこのセルアレイ１の記憶するデータ
の読み出しは、ソース線ＳＬを接地し、第一のゲート線
選択・電圧印加回路２ａにて第一のゲート線ＧＬ１ｊの
１本に選択電位（５Ｖ程度）を印加し、第一のドレイン
電流検出回路３にてそのとき第一のビット線ＢＬ１ｉに
電流が流れるか否かで記憶データを判断することにより
行われる。また同様に、第二のゲート線選択・電圧印加
回路２ｂと第二のドレイン線電流検出回路４とを用いて
記憶データを読み出すこともできる。すなわち、直交メ
モリの機能を有する。第一及び第二のトランジスタＴ
１，Ｔ２は浮遊ゲートを共有するため、これらトランジ
スタのしきい値電圧が同じように変化する。このため本
実施例では、１つの記憶データを、２対のゲート線選択
・電圧印加回路とドレイン線電流検出回路とで読み出す
ことができる。
【００２９】またソース線ＳＬを接地し、ゲート入力信
号ＧＤ１に従って第一のゲート線選択・電圧印加回路２
ａより複数の第一のゲート線ＧＬ１ｊに対し選択電位
（５Ｖ程度）を同時に印加し、第一のドレイン線電流検
出回路３にてそのとき第一のドレイン線ＤＬ１ｉを流れ
る電流を検出することにより、各第一のドレイン線ＤＬ
１ｉについて選択されたメモリセルで１つでもしきい値
電圧の低いものが存在するか（電流検出）、あるいは１
つもしきい値電圧の低いものが存在しないか（電流非検
出）を判定できる。同様のことを、第二のゲート線選択
・電圧印加回路２ｂと第二のドレイン線電流検出回路４
とを用いて行うこともできる。すなわち、内容アドレス
メモリの機能を有する。
【００３０】このように、直交メモリ，内容アドレスメ
モリの機能を有する不揮発性半導体記憶装置が、１メモ
リセルあたり２個のトランジスタで実現でき、１メモリ
セルあたり８個又は１０個のトランジスタを必要として
いた従来例に比べ、大幅に小型化，大容量化，低消費電
力化をはかることができる。
【００３１】なお、データの書き込みは、ドレイン電流
検出回路３，４のうちの少なくとも一方に、ドレイン線
に対し書き込み用のデータと対応した書き込み用の電圧
を印加する機能を持たせ、かつ各部の選択電圧，非選択
電圧を書き込み用とすることにより、また、記憶データ
の消去も、ソース電圧切換回路５及びゲート線選択・電
圧印加回路２ａ，２ｂを用いることにより、従来の浮遊
ゲートトランジスタ方式の不揮発性半導体記憶装置と同
様、浮遊ゲートと基板の間で電荷をやりとりすることに
より行うことができる。
【００３２】図２（Ａ）〜（Ｃ）はそれぞれ図１に示さ
れた実施例の変形例を示すメモリセル及びその周辺部分
の回路図である。
【００３３】図２（Ａ）は、第一のゲート線ＧＬ１ｊと
第二のドレイン線ＤＬ２ｊとを１本の配線の行線ＲＬｊ
で共有した場合であり、図２（Ｂ）は、第一のドレイン
線ＤＬ１ｉと第二のゲート線ＧＬ２ｉとを１本の配線の
列線ＣＬｉで共有した場合のであり、また図２（Ｃ）
は、第一のゲート線ＧＬ１ｊと第二のドレイン線ＤＬ２
ｊ、及び第一のドレイン線ＤＬ２ｉと第二のゲート線Ｇ
Ｌ１ｉの両方をそれぞれ１本の配線行線ＲＬｊ，列線Ｃ
Ｌｉで共有した場合のである。
【００３４】こうすることにより、行方向，列方向に走
る信号線の数を削減することができ、セルアレイ１の面
積、従ってチップ面積を更に縮小することができる。
【００３５】図３は本発明の第二の実施例を示すブロッ
ク図である。
【００３６】この実施例が図１に示された第一の実施例
と相違する点は、外部からの行アドレス信号ＡＤｒ及び
列アドレス信号ＡＤｃそれぞれを保持し出力する行アド
レスバッファ回路７及び列アドレスバッファ回路６を設
け、第一及び第二のゲート線ＧＬ１ｊ，ＧＬ２ｉを第一
及び第二のワード線ＷＬ１Ｊ，ＷＬ２ｉとし、第一及び
第二のドレイン線ＤＬ１ｉ，ＤＬ２ｊを第一及び第二の
ビット線ＢＬ１ｉ，ＢＬ２ｊとし、第一のゲート線選択
・電圧印加回路２ａを、消去動作時には全ての第一のワ
ード線ＷＬ１ｊを接地電位とし、行書き込み信号ＷＥｒ
がアクティブレベルとなる行書き込み動作時、及び読み
出し動作時には行アドレスバッファ回路７からの行アド
レス信号ＡＤｒに従って複数の第一のワード線ＷＬ１ｊ
のうちの１本に選択電圧（行書き込み時１２Ｖ程度、読
み出し時５Ｖ程度）を供給する行デコーダ８とし、第一
のドレイン線電流検出回路３を、行書き込み動作時には
入力行データＤｉ１と対応した書き込み用電圧（６Ｖ程
度）を第一のビット線ＢＬ１ｉに供給し、読み出し動作
時には第一のビット線ＢＬ１ｉに流れる電流を検出して
増幅し出力する（Ｄｏ１）行書込み・読出し回路１０と
し、第二のゲート線選択・電圧印加回路２ｂを、消去動
作時には全ての第二のワード線ＷＬ２を接地電位とし、
列書き込み信号ＷＥｃがアクティブレベルとなる列書き
込み動作時、及び読み出し動作時には列アドレスバッフ
ァ回路６からの列アドレス信号ＡＤｃに従って複数の第
二のワード線ＷＬ２ｉのうちの１本に選択電圧（列書き
込み時１２Ｖ程度、読み出し時５Ｖ程度）を供給する列
デコーダ９とし、第二のドレイン線電流検出回路４を、
列書き込み動作時には入力列データＤｉ２と対応した書
き込み用電圧（６Ｖ程度）を第二のビット線ＢＬ２ｊに
供給し、読み出し動作時には第二のビット線ＢＬ２ｊに
流れる電流を検出して増幅し出力する（Ｄｏ２）列書込
み・読出し回路１１とし、かつ、これら行デコーダ８，
列デコーダ９，行書込み・読出し回路１０，列書込み・
読出し回路１１に対し選択電圧，書き込み用の電圧等を
供給する電圧切換回路１２ａ，１２ｂを設け、直交メモ
リとした点にある。
【００３７】本実施例の不揮発性半導体記憶装置では、
行デコーダ８にて第一のワード線ＷＬ１ｊから任意の１
本を選択し、行書込み・読出し回路１０にて第一のビッ
ト線ＢＬ１ｊを流れる電流を検出することにより、セル
アレイ１上に行方向に並ぶメモリセルＭＣの記憶データ
を一括して読み出すことができる。
【００３８】同じようにして、列デコーダ９にて第二の
ワード線ＷＬ２ｉから任意の１本を選択し、列書込み・
読出し回路１１にて第二のビット線ＢＬ２ｊを流れる電
流を検出することにより、セルアレイ１上に行方向に並
ぶメモリセルＭＣの記憶データを一括して読み出すこと
ができる。
【００３９】読み出しと同様に書き込みも、行デコーダ
８と行書込み・読出し回路１０とを用いて行方向に並ぶ
メモリセルＭＣに対し、列デコーダ９と列書込み・読出
し回路１１とを用いて列方向に並ぶメモリセルＭＣに対
し、一括して行なえる。
【００４０】このように、本実施例の不揮発性半導体記
憶装置は直交メモリの構成となっているので、セルアレ
イ１上の行方向あるいは列方向に並ぶメモリセルに対し
一括して読み出しあるいは書き込みを行なうことがで
き、転置行列の生成等を高速に行なうことができる。ま
た、１メモリセルが２個のトランジスタで形成できるの
で、第一の実施例と同様、小型化，大容量化，低消費電
力化をはかることができる。
【００４１】図４は本発明の第三の実施例を示すブロッ
ク図である。
【００４２】この実施例が図１に示された第一の実施例
と相違する点は、外部からの行アドレス信号ＡＤｒを保
持し出力する行アドレスバッファ回路７を設け、第一の
ゲート線ＧＬ１ｊをワード線ＷＬ１ｊとし、第二のゲー
ト線ＧＬ２ｉを検索線ＩＬｉとし、第一のドレイン線Ｄ
Ｌ１ｉをビット線ＢＬ１ｉとし、第二のドレイン線ＤＬ
２ｊを一致線ＭＬｊとし、第一のゲート線選択・電圧印
加回路２ａを、消去動作時には全てのワード線ＷＬ１ｊ
を接地電位とし、書き込み信号ＷＥがアクティブレベル
となる書き込み動作時、及び読み出し動作時には行アド
レスバッファ回路７からの行アドレス信号ＡＤｒに従っ
て複数のワード線ＷＬ１ｊのうちの１本に選択電圧（書
き込み時１２Ｖ程度、読み出し時５Ｖ程度）を供給する
行デコーダ８とし、第一のドレイン線電流検出回路３
を、書き込み動作時には入力行データＤｉと対応した書
き込み用電圧（６Ｖ程度）をビット線ＢＬ１ｉに供給
し、読み出し動作時にはビット線ＢＬ１ｉに流れる電流
を検出して増幅し出力する（Ｄｏ）行書込み・読出し回
路１４とし、第二のゲート線選択・電圧印加回路２ｂ
を、消去動作時には全検索線ＩＬｉを接地電位とし、検
索信号ＳＥがアクティブレベルとなる検索動作時には外
部からの検索データＳＤに従って検索線ＩＬｉそれぞれ
に選択電圧（５Ｖ程度）及び接地電位のうちのいずれか
一方を供給する検索データレジスタ１５とし、第二のド
レイン線電流検出回路４を、検索動作時には一致線ＭＬ
ｊに流れる電流を検出して増幅し出力する（ＭＤ）一致
判定回路１６とし、かつ、行デコーダ８及び書込み・読
出し回路１４に対し選択電圧，書込み用の電圧等を供給
する電圧切換回路１２を設け、内容アドレスメモリとし
た点にある。
【００４３】本実施例の不揮発性半導体記憶装置では、
行デコーダ８と書込み・読出し回路４にて従来の不揮発
性半導体記憶装置と同様に読み出し及び書き込みができ
る。さらに、検索データレジスタ１５により外部からの
検索データＳＤに従って複数の検索線ＩＬｉのうちの所
定の複数の検索線に対し選択電位（５Ｖ程度）を同時に
印加し、一致判定回路６にてそのとき一致線ＭＬｊを流
れる電流を検出することにより、全ての一致線ＭＬｊの
中から、検索線ＩＬｉで選択された全てのメモリセルＭ
Ｃのしきい値電圧が高いものを検出できる。
【００４４】つまり、選択されたメモリセルのうち１つ
でもしきい値電圧の低いものが存在する一致線ＭＬｊで
は電流が検出され、１つもしきい値電圧の低いものが存
在しない一致線ＭＬｊでは電流が検出されないことより
両者を区別できる。
【００４５】例えば各行に一つのインスタンスの属性を
記憶し、検索データＳＤに検索したいインスタンスの属
性を与えることによりデータベースの検索が行える、と
いうように、本実施例は内容アドレスメモリの機能を実
現することができる。
【００４６】本実施例においても、第一及び第二の実施
例と同様に、小型化，大容量化，低消費電力化がはかれ
ることは言うまでもない。
【００４７】これら実施例において、メモリセルＭＣに
対するデータの書き込み及び記憶データの消去は、メモ
リセルＭＣの二つのトランジスタＴ１，Ｔ２のうちの一
方を使用して行うことができるが、両方を使用して行う
こともできる。また、第二の実施例では、行単位でも列
単位でも書き込みができるが、行単位又は列単位の何れ
か一方のみの書き込みができるようにすることもでき
る。
【００４８】
【発明の効果】以上説明したように本発明は、共通の浮
遊ゲートを有する第一及び第二のトランジスタによりメ
モリセルを形成して行列マトリクス状に配置し、第一の
トランジスタのゲートを行ごとに接続して第一のゲート
線とし、そのドレインを列ごとに接続して第一のドレイ
ン線とし、第二のトランジスタのゲートを列ごとに接続
して第二のゲート線とし、そのドレインを行ごとに接続
して第二のドレイン線とし、これら第一及び第二のゲー
ト線を第一及び第二のゲート入力信号に従って選択して
所定の選択電圧を印加し、第一及び第二のドレイン線に
流れる電流を検出する構成とすることにより、不揮発性
の直交メモリ，内容アドレスメモリの機能を得ることが
でき、かつ１メモリセルが２トランジスタで形成できる
ので、小型化，大容量化，低消費電力化をはかることが
できる効果がある。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の変形例を示すメモリセ
ル及びその周辺部分の回路図である。
【図３】本発明の第二の実施例を示すブロック図であ
る。
【図４】本発明の第三の実施例を示すブロック図であ
る。
【図５】従来の不揮発性半導体記憶装置の一例を示すブ
ロック図である。
【図６】従来の直交メモリの機能を有する揮発性の半導
体記憶装置の一例を示すブロック図及びそのメモリセル
部分の回路図である。
【図７】従来の内容アドレスメモリの機能を有する揮発
性の半導体記憶装置の一例を示すブロック図及びそのメ
モリセル部分の回路図である。
【符号の説明】
１，１ｘ〜１ｚ セルアレイ ２ａ，２ｂ ゲート線選択・電圧印加回路 ３，４ ドレイン線電流検出回路 ５，５ｘ ソース電圧切換回路 ６，６ｘ，６ｙ 例アドレスバッファ回路 ７，７ｘ，７ｚ 行アドレスバッファ回路 ８，８ｘ，８ｚ 行デコーダ ９，９ｘ，９ｙ 列デコーダ １０，１０ｙ 行書込み・読出し回路 １１，１１ｙ 列書込み・読出し回路 １２，１２ａ，１２ｂ，１２ｘ 電圧切換回路 １４，１４ｘ，１４ｚ 書込み・読出し回路 １５，１５ｚ 検索データレジスタ １６，１６ｚ 一致検出回路 ＢＬ１１〜ＢＬ１ｎ，ＢＬ２１〜ＢＬ２ｍ，ＢＬ１１
ａ，ＢＬ１ｎａ，ＢＬ１ｎｂ，ＢＬ２１ａ，ＢＬ２１ｂ
〜ＢＬ２ｍａ，ＢＬ２ｍｂ ビット線 ＣＬｉ 列線 ＤＬ，ＤＬ１１〜ＤＬ１ｎ，ＤＬ２１〜ＤＬ２ｍ ド
レイン線 ＧＬ，ＧＬ１１〜ＧＬ１ｍ，ＧＬ２１〜ＧＬ２ｎ ゲ
ート線 ＩＬ１〜ＩＬｎ，ＩＬ１ａ，ＩＬ１ｂ〜ＩＬ１ａ，ＩＬ
１ｂ 検索線 ＭＣ，ＭＣｘ〜ＭＣｚ メモリセル ＭＬ１〜ＭＬｍ 一致線 Ｑ１〜Ｑ１０ トランジスタ ＲＬｊ 行線 ＳＬ ソース線 Ｔ１，Ｔ２ トランジスタ ＷＬ１１〜ＷＬ１ｍ，ＷＬ２１〜ＷＬ２ｎ ワード線

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 共通の浮遊ゲートを有する第一及び第二
    のトランジスタで形成され前記浮遊ゲートに蓄積された
    電荷量の大小により情報を記憶する行列マトリクス状に
    配置された複数のメモリセル、これら複数のメモリセル
    の各行それぞれと対応して配置され対応する行の各メモ
    リセルそれぞれの第一のトランジスタのゲートと接続す
    る複数の第一のゲート線、前記複数のメモリセルの各列
    それぞれと対応して配置され対応する列の各メモリセル
    それぞれの第一のトランジスタのドレインと接続する複
    数の第一のドレイン線、前記複数のメモリセルの各列そ
    れぞれと対応して配置され対応する列の各メモリセルそ
    れぞれの第二のトランジスタのゲートと接続する複数の
    第二のゲート線、前記複数のメモリセルの各行それぞれ
    と対応して配置され対応する行の各メモリセルそれぞれ
    の第二のトランジスタのドレインと接続する複数の第二
    のドレイン線、並びに前記複数のメモリセルそれぞれの
    第一及び第二のトランジスタのソースと接続するソース
    線を備えたセルアレイと、第一のゲート入力信号に従い
    前記複数の第一のゲート線それぞれに選択電圧及び非選
    択電圧のうちのいずれか一方を印加する第一のゲート線
    選択・電圧印加回路と、前記複数の第一のドレイン線に
    流れる電流を検出して増幅し対応する第一のドレイン電
    流信号を出力する第一のドレイン線電流検出回路と、第
    二のゲート入力信号に従い、前記複数の第二のゲート線
    それぞれに選択電圧及び非選択電圧のうちのいずれか一
    方を印加する第二のゲート線選択・電圧印加回路と、前
    記複数の第二のドレイン線に流れる電流を検出して増幅
    し対応する第二のドレイン電流信号を出力する第二のド
    レイン線電流検出回路とを有することを特徴とする不揮
    発性半導体記憶装置。
  2. 【請求項２】 セルアレイのソース線に、消去動作時に
    は消去用電圧を印加し消去動作時以外には接地電位を印
    加するソース電圧切換回路を設け、消去動作時に、第一
    及び第二のゲート線に接地電位を印加する消去手段を設
    けた請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 書き込み動作時、第一及び第二のゲート
    線のうちの一方に書き込み用の選択電圧を印加し、第一
    及び第二のドレイン線のうちの一方にドレイン入力信号
    に従って書き込み用の選択電圧及び非選択電圧のうちの
    一方を印加する書込み手段を設けた請求項１記載の不揮
    発性半導体記憶装置。
  4. 【請求項４】 第一のゲート線選択・電圧印加回路を、
    行読み出し動作時に第一のゲート入力信号の行アドレス
    信号に従って複数の第一のゲート線のうちの１本に選択
    電圧を印加する回路とし、第一のドレイン線電流検出回
    路を、行読み出し動作時に第一のドレイン線に流れる電
    流を検出する行読出し回路とし、第二のゲート線選択・
    電圧印加回路を、列読み出し動作時に第二のゲート入力
    信号の列アドレス信号に従って複数の第二のゲート線の
    うちの１本に選択電圧を印加する回路とし、第二のドレ
    イン線電流検出回路を、列読み出し動作時に第二のドレ
    イン線に流れる電流を検出する列読出し回路とした請求
    項１記載の不揮発性半導体記憶装置。
  5. 【請求項５】 第一のゲート線選択・電圧印加回路を、
    読み出し動作時に第一のゲート入力信号の行アドレス信
    号に従って複数の第一のゲート線のうちの１本に選択電
    圧を印加する回路とし、第一のドレイン線電流検出回路
    を、読み出し動作時に第一のドレイン線に流れる電流を
    検出する行読出し回路とし、第二のゲート線選択・電圧
    印加回路を、検索動作時に第二のゲート入力信号の検索
    データに従って複数の第二のゲート線それぞれに選択電
    圧及び非選択電圧のうちの一方を印加する検索データ設
    定回路とし、第二のドレイン線電流検出回路を、検索動
    作時に第二のドレイン線に流れる電流を検出する一致判
    定回路とした請求項１記載の不揮発性半導体記憶装置。
  6. 【請求項６】 複数のメモリセルの各行それぞれの第一
    のゲート線と第二のドレイン線とを一本の行線に置換し
    た請求項１記載の不揮発性半導体記憶装置。
  7. 【請求項７】 複数のメモリセルの各列それぞれの第一
    のドレイン線と第二のゲート線とを一本の列線に置換し
    た請求項１記載の不揮発性半導体記憶装置。
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